CN103050400A - 双极晶体管制造方法、双极晶体管和集成电路 - Google Patents
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Abstract
公开了一种制造双极晶体管的方法，包括：提供衬底(10)，所述衬底包括通过有源区(11)与第二隔离区分离的第一隔离区(12)，所述有源区包括集电极杂质；在所述衬底上方形成叠层，所述叠层包括基极层(14，14’)、所述基极层上方的硅覆盖层(15)以及所述硅覆盖层上方的硅-锗(SiGe)基极接触层(40)；刻蚀所述SiGe基极接触层，以便在所述集电极杂质上方形成发射极窗口(50)，其中所述硅发射极覆盖层用作刻蚀停止层；在所述发射极窗口中形成侧壁间隔(22)；以及用发射极材料(24)填充所述发射极窗口。还公开了一种根据这种方法制造的双极晶体管以及一种包括一个或者多个这种双极晶体管的IC。
Description
技术领域
本发明涉及一种制造双极晶体管的方法，包括：提供衬底，所述衬底包括通过有源区与第二隔离区隔开的第一隔离区，所述有源区包括集电极杂质；以及形成在所述衬底上方的叠层，所述叠层包括基极层、在所述基极层上方的硅覆盖层。
本发明还涉及一种按照这种方法制造的双极晶体管。
本发明还涉及一种集成电路(IC)，所述集成电路包括一个或者多个这种双极晶体管。
背景技术
如今，许多电子设备包括在射频下工作的功能，诸如移动通信设备。以低成本方式实现这种功能并非是价值不高的。总所周知的是双极晶体管特别适合用于处理在射频(RF)域中的信号。然而，基于硅双极晶体管技术的集成电路(IC)的制造比例如互补金属氧化物半导体(CMOS)IC更复杂，并且在CMOS技术中更容易实现所述器件形体尺寸的缩小。CMOS器件能够实现良好的RF性能，但是要达到等效于双极器件的性能，所述CMOS的尺寸以及因此的技术节点比双极器件的尺寸以及因此的技术节点要低。
对于包括所述频率范围的一组给定规范，需要在给定节点的双极或者较低节点的CMOS之间做出选择。由于对于诸如模拟混合信号(AMS)器件之类的小批量生产，掩模的成本是预算的重要部分，并且由于当转到较低节点时这个成本大幅增长，所述选择通常有利于双极而非CMOS，或者有利于BICOMS，所述BICMOS在相同的工艺流程中组合双极和CMOS器件。
由于这些原因，已经努力使用CMOS工艺流程生产双极晶体管，从而提供混合技术IC，其中双极晶体管可用于处理RF信号。在WO2010/066630A1中提供了这种IC的一个示例。
所述工艺研发者面临的一个挑战是：在产生能够处理高频信号的高质量双极晶体管的同时，对于所述CMOS工艺更改的数量应当保持较小。例如可以在WO 2003/100845A1中找到低复杂性IC的示例，其中包括在CMOS工艺流程中形成的异质结双极晶体管。
然而，改善双极二极管的设计，更具体地是在CMOS制造工艺中制造的双极二极管，使得所述双极二极管的噪声降低并且最大工作频率提高，仍然是一个挑战，这将参考图1和图2更详细地解释，图2示出了图1的细节。
图1所示的双极晶体管包括硅衬底10，所述硅衬底包括有源区11，例如通过在所述衬底10中提供掩埋层(buried layer)或者通过将杂质注入所述衬底10中在所述有源区中形成有所述双极晶体管的集电极。将所述有源区11限定在隔离区12之间，例如浅沟道隔离(STI)区之间。所述双极二极管还包括叠层，所述叠层包括外延生长的基极层，所述基极层生长成在所述硅衬底10上方的单晶区14以及在所述隔离区12上方的多晶区14’。氮化物层(未示出)可以存在于所述隔离区12上。多晶硅基极接触层16存在于所述基极层上，被电绝缘层18覆盖。在所述有源区11上方限定了发射极窗口，在有源区中形成有发射极材料24，例如As掺杂多晶硅，对于沉积在所述发射极窗28外部的所述发射极材料24，通过在发射极窗口中的侧壁间隔(spacer)22以及通过所述电绝缘层18与所述基极接触层16电绝缘。所述发射极材料24通过刻蚀停止层20的剩余部分与所述基极区14的部分电绝缘，所述刻蚀停止层用于在刻蚀所述多晶硅基极接触层16中的发射极窗口期间保护下面的基极层14。
已经发现：对图1的双极晶体管的噪声系数(noise figure)的较大贡献源自所述外部(extrinsic)基极电阻。在图2中示意性地描述了图1的双极晶体管的基极电阻器的一些相关部分，图2示出了图1的双极晶体管的放大横截面。所述主要的非本征基极电阻由以下部分组成：
-在所述有源器件中的SiGe的内电阻(Rbi_int)；
-与所述间隔下方空间相对应的跨线电阻(link resistance)(Rlink)；
-与所述刻蚀保护层下方空间相对应的跨线电阻(Rxbm)；
-在所述发射多晶(emitter-poly)延伸下方的非硅化多晶的电阻(Rxbu)；以及
-其他电阻，诸如在所述基极接触层16与硅化物28之间的电阻以及在所述硅化物28与所述基极接触30之间的电阻。
从这些电阻中，所述跨线电阻Rxbm形成对这个空间中整个基极电阻的最大贡献，强制所述电荷载流子流入与所述下方外延基极层14相对应的又窄又长的通道(corridor)，导致较大的电阻。
发明内容
本发明试图提供一种制造双极晶体管的方法，其中可以在不增加制造复杂性的情况下减小所述基极电阻。
本发明还试图提供这样一种双极晶体管。
本发明还试图提供一种IC，所述IC包括一个或者多个这种双极晶体管。
根据本发明的一个方面，提供了一种制造双极晶体管的方法，包括：提供衬底，所述衬底包括通过有源区与第二隔离区分离的第一隔离区，所述有源区包括集电极杂质；在所述衬底上方形成叠层，所述叠层包括基极层、在所述基极层上方的硅覆盖层以及在所述硅覆盖层上方的硅-锗基极接触层；刻蚀所述SiGe基极接触层，以在所述集电极杂质上方形成发射极窗口，其中所述硅发射极覆盖层用作刻蚀停止层；在所述发射极窗口中形成侧壁间隔；以及用发射极材料填充所述发射极窗口。
本发明是基于以下认知：与硅相比，可以选择性地刻蚀SiGe，使得可以将在所述基极层上方的硅覆盖层用作对于所述发射极窗口形成的刻蚀停止层，使得可以从所述晶体管设计中省略分离的刻蚀停止层，所述刻蚀停止层典型地由电绝缘材料形成，诸如SiO2或者Si3N4。其优势在于消除了所述跨线电阻Rxbm，从而改善了双极晶体管的噪声系数。此外，由于所述基极接触层由硅-锗合金层取代传统的多晶硅层形成，由于也减小了Rxbu的事实，实现了所述基极电阻的进一步减小，产生了所述双极晶体管噪声系数的进一步改善。
在一个实施例中，所述SiGe基极接触层是多晶层，其优势在于它可以以简单的方式沉积或者生长，例如采用气相沉积方法。
优选地，在所述基极接触层中锗的摩尔比大于0.1(大于10摩尔％)。如果所述锗含量下降到0.1以下，所述刻蚀工艺的选择性不足以避免对所述硅覆盖层的损伤。
在一个实施例中，所述方法还包括使用终点检测器终止所述刻蚀步骤，所述终点检测器用于检测刻蚀所述基极接触层与刻蚀所述覆盖层之间的转变(transition)。其优势在于，在所述刻蚀配方的选择性不足以防止这种损伤的情况下，可以避免对所述硅覆盖层的实质性损伤。
所述方法还可以包括将杂质注入所述基极接触层和所述覆盖层的至少一个中，其优势在于可以改善所述刻蚀步骤的选择性。
在一个实施例中，形成所述叠层的步骤还包括在形成所述基极接触层之前，在所述覆盖层上方形成硅锗牺牲层以及在所述硅锗牺牲层上方形成硅牺牲层。其优势在于，可以逐级执行所述刻蚀步骤，具有用于去除所述牺牲层的较小步长，允许在所述硅覆盖层上的刻蚀工艺的精确停止，从而降低了对于所述覆盖层的损伤风险。
至少一个所述牺牲层可以包括杂质，以提高所述刻蚀工艺的选择性。
优选地，形成所述基极层的步骤包括外延生长以下的层：在所述衬底上方的第一未掺杂硅层；在所述第一未掺杂硅层上的未掺杂SiGe:C集电极-基极间隔；在所述集电极-基极间隔上的硼掺杂SiGe:C基极；以及在所述基极上的SiGe:C基极-发射极间隔。所述基极-发射极间隔可以是掺杂的或者未掺杂的。已知这种基极叠层可以改善所述双极晶体管的高频特性。
根据本发明的另一个方面，提供了一种双极晶体管，包括：衬底，所述衬底包括通过有源区与第二隔离区分离的第一隔离区(12)，所述有源区包括集电极区；以及在所述衬底上方的叠层，所述叠层包括基极层、所述基极层上方的硅覆盖层和所述硅覆盖层上方的硅-锗基极接触层，所述基极接触层包括终止在所述硅覆盖层上的发射极窗口，用发射极材料填充所述发射极窗口，所述发射极窗口通过侧壁间隔与所述基极接触层分离。
这种双极晶体管的特征在于：没有在所述基极接触层与所述基极层之间邻近所述发射极的刻蚀停止层，以及所述基极接触层由SiGe合金组成，从而产生双极晶体管，由于如前所述的减小了的基极电阻，所述双极晶体管具有改善的噪声系数。
在一个实施例中，所述发射极材料包括掺杂多晶硅，诸如As掺杂多晶硅，其优势在于所述材料在诸如CMOS工艺的制造工艺中是容易获得的。
根据本发明的另外一个方面，提供了一种集成电路，所述集成电路包括一个或者多个根据本发明的双极晶体管。这种集成电路受益于由于所述双极晶体管的基极电阻和相关噪声系数的减小而改善的工作频率。
附图说明
将参考附图以非限制性示例的方式更加详细地介绍本发明的实施例，其中：
图1示意性地描述了现有技术双极晶体管设计；
图2示意性地描述了对图1的双极晶体管设计的外部基极电阻器的各种贡献；
图3示意性地描述了本发明方法的实施例；以及
图4示意性地描述了本发明方法的替代实施例的一个方面。
具体实施方式
应当理解的是附图只是示意性的并且没有按比例绘制。还应当理解的是在整个附图中所使用的相同的参考符号表示相同或者相似的部分。
本发明所述方法可以应用于任何合适的双极晶体管的制造。下面将只是以非限制性示例的方式，对于特定的异质结双极晶体管更详细地描述本发明的制造方法的实施例。本领域普通技术人员将会理解本发明的原理可以应用于任何包括垂直叠层的双极晶体管设计，其中发射极与基极层或者基极叠层横向分离，从下面的描述中将会理解。
本发明方法可能的起点如图3所示。如步骤(a)所示，提供了衬底10，所述衬底包括在诸如浅沟道隔离区之类的隔离区12之间的有源区11。所述有源区典型地包括集电极区，例如由在所述衬底10中外延生长的掩埋层形成的掩埋集电极或者注入集电极。可以考虑所述集电极的任何合适实现。可以在所述隔离区12上方可选地形成已图案化的氮化物层(未示出)，同时留有外露的所述有源区11。在这种结构上，基极层14可以是外延生长的，导致在包括所述有源区11在内的所述单晶衬底10的外露区域上生长的单晶基极层部分以及在诸如所述隔离区12和所述氮化物层(如果有的话)之类的非晶或者多晶表面上生长的多晶基极层部分。
在优选实施例中，所述基极层包括Si/SiGe:C叠层，如下以非限制性示例的方式形成所述叠层。在所述基极层的外延生长之前，通过排氢烘培(hydrogen bake)钝化所述外露的硅表面。通过首先生长未掺杂硅缓冲层，然后生长未掺杂SiGe:C集电极-基极间隔、硼掺杂SiGe:C基极、SiGe:C基极-发射极间隔(所述基极-发射极间隔可选地是掺杂的)以及掺杂硅发射极帽，形成所述基极层。所述SiGe层中的碳含量优选地是大约0.2％，以及在这些层中所述锗含量优选地是大约20％。所述SiGe:C层中的碳防止硼杂质从所述硼掺杂基极的向外扩散，这本身是已知的。然而应当理解的是：本发明的双极晶体管中所述基极的精确组成和结构是不重要的；只要所述上层是硅层可以选择任何合适的基极结构，下面将更详细地解释。注意，所述硅覆盖层15可以形成所述基极层14的一部分或者可以沉积在基极层14的顶部上。
在步骤(b)中示出了所述硅覆盖层15的形成。在所述硅覆盖层15形成之后，在所述硅覆盖层15上直接形成具有通式Si1-xGex的硅-锗合金基极接触层40，其中x优选地选择为大于0.1，即不需要在所述有源区11的上方形成刻蚀停止层。其附加的优势在于：本发明所述方法需要少一个掩模，因为可以从所述掩模组中省略所述刻蚀保护掩模，从而降低了制造成本。
可以以任何合适的方式形成这种SiGe层，诸如通过气相沉积。所述SiGe基极接触层40优选地是多晶层。随后在所述SiGe基极接触层40上形成电介质层18，诸如TEOS(四乙基原硅酸盐)层。
接着如步骤(c)所示，使用所述硅覆盖层15作为刻蚀停止层在所述SiGe基极接触层40中形成所述发射极窗口50，从而避免了在所述双极晶体管设计中需要独立的刻蚀停止层。可以以任何合适的方式限定用于打开所述发射极窗口50的所述刻蚀窗口，例如通过在所述电介质层18的上方形成光致抗蚀剂(photoresist)并且对所述光致抗蚀剂进行显影以便留出外露的发射极窗口区。这种技术对于本领域普通技术人员是公知的，因此只是为了简洁起见不再详细描述。注意，可以可选地在所述电绝缘层18的上方形成抗蚀层，诸如氮化物层(未示出)，以便在进一步工艺步骤期间保护所述电绝缘层不受刻蚀损伤。
例如，在Stephan Bore等人的论文“Control of Selectivity between SiGeand Si in Isotropic Etching Processes”(Japanese Journal of Applied Physics，Vol.43，No.6B，2004，第3964-3966页)中描述了一种相对于硅选择性地刻蚀SiGe的方式。
为了进一步保护所述硅覆盖层15不受这种损伤，可以采用终点检测技术，因为已经发现可以通过这种终点检测工具清楚地检测出从SiGe到Si的转变。这种终点检测工具可以替代地与刻蚀配方组合地使用，所述刻蚀配方对SiGe是较低或者根本没有选择性的，因为所述终点检测将有助于防止所述硅覆盖层15的损伤。
现在可以使用传统的技术完成所述双极晶体管，如步骤(d)所示，其中以任何合适的方式在所述发射极窗口50内部形成侧壁间隔22，例如通过在所述发射极窗口50内部沉积和图案化电介质层(叠层)。例如，所述侧壁间隔22可以是氧化硅间隔或者ONO间隔。
接着，如步骤(e)所示，在步骤(d)完成时得到的所述中间结构上沉积发射极材料24。合适的发射极材料的一个非限制性示例是多晶硅，可以包括任何合适的杂质，例如As。此后，执行传统的图案化和接触形成步骤，以便完成所述双极晶体管的制造。可以选择任何合适的方式来完成所述双极晶体管制造。因为这些完成步骤对于本领域普通技术人员是完全常规的，所以只是出于简洁起见没有被示出。
此时，注意与图1所示的双极晶体管的外部基极电阻相比，本发明的双极晶体管的外部基极电阻显著地减小。其原因是两方面的。首先，因为在所述双极晶体管的设计中刻蚀停止层部分不再存在，所以没有来自模型电阻Rxbm对整个外部基极电阻的贡献，因为这个电阻在本发明所述的设计晶体管设计中是不存在的。
可以将杂质添加加到所述硅覆盖层15和/或所述SiGe基极接触层40，例如硼，以便改善这些层的导电性能并且提高所述刻蚀配方的选择性。这种杂质可以影响化学反应速率本身是已知的。事实上，由于硼在多晶硅-锗中的溶解性大于在所述多晶硅中的溶解性，可以预期对于硼杂质掺杂的基极接触层40会实现所述外部基极电阻的进一步减小。
没有必要形成与所述硅保护层15直接接触的多晶硅-锗合金基极接触层40。图4示出了本发明的替代实施例，其中在所述硅保护层15与所述SiGe基极接触层40之间形成第一SiGe牺牲层42和第二硅牺牲层44。这可用于获得对所述刻蚀工艺更好的控制。例如，第一(较长)刻蚀步骤可以在所述硅牺牲层42上终止，然后可以采用一系列较短的刻蚀步骤，以便精确地去除所述牺牲层40和42，从而产生如步骤(b)所示的结构，可以按照借助图3更详细地描述完成所述结构。可以用杂质掺杂所述牺牲层，以便调节所述刻蚀速度和刻蚀选择性。
在另一个替代实施例中，可以在所述硅保护层15上生长薄氧化物层(未示出)，这种薄氧化物层例如可用于控制p型掺杂剂从所述发射极材料24扩散进入下方的n型硅区域的扩散速度。这种氧化物例如可以用作在所述发射极窗口50刻蚀的终点检测中的检测点。
应当注意，上述实施例阐释而非限制本发明，并且本领域普通技术人员将能够在不背离所附权利要求范围的情况下设计许多替代实施例。在所述权利要求中，置于括号之间的任何参考符号不能被理解为限制所述权利要求。词语“包括”不排除已经在权利要求中列举出的元件或者步骤之外的元件或者步骤的存在。在元件前面的词语“一个”不排除多个这种元件的存在。可以利用包括了若干不同元件的硬件来实现本发明。在列举了若干手段的所述装置权利要求中，可以通过一个或者相同项目的硬件实现这些手段中的若干个。唯一的事实在于：在互不相同的从属权利要求中列举的某些措施不表示不能有利地使用这些措施的组合。
Claims (15)
1.一种制造双极晶体管的方法，包括：
提供衬底(10)，所述衬底包括通过有源区(11)与第二隔离区分离的第一隔离区(12)，所述有源区包括集电极杂质；
在所述衬底上方形成叠层，所述叠层包括基极层(14，14’)、在所述基极层上方的硅覆盖层(15)以及在所述硅覆盖层上方的硅-锗SiGe基极接触层(40)；
刻蚀所述SiGe基极接触层，以在所述集电极杂质上方形成发射极窗口(50)，其中所述硅发射极覆盖层用作刻蚀停止层；
在所述发射极窗口中形成侧壁间隔(22)；以及
用发射极材料(24)填充所述发射极窗口。
2.根据权利要求1所述的方法，其中所述SiGe基极接触层(40)是多晶层。
3.根据权利要求1或2所述的方法，其中所述基极接触层(40)中锗的摩尔比大于0.1。
4.根据权利要求1至3中任一项所述的方法，还包括使用终点检测器终止所述刻蚀步骤，所述终点检测器用于检测刻蚀所述基极接触层(40)与刻蚀所述覆盖层(15)之间的转变。
5.根据权利要求1至4中任一项所述的方法，还包括将杂质注入所述基极接触层(40)和所述覆盖层(15)的至少一个中。
6.根据权利要求1至5中任一项所述的方法，其中形成所述叠层的步骤还包括在形成所述基极接触层(40)之前，在所述覆盖层(15)上方形成硅锗牺牲层(42)以及在所述硅锗牺牲层上方形成硅牺牲层(44)。
7.根据权利要求6所述的方法，其中至少一个所述牺牲层(42，44)包括杂质。
8.根据权利要求1至7中任一项所述的方法，其中形成所述基极层(14，14’)的步骤包括外延生长以下的层：
-在所述衬底(10)上方的第一未掺杂硅层；
-在所述第一未掺杂硅层上的未掺杂SiGe:C集电极-基极间隔；
-在所述集电极-基极间隔上的硼掺杂SiGe:C基极；以及
-在所述基极上的SiGe:C基极-发射极间隔。
9.一种双极晶体管，包括：
衬底(10)，所述衬底包括通过有源区(11)与第二隔离区(12)分离的第一隔离区(12)，所述有源区包括集电极区；以及
在所述衬底上方的叠层，所述叠层包括基极层(14，14’)、所述基极层上方的硅覆盖层(15)和所述硅覆盖层上方的硅-锗基极接触层(40)，所述基极接触层包括终止在所述硅覆盖层上的发射极窗口，用发射极材料(24)填充所述发射极窗口，所述发射极窗口通过侧壁间隔(22)与所述基极接触层分离。
10.根据权利要求9所述的双极晶体管，其中所述发射极材料(24)包括掺杂多晶硅。
11.根据权利要求9或10所述的双极晶体管，其中所述基极层(14，14’)包括：
-在所述衬底(10)上方的第一未掺杂硅层；
-在所述第一未掺杂硅层上的未掺杂SiGe:C集电极-基极间隔；
-在所述集电极-基极间隔上的硼掺杂SiGe:C基极；以及
-在所述基极上的发射极间隔。
12.根据权利要求9至11中任一项所述的双极晶体管，其中所述SiGe基极接触层(40)是多晶层。
13.根据权利要求9至12中任一项所述的双极晶体管，其中所述基极接触层(40)中锗的摩尔比大于0.1。
14.根据权利要求9至13中任一项所述的双极晶体管，其中所述基极接触层(40)与所述覆盖层(15)中的至少一个包括杂质。
15.一种集成电路，包括一个或者多个根据权利要求9至14中任一项所述的双极晶体管。
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