CN101313394A - 制造半导体器件的方法以及用该方法获得的半导体器件 - Google Patents
制造半导体器件的方法以及用该方法获得的半导体器件 Download PDFInfo
- Publication number
- CN101313394A CN101313394A CNA2006800432704A CN200680043270A CN101313394A CN 101313394 A CN101313394 A CN 101313394A CN A2006800432704 A CNA2006800432704 A CN A2006800432704A CN 200680043270 A CN200680043270 A CN 200680043270A CN 101313394 A CN101313394 A CN 101313394A
- Authority
- CN
- China
- Prior art keywords
- layer
- semiconductor
- half conductor
- conductor layer
- insulating barrier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 87
- 238000000034 method Methods 0.000 title claims abstract description 52
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 125000006850 spacer group Chemical group 0.000 claims abstract description 22
- 239000004020 conductor Substances 0.000 claims description 47
- 230000004888 barrier function Effects 0.000 claims description 46
- 238000005530 etching Methods 0.000 claims description 35
- 229910052710 silicon Inorganic materials 0.000 claims description 30
- 239000010703 silicon Substances 0.000 claims description 30
- 238000000151 deposition Methods 0.000 claims description 18
- 230000008021 deposition Effects 0.000 claims description 16
- 239000013078 crystal Substances 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 229910052732 germanium Inorganic materials 0.000 claims description 7
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 7
- 238000003475 lamination Methods 0.000 claims description 7
- 238000001259 photo etching Methods 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 6
- 239000000203 mixture Substances 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 6
- 238000011049 filling Methods 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 28
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 14
- 229920005591 polysilicon Polymers 0.000 description 14
- 238000002955 isolation Methods 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 239000000377 silicon dioxide Substances 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 6
- 235000012239 silicon dioxide Nutrition 0.000 description 6
- 239000000725 suspension Substances 0.000 description 6
- 239000003795 chemical substances by application Substances 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 239000004411 aluminium Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 210000003739 neck Anatomy 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 230000000875 corresponding effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000009422 external insulation Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66242—Heterojunction transistors [HBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
- H01L29/66287—Silicon vertical transistors with a single crystalline emitter, collector or base including extrinsic, link or graft base formed on the silicon substrate, e.g. by epitaxy, recrystallisation, after insulating device isolation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
本发明涉及一种制造半导体器件的方法以及用该方法获得的半导体器件。在半导体本体(12)中形成第一半导体区(13)以形成集电极区和发射极区(1、3)中的一个，以及在半导体本体(12)的表面上形成包括第一绝缘层(4)、多晶半导体层(5)和第二绝缘层(6)的叠层，在所述叠层中形成开口(7)，然后利用非选择性外延生长沉积了另一半导体层(22)，其中所述开口(7)底部上的单晶水平部分形成基区(2)以及开口(7)侧面上的多晶垂直部分(2A)与多晶半导体层(5)相连，然后与开口(7)侧面平行地形成间隔区(S)以及在所述间隔区(S)之间形成第二半导体区(31)。这样可以以低成本的方式制得具有良好高频性能的双极晶体管器件。
Description
技术领域
本发明涉及一种制造具有衬底和半导体本体的半导体器件的方法，所述半导体本体包括至少一个具有发射极区、基区和集电极区的双极晶体管，其中在半导体本体中形成第一半导体区以形成集电极区和发射极区中的一个，以及在半导体本体表面形成包括第一绝缘层、多晶半导体层和第二绝缘层的叠层，在所述叠层层中形成开口，然后利用非选择性外延生长沉积另一半导体层，其中开口底部上的单晶水平部分形成基区以及开口侧面的多晶垂直部分与多晶层相连，然后与开口侧面平行地形成间隔区以及在所述间隔区之间形成第二半导体区以形成发射极区和集电极区中的另一个。本发明还涉及利用这种方法获得的半导体器件。
这种方法非常适用于制造包括诸如分立双极晶体管之类的双极晶体管的半导体器件，但是不适合包括双极晶体管的具体IC(＝集成电路)，例如Bi(C)MOS(＝双极(互补)金属氧化物半导体)IC。
背景技术
从WO 03/100845中可以知道开头段落中提及的方法，其中描述了双极晶体管的制造过程，所述过程中包括集电极的第一半导体区在半导体本体上形成，作为半导体衬底上外延n-型层的一部分。在半导体本体的顶部形成叠层，所述叠层包括第一绝缘层、多晶半导体层和第二绝缘层。在叠层中，形成开口，以及利用非选择性(微分)外延生长在所示结构上以p-型多晶硅层的形式沉积另一半导体层。所述另一半导体层具有开口底部单晶的水平部分，形成了晶体管的基区以及通过垂直的多晶部分与多晶半导体层相连形成基极连接区。然后，通过绝缘层的沉积形成开口侧壁上的间隔区，其后开口和结构由其他绝缘材料填充和覆盖。然后CMP(＝化学机械抛光)用于去除绝缘层和另一半导体层的上水平部分。在从开口中去除绝缘材料以后，通过例如氧化步骤向另一半导体层多晶垂直部分的顶面提供绝缘区。然后通过沉积另一层状绝缘材料以及回蚀水平部分向间隔区提供“L”形。然后，通过刻蚀L形间隔区之间绝缘层的底部，形成发射极开口。在间隔区之间形成第二半导体区，所述区域形成双极晶体管的发射极区。由于在基区使用了硅和锗的混晶以及在厚度方向多个区域极小的尺寸，用这种方法制得的晶体管具有良好的高频性能。
这种方法的缺点是收益相对较低，从而增加了加工成本。
发明内容
因此本发明的目的是避免上述缺点以及提供一种方法，所述方法适用于制造包括晶体管的半导体器件，所述晶体管具有极高fmax(也就是功率增益的最大频率)和fA(也就是电压增益的最大频率)以及很低的成本。
为了实现这一目的，在开头段落中描述的这类方法的特征在于：在沉积另一半导体层之前，向第二绝缘层提供端部(end portion)，从投影看所述端部悬于下层半导体层(5)的端部之上。这样，悬挂部分为所述另一半导体层的多晶垂直部分提供了空间。这意味着所述悬挂部分的上部由第二绝缘层的一部分覆盖。因此不需要在所述另一半导体层垂直部分的顶部上分离地形成绝缘区，这使得根据本发明方法简单以及成本低。该过程保留了自对准以及允许较小的侧向尺寸，从而所获得的晶体管将具有良好的高频性能。在该方面，使用第二绝缘层悬挂部分的重要优势是它也可以形成悬挂部分下面的间隔区、或者形成至少一部分间隔区。最后，根据本发明方法的非常重要的优势是：由于可以使用湿法或干法刻蚀技术去除绝缘层和所述另一半导体层的上部水平和垂直部分，因此不再需要诸如CMP之类的关键加工步骤。这样使得根据本发明方法非常坚固，引起所获得器件的高生产率和低成本。
第二绝缘层的悬挂部分可以通过几种方式形成，例如通过减小第二绝缘层位置上开口的尺寸或者通过增加多晶半导体层位置上开口的尺寸。
在根据本发明方法的优选实施例中，在形成开口以后，通过去除面向开口的那部分半导体层，向第二绝缘层提供悬挂端部。用于获得所需结果的一种方式是侧向地氧化多晶半导体层的端部以及通过氟化氢基刻蚀剂去除产生的氧化物。在这种情况下，第一和第二绝缘层可以包括难以用这种刻蚀剂去除的氮化硅。由于半导体层和绝缘层的本质是相当不同的，多种选择性刻蚀剂可以替代地应用以获得相同的结果。刻蚀可以及时完成。
如上所述，另一优选实施例的特征在于：选择悬挂部分的侧向尺寸以及所述另一半导体层的厚度，使得在第二绝缘层悬挂部分下方形成所述另一半导体层的垂直部分。
优选地，在悬挂部分下方形成至少一部分间隔区。利用根据本发明的方法，可以容易地在悬挂端部下方形成完整的间隔区。
在优选实施例中，在沉积另一半导体层的沉积之后，沉积诸如另一绝缘层之类的牺牲层，所述牺牲层覆盖该结构并且完全地填充所述开口，牺牲层上部通过平面化去除，然后通过刻蚀去除所述另一半导体层所保留的水平(以及上部垂直)多晶部分，随后通过刻蚀去除牺牲层。尽管CMP可以用作平面化步骤，但是根据本发明优选的是使用湿法或干法刻蚀步骤。
有利地，发射极区和集电极区中的另一个通过沉积又一半导体层形成，所述又一半导体层通过光刻和刻蚀构图。具体地，这样允许T形发射极(连接)区，所述发射极区也有利于晶体管的高频性能。
在另一组优选实施例中，悬挂部分下方的区域由所述另一半导体层的垂直多晶部分侧向地填充，所述另一半导体层随后由相对于单晶材料选择性地刻蚀多晶材料的刻蚀剂部分地回蚀，，从而再造第二绝缘层的悬挂部分。这样，发射极区可以通过所述另一半导体层的垂直部分固定(localized)，而仍然悬挂的部分将用于允许定位(position)悬挂部分下方的(部分)间隔区。在这些修改中，可以按照与用于形成所述另一半导体层相同的生长工艺来形成所述发射极区。这是因为降低成本的原因。此外，通过所述选择性刻蚀步骤，其中去除所述另一半导体层的上部水平部分以及垂直部分，同时去除用于形成发射极区的所述又一半导体层的所有多晶部分。因此，所得到的结果如同第一组实施例那样，即所述另一半导体层的垂直部分通过间隔区与发射极区分离。然而，尽管在第一组实施例中在发射极区形成之前形成间隔区，但是在第二组实施例中在间隔区之前形成发射极区。
如上所述，在以上组实施例的优选改进中，就在所述另一半导体层的非选择性外延生长之后，马上通过非选择性外延生长沉积又一半导体层，所述又一半导体层具有形成发射极区和集电极区中另一水平单晶部分并且具有保留的多晶部分。优选地，通过与用于回蚀另一半导体层的垂直多晶部分(以及上部水平和垂直部分)相同的选择性刻蚀步骤去除另一半导体层的保留多晶部分。
优选地，通过另一绝缘层的各向同性沉积接着回蚀所述又一绝缘层水平部分形成间隔区。
在另一实施例中，第一半导体区形成集电极区而第二半导体区形成发射极区。尽管本发明适用于所谓的集电极向上器件，但是优选的结构是发射极向上。对于多个区域的半导体材料，可以使用硅或含硅的混晶。在硅材料系统中获得最佳结果，其中对于所述另一半导体层优选的是硅和锗的混晶。尽管NPN晶体管速度优越，但是根据应用也可以使用PNP晶体管。
最后，本发明还包括由根据本发明方法获得的半导体器件。
附图说明
将参考下面结合附图描述的实施例阐述本发明的这些和其他方面，其中：
图1至14是具有双极晶体管的半导体器件在根据本发明方法第一实施例的不同制造阶段的截面图；以及
图15至26是具有双极晶体管的另一半导体器件在根据本发明方法第二实施例的不同制造阶段的截面图。
具体实施方式
附图是概略的，未按比例绘制，为了更清晰夸张了厚度方向的尺寸。在不同附图中，相应部件一般给出了相同的参考数字以及相同的阴影。
图1至14是半导体器件在根据本发明方法第一实施例的不同制造阶段的截面图。在图1所示的阶段之前，要制造的半导体器件可以已经包括其他用通常方式形成的半导体元件。例如所述元件可以是场效应晶体管。
在器件10(参见图1)制造的第一相关步骤中，向形成硅半导体本体12的n-型硅衬底11提供p-型外延层33，其中形成n-型所谓的宿区(sinker)34以及器件隔离结构，这里以包括二氧化硅的STI(＝浅槽隔离)区16、17的形式。
随后(参见图2)，用热氧化沉积二氧化硅第一绝缘层4，其后是用CVD(＝化学气相沉积)沉积的硅多晶半导体层5。所述层5可以是p++掺杂硅或者BiCMOS工艺的未掺杂或轻掺杂栅极多晶硅层。例如通过CVD在所述多晶硅层5的顶面上沉积第二绝缘层6(这里是氮化硅)。在该示例中，层4、5、6的厚度大约分别为5nm、100nm和100nm。
然后(参见图3)通过光刻和刻蚀在层结构中形成窗口7，停止于薄氧化层4上。在该示例中开口7的宽度约为500nm。
然后(参见图4)通过使用各向同性多晶硅刻蚀钻蚀(under etch)多晶硅层5，向层6提供悬挂于多晶硅层5端部5A上的端部6A。层6的悬挂端部6A的宽度为100nm数量级。在所述钻蚀期间，通过薄二氧化硅层4保护硅半导体本体12不受刻蚀。
然后(参见图5)在该结构上沉积另一半导体层22，在该示例中是通过外延生长工艺沉积的重p-型掺杂硅层。另一半导体层22不但还包括硅，而且优选地，在该示例中是硅和锗的混晶，所述混晶由硼穗(boronspike)掺杂，并且另一半导体层22还包括作为帽层的未掺杂以及无锗的薄上部。另一半导体层22包括：形成晶体管基区2的单晶部分2；多晶的并且使基区2与多晶硅层5连接的(第一)垂直部分2A；以及均为本征多晶的另一小水平和垂直部分2C和较大的水平部分2B。在该示例中硅层22的厚度约为30nm。
现在(参见图6)在该结构上以二氧化硅层的形式沉积厚绝缘层20。
该层20(参见图7)被回蚀，优选地利用湿法或干法刻蚀的方法直至达到另一半导体层22的上部垂直部分2C为止。因此，进行刻蚀直至开口7的较小部分(“颈部”)暴露。为了改善精度，可以通过氧化物CMP进行回蚀。
然后(参见图8)通过(选择性)刻蚀去除另一半导体层22的垂直上部2C和水平上部2B。在该示例中，使用干法多晶硅刻蚀，所述干法多晶硅刻蚀对于绝缘层20和诸如包括氮化硅的第二绝缘层6之类的下层具有选择性。
下一步骤(参见图9)包括通过干法或湿法刻蚀去除绝缘层20的残留物，但是在任何各向同性的情况下，同时去除第二绝缘层6的悬挂端部6A下的层20的区域。
替代地，后一部分可以用作将要形成的(部分)间隔区。在这种情况下，使用非各向同性刻蚀以去除绝缘层20在投影中位于窗口7颈部内的部分。然而，前面段落中描述的方法是优选的。
随后(参见图10)均匀地沉积另一绝缘层9，然后通过刻蚀去除所述层9的水平部分。结果在第二绝缘层6悬挂端部6A最外端的下方形成间隔区S。
在该步骤之后(参见图11)在该结构上沉积又一半导体层111，所述半导体层的结构在位于窗口7内的部分形成第二半导体区31，用于形成双极晶体管的发射极区1。该层包括硅，用CVD或外延沉积，在该示例中厚度约为100nm。在区域31是单晶的情况下，所述区域可以直接形成发射极区1。如果区域31是多晶的，可以通过n-型杂质从所述层111向外扩散到基区2中来形成发射极区1。
然后(参见图12)用光刻和刻蚀构图多晶硅层111，形成T-型结构25用于提供低发射极接触电阻，而发射极区1本身可以相对较小。在此之前，可以执行可选的RTA(＝快速热退火)步骤以活化所有掺杂剂。如果发射极区1是单晶的，它可能在生长过程中已经被激活。在那种情况下，RTA步骤可以在发射极生长之前完成。T-型结构25的优势在于发射极区1可以有效地具有较小宽度，有利于器件性能(较低的基极电阻、较高的速度)，而宽的发射极接触面积有利于器件10的可制造性，因为接触式光刻必须作用于该区域。在该示例中，用光刻和(干法)刻蚀将所述T-型结构25外绝缘层6的上部也去除掉。该刻蚀隔离不同晶体管的基极层以及打开所述基极层下面的集电极接触区域。
下面(参见图13)该层结构的部件由开口77提供，为基区和集电极区2、3形成了接触的可能性。去除集电极接触区域顶部的氧化物区，优选地通过湿法刻蚀步骤。
最后(参见图14)，向发射极区、基区和集电极区提供包括例如硅
(硅化物)焊盘或诸如铝之类金属焊盘的接触区。后者将沉积以及随后构图。在该示例中硅化物区1E、2E、3E分别形成接触发射极、基极和集电极1、2、3。在应用诸如刻蚀或锯切之类的分离技术之后获得适于安装的独立器件10。
在完整BiCMOS工艺的情况下，优选地，CMOS部件部分地(栅极部分)在双极部分完成之前执行，部分地(源极/漏极部分)在其完成之后执行，但是均在硅化和后端之前执行。该示例描述了在掩埋n++子集电极顶部生长的集电极漂移区，所述子集电极从上部与宿区注入(sinkerimplant)相连。优选地该集电极结构用于高性能BiCMOS/双极器件。也可以是低成本集电极结构。可以注入漂移区和子集电极(使用高能注入)，消除昂贵的外延集电极生长步骤。
这种类型的成本降低可以用于根据本发明方法以形成双极晶体管。可以通过不同方式实现器件隔离，取决于所需的性能和成本。除了STI区域，可以是DTI(＝深槽隔离)、结隔离以及使用SOI(＝绝缘层上半导体)衬底的全电介质隔离。
图15至26是另一半导体器件在根据本发明方法第二实施例的不同相关制造阶段的截面图。再次，在图15所示的阶段之前，要制造的半导体器件可以已经包括其他用通常方式形成的半导体元件或元件的一部分。例如所述元件可以是场效应晶体管。注意对于不同区域或层的尺寸以及厚度，可以选择与第一示例相应数值相等或相近的数值。
在器件10制造的第一相关步骤(参见图15)中，向形成硅半导体本体12的n-型硅衬底11提供隔离区域，在此以STI隔离区域16、17、18的形式。在该结构的顶部通过热氧化提供薄第一绝缘层4，以及在所述氧化层4的顶部通过CVD沉积p-型硅多晶半导体层5。在所述STI区域16、17、18之间的那部分半导体本体形成第一半导体区13，所述半导体区形成将要形成的晶体管的(部分)集电极区3。
例如，然后(参见图16)通过CVD在多晶层5的顶部上沉积沉积第二绝缘层6，在此为氮化硅。在第二绝缘层6的顶部上沉积光致抗蚀剂掩膜R以及通过光刻构图。用光致抗蚀剂R作掩膜，通过光刻和刻蚀的方法在层结构上形成开口7，停止于薄氧化层4。
然后(参见图17)去除胶掩膜R，并且使用各向同性多晶硅刻蚀通过钻蚀多晶硅层5钻蚀向层6提供悬挂在多晶层5的端部5A之上的端部6A。层6悬挂端部6A的宽度为100nm的数量级。在所述钻蚀期间，通过薄二氧化硅层4保护硅半导体本体12不受刻蚀。
然后(参见图18)通过刻蚀去除薄绝缘层4上开口7边界部分。用HF基刻蚀剂刻蚀二氧化硅层4。
然后(参见图19)在该结构上沉积另一半导体层22，在此是通过外延生长过程沉积的重p-型掺杂硅层。另一半导体层22还包括不仅硅，而且优选地在该示例中是硅和锗的混晶，所述混晶由硼穗掺杂，并且所述另一半导体层22还包括作为帽层的未掺杂以及无锗的薄上部。另一半导体层22包括：形成晶体管基区2的单晶部分2；多晶的并且使基区2与多晶硅层5连接的(第一)垂直部分2A；以及均为多晶本质的另一小水平和垂直部分2C和较大的水平部分2B。在该示例中硅层22的厚度约为70nm。
在生长过程的最后阶段(参见图20)，其中沉积了层22，在第二绝缘层6悬挂端部6A下面的空间完全由层22填充。
此后(参见图21)生长过程继续进行又一半导体111的沉积，在此为n-型硅。在(单)晶体基区2顶部上的层111的中心部分也是单晶，并且形成将要形成晶体管的外延发射极区1。分别在层22的多晶硅部分2B、2C上的层111的其他部分111B、111C也是多晶的。
然后(参见图22)通过相对于单晶硅的HCl基多晶硅选择刻蚀去除另一半导体层22和又一半导体层111的多晶部分2B、2C、111B、111C。该过程继续向另一阶段进行，在所述阶段中第二绝缘层6的端部6A再次形成悬挂部分。
随后(参见图23)沉积另一绝缘层9，在此为二氧化硅，所述绝缘层填充第二绝缘层6的悬挂端部6A下的腔体以及开口7的剩余部分。
所述层9的水平部分(参见图24)用刻蚀去除。结果，在第二绝缘层6悬挂端部6A最外端的下方形成间隔区S。
在该步骤之后(参见图25)利用例如热磷酸通过湿法刻蚀去除第二绝缘层6的残留部分。
随后(参见图26)向层结构的部分提供开口40以例如限定非本征基区(extrinsic base)。
最后向发射极区、基区和集电极区提供包括例如硅(硅化物)焊盘或诸如铝之类金属焊盘的接触区。后者将沉积以及随后构图。在应用诸如刻蚀或锯切之类的分离技术之后获得适于安装的独立器件。这些步骤在附图中未示出。
显然，本发明不限于在此描述的示例，以及本领域普通技术人员应该理解在本发明范围内的诸多变化和改进。
例如，注意本发明不仅适用于诸如晶体管之类的分立器件的制造，而且具体地用于诸如(C)MOS或BI(C)MOS IC之类也用于双极IC的制造。
此外注意对于独立的步骤可以有不同改进。例如可以选择其他沉积工艺代替在本示例中使用的那些工艺。对选定的材料保持相同。因此，例如可以使用诸如不同组成中氮氧化硅之类的其他绝缘材料，以及对于不同区域的半导体材料，可以使用硅或包括硅的混晶。
最后，注意用于第一示例中的T形接触结构也可以方便地用于第二示例。
Claims (11)
1.一种制造具有衬底(11)和半导体本体(12)的半导体器件(10)的方法，所述半导体器件配置有包括具有发射极区(1)、基区(2)和集电极区(3)的至少一个双极晶体管，其中在半导体本体(12)中形成第一半导体区(13)以形成集电极区和发射极区(1、3)中的一个，以及在半导体本体(12)的表面上形成包括第一绝缘层(4)、多晶半导体层(5)和第二绝缘层(6)的叠层，在所述叠层中形成开口(7)，然后通过非选择性外延生长沉积另一半导体层(22)，其中所述开口(7)底部上的单晶水平部分形成基区(2)以及开口(7)侧面上的多晶垂直部分(2A)与多晶半导体层(5)相连，然后与开口(7)侧面平行地形成间隔区(S)以及在所述间隔区(S)之间形成第二半导体区(31)以形成发射极区和集电极区(1、3)中的另一个(1)，其特征在于在沉积所述另一半导体层(22)之前，向所述第二绝缘层(6)提供端部(6A)，从投影看所述端部悬挂在下层半导体层(5)的端部(5A)之上。
2.根据权利要求1中所述的方法，其特征在于在开口(7)形成之后，通过去除半导体层(5)的端部(5A)的一部分，向第二绝缘层(6)提供悬挂端部(6A)。
3.根据权利要求1或2中所述的方法，其特征在于选择悬挂部分(6A)的侧向尺寸以及所述另一半导体层(22)的厚度，使得在第二绝缘层(6)的悬挂部分(6A)下面形成所述另一半导体层(22)的垂直部分(2A)。
4.根据权利要求3中所述的方法，其特征在于在悬挂部分(6A)下面形成至少一部分间隔区(S)。
5.根据任一前述权利要求中所述的方法，其特征在于在所述另一半导体层(22)沉积之后，沉积牺牲层(20)以便覆盖所述另一半导体层(22)以及完全填充开口(7)，然后通过平面化去除牺牲层(20)的上部，然后通过刻蚀去除所述另一半导体层(22)的残留水平多晶部分(2B)以及随后通过刻蚀去除牺牲层(20)。
6.根据权利要求5中所述的方法，其特征在于通过生长又一半导体层(111)形成发射极区和集电极区(1、3)中的所述另一个(1)，所述又一半导体层(111)通过光刻和刻蚀进行构图。
7.根据权利要求1至4中任一项所述的方法，其特征在于悬挂部分(6A)下的区域由所述另一半导体层(22)的垂直多晶部分(2A)侧向填充，随后通过相对于单晶材料选择性地刻蚀多晶材料的蚀刻剂部分地回蚀所述垂直部分(2A)，因此再次形成了第二绝缘层(6)的端部，所述端部在投影中悬挂在下层半导体层(5)的端部(5A)之上。
8.根据权利要求7中所述的方法，其特征在于就在所述另一半导体层(22)的非选择性外延生长之后，通过非选择性外延生长沉积又一半导体层(111)，所述又一半导体层具有水平单晶部分(1)用于形成发射极区和集电极区(1、3)中的所述另一个以及残留多晶部分(111B、111C)。
9.根据权利要求8中所述的方法，其特征在于通过与用于回蚀所述另一半导体层(22)的垂直多晶部分(2A)相同的选择性蚀刻步骤来去除所述又一半导体层(111)的剩余多晶部分(111B、111C)。
10.根据任一前述权利要求所述的方法，其特征在于选择硅作为不同半导体区域和层的材料，并且将硅和锗的混晶用于所述另一半导体层(22)。
11.根据任一前述权利要求所述方法获得的半导体器件(10)。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP05110997 | 2005-11-21 | ||
| EP05110997.3 | 2005-11-21 | ||
| PCT/IB2006/053996 WO2007057803A1 (en) | 2005-11-21 | 2006-10-29 | Method of manufacturing a semiconductor device and semiconductor device obtained with such a method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101313394A true CN101313394A (zh) | 2008-11-26 |
| CN101313394B CN101313394B (zh) | 2011-10-05 |
Family
ID=37772906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2006800432704A Active CN101313394B (zh) | 2005-11-21 | 2006-10-29 | 制造半导体器件的方法以及用该方法获得的半导体器件 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US8173511B2 (zh) |
| EP (1) | EP1955367B1 (zh) |
| JP (1) | JP2009516912A (zh) |
| CN (1) | CN101313394B (zh) |
| AT (1) | ATE496393T1 (zh) |
| DE (1) | DE602006019770D1 (zh) |
| WO (1) | WO2007057803A1 (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102214572A (zh) * | 2010-04-01 | 2011-10-12 | Nxp股份有限公司 | 在制造平面双极型晶体管中的间隔物形成 |
| CN109887996A (zh) * | 2019-01-31 | 2019-06-14 | 上海华虹宏力半导体制造有限公司 | 自对准锗硅hbt器件的制造方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2281302B1 (en) * | 2008-05-21 | 2012-12-26 | Nxp B.V. | A method of manufacturing a bipolar transistor semiconductor device |
| US8729662B2 (en) * | 2008-09-12 | 2014-05-20 | Semiconductor Components Industries, Llc | Semiconductor device and manufacturing method thereof |
| EP2506297A1 (en) * | 2011-03-29 | 2012-10-03 | Nxp B.V. | Bi-CMOS Device and Method |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1267092A (zh) * | 1999-03-10 | 2000-09-20 | 光磊科技股份有限公司 | 光电晶体 |
| FR2805923B1 (fr) * | 2000-03-06 | 2002-05-24 | St Microelectronics Sa | Procede de fabrication d'un transistor bipolaire double- polysilicium auto-aligne |
| TW515106B (en) * | 2000-09-13 | 2002-12-21 | Toshiba Corp | Bipolar transistor, semiconductor light emitting device and semiconductor device |
| US7074685B2 (en) * | 2002-05-29 | 2006-07-11 | Koninklijke Philips Electronics N.V. | Method of fabrication SiGe heterojunction bipolar transistor |
| WO2005013350A1 (en) * | 2003-08-01 | 2005-02-10 | Koninklijke Philips Electronics N.V. | Method of manufacturing a semiconductor device with a bipolar transistor and device with a bipolar transistor |
| FR2868203B1 (fr) * | 2004-03-29 | 2006-06-09 | St Microelectronics Sa | Procede de fabrication d'un transistor bipolaire a base extrinseque monocristalline |
-
2006
- 2006-10-29 DE DE602006019770T patent/DE602006019770D1/de active Active
- 2006-10-29 WO PCT/IB2006/053996 patent/WO2007057803A1/en active Application Filing
- 2006-10-29 EP EP06821240A patent/EP1955367B1/en active Active
- 2006-10-29 CN CN2006800432704A patent/CN101313394B/zh active Active
- 2006-10-29 JP JP2008540734A patent/JP2009516912A/ja not_active Withdrawn
- 2006-10-29 AT AT06821240T patent/ATE496393T1/de not_active IP Right Cessation
- 2006-10-29 US US12/094,303 patent/US8173511B2/en active Active
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102214572A (zh) * | 2010-04-01 | 2011-10-12 | Nxp股份有限公司 | 在制造平面双极型晶体管中的间隔物形成 |
| CN102214572B (zh) * | 2010-04-01 | 2014-11-05 | Nxp股份有限公司 | 在制造平面双极型晶体管中的间隔物形成 |
| CN109887996A (zh) * | 2019-01-31 | 2019-06-14 | 上海华虹宏力半导体制造有限公司 | 自对准锗硅hbt器件的制造方法 |
| CN109887996B (zh) * | 2019-01-31 | 2022-03-08 | 上海华虹宏力半导体制造有限公司 | 自对准锗硅hbt器件的制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20100289022A1 (en) | 2010-11-18 |
| JP2009516912A (ja) | 2009-04-23 |
| EP1955367B1 (en) | 2011-01-19 |
| CN101313394B (zh) | 2011-10-05 |
| ATE496393T1 (de) | 2011-02-15 |
| US8173511B2 (en) | 2012-05-08 |
| EP1955367A1 (en) | 2008-08-13 |
| DE602006019770D1 (de) | 2011-03-03 |
| WO2007057803A1 (en) | 2007-05-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100505273C (zh) | 平坦的混合取向衬底结构及其形成方法 | |
| US7598539B2 (en) | Heterojunction bipolar transistor and method for making same | |
| EP0989599B1 (en) | Process for fabricating vertical transistors | |
| CN100399577C (zh) | 双极晶体管及其制造方法 | |
| CN100521113C (zh) | SiGe异质结双极晶体管的制造方法 | |
| US20040188737A1 (en) | Structure and fabrication method for capacitors integratible with vertical replacement gate transistors | |
| EP2346070B1 (en) | Method of manufacturing heterojunction bipolar transistor and heterojunction bipolar transistor | |
| CN101960584A (zh) | 半导体器件及其制造方法 | |
| CN101313394B (zh) | 制造半导体器件的方法以及用该方法获得的半导体器件 | |
| US6888221B1 (en) | BICMOS technology on SIMOX wafers | |
| US20090212394A1 (en) | Bipolar transistor and method of fabricating the same | |
| CN103050400B (zh) | 双极晶体管制造方法、双极晶体管和集成电路 | |
| US7091578B2 (en) | Bipolar junction transistors and methods of manufacturing the same | |
| JP4202389B2 (ja) | バイポーラ半導体構成要素、特にバイポーラ・トランジスタ、および対応するバイポーラ半導体構成要素の製造方法 | |
| CN110310988A (zh) | 半导体装置和制造半导体装置的方法 | |
| US7368361B2 (en) | Bipolar junction transistors and method of manufacturing the same | |
| US7645666B2 (en) | Method of making a semiconductor device | |
| US6830988B1 (en) | Method of forming an isolation structure for an integrated circuit utilizing grown and deposited oxide | |
| JP2006013186A (ja) | 半導体装置 | |
| JPH09205099A (ja) | バイポーラトランジスタおよびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |