KR101312747B1 - 복수의 임계 전압을 가진 ｆｉｎｆｅｔ들 - Google Patents

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Abstract

소자는 기판, 기판 위의 반도체 핀, 및 반도체 핀의 상부 표면 및 측벽 위에 형성된 게이트 유전체 층을 포함한다. 게이트 전극은 게이트 유전체 층에 의해 반도체 핀으로부터 이격된다. 게이트 전극은 반도체 핀 위에서 반도체 핀에 정렬된 상위부 및 유전체 층의 측벽부상의 측벽부를 포함한다. 게이트 전극의 상위부는 제1 일함수를 갖고, 게이트 전극의 측벽부는 제1 일함수와는 상이한 제2 일함수를 갖는다.

Description

복수의 임계 전압을 가진 ＦＩＮＦＥＴ들{FINFETS WITH MULTIPLE THRESHOLD VOLTAGES}
본 발명은 핀 전계 효과 트랜지스터(FinFET)에 관한 것이다.
집적회로의 소형화(down-scaling) 및 집적회로의 속도에 대한 요건의 요구가 증가함에 따라서, 트랜지스터들은 더 작은 치수로 더 높은 구동 전류를 가질 필요가 있다. 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)는 그에 따라서 개발된 것이다. 평면 소자(planar device)에 비해서, FinFET 트랜지스터는 더 나은 단채널 효과(short channel effect; SCE)를 가지며, 이것은 증가된 채널 폭에 기인한 더 높은 구동 전류 및 트랜지스터의 연속적인 스케일링을 가능하게 해준다. FinFET의 채널 폭의 증가는 핀의 측벽상에 일부를 포함하고 핀의 상부 표면상에 일부를 포함하는 채널을 형성함으로써 달성된다.
FinFET는 이중 게이트 FET일 수 있고, 이것은 각 핀의 측벽상에 채널을 포함하지만 각 핀의 상부 표면에는 채널을 포함하지 않는다. FinFET는 또한 삼중 게이트 FET일 수 있고, 이것은 각 핀의 측벽과 상부 표면상에 채널을 포함한다. 트랜지스터의 구동 전류는 채널 폭에 비례하기 때문에, FinFET의 구동 전류는 증가된다.
소자는 기판, 기판 위의 반도체 핀, 및 반도체 핀의 상부 표면 및 측벽 위에 형성된 게이트 유전체 층을 포함한다. 게이트 전극은 게이트 유전체 층에 의해 반도체 핀으로부터 이격된다. 게이트 전극은 반도체 핀 위에서 반도체 핀에 정렬된 상위부 및 유전체 층의 측벽부상의 측벽부를 포함한다. 게이트 전극의 상위부는 제1 일함수를 갖고, 게이트 전극의 측벽부는 제1 일함수와는 상이한 제2 일함수를 갖는다.
복수의 임계 전압을 가진 핀 전계 효과 트랜지스터(FinFET)가 제공될 수 있다.
실시예 및 그 장점을 더욱 완전하게 이해할 수 있도록, 이제 첨부 도면과 함께 이하의 설명을 참조하기로 한다.
도 1 내지 도 6b는 게이트 퍼스트(gate-first) 방법을 채용하여 핀 전계효과 트랜지스터(FinFET)를 형성하는, 일부 예시적인 실시예에 따른 FinFET의 제조시의 중간 단계들을 보인 횡단면도들이다.
도 7 내지 도 10은 게이트 라스트(gate-last) 방법을 채용하여 FinFET를 형성하는, 일부 예시적인 실시예에 따른 FinFET의 제조시의 중간 단계들을 보인 횡단면도들이다.
본 발명의 실시예를 구성하고 이용하는 것에 대하여 이하에서 상세히 설명된다. 그러나, 실시예들은 매우 다양한 특수 상황에서 구체화될 수 있는 많은 적용가능한 발명 개념을 제공한다는 것을 이해하여야 한다. 여기에서 설명하는 특수한 실시예들은 본 발명을 예시한 것일 뿐이고, 발명의 범위를 제한하는 것은 아니다.
핀 전계효과 트랜지스터(FinFET) 및 FinFET 형성 방법이 각종 실시예에 따라서 제공된다. FinFET를 형성하는 중간 단계들이 예시된다. 실시예에 따른 FinFET의 변형예 및 동작이 설명된다. 각종 도면 및 예시적인 실시예에 있어서 동일한 참조 번호는 동일한 요소를 표시하기 위해 사용된다.
도 1 내지 도 6b는 일부 예시적인 실시예에 따른 핀 전계효과 트랜지스터(FinFET)의 제조시의 중간 단계들을 보인 횡단면도들이다. 도 1a 및 도 1b를 참조하면, 초기 구조물이 형성되어 있다. 도 1b에 도시한 횡단면도는 도 1a의 평면 교차선 1B-1B를 따라 획득된 것이다. 초기 구조물은 웨이퍼(10)의 일부를 포함하며, 이것은 기판(20)을 더 포함한다. 기판(20)은 반도체 기판이고, 반도체 기판은 또한 실리콘 기판, 게르마늄 기판 또는 다른 반도체 물질로 형성된 기판일 수 있다. 기판(20)은 p형 또는 n형 불순물로 도핑될 수 있다. 얕은 트렌치 격리(Shallow Trench Isolation; STI) 영역(22)과 같은 격리 영역이 기판(20) 내에 형성된다. 반도체 핀(fin)(24)은 STI 영역(22) 위에 형성된다. 일부 실시예에서, 반도체 핀(24)은 기판(20)과 동일한 물질을 포함할 수 있고, 예를 들면 STI 영역(22)을 리세싱(recessing)함으로써 반도체 기판(20)으로부터 형성될 수 있다.
도 2를 참조하면, 계면층(26)이 핀(24) 위에 형성된다. 계면층(26)은 화학적 산화물, 열 산화물 등으로 형성될 수 있다. 일부 실시예에 있어서, 계면층(26)은 핀(24)의 표면층을 산화시킴으로써 형성될 수 있다. 게이트 유전체 층(28)은 계면층(26) 위에 형성된다. 일부 실시예에 따라서, 게이트 유전체 층(28)은 실리콘 산화물, 실리콘 질화물 또는 이들의 다층 구조를 포함한다. 대안적인 실시예에 있어서, 게이트 유전체 층(28)은 높은 k 유전체 물질로 형성되고, 따라서 이 명세서에서 대안적으로 높은 k 유전체 층(28)이라고도 부른다. 높은 k 유전체 층(28)은 약 7.0 보다 큰 k값을 가질 수 있고, Hf, Al, Zr, La, Mg, Ba, Ti, Pb의 산화물 또는 규산염과 이들의 임의 조합을 포함할 수 있다. 높은 k 유전체 층(28)의 예시적인 물질로는 MgOx, BaTixOy, BaSrxTiyOz, PbTixOy, PbZrxTiyOz 등이 있고, X, Y 및 Z의 값은 0과 1 사이에 있다. 높은 k 유전체 층(28)의 두께는 약 1 nm와 약 10 nm 사이일 수 있다. 그러나, 이 명세서에서 인용하는 치수들은 단지 예시하는 것이고, 다른 값으로 변경될 수 있다는 것을 이 기술에 숙련된 사람이라면 알 것이다. 게이트 유전체 층(28)의 형성 방법은 분자선 증착법(Molecular-Beam Deposition; MBD), 원자층 증착법(Atomic Layer Deposition; ALD), 물리적 기상 증착법(Physical Vapor Deposition; PVD) 등을 포함할 수 있다.
게이트 유전체 층(28) 위에는 캡핑층(capping layer)(30)이 형성될 수 있다. 대안적인 실시예에 있어서, 캡핑층(30)은 형성되지 않고, 후속적으로 형성된 금속층(34, 40)(도 2에는 도시되지 않음. 도 3a 내지 도 4 참조)이 게이트 유전체 층(28) 바로 위에 형성되어 게이트 유전체 층(28)과 접촉될 수 있다. 일부 실시예에서, 캡핑층(30)은 중간갭 일함수(midgap work function)를 가지며, 실리콘의 전도대와 가전자대의 중간레벨에 근접할 수 있다. 일부 예시적인 실시예에서, 캡핑층(30)은 질화티탄(titanium nitride; TiN)을 포함한다. 대안적인 실시예에서, 캡핑층(30)의 예시적인 물질로는 TaC, TaN, TaAlN, TaSiN 및 이들의 임의 조합과 같은 탄탈륨 함유 물질 및/또는 티타늄 함유 물질이 있다.
도 3a를 참조하면, 비순응적(non-conformal) 금속층(34)이 핀(24) 위에 형성되고 핀(24)에 정렬된다. 일부 실시예에 있어서, 금속층(34)은 PVD와 같은 비순응적 증착법을 이용하여 형성된다. 그 결과, 비순응적 금속층(34)은 핀(24) 위에서 핀(24)에 정렬되는 상위부(top portion)를 포함하고, 캡핑층(30)의 측벽부에는 금속층(34) 부분이 없다. 대안적인 실시예로서, 점선으로 도시한 것처럼, 캡핑층(30)의 측벽부에 박층의 금속층(34)이 형성될 수 있다. 이 실시예에 따르면, 금속층(34)의 측벽부(만일 있다면)의 두께(T2)는 금속층(34)의 상위부의 두께(T1)보다 훨씬 작다. T2/T1의 비율은 약 0.2 미만일 수 있고, 일부 실시예에서는 약 0.1 미만일 수 있다. 비순응적 금속층(34)이 캡핑층(30)의 측벽부상에서 박층을 포함하는 경우, 측벽부의 금속층(34)을 에칭하여 제거하기 위해 에칭 단계가 수행될 수 있다. 에칭 공정 중에, 상위부의 금속층(34)을 덮기 위한 에칭 마스크가 형성되지 않을 수 있다. 대안적인 실시예로서, 에칭 단계를 수행하지 않고, 얇은 금속층(34)을 캡핑층(30)의 측벽부에 남겨둘 수 있다. 상위부 캡핑층(30)의 두께는 또한 에칭 단계에서 감소될 수 있다. 두께 T1이 두께 T2보다 더 크기 때문에, 에칭 공정 후에, 금속층(34)은 핀(24) 위에서 핀(24)에 정렬되게 여전히 남아 있지만, 측벽부의 금속층(34)은 남아있지 않는다. 일부 실시예에 있어서, 두께 T1은 약 10Å 내지 100Å 사이일 수 있고, 그래서 금속층(34)의 일함수가 결과적인 FinFET의 임계 전압에 영향을 줄 수 있다.
도 3b는 대안적인 실시예에 따른 금속층(34)의 형성을 보인 도이다. 이 실시예에서, 금속층(34)은 ALD 또는 화학적 기상 증착(Chemical Vapor Deposition; CVD)법과 같은 순응적 증착법을 이용하여 초기에 형성될 수 있다. 금속층(34)의 형성 후에, 금속층(34)의 상위부를 덮도록 마스크(36)가 형성되고 패터닝되며, 금속층(34)의 측벽부는 마스크(36)에 의해 덮어지지 않는다. 마스크(36)는 포토 레지스트 또는 질화규소와 같은 하드 마스크를 포함할 수 있다. 그 후 금속층(34)의 노출된 측벽부는 에칭 단계에서 제거되고, 금속층(34)의 상위부는 에칭되지 않은 상태로 남아 있는다. 에칭 단계 후에, 마스크(36)가 제거된다.
도 4를 참조하면, 금속층(40)이 형성된다. 금속층(40)은 금속층(34)의 상부에 있는 부분을 포함한다. 또한, 금속층은 캡핑층(30)의 측벽부상으로 연장한다. 일부 실시예에서, 금속층(40)은 순응층(conformal layer)이고, 상위부 두께(T3)와 측벽부 두께(T4)는 서로 비슷하다. 일부 실시예에 있어서, 두께 T3와 T4 간의 차는 양 두께(T3, T4)의 약 20% 미만, 또는 약 10% 미만일 수 있다. 두께(T3, T4)는 약 10Å 보다 클 수 있고, 일부 실시예에서는 약 10Å 내지 약 100Å 사이일 수 있다.
금속층(34, 40)은 상이한 물질들로 구성되고, 상이한 일함수를 가질 수 있다. 금속층(34)의 일함수(WF34)는 금속층(40)의 일함수(WF40)보다 더 클 수도 있고 더 작을 수도 있다. 일부 실시예에서, 일함수(WF34, WF40)는 약 0.1 eV 이상, 또는 약 0.1 eV 내지 약 1.0 eV 사이의 차를 가질 수 있고, 상기 차는 더 크거나 더 작을 수 있다. 결과적인 FinFET(60)(도 6a)가 P형 FinFET인 실시예에 있어서, 각 일함수(WF34, WF40)는 약 4.1 eV 내지 약 5.2 eV 사이에 있을 수 있다. 결과적인 FinFET(60)(도 6a)가 N형 FinFET인 실시예에 있어서, 각 일함수(WF34, WF40)는 약 4.1 eV 내지 약 5.2 eV 사이에 있을 수 있다. 일부 실시예에 있어서, 금속층(34, 40)의 물질은 TiN, TaN, TaAlC, TiAl, TaC, TaAl, Co 및 이들의 조합으로부터 선택될 수 있다.
도 5a 및 도 5b를 참조하면, 두꺼운 금속층(42)이 형성된다. 일부 실시예에서, 두꺼운 금속층(42)은 알루미늄 또는 알루미늄 합금으로 형성된다. 두꺼운 금속층(42)의 두께(T5)는 약 50 nm 이상일 수 있고, 예를 들면, 약 50 nm 내지 약 120 nm 사이일 수 있다. 두꺼운 금속층(42)이 형성된 후, 금속층(42, 40, 34), 캡핑층(30), 유전체 층(28) 및 계면층(26)이 패터닝되어 게이트 적층물을 형성하고, 게이트 적층물은 도 5b에 도시되어 있다. 도 5b의 횡단면도는 도 5a의 평면 교차선 5B-5B를 따라 취한 것이다. 도 5b에 도시된 것처럼, 금속층(34)은 핀(24)의 중간부의 상부에 형성된다. 또한 금속층(34)은 반도체 핀(24)의 상부 표면 위에 있고, 반도체 핀(24)의 상부 표면 아래로 연장하는 금속층(34) 부분은 실질적으로 없다. 금속층(40, 42), 캡핑층(30), 유전체 층(28) 및 계면층(26)은 또한 핀(24)의 상부 표면 및 측벽상으로 연장한다.
도 6a 및 도 6b는 게이트 스페이서(46), 소스 및 드레인 영역(48), 소스/드레인 실리사이드 영역(50), 접촉 플러그(52) 및 층간 유전체(Inter-Layer Dielectric; ILD)(54)의 형성을 보인 도이다. 이것으로서 FinFET(60)의 형성이 종료된다. 도 6a를 참조하면, 일부 실시예에서, 게이트 스페이서(46)가 먼저 계면층(26), 유전체 층(28), 캡핑층(30) 및 금속층(34, 40, 42)의 측벽에 형성된다. 그 다음에, 소스 및 드레인 영역(48)이 형성된다. 일부 실시예에서, 소스 및 드레인 영역(48)은 딥 주입법(deep implantation)을 통하여 형성된다. FinFET(60)의 도전성 유형에 따라서, n형 불순물이 주입되어 n형 FinFET(60)를 형성할 수 있고, 또는 p형 불순물이 주입되어 p형 FinFET(60)를 형성할 수 있다. 깊은 소스/드레인 영역(48)의 도핑 농도는 약 1×1020/㎤와 약 1×1021/㎤의 사이 또는 이보다 더 높을 수 있다. 일부 실시예에 있어서, 소스 및 드레인 영역(48)의 형성은 또한 금속층(34, 40, 42)에 의해 덮이지 않는 핀(24)의 에칭부를 포함할 수 있고, 에피택시를 수행하여 스트레서(stressor)(도시 생략됨. 이것은 실리콘 게르마늄 또는 실리콘 카본일 수 있다)를 성장시킬 수 있다. 그 다음에, 스트레서가 주입되어 소스/드레인 영역(48)이 형성된다.
도 6a는 실리사이드 영역(50)(이것은 게르마노-실리사이드 영역일 수 있다)의 형성을 또한 보여준다. 실리사이드 영역(50)은 니켈, 티타늄, 코발트 및 이들의 조합과 같은 금속 박층을 증착하는 블랭킷에 의해 형성될 수 있다. 그 다음에 웨이퍼(10)가 가열되고, 이것에 의해 실리콘과 게르마늄이 이들과 접촉된 금속과 반응한다. 반응 후에, 금속 실리사이드 층이 실리콘(또는 실리콘 게르마늄)과 금속 사이에 형성된다. 반응되지 않은 금속은 금속에 대해서는 공격하지만 실리사이드 및 게르마노-실리사이드에 대해서는 공격하지 않는 부식액(etchant)을 사용하여 선택적으로 제거된다. 그 다음에 ILD(54)가 FinFET(60)를 덮도록 형성되고, 접촉 플러그(52)가 ILD(54) 내에 형성되어 FinFET(60)에 전기적으로 결합된다.
도 6b는 도 6a에서 도시된 FinFET(60)의 횡단면도이고, 이 횡단면도는 도 6a의 평면 교차선 6B-6B를 따라 취한 것이다. 도 6b를 참조하면, FinFET(60)의 채널 영역(62)은 상위부(62A)와 측벽부(62B)를 포함한다. 상위 채널부(62A)는 핀(24)의 상부 표면부를 포함하고, 측벽 채널부(62B)는 핀(24)의 측벽부를 포함한다. 효과적으로, 채널부(62A)와 소스 및 드레인 영역(48)은 제1 트랜지스터(60A)를 형성한다. 제1 트랜지스터(60A)의 게이트 전극은 핀(24) 위에서 핀(24)과 중첩되는 층(30, 34, 40, 42)들의 상위부를 포함한다. 채널부(62B)와 소스 및 드레인 영역(48)은 제2 및 제3 트랜지스터(60B)를 형성한다. 제2 트랜지스터(60B)의 게이트 전극은 핀(24)의 측벽에 있는 층(30, 40, 42)들의 측벽부를 포함한다. 제2 트랜지스터(60B)의 게이트 전극은 금속층(34)을 포함하지 않을 수도 있고, 또는 대안적으로 매우 얇은 금속층(34)을 포함할 수 있다는 점에 주목한다.
트랜지스터(60A)의 게이트 전극의 유효 일함수는 금속층(34)의 일함수에 의해 영향을 받으며, 이것은 적어도 부분적으로 트랜지스터(60A)의 임계 전압(VthA)을 결정한다. 반면에, 금속층(34)은 핀(24)의 측벽으로 연장되지 않기 때문에, 트랜지스터(60B)의 게이트 전극의 일함수는 금속층(34)의 일함수에 의해 영향을 받지 않는다. 그 대신에, 금속층(40)은 트랜지스터(60B)의 게이트 전극의 결과적인 일함수에 큰 영향을 미친다. 그 결과, 트랜지스터(60A, 60B)의 게이트 전극의 유효 일함수는 서로 다를 수 있다. 트랜지스터(60A)의 게이트 전극의 유효 일함수는 트랜지스터(60B)의 게이트 전극의 유효 일함수보다 더 높거나 같거나 더 낮을 수 있다. 일부 실시예에 있어서, 트랜지스터(60A, 60B)의 게이트 전극의 유효 일함수 간의 차이는 약 0.2 eV 이상일 수 있다.
FinFET(60)가 p형인지 또는 n형인지에 상관없이, 일함수의 차이의 결과로서, 트랜지스터(60A)의 임계 전압(VthA)과 트랜지스터(60B)의 임계 전압(VthB)은 서로 다를 수도 있고 서로 같을 수도 있다. 일부 실시예에 있어서, 임계 전압 VthA는 임계 전압 VthB보다 더 크다. 대안적인 실시예에 있어서, 임계 전압 VthA는 임계 전압 VthB보다 더 작다. 일부 예시적인 실시예에 있어서, 임계 전압 VthA와 VthB 간의 차는 약 0.2 V보다 더 크고, 약 0.2 V 내지 약 1.0 V 사이에 있을 수 있다.
도 1 내지 도 6b는 FinFET(60)를 형성함에 있어서 게이트 퍼스트(gate-first) 방법을 보인 것이다. 도 7 내지 도 10은 대안적인 실시예에 따라서 FinFET(60)의 형성에서의 중간 단계들을 보인 횡단면도이고, 이 실시예에서는 게이트 라스트(gate-last) 방법을 사용하여 FinFET(60)를 형성한다. 다르게 특정하지 않는 한, 이들 실시예에서 각 구성요소들의 물질 및 형성 방법은 도 1 내지 도 6b에 도시한 실시예에서 동일한 참조 번호에 의해 표시된 구성요소들과 본질적으로 동일하다. 따라서, 도 7 내지 도 10에서 도시된 실시예의 각 구성요소의 형성에 관한 세부사항에 대해서는 도 1 내지 도 6b에 도시한 실시예의 설명에서 찾아볼 수 있다.
이 실시예의 초기 단계는 도 1 및 도 2에 도시한 것과 본질적으로 동일하다. 다음에, 도 7에 도시된 것처럼, 더미(dummy) 게이트(70)가 형성된다. 일부 실시예에 있어서, 더미 게이트(70)는 폴리실리콘으로 구성되지만, 다른 물질을 사용하여도 좋다. SiN으로 형성될 수 있는 하드 마스크(72)가 더미 게이트(70) 위에 형성될 수 있다. 다음에, 소스/드레인 영역(48) 및 소스/드레인 실리사이드 영역(50)(도 7에는 도시되지 않음. 도 6a 참조)이 형성된다. 소스/드레인 영역(48) 및 소스/드레인 실리사이드 영역(50)은 도 7의 평면 내에 있지 않기 때문에 이들이 도시되지 않았다. 소스/드레인 영역(48) 및 소스/드레인 실리사이드 영역(50)은 도 6a에 도시된 것과 본질적으로 동일할 수 있다.
다음에, ILD(54)가 형성되고, 그 다음에 화학기계적 연마(Chemical Mechanical Polish; CMP)가 수행된다. CMP에 있어서, CMP 정지층(stop layer)으로서 하드 마스크(72)가 사용될 수 있고, 이 경우 ILD(54)의 상부 표면은 하드 마스크(72)의 상부 표면과 동일 레벨로 될 수 있다. 그 다음에 하드 마스크(72)와 더미 게이트(70)가 제거되고 캡핑층(30)이 노출된다. 결과적인 구조물을 도 8에 도시하였다. 후속 단계에서, 도 9에 도시한 바와 같이, 금속층(34, 40, 42)이 형성된다. 도 3a 및 도 3b의 실시예와 유사하게, 금속층(34)은 핀(24)의 상부에서 핀(24)과 정렬되고, 캡핑층(30)의 측벽부상에서 측벽부를 포함하지 않을 수 있다. 그러나, 금속층(40)은 금속층(34) 위에서 금속층(34)과 정렬되는 부분과, 캡핑층(30)의 측벽까지 연장된 부분을 포함한다. 그 다음에, 더미 게이트(70)에 의해 남겨진 잔류 공간을 채우도록 금속층(42)이 형성된다. 그 다음에, CMP를 수행하여 금속층(40, 42)의 과잉 부분을 제거함으로써 금속층(40, 42)의 상부 표면이 ILD(54)의 상부 표면과 동일 레벨로 되게 한다. 이렇게 하여 금속층(34, 40, 42) 및 캡핑층(30)이 결과적인 FinFET(60)의 게이트 전극을 형성한다. 결과적인 FinFET(60)는 도 10에 도시하였다. 후속 단계로서, 추가의 ILD(도시 생략됨)가 ILD(54) 위에 형성되고, 접촉 플러그가 추가의 ILD 및 ILD(54)를 관통하여 FinFET(60)의 소스/드레인 영역 및 게이트 전극과 전기적으로 결합하도록 형성된다.
도 7 내지 도 10에 도시한 실시예에 있어서, FinFET(60)의 게이트는 게이트 라스트 방법을 이용하여 형성된다. 그러나, 게이트 유전체 층(28)은 게이트의 교체 전에 형성된다. 따라서, 각각의 방법은 가끔 게이트 퍼스트 유전체 라스트 방법이라고도 부르고, 또는 게이트 유전체 층(28)이 높은 k 유전체 물질로 형성되는 경우에는 게이트 라스트 HK 퍼스트 방법이라고도 부른다. 대안적인 실시예에 있어서, 게이트 라스트 유전체 라스트 방법(또는 게이트 라스트 HK 라스트 방법)을 사용할 수도 있다. 처리 단계는 게이트 유전체 층(28)이 더미 게이트(70)의 형성 전에 형성되지 않는다는 점을 제외하고 도 7 내지 도 10에 도시한 단계들과 유사하다. 오히려, 게이트 유전체 층(28)은 더미 게이트(70)를 제거한 후에 형성되고(도 8에 도시한 단계 참조), 도 9에 도시한 것처럼 캡핑층(30)을 형성하기 전에 형성된다. 따라서, 결과적인 게이트 유전체 층(28)은 STI 영역(22)의 상부 표면 위로 연장하고, ILD(54)의 측벽상으로 연장한다.
실시예에 있어서, 측벽 트랜지스터(60B)와는 다른 임계 전압을 가진 상부 트랜지스터(60A)(도 6b 및 도 10)를 형성함으로써, 결과적인 FinFET(60)의 포화 전류는 FinFET(60)의 게이트 전압을 조정함으로써 조정될 수 있다. 예를 들어서 상부 트랜지스터(60A)의 임계 전압(VthA)이 측벽 트랜지스터(60B)의 임계 전압(VthB)보다 더 높다는 가정하에, 만일 게이트 전압(Vg)이 임계 전압(VthB)보다 더 낮으면, 트랜지스터(60A, 60B) 중 어느 것도 턴온되지 않고, 전체 FinFET(60)가 턴오프된다. 만일 게이트 전압(Vg)이 임계 전압(VthB)보다 더 높고 임계 전압(VthA)보다 더 낮으면 측벽 트랜지스터(60B)는 턴온되고 상부 트랜지스터(60A)는 턴오프된다. FinFET(60)의 포화 전류(이하에서는 포화 전류(Isat1)라고 부른다)는 측벽 트랜지스터(60B)의 총 포화 전류에 근접한다. 그러나, 만일 게이트 전압(Vg)이 임계 전압(VthA)보다 더 크면, 트랜지스터(60A, 60B)가 모두 턴온된다. 따라서, FinFET(60)의 포화 전류(Isat2)는 상부 트랜지스터(60A) 및 측벽 트랜지스터(60B)의 총 포화 전류에 근접하며, 이것은 포화 전류(Isat1)보다 더 크다.
실시예에 따르면, 소자는 기판, 기판 위의 반도체 핀 및 반도체 핀의 상부 표면과 측벽상의 게이트 유전체 층을 포함한다. 게이트 전극은 게이트 유전체 층에 의해 반도체 핀으로부터 이격된다. 게이트 전극은 반도체 핀 위에서 반도체 핀과 정렬되는 상위부 및 유전체 층의 측벽부상에 있는 측벽부를 포함한다. 게이트 전극의 상위부는 제1 일함수를 갖고, 게이트 전극의 측벽부는 제1 일함수와는 다른 제2 일함수를 갖는다.
다른 실시예에 따르면, 소자는 기판, 및 기판 위의 반도체 핀을 포함하며, 반도체 핀은 FinFET의 일부이다. 게이트 유전체 층은 반도체 핀의 상부 표면 및 측벽에 배치된다. 게이트 전극은 게이트 유전체 층에 의해 반도체 핀으로부터 이격된다. 게이트 전극은 반도체 핀 위에서 반도체 핀과 정렬되는 제1 금속층을 포함하고, 제1 금속층은 반도체 핀의 상부 표면보다 낮은 위치에서 실질적인 부분을 갖지 않는다. 게이트 전극은 제1 금속층 위에서 제1 금속층과 정렬되는 제1 부분 및 반도체 핀의 상부 표면보다 더 낮은 위치에 있는 제2 부분을 포함한 제2 금속층을 더 포함한다. 제1 금속층과 제2 금속층은 상이한 물질들로 이루어진다. 제1 금속층과 제2 금속층의 제1 부분은 FinFET의 게이트 전극의 상위부를 형성하고, 제2 금속층의 제2 부분은 FinFET의 게이트 전극의 측벽부를 형성한다.
또다른 실시예에 따르면, 본 발명의 방법은 반도체 핀 위에 게이트 유전체를 형성하는 단계를 포함하고, 게이트 유전체는 반도체 핀의 상부 표면 위의 상위부, 및 반도체 핀의 측벽에 있는 측벽부를 포함한다. 제1 금속층은 게이트 유전체의 제1 부분 위에 형성되고, 제1 금속층은 게이트 유전체의 측벽부로 연장하는 부분을 포함하지 않는다. 제2 금속층이 형성되고, 제2 금속층은 제1 금속층 위의 제1 부분, 및 게이트 유전체 층의 측벽부로 연장하는 제2 부분을 포함한다. 제1 금속층과 제2 금속층은 상이한 물질들로 구성된다.
지금까지 특정 실시예 및 그 장점을 상세히 설명하였지만, 각종 변경, 치환 및 수정이 청구범위에 규정된 본 발명의 정신 및 범위로부터 벗어나지 않고 이루어질 수 있다는 것을 이해하여야 한다. 또한, 본 발명의 범위는 명세서에서 설명한 공정, 머신, 제조, 및 물질, 수단, 방법 및 단계들의 조합에 관한 특정의 실시예로 제한되지 않는다. 이 기술에 숙련된 사람이라면 실시예의 설명으로부터 쉽게 알 수 있는 바와 같이, 여기에서 설명한 대응하는 실시예와 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는, 현재 존재하고 있거나 나중에 개발될 공정, 머신, 제조, 및 물질, 수단, 방법 또는 단계들의 조합이 이 명세서에 따라서 활용될 수 있다. 따라서, 첨부된 청구범위는 그러한 공정, 머신, 제조, 및 물질, 수단, 방법 또는 단계들의 조합을 발명의 범위에 포함시키는 것으로 의도된다. 또한, 각 청구항은 별도의 발명을 구성하고, 각 청구항과 실시예의 조합은 본 발명의 범위 내에 있다.

Claims (10)

  1. 기판;
    상기 기판 위의 반도체 핀(semiconductor fin);
    상기 반도체 핀의 상부 표면 및 측벽들 상의 게이트 유전체 층; 및
    상기 게이트 유전체 층에 의해 상기 반도체 핀으로부터 이격된 게이트 전극을 포함하고, 상기 게이트 전극은 상기 반도체 핀 위에서 상기 반도체 핀에 정렬된 상위부 및 상기 유전체 층의 측벽부 상의 측벽부를 포함하고, 상기 게이트 전극의 상위부는 제1 일함수를 가지고, 상기 게이트 전극의 측벽부는 상기 제1 일함수와는 다른 제2 일함수를 가지고,
    상기 게이트 전극은
    상기 반도체 핀 위에서 상기 반도체 핀에 정렬되고, 상기 반도체 핀의 측면들로는 연장되지 않는 제1 금속층; 및
    상기 반도체 핀 위에서 상기 반도체 핀에 정렬된 제1 부분 및 상기 반도체 핀의 측면들 상으로 연장된 제2 부분들을 포함하는 제2 금속층을 포함하고, 상기 제1 금속층 및 상기 제2 금속층은 다른 물질들을 포함하는 것인 소자.
  2. 삭제
  3. 기판과;
    상기 기판 위에 형성되고 핀 전계효과 트랜지스터(Fin Field-Effect Transistor; FinFET)의 일부인 반도체 핀과;
    상기 반도체 핀의 상부 표면 및 측벽들상의 게이트 유전체 층과;
    상기 게이트 유전체 층에 의해 상기 반도체 핀으로부터 이격된 게이트 전극
    을 포함하고, 상기 게이트 전극은,
    상기 반도체 핀 위에서 상기 반도체 핀에 정렬되지만 상기 반도체 핀의 상부 표면보다 낮은 위치에서는 실질적인 부분들을 갖지 않는 제1 금속층과;
    상기 제1 금속층 위에서 상기 제1 금속층에 정렬된 제1 부분 및 상기 반도체 핀의 상부 표면보다 더 낮은 위치에 있는 제2 부분들을 포함한 제2 금속층
    을 포함하며, 상기 제1 금속층과 상기 제2 금속층은 상이한 물질들로 구성되고, 상기 제1 금속층과 상기 제2 금속층의 제1 부분은 상기 FinFET의 게이트 전극의 상위부를 형성하고, 상기 제2 금속층의 제2 부분들은 상기 FinFET의 게이트 전극의 측벽부들을 형성하는 것인 소자.
  4. 제3항에 있어서, 상기 제1 금속층은 제1 일함수를 갖고, 상기 제2 금속층은 제2 일함수를 가지며, 상기 제1 일함수는 상기 제2 일함수보다 큰 것인 소자.
  5. 제3항에 있어서, 상기 제1 금속층은 제1 일함수를 갖고, 상기 제2 금속층은 제2 일함수를 가지며, 상기 제1 일함수는 상기 제2 일함수보다 작은 것인 소자.
  6. 반도체 핀의 상부 표면 위의 상위부 및 상기 반도체 핀의 측벽들상의 측벽부들을 포함한 게이트 유전체를 상기 반도체 핀 위에 형성하는 단계와;
    상기 게이트 유전체의 측벽부들로 연장하는 부분들을 포함하지 않는 제1 금속층을 상기 게이트 유전체의 상부 표면 위에 형성하는 단계와;
    상기 제1 금속층 위의 제1 부분 및 상기 게이트 유전체의 측벽부들상으로 연장하는 제2 부분들을 포함하는 제2 금속층을 형성하는 단계
    를 포함하며, 상기 제1 금속층과 상기 제2 금속층은 상이한 물질들로 구성된 것인 방법.
  7. 제6항에 있어서, 상기 제1 금속층을 형성하는 단계는 비순응적(non-conformal) 배치 방법을 이용하여 수행되는 것인 방법.
  8. 제6항에 있어서, 상기 제1 금속층을 형성하는 단계는 상기 제1 금속층을 증착하는 단계와, 에칭 단계를 수행하여 상기 게이트 유전체의 측벽부들상의 상기 제1 금속층의 부분들을 제거하는 단계를 포함한 것인 방법.
  9. 제6항에 있어서, 상기 제1 금속층과 상기 제2 금속층의 제1 부분은 게이트 전극의 상위부를 형성하고, 상기 제2 금속층의 제2 부분들은 상기 게이트 전극의 제2 부분들을 형성하며, 상기 게이트 전극의 상위부와 상기 게이트 전극의 제2 부분들은 상이한 일함수들을 갖는 것인 방법.
  10. 제6항에 있어서, 상기 게이트 유전체를 형성하는 단계 후 및 상기 제1 금속층을 형성하는 단계 전에, 상기 게이트 유전체 위에 캡핑층을 형성하는 단계를 더 포함하고, 상기 제1 금속층과 상기 제2 금속층은 모두 상기 캡핑층과 접촉하는 것인 방법.
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