KR20050103810A - 반도체소자의 제조방법들 및 그에 의해 제조된 반도체소자들 - Google Patents

반도체소자의 제조방법들 및 그에 의해 제조된 반도체소자들 Download PDF

Info

Publication number
KR20050103810A
KR20050103810A KR1020040029118A KR20040029118A KR20050103810A KR 20050103810 A KR20050103810 A KR 20050103810A KR 1020040029118 A KR1020040029118 A KR 1020040029118A KR 20040029118 A KR20040029118 A KR 20040029118A KR 20050103810 A KR20050103810 A KR 20050103810A
Authority
KR
South Korea
Prior art keywords
cell
peripheral
region
active region
film
Prior art date
Application number
KR1020040029118A
Other languages
English (en)
Other versions
KR100642632B1 (ko
Inventor
안영준
박동건
이충호
강희수
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040029118A priority Critical patent/KR100642632B1/ko
Priority to US11/110,167 priority patent/US7566619B2/en
Priority to CNB200510067049XA priority patent/CN100380631C/zh
Publication of KR20050103810A publication Critical patent/KR20050103810A/ko
Application granted granted Critical
Publication of KR100642632B1 publication Critical patent/KR100642632B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B21—MECHANICAL METAL-WORKING WITHOUT ESSENTIALLY REMOVING MATERIAL; PUNCHING METAL
    • B21C—MANUFACTURE OF METAL SHEETS, WIRE, RODS, TUBES OR PROFILES, OTHERWISE THAN BY ROLLING; AUXILIARY OPERATIONS USED IN CONNECTION WITH METAL-WORKING WITHOUT ESSENTIALLY REMOVING MATERIAL
    • B21C49/00—Devices for temporarily accumulating material
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B65—CONVEYING; PACKING; STORING; HANDLING THIN OR FILAMENTARY MATERIAL
    • B65H—HANDLING THIN OR FILAMENTARY MATERIAL, e.g. SHEETS, WEBS, CABLES
    • B65H29/00—Delivering or advancing articles from machines; Advancing articles to or into piles
    • B65H29/26—Delivering or advancing articles from machines; Advancing articles to or into piles by dropping the articles
    • B65H29/30—Delivering or advancing articles from machines; Advancing articles to or into piles by dropping the articles from magnetic holders
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

서로 다른 기하학적 구조를 갖는 트랜지스터들을 구비하는 반도체소자의 제조방법들 및 그에 의해 제조된 반도체소자들을 제공한다. 셀 영역과 주변회로 영역을 분리하여 순차적으로 트랜지스터들을 제조할 수 있으므로, 상기 셀 영역에는 고집적화에 적합한 핀 전계효과 트랜지스터 또는 리세스 채널 트랜지스터를 형성하고, 상기 주변회로 영역에는 여러 가지 특성에 적합한 형태의 트랜지스터들을 제조할 수 있다. 이 제조방법은, 반도체기판 상에 소자분리막을 형성하여 셀 활성영역 및 주변 활성영역을 한정한다. 이어서, 상기 셀 영역에 핀 또는 리세스 채널 전계효과 트랜지스터의 게이트를 형성한다. 상기 셀 영역을 덮는 셀 게이트보호막을 형성한다. 다음, 상기 주변회로 영역에 평판형 전계효과 트랜지스터의 게이트를 형성한다. 이때, 주변 게이트절연막은 주변회로의 여러 가지 특성에 적합하도록 셀 게이트절연막과 다른 두께 및 다른 성막물질로 제작할 수 있다.

Description

반도체소자의 제조방법들 및 그에 의해 제조된 반도체소자들{Methods of fabricating a semiconductor device and semiconductor devices fabricated thereby}
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 서로 다른 기하학적 구조를 갖는 트랜지스터들을 구비하는 반도체소자의 제조방법들 및 그에 의해 제조된 반도체소자들에 관한 것이다.
반도체소자들을 이용하는 시스템의 크기가 작아지고, 낮은 전력 소모를 필요로 하면서, 상기 반도체소자들에 대한 고집적화 연구가 매우 활발하게 진행되고 있다. 상기 반도체소자들을 구성하고 있는 트랜지스터들과 같은 개별소자들은 상기 고집적화 필요에 따라 패턴이 점점 미세화 되어야 한다. 반면, 상기 패턴의 미세화에 따른 여러 가지 문제가 계속 발생하고 있다. 가장 큰 문제점 가운데 하나는 단 채널 효과(short channel effect) 이다. 이에 따라, 상기 단 채널 효과를 감소시킬 수 있는 핀 전계효과 트랜지스터에 대한 연구가 널리 진행되고 있다.
핀 전계효과 트랜지스터를 제조하는 방법이 미국특허 제6,642,090호에 "벌크 실리콘 기판을 이용한 핀 전계효과 트랜지스터 및 그 제조방법(FIN FET DEVICES FROM BULK SEMICONDUCTOR AND METHOD FOR FORMING)"이라는 제목으로 프라이드(Fried) 등에 의해 개시된 바 있다.
도 1 은 상기 미국특허 제6,642,090호에 개시된 핀 전계효과 트랜지스터를 제조하는 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체기판(200)을 준비한다. 상기 반도체기판(200) 상에 하드마스크 패턴(224)들을 형성한다. 상기 하드마스크 패턴(224)들을 식각마스크로 사용하여 상기 반도체기판(200)을 선택적으로 식각한다. 그 결과, 상기 반도체기판(200)은 선택적으로 리세스 된다. 상기 반도체기판(200)에서, 선택적 식각공정 후, 리세스 되고 남은 부분을 핀(fin; 210)이라 정의한다. 담장 모양으로 형성된 상기 핀(210)들의 사면에는 트렌치가 형성된다. 이어서, 상기 핀(210)들이 형성된 반도체기판(200) 상에 이온 주입 공정을 진행한다. 이때, 상기 핀(210)들은 상부에 있는 상기 하드마스크 패턴(224)들로 인하여 이온 주입 으로부터 보호된다. 상기 이온 주입 후 상기 반도체기판(200)을 열 산화 시키어 상기 핀(210)과 핀(210) 사이의 트렌치 바닥에 산화막을 형성한다. 상기 열 산화막을 형성하는 동안, 상기 이온 주입으로부터 보호된 상기 핀(210)들의 측벽들에는 얇은 산화막이 형성된다. 반면, 상기 이온 주입이 일어난 상기 핀(210)과 핀(210) 사이의 트렌치 바닥에는, 상기 핀(210)들의 측벽들 보다, 약 5배 두꺼운 산화막이 형성된다. 상기 두꺼운 산화막을 하부소자분리막(214)이라 정의한다. 아울러 상기 하부소자분리막(214)들에 의하여 상기 핀(210)들의 일부영역인 채널영역 높이가 한정된다. 이어서, 상기 핀(210)들의 측벽들에 형성된 산화막을 제거한 후, 상기 핀(210)들의 측벽들에 게이트절연막(220)들을 형성한다. 또한, 상기 핀(210)들의 측벽들 및 상부를 덮는 게이트전극(222)들을 형성한다. 이후 상기 채널영역을 중심으로, 담장 모양으로 형성된 상기 핀(210)들의 길이방향 한쪽에는 드레인 및 드레인 전극을 형성하고, 다른 한쪽에는 소스 및 소스 전극을 형성하여 핀 전계효과 트랜지스터를 완성한다.
한편, 상기 게이트전극(222)에 스위칭에 필요한 전기신호가 인가되면 상기 채널영역에는 채널 반전층이 형성되고, 드레인 과 소스 간에는 전류가 흐른다. 즉 상기 담장모양의 핀(210)에는 길이방향으로 전류가 흐른다. 또한, 상기 채널영역의 폭(channel width)은 최대채널공핍층 폭(maximum channel depletion layer width)의 2배 이하가 되도록 제조된다. 이때 상기 게이트전극(222)에 문턱전압 보다 낮은 써브 쓰레솔드 전압만 인가되어도, 상기 채널영역은 이미 완전공핍 상태를 이룬다. 상기와 같은 방법으로, 단 채널 효과(short channel effect)를 개선할 수 있는 장점이 있다.
그러나 반도체소자들은 하나의 칩(chip) 내에 셀(cell)영역과 주변회로(peripheral)영역을 포함하여 구성된다. 상기 셀(cell)영역을 구성하는 트랜지스터들은 동일한 동작특성을 가지는 상기 핀 전계효과 트랜지스터로 제작하는 것이 유리하다. 반면, 상기 주변회로(peripheral)영역에 있어서는, 일부 트랜지스터들은 차동 증폭기를 구성하고, 다른 일부 트랜지스터들은 드라이버를 구성하는 등, 서로 다른 동작특성을 가지는 트랜지스터들이 제작되어야 한다. 서로 다른 동작특성을 얻는 방법은 상기 채널영역의 크기를 서로 다르게 제작하여야 한다. 높은 회로전압의 동작특성을 얻기 위하여 상기 채널영역의 폭이 상기 최대채널공핍층 폭의 2배 이상이 되도록 제조하는 경우 상기 채널영역은 완전공핍 상태를 이룰 수 없다. 즉 상기 핀 전계효과 트랜지스터에 있어서, 상기 채널영역의 폭이 클 경우 단 채널 효과에 취약해 지게 된다.
결론적으로, 서로 다른 기하학적 구조를 갖는 트랜지스터들을 구비하는 반도체소자의 제조기술이 필요하다.
본 발명이 이루고자 하는 기술적 과제는, 셀 영역에는 고집적화에 효율적인 구조를 가지는 트랜지스터들을 형성하고, 주변회로 영역에는 상기 셀 영역과 다른 기하학적 구조의 트랜지스터들을 형성하는 반도체소자의 제조방법들 및 그에 의해 제조된 반도체소자들을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 서로 다른 기하학적 구조를 갖는 트랜지스터들을 구비하는 반도체소자의 제조방법들 및 그에 의해 제조된 반도체소자들을 제공한다.
상기 반도체소자의 제조방법들은, 셀 영역 및 주변회로 영역을 갖는 반도체기판을 준비하고, 상기 반도체기판의 소정영역에 트렌치 소자분리막을 형성하는 것을 포함한다. 상기 트렌치 소자분리막에 의하여 상기 셀 영역 및 상기 주변회로 영역 내에는 각각 셀 활성영역 및 주변 활성영역이 한정된다. 이때, 상기 셀 활성영역은 상기 주변 활성영역보다 작은 폭을 갖도록 한정된다. 상기 트렌치 소자분리막 및 상기 활성영역들 상에 마스크층을 형성한다. 상기 마스크층을 패터닝하여 상기 셀 활성영역의 상부를 가로지르는 셀 게이트 개구부를 형성한다. 상기 패터닝된 마스크층을 식각마스크로 사용하여 상기 트렌치 소자분리막을 식각하여 상기 셀 활성영역의 측벽들 및 상부면을 부분적으로 노출시키는 셀 게이트 그루브를 형성한다. 상기 부분적으로 노출된 셀 활성영역의 측벽들 및 상부면에 셀 게이트절연막을 형성한다. 이어서, 상기 셀 게이트 그루브를 채우는 셀 게이트전극을 형성한다. 이때, 상기 셀 게이트전극은 상기 셀 게이트절연막에 의하여 절연된다. 상기 셀 게이트 전극을 갖는 반도체기판 상에 셀 게이트보호막을 형성한다. 상기 셀 게이트보호막 및 상기 패터닝된 마스크층을 식각하여 상기 주변 활성영역을 가로지르는 주변 게이트 개구부를 형성한다. 상기 주변 게이트 개구부에 의하여 노출된 주변 활성영역에 주변 게이트절연막을 형성한다. 상기 주변 게이트 개구부 내에 주변 게이트전극을 형성한다. 이때, 상기 주변 게이트전극은 상기 주변 게이트절연막에 의하여 절연된다. 이후, 상기 셀 게이트전극 및 상기 주변 게이트전극을 마스크로 사용하여 상기 셀 활성영역 및 주변 활성영역들에 소스/드레인 들을 형성하고, 층간절연막을 형성한 후, 소스/드레인 전극들을 형성한다. 그 결과, 상기 셀 영역에는 핀 전계효과 트랜지스터(finFET)가 완성되며, 상기 주변회로 영역에는 평판형 전계효과 트랜지스터가 완성된다.
상기 셀 게이트절연막은 열 산화 방법에 의한 실리콘산화막일 수 있다. 다른 방법으로, 상기 셀 게이트절연막은 원자층 증착 방법에 의한 고유전막 또는 실리콘산화막일 수도 있다. 상기 주변 게이트절연막은 열 산화 방법에 의한 실리콘산화막일 수 있다. 다른 방법으로, 상기 주변 게이트절연막은 원자층 증착 방법에 의한 고유전막 또는 실리콘산화막일 수도 있다. 여기서, 상기 셀 게이트절연막 및 상기 주변 게이트절연막은 각각의 요구되는 특성에 적합한 방법으로 형성할 수 있다. 즉, 상기 셀 게이트절연막 및 상기 주변 게이트절연막은 서로 다른 성막물질 및 서로 다른 두께를 가지도록 형성할 수 있다.
상기 제조방법들의 다른 응용사례로는, 셀 영역과 주변회로 영역을 구비하는 반도체소자들을 제조함에 있어서, 상기 주변회로 영역 상에 평판형 전계효과 트랜지스터의 게이트를 먼저 형성한 후, 이어서 상기 셀 영역 상에 핀 전계효과 트랜지스터의 게이트를 형성할 수도 있다.
상기 반도체소자의 다른 제조방법들은, 셀 영역 및 주변회로 영역을 갖는 반도체기판을 준비하고, 상기 반도체기판의 소정영역에 트렌치 소자분리막을 형성하는 것을 포함한다. 상기 트렌치 소자분리막에 의하여 상기 셀 영역 및 상기 주변회로 영역 내에는 각각 셀 활성영역 및 주변 활성영역이 한정된다. 이때, 상기 셀 활성영역은 상기 주변 활성영역보다 작은 폭을 갖도록 한정된다. 상기 트렌치 소자분리막 및 상기 활성영역들 상에 마스크층을 형성한다. 상기 마스크층을 패터닝하여 상기 셀 활성영역의 상부를 가로지르는 셀 게이트 개구부를 형성한다. 상기 패터닝된 마스크층을 식각마스크로 사용하여 상기 셀 활성영역을 식각하여 셀 게이트 그루브를 형성한다. 결과적으로, 상기 셀 활성영역은 부분적으로 리세스 된다. 상기 리세스 된 셀 활성영역 상에 셀 게이트절연막을 형성한다. 이어서, 상기 셀 게이트 그루브를 채우는 셀 게이트전극을 형성한다. 이때, 상기 셀 게이트전극은 상기 셀 게이트절연막에 의하여 절연된다. 상기 셀 게이트 전극을 갖는 반도체기판 상에 셀 게이트보호막을 형성한다. 상기 셀 게이트보호막 및 상기 패터닝된 마스크층을 식각하여 상기 주변 활성영역을 가로지르는 주변 게이트 개구부를 형성한다. 상기 주변 게이트 개구부에 의하여 노출된 주변 활성영역에 주변 게이트절연막을 형성한다. 상기 주변 게이트 개구부 내에 주변 게이트전극을 형성한다. 이때, 상기 주변 게이트전극은 상기 주변 게이트절연막에 의하여 절연된다. 이후, 상기 셀 게이트전극 및 상기 주변 게이트전극을 마스크로 사용하여 상기 셀 활성영역 및 주변 활성영역들에 소스/드레인 들을 형성하고, 층간 절연 막을 형성한 후, 소스/드레인 전극들을 형성한다. 그 결과, 상기 셀 영역에는 리세스 채널 전계효과 트랜지스터(recess channel FET)가 완성되며, 상기 주변회로 영역에는 평판형 전계효과 트랜지스터가 완성된다.
상기 다른 제조방법들의 또 다른 응용 사례로는, 셀 영역과 주변회로 영역을 구비하는 반도체소자들을 제조함에 있어서, 상기 주변회로 영역 상에 평판형 전계효과 트랜지스터의 게이트를 먼저 형성한 후, 이어서 상기 셀 영역 상에 리세스 채널 전계효과 트랜지스터의 게이트를 형성할 수도 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 , 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 2는 본 발명의 실시 예에 따른 반도체소자의 레이아웃도이고, 도 3a 내지 도 11d는 본 발명의 실시 예들에 따른 반도체소자의 제조방법들을 설명하기 위한 단면도들이다. 구체적으로, 도 3a,도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a 및 도 11a는 도 2의 절단선 I-I'에 따라 취해진 단면도들이고, 도 3b, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b 및 도 11b는 도 2의 절단선 Ⅱ-Ⅱ'에 따라 취해진 단면도들이다. 또한, 도 3c, 도 4c, 도 5c, 도 6c, 도 7c, 도 8c, 도 9c, 도 10c 및 도 11c는 도 2의 절단선 Ⅲ- Ⅲ' 에 따라 취해진 단면도들이고, 도 3d, 도 4d, 도 5d, 도 6d, 도 7d, 도 8d, 도 9d, 도 10d 및 도 11d는 도 2의 절단선 Ⅳ- Ⅳ' 에 따라 취해진 단면도들이다. 도면들에 있어서, 참조부호들 "C" 및 "P"는 각각 셀 영역 및 주변회로 영역을 나타낸다.
도 2, 도 3a, 도 3b, 도3c 및 도 3d를 참조하면, 반도체기판(11)의 소정영역을 선택적으로 식각하여 트렌치 영역을 형성한다. 상기 트렌치 영역은 상기 셀 영역(C) 및 주변회로 영역(P) 내에 각각 셀 활성영역(13) 및 주변 활성영역(15)을 한정한다. 상기 셀 활성영역(13)은 제1 폭(W1)을 갖도록 형성되고, 상기 주변 활성영역(15)은 상기 제1 폭(W1)보다 큰 제2 폭(W2)을 갖도록 형성된다. 상기 트렌치 영역 내에 당 업계에서 잘 알려진 방법을 사용하여 트렌치 소자분리막(12)을 형성한다. 상기 트렌치 소자분리막(12)은 우수한 갭 충진 특성을 보이는 고밀도 플라즈마 산화막으로 형성할 수 있다.
상기 트렌치 소자분리막(12)을 갖는 반도체기판 상에 마스크층을 형성한다. 상기 마스크층은 상기 트렌치 소자분리막(12)을 갖는 반도체기판 상에 차례로 적층된 연마저지막(18) 및 하드마스크막(19)으로 형성된다. 상기 연마저지막(18) 및 하드마스크막(19)은 각각 실리콘질화막 및 실리콘산화막으로 형성할 수 있다. 상기 연마저지막(18)을 형성하기 전에 버퍼막(17)을 추가로 형성할 수 있다. 상기 버퍼막(17)은 상기 연마저지막(18) 및 상기 활성영역들(13, 15) 사이의 물리적인 스트레스를 완화시키기 위하여 형성한다. 상기 버퍼막(17)은 열 산화막과 같은 실리콘산화막으로 형성하는 것이 바람직하다.
상기 마스크층을 패터닝하여 상기 셀 활성영역(13)의 상부를 가로지르는 셀 게이트 개구부(20)를 형성한다. 즉 상기 패터닝된 마스크층은 차례로 패터닝된 상기 버퍼막(17), 연마저지막(18) 및 하드마스크막(19)으로 형성된다. 상기 셀 게이트 개구부(20)는 상기 셀 활성영역(13) 상부면의 일부영역을 가로지르며, 아울러 상기 셀 활성영역(13) 양쪽에 인접한 상기 트렌치 소자분리막(12) 상부면의 일부영역까지 연장되도록 형성된다.
도 2, 도 4a, 도 4b, 도4c 및 도 4d를 참조하면, 상기 패터닝된 마스크층을 식각 마스크로 사용하여 상기 트렌치 소자분리막(12)을 건식식각 한다. 상기 건식식각 공정은 상기 셀 활성영역(13)의 구성물질인 실리콘과 상기 트렌치 소자분리막(12)의 구성물질인 실리콘산화막 간의 식각선택비를 갖는 조건을 사용하는 것이 바람직하다. 결과적으로, 상기 셀 게이트 개구부(20)에 의해 노출된 상기 트렌치 소자분리막(12)의 일부영역(12a)은 아래로 리세스 되어 셀 게이트 그루브(20a)를 형성한다. 상기 셀 게이트 그루브(20a)에 의하여 상기 셀 활성영역(13)의 일부분에는 셀 채널영역(13a)이 한정된다. 이때 상기 하드마스크막(19)도 함께 식각될 수 있다.
상기 셀 채널영역(13a)을 갖는 반도체기판(11) 상에 채널이온들을 주입할 수 있다. 이때, 상기 셀 채널영역(13a) 이외의 다른 셀 활성영역(13) 및 상기 주변 활성영역(15)들은 상기 마스크 층으로 덮여 있다. 따라서 상기 채널이온들은 상기 셀 채널영역(13a) 이외의 다른 셀 활성영역(13) 및 상기 주변 활성영역(15)들에 주입되는 것이 방지된다. 한편, 상기 채널이온들은 다양한 이온주입 에너지를 사용하여 주입될 수 있으며, 다양한 각도로 주입될 수 있다.
도 2, 도 5a, 도 5b, 도5c 및 도 5d를 참조하면, 상기 셀 채널영역(13a)의 상부면 및 측벽들 상에 셀 게이트절연막(21)을 형성한다. 상기 셀 게이트절연막(21)은 열 산화 방법에 의한 실리콘산화막으로 형성할 수 있다. 다른 방법으로, 상기 셀 게이트절연막(21)은 원자층 증착 방법에 의한 실리콘산화막 또는 고유전막으로 형성할 수 있다. 상기 셀 게이트절연막(21)이 형성된 반도체기판(11) 상에 셀 게이트전극막(22)을 형성한다. 상기 셀 게이트전극막(22)은 폴리실리콘막으로 형성할 수 있다.
도 2, 도 6a, 도 6b, 도6c 및 도 6d를 참조하면, 상기 셀 게이트전극막(22)을 평탄화시키어 셀 게이트전극(22a)을 형성한다. 상기 평탄화공정은 상기 연마저지막(18)을 정지막으로 채택하는 화학기계적연마(chemical mechanical polishing; CMP) 공정을 사용하여 실시될 수 있다.
도 2, 도 7a, 도 7b, 도7c 및 도 7d를 참조하면, 상기 셀 게이트전극(22a)이 형성된 반도체기판(11) 상에 셀 게이트 보호막(29)을 형성한다. 상기 셀 게이트 보호막(29)은 상기 셀 게이트전극(22a) 및 상기 연마저지막(18)을 덮도록 증착한다. 상기 셀 게이트 보호막(29)은 고밀도 플라즈마 산화막으로 형성할 수 있다.
도 2, 도 8a, 도 8b, 도8c 및 도 8d를 참조하면, 상기 셀 게이트 보호막(29)을 패터닝하여 셀 게이트 보호막 패턴(29a)을 형성한다. 상기 셀 게이트 보호막 패턴(29a)을 식각 마스크로 사용하여, 상기 패터닝된 마스크층을 식각하여 주변 게이트 개구부(30)를 형성한다. 상기 주변 게이트 개구부(30)는 상기 주변 활성영역(15)의 일부영역을 가로지르는 주변 채널영역(15a)을 한정한다. 즉 상기 주변 채널영역(15a)의 상부면이 노출된다.
상기 주변 채널영역(15a)을 갖는 반도체기판(11) 상에 채널이온들을 주입할 수 있다. 상기 채널이온들은 상기 주변 게이트 개구부(30)를 통하여 상기 주변 채널영역(15a)에 주입된다. 이때, 상기 주변 채널영역(15a) 이외의 다른 주변 활성영역(15) 및 상기 셀 활성영역(13)들은 상기 셀 게이트 보호막 패턴(29a)으로 덮여 있다. 따라서 상기 채널이온들은 상기 주변 채널영역(15a) 이외의 다른 주변 활성영역(15) 및 상기 셀 활성영역(13)들에 주입되는 것이 방지된다. 한편, 상기 채널이온들은 다양한 이온주입 에너지를 사용하여 주입될 수 있으며, 다양한 각도로 주입될 수 있다.
도 2, 도 9a, 도 9b, 도9c 및 도 9d를 참조하면, 상기 노출된 주변 채널영역(15a)의 상부면에 주변 게이트절연막(31)을 형성한다. 상기 주변 게이트절연막(31)은 열 산화 방법에 의한 실리콘산화막으로 형성할 수 있다. 다른 방법으로, 상기 주변 게이트절연막(31)은 원자층 증착 방법에 의한 실리콘산화막 또는 고유전막으로 형성할 수 있다. 상기 주변 게이트절연막(31)은 주변회로에서 요구되는 특성에 적합하도록 상기 셀 게이트절연막(21)과 다른 두께로 형성할 수 있다. 상기 주변 게이트절연막(31)이 형성된 반도체기판(11) 상에 주변 게이트전극막(32)을 형성한다. 상기 주변 게이트전극막(32)은 폴리실리콘막으로 형성할 수 있다.
도 2, 도 10a, 도 10b, 도10c 및 도 10d를 참조하면, 상기 주변 게이트전극막(32)을 평탄화시키어 주변 게이트전극(32a)을 형성한다. 상기 평탄화공정은 상기 연마저지막(18)을 정지막으로 채택하는 화학기계적연마(chemical mechanical polishing; CMP) 공정을 사용하여 실시될 수 있다. 이때, 상기 셀 게이트 보호막 패턴(29a)도 함께 제거될 수 있다. 결과적으로, 상기 주변 게이트전극(32a) 및 상기 셀 게이트전극(22a)의 상부면들이 노출된다.
도 2, 도 11a, 도 11b, 도11c 및 도 11d를 참조하면, 상기 연마저지막(18)을 식각하여 상기 셀 영역(C)에는 절연된 상기 셀 게이트전극(22a)을 완성하고, 동시에 상기 주변회로 영역(P)에는 절연된 상기 주변 게이트전극(32a)을 완성한다. 상기 연마저지막(18)을 식각하는 동안, 상기 버퍼막(17)으로 덮여있는 상기 셀 활성영역(13) 및 주변 활성영역(15)은 식각손상으로부터 보호된다.
이후, 상기 셀 게이트전극(22a) 및 상기 주변 게이트전극(32a)을 마스크로 사용하여 상기 셀 활성영역(13) 및 주변 활성영역(15)들에 소스/드레인(도시하지 않음)들을 형성하고, 층간절연막을 형성한 후, 소스/드레인 전극들(도시하지 않음)을 형성할 수 있다. 그 결과, 상기 셀 영역(C)에는 핀 전계효과 트랜지스터(finFET)가 완성될 수 있으며, 상기 주변회로 영역(P)에는 평판형 전계효과 트랜지스터가 완성될 수 있다.
도 12 내지 도 20은 본 발명의 다른 실시 예들에 따른 반도체소자의 제조방법들을 설명하기 위한 단면도들이다. 도면들에 있어서, 참조부호들 "C" 및 "P"는 각각 셀 영역 및 주변회로 영역을 나타낸다.
도 12를 참조하면, 반도체기판(51)의 소정영역을 선택적으로 식각하여 트렌치 영역을 형성한다. 상기 트렌치 영역은 상기 셀 영역(C) 및 주변회로 영역(P) 내에 각각 셀 활성영역(53) 및 주변 활성영역(55)을 한정한다. 상기 셀 활성영역(53)은 제3 폭(W3)을 갖도록 형성되고, 상기 주변 활성영역(55)은 상기 제3 폭(W3)보다 큰 제4 폭(W4)을 갖도록 형성된다. 상기 트렌치 영역 내에 당 업계에서 잘 알려진 방법을 사용하여 트렌치 소자분리막(52)을 형성한다. 상기 트렌치 소자분리막(52)은 우수한 갭 충진 특성을 보이는 고밀도 플라즈마 산화막으로 형성할 수 있다.
상기 트렌치 소자분리막(52)을 갖는 반도체기판 상에 채널이온들을 주입할 수 있다.
이어서, 상기 트렌치 소자분리막(52)을 갖는 반도체기판 상에 마스크층을 형성한다. 상기 마스크층은 상기 트렌치 소자분리막(52)을 갖는 반도체기판 상에 차례로 적층된 연마저지막(58) 및 하드마스크막(59)으로 형성된다. 상기 연마저지막(58) 및 하드마스크막(59)은 각각 실리콘질화막 및 실리콘산화막으로 형성할 수 있다. 상기 연마저지막(58)을 형성하기 전에 버퍼막(57)을 추가로 형성할 수 있다. 상기 버퍼막(57)은 상기 연마저지막(58) 및 상기 활성영역들(53, 55) 사이의 물리적인 스트레스를 완화시키기 위하여 형성한다. 상기 버퍼막(57)은 열 산화막과 같은 실리콘산화막으로 형성하는 것이 바람직하다.
상기 마스크층을 패터닝하여 상기 셀 활성영역(53)의 상부에 셀 게이트 개구부(60)를 형성한다. 즉 상기 패터닝된 마스크층은 차례로 패터닝된 상기 버퍼막(57), 연마저지막(58) 및 하드마스크막(59)으로 형성된다.
도 13을 참조하면, 상기 패터닝된 마스크층을 식각 마스크로 사용하여 상기 셀 활성영역(53)을 식각하여 셀 게이트 그루브(60a)를 형성한다. 즉 상기 셀 활성영역(53)의 일부분은 아래로 리세스 된다. 이때 상기 하드마스크막(59)도 함께 식각될 수 있다.
도 14를 참조하면, 상기 셀 게이트 그루브(60a) 내에 셀 게이트절연막(61)을 형성한다. 상기 셀 게이트절연막(61)은 열 산화 방법에 의한 실리콘산화막으로 형성할 수 있다. 다른 방법으로, 상기 셀 게이트절연막(61)은 원자층 증착 방법에 의한 실리콘산화막 또는 고유전막으로 형성할 수 있다. 상기 셀 게이트절연막(61)이 형성된 반도체기판 상에 셀 게이트전극막(62)을 형성한다. 상기 셀 게이트전극막(62)은 폴리실리콘막으로 형성할 수 있다.
도 15를 참조하면, 상기 셀 게이트전극막(62)을 평탄화시키어 셀 게이트전극(62a)을 형성한다. 상기 평탄화공정은 상기 연마저지막(58)을 정지막으로 채택하는 화학기계적연마(chemical mechanical polishing; CMP) 공정을 사용하여 실시될 수 있다.
도 16을 참조하면, 상기 셀 게이트전극(62a)이 형성된 반도체기판(51) 상에 셀 게이트 보호막(69)을 형성한다. 상기 셀 게이트 보호막(69)은 상기 셀 게이트전극(62a) 및 상기 연마저지막(58) 상을 덮도록 증착한다. 상기 셀 게이트 보호막(69)은 고밀도 플라즈마 산화막으로 형성할 수 있다.
도 17을 참조하면, 상기 셀 게이트 보호막(69)을 사진 및 식각 공정을 이용하여 셀 게이트 보호막 패턴(69a)을 형성한다. 상기 셀 게이트 보호막 패턴(69a)을 식각 마스크로 사용하여, 상기 패터닝된 마스크층을 식각하여 상기 주변 활성영역(55)의 일부영역을 가로지르는 주변 게이트 개구부(70)를 형성한다. 결과적으로, 상기 주변 활성영역(55)의 일부영역에 있어서 상부면이 노출된다.
상기 주변 게이트 개구부(70)를 통하여 상기 주변 활성영역(55)의 일부영역에 채널이온들을 추가로 주입할 수 있다. 상기 채널이온들은 다양한 이온주입 에너지를 사용하여 주입될 수 있으며, 다양한 각도로 주입될 수 있다.
도 18을 참조하면, 상기 노출된 주변 활성영역(55)에 주변 게이트절연막(71)을 형성한다. 상기 주변 게이트절연막(71)은 열 산화 방법에 의한 실리콘산화막으로 형성할 수 있다. 다른 방법으로, 상기 주변 게이트절연막(71)은 원자층 증착 방법에 의한 실리콘산화막 또는 고유전막으로 형성할 수 있다. 상기 주변 게이트절연막(71)은 주변회로에서 요구되는 특성에 적합하도록 상기 셀 게이트절연막(61)과 다른 두께로 형성할 수 있다. 상기 주변 게이트절연막(71)이 형성된 반도체기판(51) 상에 주변 게이트전극막(72)을 형성한다. 상기 주변 게이트전극막(72)은 폴리실리콘막으로 형성할 수 있다.
도 19를 참조하면, 상기 주변 게이트전극막(72)을 평탄화시키어 주변 게이트전극(72a)을 형성한다. 상기 평탄화공정은 상기 연마저지막(58)을 정지막으로 채택하는 화학기계적연마(chemical mechanical polishing; CMP) 공정을 사용하여 실시될 수 있다. 이때, 상기 셀 게이트 보호막 패턴(69a)도 함께 제거될 수 있다. 결과적으로, 상기 주변 게이트전극(62a) 및 상기 셀 게이트전극(72a)의 상부면들이 노출된다.
도 20을 참조하면, 상기 연마저지막(58)을 식각하여 상기 셀 영역(C)에는 절연된 상기 셀 게이트전극(62a)을 완성하고, 동시에 상기 주변회로 영역(P)에는 절연된 상기 주변 게이트전극(72a)을 완성한다. 상기 연마저지막(58)을 식각하는 동안, 상기 버퍼막(57)으로 덮여있는 상기 셀 활성영역(53) 및 주변 활성영역(55)은 식각손상으로부터 보호된다.
이후, 상기 셀 게이트전극(62a) 및 상기 주변 게이트전극(72a)을 마스크로 사용하여 상기 셀 활성영역(53) 및 주변 활성영역(55)들에 소스/드레인(도시하지 않음)들을 형성하고, 층간절연막을 형성한 후, 소스/드레인 전극들(도시하지 않음)을 형성할 수 있다. 그 결과, 상기 셀 영역(C)에는 리세스 채널 전계효과 트랜지스터(recess channel FET)가 완성될 수 있으며, 상기 주변회로 영역(P)에는 평판형 전계효과 트랜지스터가 완성될 수 있다.
상술한 바와 같이 본 발명에 따르면, 셀 영역과 주변회로 영역을 분리하여 순차적으로 트랜지스터들을 제조할 수 있으므로, 상기 셀 영역에는 고집적화에 적합한 핀 전계효과 트랜지스터 또는 리세스 채널 트랜지스터를 형성하고, 상기 주변회로 영역에는 여러 가지 특성에 적합한 형태의 트랜지스터들을 제조할 수 있다. 아울러, 상기 주변회로 영역을 분리하여 공정을 진행할 수 있으므로, 주변 채널영역의 채널이온 농도를 셀 채널영역과 다르게 조절할 수 있다. 또한, 주변 게이트절연막의 두께 및 성막물질 조차도 상기 셀 채널영역과 다르게 형성할 수 있다.
도 1 은 종래기술에 따른 핀 전계효과 트랜지스터를 제조하는 방법을 설명하기 위한 단면도이다.
도 2는 본 발명의 실시 예들에 따른 반도체소자의 레이아웃도이다.
도 3a 내지 도 11d는 본 발명의 실시 예들에 따른 반도체소자의 제조방법들을 설명하기 위한 단면도들이다.
도 12 내지 도 20은 본 발명의 다른 실시 예들에 따른 반도체소자의 제조방법들을 설명하기 위한 단면도들이다.

Claims (19)

  1. 셀 영역 및 주변회로 영역을 갖는 반도체기판을 준비하고,
    상기 반도체기판의 소정영역에 트렌치 소자분리막을 형성하여 상기 셀 영역 및 상기 주변회로 영역 내에 각각 셀 활성영역 및 주변 활성영역을 한정하되, 상기 셀 활성영역은 상기 주변 활성영역보다 작은 폭을 갖도록 한정되고,
    상기 트렌치 소자분리막 및 상기 활성영역들 상에 마스크층을 형성하고,
    상기 마스크층을 패터닝하여 상기 셀 활성영역의 상부를 가로지르는 셀 게이트 개구부를 형성하고,
    상기 패터닝된 마스크층을 식각마스크로 사용하여 상기 트렌치 소자분리막을 식각하여 상기 셀 활성영역의 측벽들 및 상부면을 부분적으로 노출시키는 셀 게이트 그루브를 형성하고,
    상기 셀 게이트 그루브를 채우는 절연된 셀 게이트전극을 형성하고,
    상기 셀 게이트 전극을 갖는 반도체기판 상에 셀 게이트보호막을 형성하고,
    상기 셀 게이트보호막 및 상기 패터닝된 마스크층을 식각하여 상기 주변 활성영역을 가로지르는 주변 게이트 개구부를 형성하고,
    상기 주변 게이트 개구부 내에 절연된 주변 게이트전극을 형성하는 것을 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 마스크층은 버퍼층, 연마저지막 및 하드마스크막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 하드마스크막은 고밀도 플라즈마 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 셀 게이트 그루브를 형성한 후,
    노출된 상기 셀 활성영역에 채널이온을 주입하는 것을 더 포함하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 절연된 셀 게이트전극은 차례로 적층된 셀 게이트절연막 및 셀 게이트전극막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 셀 게이트 보호막은 고밀도 플라즈마 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 주변 게이트 개구부를 형성한 후,
    상기 주변 활성영역에 채널이온을 주입하는 것을 더 포함하는 반도체소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 절연된 주변 게이트전극은 차례로 적층된 주변 게이트절연막 및 주변 게이트전극막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 주변 게이트절연막은 상기 셀 게이트절연막과 다른 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  10. 제 9 항에 있어서, 상기 주변 게이트절연막 및 상기 셀 게이트절연막은 각각 실리콘산화막 및 실리콘산화막, 실리콘산화막 및 고유전막, 고유전막 및 실리콘산화막, 또는 고유전막 및 고유전막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  11. 셀 영역 및 주변회로 영역을 갖는 반도체기판을 준비하고,
    상기 반도체기판의 소정영역에 트렌치 소자분리막을 형성하여 상기 셀 영역 및 상기 주변회로 영역 내에 각각 셀 활성영역 및 주변 활성영역을 한정하되, 상기 셀 활성영역은 상기 주변 활성영역보다 작은 폭을 갖도록 한정되고,
    상기 트렌치 소자분리막 및 상기 활성영역들 상에 마스크층을 형성하고,
    상기 마스크층을 패터닝하여 상기 셀 활성영역의 상부를 가로지르는 셀 게이트 개구부를 형성하고,
    상기 패터닝된 마스크층을 식각마스크로 사용하여 상기 트렌치 소자분리막을 식각하여 상기 셀 활성영역의 측벽들 및 상부면을 부분적으로 노출시키는 셀 게이트 그루브를 형성하고,
    상기 셀 게이트 그루브를 채우는 절연된 셀 게이트 전극을 형성하고,
    상기 셀 게이트 전극을 갖는 반도체기판 상에 셀 게이트 보호막을 형성하고,
    상기 셀 게이트 보호막 및 상기 패터닝된 마스크층을 식각하여 상기 주변 활성영역을 가로지르는 주변 게이트 개구부를 형성하고,
    상기 주변 게이트 개구부 내에 절연된 주변 게이트 전극을 형성하는 것을 포함하는 공정에 의해 제공되는 반도체소자.
  12. 셀 영역 및 주변회로 영역을 갖는 반도체기판을 준비하고,
    상기 반도체기판의 소정영역에 트렌치 소자분리막을 형성하여 상기 셀 영역 및 상기 주변회로 영역 내에 각각 셀 활성영역 및 주변 활성영역을 한정하되, 상기 셀 활성영역은 상기 주변 활성영역보다 작은 폭을 갖도록 한정되고,
    상기 트렌치 소자분리막 및 상기 활성영역들 상에 마스크층을 형성하고,
    상기 마스크층을 패터닝하여 상기 셀 활성영역의 상부를 가로지르는 셀 게이트 개구부를 형성하고,
    상기 패터닝된 마스크층을 식각마스크로 사용하여 상기 셀 활성영역을 식각하여 상기 셀 활성영역을 부분적으로 리세스 시키는 셀 게이트 그루브를 형성하고,
    상기 셀 게이트 그루브를 채우는 절연된 셀 게이트전극을 형성하고,
    상기 셀 게이트 전극을 갖는 반도체기판 상에 셀 게이트보호막을 형성하고,
    상기 셀 게이트보호막 및 상기 패터닝된 마스크층을 식각하여 상기 주변 활성영역을 가로지르는 주변 게이트 개구부를 형성하고,
    상기 주변 게이트 개구부 내에 절연된 주변 게이트전극을 형성하는 것을 포함하는 반도체소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 절연된 셀 게이트전극은 차례로 적층된 셀 게이트절연막 및 셀 게이트전극막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  14. 제 12 항에 있어서,
    상기 셀 게이트 보호막은 고밀도 플라즈마 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  15. 제 12 항에 있어서,
    상기 주변 게이트 개구부를 형성한 후,
    상기 주변 활성영역에 채널이온을 주입하는 것을 더 포함하는 반도체소자의 제조방법.
  16. 제 12 항에 있어서,
    상기 절연된 주변 게이트전극은 차례로 적층된 주변 게이트절연막 및 주변 게이트전극막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 주변 게이트절연막은 상기 셀 게이트절연막과 다른 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  18. 제 17 항에 있어서, 상기 주변 게이트절연막 및 상기 셀 게이트절연막은 각각 실리콘산화막 및 실리콘산화막, 실리콘산화막 및 고유전막, 고유전막 및 실리콘산화막, 또는 고유전막 및 고유전막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  19. 셀 영역 및 주변회로 영역을 갖는 반도체기판을 준비하고,
    상기 반도체기판의 소정영역에 트렌치 소자분리막을 형성하여 상기 셀 영역 및 상기 주변회로 영역 내에 각각 셀 활성영역 및 주변 활성영역을 한정하되, 상기 셀 활성영역은 상기 주변 활성영역보다 작은 폭을 갖도록 한정되고,
    상기 트렌치 소자분리막 및 상기 활성영역들 상에 마스크층을 형성하고,
    상기 마스크층을 패터닝하여 상기 셀 활성영역의 상부를 가로지르는 셀 게이트 개구부를 형성하고,
    상기 패터닝된 마스크층을 식각마스크로 사용하여 상기 셀 활성영역을 식각하여 상기 셀 활성영역을 부분적으로 리세스 시키는 셀 게이트 그루브를 형성하고,
    상기 셀 게이트 그루브를 채우는 절연된 셀 게이트전극을 형성하고,
    상기 셀 게이트 전극을 갖는 반도체기판 상에 셀 게이트보호막을 형성하고,
    상기 셀 게이트보호막 및 상기 패터닝된 마스크층을 식각하여 상기 주변 활성영역을 가로지르는 주변 게이트 개구부를 형성하고,
    상기 주변 게이트 개구부 내에 절연된 주변 게이트전극을 형성하는 것을 포함하는 공정에 의해 제공되는 반도체소자.
KR1020040029118A 2004-04-27 2004-04-27 반도체소자의 제조방법들 및 그에 의해 제조된 반도체소자들 KR100642632B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020040029118A KR100642632B1 (ko) 2004-04-27 2004-04-27 반도체소자의 제조방법들 및 그에 의해 제조된 반도체소자들
US11/110,167 US7566619B2 (en) 2004-04-27 2005-04-20 Methods of forming integrated circuit devices having field effect transistors of different types in different device regions
CNB200510067049XA CN100380631C (zh) 2004-04-27 2005-04-27 形成具有不同类型的场效应晶体管的集成电路器件的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040029118A KR100642632B1 (ko) 2004-04-27 2004-04-27 반도체소자의 제조방법들 및 그에 의해 제조된 반도체소자들

Publications (2)

Publication Number Publication Date
KR20050103810A true KR20050103810A (ko) 2005-11-01
KR100642632B1 KR100642632B1 (ko) 2006-11-10

Family

ID=35137012

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040029118A KR100642632B1 (ko) 2004-04-27 2004-04-27 반도체소자의 제조방법들 및 그에 의해 제조된 반도체소자들

Country Status (3)

Country Link
US (1) US7566619B2 (ko)
KR (1) KR100642632B1 (ko)
CN (1) CN100380631C (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100620065B1 (ko) * 2005-09-08 2006-09-06 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR100801315B1 (ko) * 2006-09-29 2008-02-05 주식회사 하이닉스반도체 돌기형트랜지스터가 구비된 반도체소자의 제조 방법
KR100838378B1 (ko) * 2006-09-29 2008-06-13 주식회사 하이닉스반도체 핀트랜지스터의 제조 방법

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6909151B2 (en) 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7348284B2 (en) 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US20060202266A1 (en) 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7402875B2 (en) 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
US7352034B2 (en) * 2005-08-25 2008-04-01 International Business Machines Corporation Semiconductor structures integrating damascene-body FinFET's and planar devices on a common substrate and methods for forming such semiconductor structures
US7479421B2 (en) * 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
KR100653712B1 (ko) * 2005-11-14 2006-12-05 삼성전자주식회사 핀펫에서 활성영역과 실질적으로 동일한 상면을 갖는소자분리막이 배치된 반도체 장치들 및 그 형성방법들
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
KR100720238B1 (ko) * 2006-01-23 2007-05-23 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
KR100744137B1 (ko) * 2006-04-06 2007-08-01 삼성전자주식회사 반도체 소자 및 그 제조 방법
US7663185B2 (en) * 2006-05-27 2010-02-16 Taiwan Semiconductor Manufacturing Co, Ltd FIN-FET device structure formed employing bulk semiconductor substrate
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
KR20090036865A (ko) * 2007-10-10 2009-04-15 삼성전자주식회사 필드 리세스 부분을 갖는 반도체 소자 및 그 제조방법
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
JP2010258124A (ja) 2009-04-23 2010-11-11 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
US9337100B2 (en) * 2009-06-03 2016-05-10 Qualcomm Incorporated Apparatus and method to fabricate an electronic device
CN101894840A (zh) * 2010-07-08 2010-11-24 复旦大学 凹陷沟道型pnpn场效应晶体管的集成电路及其制造方法
KR101964262B1 (ko) 2011-11-25 2019-04-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8587068B2 (en) 2012-01-26 2013-11-19 International Business Machines Corporation SRAM with hybrid FinFET and planar transistors
US9236267B2 (en) * 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8476137B1 (en) * 2012-02-10 2013-07-02 Globalfoundries Inc. Methods of FinFET height control
US8673753B1 (en) * 2012-12-03 2014-03-18 Advanced Ion Beam Technology, Inc. Multi-energy ion implantation
KR101396088B1 (ko) 2012-12-10 2014-05-27 한양대학교 산학협력단 3차원 cmos 전계효과 트랜지스터 및 이의 제조방법
US8815693B2 (en) 2013-01-23 2014-08-26 International Business Machines Corporation FinFET device formation
US9236480B2 (en) * 2013-10-02 2016-01-12 Globalfoundries Inc. Methods of forming finFET semiconductor devices using a replacement gate technique and the resulting devices
US9082851B2 (en) 2013-11-22 2015-07-14 International Business Machines Corporation FinFET having suppressed leakage current
US9466693B1 (en) 2015-11-17 2016-10-11 International Business Machines Corporation Self aligned replacement metal source/drain finFET
US10396082B2 (en) * 2017-07-05 2019-08-27 Micron Technology, Inc. Memory cells having a controlled-conductivity region
CN109979943B (zh) * 2017-12-28 2022-06-21 联华电子股份有限公司 半导体元件及其制造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100190020B1 (ko) * 1996-02-21 1999-06-01 윤종용 고전압 트랜지스터 및 그의 제조방법
US5981324A (en) * 1996-10-23 1999-11-09 Samsung Electronics Co., Ltd. Methods of forming integrated circuits having memory cell arrays and peripheral circuits therein
US6071775A (en) * 1997-02-21 2000-06-06 Samsung Electronics Co., Ltd. Methods for forming peripheral circuits including high voltage transistors with LDD structures
CN1053996C (zh) * 1997-04-16 2000-06-28 世界先进积体电路股份有限公司 一种制作动态随机存取存储器的方法
KR100314708B1 (ko) * 1998-07-03 2002-04-24 윤종용 이피롬셀이내장된반도체소자의제조방법
WO2002019396A1 (en) * 2000-08-29 2002-03-07 Boise State University Damascene double gated transistors and related manufacturing methods
KR100378183B1 (ko) 2000-09-18 2003-03-29 삼성전자주식회사 반도체 메모리 장치 및 그의 제조 방법
US6413802B1 (en) * 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
JP4635333B2 (ja) * 2000-12-14 2011-02-23 ソニー株式会社 半導体装置の製造方法
US6967351B2 (en) 2001-12-04 2005-11-22 International Business Machines Corporation Finfet SRAM cell using low mobility plane for cell stability and method for forming
US6657259B2 (en) * 2001-12-04 2003-12-02 International Business Machines Corporation Multiple-plane FinFET CMOS
US6642090B1 (en) 2002-06-03 2003-11-04 International Business Machines Corporation Fin FET devices from bulk semiconductor and method for forming
US7074656B2 (en) * 2003-04-29 2006-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Doping of semiconductor fin devices
US7101742B2 (en) * 2003-08-12 2006-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel complementary field-effect transistors and methods of manufacture
US7538351B2 (en) * 2005-03-23 2009-05-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming an SOI structure with improved carrier mobility and ESD protection

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100620065B1 (ko) * 2005-09-08 2006-09-06 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR100801315B1 (ko) * 2006-09-29 2008-02-05 주식회사 하이닉스반도체 돌기형트랜지스터가 구비된 반도체소자의 제조 방법
KR100838378B1 (ko) * 2006-09-29 2008-06-13 주식회사 하이닉스반도체 핀트랜지스터의 제조 방법
US7588985B2 (en) 2006-09-29 2009-09-15 Hynix Semiconductor Inc. Method for fabricating fin transistor
US7915108B2 (en) 2006-09-29 2011-03-29 Hynix Semiconductor Inc. Method for fabricating a semiconductor device with a FinFET

Also Published As

Publication number Publication date
KR100642632B1 (ko) 2006-11-10
US7566619B2 (en) 2009-07-28
CN100380631C (zh) 2008-04-09
CN1700446A (zh) 2005-11-23
US20050239252A1 (en) 2005-10-27

Similar Documents

Publication Publication Date Title
KR100642632B1 (ko) 반도체소자의 제조방법들 및 그에 의해 제조된 반도체소자들
KR100605499B1 (ko) 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그제조방법
KR100900831B1 (ko) 반도체 트랜지스터 제조 방법
US7786535B2 (en) Design structures for high-voltage integrated circuits
TWI311371B (en) Double gate semiconductor device having separate gates
KR100496891B1 (ko) 핀 전계효과 트랜지스터를 위한 실리콘 핀 및 그 제조 방법
KR100576361B1 (ko) 3차원 시모스 전계효과 트랜지스터 및 그것을 제조하는 방법
KR100612718B1 (ko) 안장형 플래시 메모리 소자 및 제조방법
US7371638B2 (en) Nonvolatile memory cells having high control gate coupling ratios using grooved floating gates and methods of forming same
KR100763337B1 (ko) 매립 게이트 라인을 갖는 반도체소자 및 그 제조방법
KR100653536B1 (ko) 반도체 소자의 핀 전계효과 트랜지스터 제조방법
KR20050078749A (ko) 다마신 공법을 이용한 핀 트랜지스터 형성방법
KR100574340B1 (ko) 반도체 장치 및 이의 형성 방법
KR20180060925A (ko) 반도체 디바이스 및 그 제조 방법
JP2006013303A (ja) 半導体装置及びその製造方法
JP5137378B2 (ja) 半導体装置及びその製造方法
KR100541054B1 (ko) 하드마스크 스페이서를 채택하여 3차원 모오스 전계효과트랜지스터를 제조하는 방법
KR100690422B1 (ko) 래핑된 게이트 ｍｏｓｆｅｔ 및 그 제조 방법
KR100870189B1 (ko) 반도체 소자 및 그 제조 방법
KR100534104B1 (ko) 삼차원 구조의 채널을 구비하는 모스 트랜지스터 및 그제조방법
KR101576203B1 (ko) 최적화된 채널 영역을 갖는 모스 트랜지스터들을 구비하는 반도체 소자들 및 그 제조방법들
JP4672197B2 (ja) 半導体記憶装置の製造方法
KR20060027440A (ko) 용량성 결합된 접합 핀 전계 효과 트랜지스터, 그 제조방법 및 이를 채용하는 상보형 트랜지스터
JP2003101013A (ja) 半導体装置およびその製造方法および集積回路および半導体システム
KR100875737B1 (ko) 부유게이트를 갖는 플래시메모리 셀 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120925

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130930

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141001

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20151001

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160930

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180927

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190930

Year of fee payment: 14