DE4415955C2 - Verfahren zur Herstellung eines Halbleiter-MOS-Transistors - Google Patents

Verfahren zur Herstellung eines Halbleiter-MOS-Transistors

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Description

Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung eines Halbleiterbauelements und insbesondere auf ein Verfahren zur Bildung eines MOS-Feldeffekttransistors (FET) mit einem leicht dotierten Drainbereich (LDD) in einem hochintegrierten Bauelement.
Im allgemeinen erfordert eine integrierte Halbleiterschal­ tung ein gutes Schaltungsverhalten und eine hohe Integra­ tionsdichte. Im Fall eines Metalloxidhalbleiter-Feldeffekt­ transistors (im nachfolgenden MOSFET genannt) wurde deshalb auch die Technologie zur Bildung einer integrierten Halblei­ terschaltung als Ergebnis der Bemühungen, die Größe des Bau­ elements zu reduzieren, auf einen Sub-Mikrometerbereich ver­ kleinert. Nur durch die Reduzierung der horizontalen Abmes­ sung und der proportionalen Reduzierung der vertikalen Ab­ messung kann das funktionelle Gleichgewicht zwischen ver­ schiedenen Bauelementen erreicht werden. D. h., wenn die Ent­ fernung zwischen dem Sourcebereich und dem Drainbereich als Ergebnis der Größenreduzierung des Bauelements reduziert wird, tritt eine unerwünschte Veränderung der Charakteristi­ ka des Bauelements auf. Eine typische Veränderung ist der Kurzkanaleffekt. Wenn der Kurzkanaleffekt vermieden werden soll, muß eine horizontale Verkleinerung ausgeführt werden, d. h., die Gatelänge muß reduziert werden. Weiterhin muß eine vertikale Verkleinerung ausgeführt werden, d. h., die Dicke der Gate-Isolationsdielektrika und die Tiefe des Übergangs muß reduziert werden. Weiterhin muß die angelegte Spannung erniedrigt werden und die Dotierungskonzentration des Halb­ leitersubstrats muß erhöht werden. Besonders das Dotierungs­ profil für die Ionenimplantationstiefe der Kanalregion muß gesteuert werden. Die an das Halbleiterbauelement angelegte Spannung wird jedoch duch eine Leistungsquelle der elektro­ nischen Vorrichtung, auf die das Halbleiterbauelement an­ gewendet wird, bereitgestellt, jedoch bleibt die Leistungs­ quelle bei einer Verkleinerung des Halbleiterbauelements gleich. Im Fall eines MOS-Bauelements, insbesondere im Fall eines n-MOS-Transistors, wird die Entfernung zwischen dem Sourcebereich und dem Drainbereich als Ergebnis der Reduzie­ rung des Kanals reduziert. Folglich werden die Elektronen, die vom Sourcebereich zugeführt werden, durch ein starkes elektrisches Feld in der Nähe einer Einschnürregion nahe dem Kanal-/Drainübergang abrupt beschleunigt, wodurch heiße La­ dungsträger erzeugt werden. Folglich ist der n-MOS-Transi­ stor bezüglich dieser heißen Ladungsträger empfindlich (siehe Chenming Huet, u. a., "Hot-electron-induced MOSFET De­ gradation Motal, Monitor and Improvement", IEEE Transactions on Electron Devices, Ausgabe ED-32, Nr. 2 (Februar 1985), Seiten 375-385).
Gemäß dem oben angeführten Papier wird die Instabilität der heißen Ladungsträger durch das starke elektrische Feld nahe dem Drainübergang hervorgerufen, das durch die kurze Kanal­ länge und die hohe angelegte Spannung hervorgerufen wird. Die so erzeugten heißen Ladunsgträger werden in die Gate- Isolationsschicht injiziert und erzeugen dann einen Sub­ stratstrom. Deshalb wurde 1978 eine LDD-Struktur (LDD = leicht dotierte Drain) vorgeschlagen, die das n-MOS-Bauele­ ment, das bezüglich der heißen Ladungsträger empfindlich ist und welches eine reduzierte Kanallänge hat, verbessert (siehe K. Saito u. a., "A New Short Channel MOSFET with Lightly Doped Drain", denshi tsushin rengo taikai (in Japanisch) (April 1978), Seite 220).
Die LDD-Struktur hat derartige Charakteristika, daß die Sei­ tenlänge klein ist und eine selbstjustierte leicht dotierte n--Region zwischen dem Kanal und der hochdotierten n+-Source/Drain-Region implantiert. Dieser leicht dotierte n--Bereich bewirkt, daß sich das starke elektrische Feld in der Nähe des Drainübergangs verteilt, so daß die Trägerelek­ tronen, die vom Sourcebereich zugeführt werden, nicht abrupt beschleunigt werden, wodurch die Strominstabilität aufgrund der heißen Ladungsträger überwunden wird. Nachdem Studien bezüglich DRAM-Halbleiterbauelemente (DRAM = dynamisches RAM = dynamischer Direktzugriffspeicher) mit einer Speichergröße über 1 MB begonnen wurden, wurden Techniken zur Herstellung eines LDD-MOSFETs in verschiedenen Ausführungen vorgeschla­ gen. Von diesen ist die typischste diejenige, bei der die LDD durch Schaffen einer Seitenwandbeabstandung auf den Seitenwänden des Gates gebildet wird. Diese Technik wird bei den meisten Massenherstellungsverfahren verwendet.
Fig. 1 stellt das herkömmliche Verfahren zur Bildung eines NMOS-Transistors mit einer LDD-Struktur dar.
In Fig. 1a sind eine aktive Region 10a und eine isolierte Region 10b auf einem Siliziumsubstrat 10 gebildet, dann wird eine Gate-Isolationsschicht 12 auf der gesamten Oberfläche gebildet, dann wird darauf eine Polysiliziumschicht 13' ge­ bildet, und dann wird darauf eine Cap-Oxidschicht 14' ge­ bildet.
Wie in Fig. 1b gezeigt ist, werden dann die Cap-Oxidschicht 14 und die Polysiliziumschicht durch Anwenden eines Photo­ ätzverfahrens geätzt, wodurch eine Gate-Elektrode 13 gebildet wird.
Wie in Fig. 1c gezeigt ist, wird dann eine Ionenimplantation (Phosphor(III)-Ionen) mit einer leichten Dosis und einer ge­ ringen Implantationsenergie auf der gesamten Oberfläche aus­ geführt, um eine n--Region 101 zu bilden.
Wie in Fig. 1d gezeigt ist, wird zur Bildung der Seitenwand­ beabstandungen dann eine Siliziumoxidschicht 15 durch Anwen­ den eines CVD-Abscheidungsverfahrens (CVD = Chemical Vapor Deposition) auf der gesamten Oberfläche abgeschieden.
Danach wird, wie in Fig. 1e gezeigt ist, durch Anwenden eines reaktiven Ionenätzverfahrens (RIE = Reactive Ion Etching) die gesamte Oberfläche zurückgeätzt, so daß ein Teil der Siliziumoxidschicht 15 auf der Seitenfläche der Cap-Oxidschicht 14 und auf dem Gate 13 zurückbleibt. Bei diesem Verfahren wird die Gate-Isolationsschicht 12, die nicht durch das Gate geschützt ist, ebenfalls geätzt, wo­ durch die Oberfläche des Siliziumsubstrats freigelegt wird. Folglich wird eine Seitenwandbeabstandung 15', die aus einem Teil der Siliziumoxidschicht 15 und einem Teil der Gate-Iso­ lationsschicht 12 besteht, auf den Seitenwänden der Hauben­ gateoxidschicht 14 und auf dem Gate 13 gebildet.
Danach wird, wie in Fig. 1f gezeigt ist, eine Ionenimplan­ tation eines n-Typ Dotierungsmittels mit einer hohen Implan­ tationsdosis ausgeführt, wodurch ein Source/Drain-Bereich 102, die mit einer hohen Konzentration (n+) dotiert ist und einen tiefen Übergang hat, gebildet wird. Unter dieser Vor­ aussetzung dient die Gate-Seitenwandbeabstandung 15' während der Hochkonzentrations-Ionenimplantation zur Bildung der Source/Drain-Region als Barriere. Deshalb kann ein n- Übergang 101' gebildet werden, der nicht durch die Hochkon­ zentrationsdotierung, die zwischen dem Kanal C des Gates und der Source/Drain-Region 102 ausgebildet ist, beeinflußt ist (siehe Paul J. Tsang u. a., "Fabrication of High Performance LDDFET's with Oxide Sidewall-Spacer Technology" IEEE Trans­ actions on Electron Devices, Ausgabe ED-29, Nr. 4 (April 1982)).
Beim Verfahren nach dem Stand der Technik bestehen jedoch folgende Probleme:
Zur Ausbildung einer Gate-Seitenwandbeabstandung wird bei dieser Technik die Abscheidung eines Oxids mittels eines CVD-Verfahrens durchgeführt, welches anschließend zurückge­ ätzt wird. Deshalb wird während des Ätzens die aktive Region des Siliziumsubstrats freigelegt und verunreinigt. Weiterhin wird die aktive Region des Siliziumsubtrats überätzt, wo­ durch das Siliziumsubstrat beschädigt wird. Ferner ist die überätzte Tiefe über dem Siliziumwafer in Abhängigkeit von der Strukturdichte ungleichmäßig und deshalb werden die elektrischen Charakteristika der einzelnen Halbleiterbauele­ mente ungleichmäßig.
Erklärt wird dies, wie in Fig. 2 gezeigt, dadurch, daß die Plasmaradikale, die während des Ätzens der Oxidschicht ver­ wendet werden, wie z. B. CF3, CHF3 und O2, in das Silizium­ substrat eindringen. Dadurch wird auch eine Verbindungs­ schicht von etwa 50 nm Dicke gebildet, wobei die Verbindungen CFx-Polymere, Si-C, Si-O, Si-O-C einschließen.
Fig. 2 ist eine graphische Darstellung, welche die Ergebnis­ se einer SIMS-Analyse (sekundäre Ionenmassenspektroskopie) für diesen Fall zeigt.
Wie aus dem Graph erkannt werden kann, sind die Konzentra­ tionen des Fluors, des Sauerstoffs und des Kohlenstoffs in der Nähe der Oberfläche des Siliziums größer als die des Si­ liziums, so daß diese Elemente eine Verbindungsschicht von etwa 50 nm auf der Oberfläche bilden, wobei die Verbindungen zum Beispiel CFx-Polymere, Si-C, Si-O und Si-O-C sind.
Deshalb existieren bei Bauelementen mit hoher Integrations­ dichte, die einen flachen Übergang erfordern, die oben er­ wähnten Verbindungen innerhalb einer Verarmungsregion. Sie dienen als Trap-Zentren zum Erzeugen von Ladungsträgern, was dazu führt, daß sich der Übergangsleckstrom erhöht.
Diese Erkenntnisse sind in Jeong Kim u. a., "Cleaning Process for Removing of Oxide Etch Residue", Proceedings of Conta­ mination Control and Defect Reduction in Semiconductor Manu­ facturing I, Seiten 408-415, 1992, Toronto offenbart, die in Fig. 3 und Fig. 4 (Tabelle 4) zusammengefaßt.
Fig. 3 ist eine graphische Darstellung, die die Veränderung der Lebenszeit der Minoritätsträger (einer Zeit, während der die Minoritätsträger im Silizium existieren) gemäß den Ätz­ verfahren des Seitenwandoxids zeigen. Wie in Fig. 3 gezeigt ist, wird die Lebensdauer der Minoritätsträger auf den ur­ sprünglichen Wert des Siliziumswafers zurückgeführt, d. h. auf etwa 100 µs. In Fig. 3 zeigt der Punkt "a" eine Lebens­ dauer (Minoritätsträgerlebensdauer) in dem unbehandelten Wafer selbst (Substrate), was einem Zustand vor dem Ätzpro­ zeß der Oxidseitenwand entspricht. Der Punkt "d" zeigt eine Minoritätsladungslebensdauer in dem Wafer an, die derjenigen nach dem Ätzverfahren der Oxidseitenwand durch eine RIE (re­ aktive Ionenätzung) entspricht, wodurch er, wie beschrieben, Beschädigungen erfährt. Der Punkt "b" zeigt eine Minoritäts­ ladungslebensdauer in dem Wafer an, in dem der beschädigte Abschnitt durch das RIE-Verfahren entfernt wurde. Der Punkt "c" zeigt eine Minoritätsladungslebensdauer in dem Wafer an, in dem die beschädigten Abschnitte durch ein CDE-Verfahren entfernt wurden (CDE = low damage Chemical Dry Si substrate Etch = chemisches Trockenätzen eines SI-Substrats mit ge­ ringer Beschädigung). Die Minoritätsladungslebensdauer wird nach dem Ätzen des Oxids, um die Seitenwandbeabstandung zu bilden, um etwa 10 µs (Punkt "d") reduziert. Das beschädigte Substrat wird durch Ausführen einer chemischen Trockenätzung mit geringer Beschädigung auf über 100 µs (Punkt "c") zu­ rückgeführt. Wenn die Schäden in dem Substrat durch einen reaktiven Ionenätzvorgang (RIE) entfernt werden, dann wird die Minoritätsladungslebensdauer auf über 50 µs (Punkt "b") verbessert. D. h., wenn die beschädigten oder verunreinigten Abschnitt entfernt werden, wird die Qualität des Silizium­ substrats auf den ursprünglichen Wert zurückgebracht.
Fig. 4 stellt die Abhängigkeit des Übergangleckstromes be­ züglich der Reinigungsverfahren während der Bildung der Gate-Seitenwandbeabstandung dar. Wie aus Fig. 4 erkannt wer­ den kann, vergrößert sich der beschädigte Bereich, wenn das Siliziumsubstrat ausgiebig geätzt wird, und der Übergangs­ leckstrom erhöht sich deshalb ebenso. Wenn die durch Ätzung beschädigten oder verunreinigten Abschnitte entfernt werden, verbessern sich jedoch auch die Übergangscharakteristika. Mit anderen Worten ist bei der herkömmlichen Technologie zur beschädigungsfreien Herstellung des Übergangsbereichs neben der Gateseitenwand ein Überätz- und ein chemisches Trocken­ ätzverfahren mit geringer Beschädigung erforderlich.
Bei der herkömmlichen Technik existiert ein weiteres Pro­ blem. Durch Versetzungslinien, die sich über die Übergangs­ schicht von der Seitenwandkante in MOS-Bauelementen mit LDD-Struktur erstrecken, werden Übergangsleckströme verur­ sacht.
Wie in Fig. 5 gezeigt, ist die Gate-Seitenwandbeabstandung relativ zu dem Siliziumsubstrat im allgemeinen fast vertikal gebildet und die Belastung ist deshalb an der Ecke, an der die Seitenwandbeabstandung auf das Siliziumsubstrat trifft, konzentriert. Wie durch die Versetzungslinie 555, die von der Ecke der Beabstandung zum Grundmaterial des Substrats gebildet ist, angedeutet ist, ergibt sich ein Kristallfeh­ ler. Diese Versetzungslinie erhöht den Leckstrom des Über­ gangs.
Fig. 5 ist eine Schnittdarstellung eines MOSFETs mit einer LDD-Struktur und einer Siliziumdioxid-Gate-Seitenwandbeab­ standung bei dem herkömmlichen Halbleiterbauelement.
Versetzungslinien 500 und 501, die während einer As+-Ionen­ implantation und der nachfolgenden Ausheilung gebildet werden, erscheinen auf dem Siliziumsubstrat 50 in der Form einer Schleife. Der Kristallfehler 500 der oberen Schicht ist bei dem Tiefenzentrum Rp der Verunreinigungsionen ange­ ordnet, während der Kristallfehler 501 der unteren Schicht an der Grenztiefe zwischen den nicht-kristallinen und kristallinen Abschnitten angeordnet ist. Eine Belastung, die durch einen Unterschied der thermischen Eigenschaft erzeugt wird, ist besonders an den Kanten der Seitenwandbeabstandung 55 des Gates 53 konzentriert, was zum Ergebnis hat, daß ein Kristallfehler erzeugt wird, wie es durch die Versetzungs­ linie 555 angezeigt ist.
Ein solcher Kristallfehler wird dadurch verursacht, daß die thermische Belastung größer wird als die Bindungsenergie des Siliziums. Deshalb wird, wie in Fig. 6 gezeigt ist, die Ver­ teilung der Belastung entsprechend der Form der Gate-Seiten­ wandbeabstandung unterschiedlich.
Fig. 6 stellt die Belastungsverteilung von der Gate-Seiten­ wandbeabstandung zu dem Siliziumsubstrat eines n-MOSFETs mit einer LDD in einem herkömmlichen Halbleiterbauelement dar.
In Fig. 6a wird ein Kristallfehler in einer Verunreinigungs­ diffusionsschicht 600 und 601 durch eine Seitenwandbeab­ standung 65 aufgrund der Unterschiede zwischen den thermi­ schen Ausbreitungsraten des Siliziumsubstrats 60 und der Gate-Seitenwandoxidschicht 65 hervorgerufen. Wenn die steil geformte Seitenwand gebildet wird, konzentriert sich die Belastung auf die Seitenwandkante und entspricht einem Wert von 5,4 × 109 dyn/cm2. Diese Belastung überschreitet die Bindungsenergie des Kristalls, wodurch Kristallversetzungs­ fehler "S" (Fig. 6a) hervorgerufen werden. D. h., der Betrag der Belastung wird größer als die Siliziumbindungsenergie, was zum Ergebnis hat, daß Kristallversetzungsfehler "S" auf­ treten.
Wenn die Seitenwandbeabstandung weniger steil geformt ist, ist die Belastung auf die Seitenwandkante konzentriert und entspricht einem Wert von 2,7 × 109 dyn/cm2, wie in Fig. 6b dargestellt ist. Folglich treten Kristallversetzungsfehler, die in Fig. 6b mit "S" dargestellt sind, in kleineren Umfang auf. Auch hier wirkt eine Seitenwandbeabstandung 65' am Gate 63 durch den thermischen Ausbreitungsunterschied zwischen einem Siliziumsubstrat 60' und einer Gate-Seitenwandoxid­ schicht 65' auf die Diffusionsschichten 600' und 601' ein.
Kurz gesagt, kann die Belastung, die auf das Siliziumsub­ strat ausgeübt wird, innerhalb des Bereichs von 2,7 × 109 - 5,4 × 109 dyn/cm2 entsprechend der Form der Gate-Seiten­ wandbeabstandung und des Winkels zwischen der Beabstandung und dem Substrat verändert werden. Je steiler die Seiten­ wandbeabstandung relativ zu dem Substrat ist, desto häufiger tritt ein Kristallversetzungsfehler auf (siehe Shigeo Onishi u. a., "Formation of a Defect Free Junction Layer by Control­ ling Defects Due to As+ Implantation" IEEE/ERPS, 1991, Sei­ ten 255-259).
Fig. 8 ist eine graphische Darstellung, die den Übergangs­ leckstrom gegenüber der Versetzungstiefe an der Seitenwand­ beabstandung zeigt.
Die X-Achse zeigt die Tiefe der Versetzungslinie auf der Grundlage des Profils der herkömmlichen Gate-Seitenwandbe­ abstandung, wohingegen die Y-Achse den Betrag des Leckstro­ mes zeigt. Es ist zu erkennen, daß der Leckstrom umso größer ist, je größer die Steilheit der Seitenwandbeabstandung ist.
Aufgrund der sich verkleinernden Bauelementgröße existieren weitere ungelöste Probleme, die darin bestehen, daß Plasma­ radikalen während der Abscheidung der Oxidschicht auf der Grundlage des CVD-Verfahrens (welches der kritische Schritt bei der Bildung der Gate-Seitenwandbeabstandung ist) und während deren Ätzung aufgrund der Über-Ätzung in das Sub­ strat eindringen. Ein weiteres Problem ist die Verschlechte­ rung der Bauelementcharakteristika (wie z. B. des Leckstromes an der Übergangsschicht) aufgrund des Kristallversetzungs­ fehlers, der dem Profil der Seitenwandbeabstandung zuzurech­ nen ist. Deshalb wird eine Studie ausgeführt, um das Her­ stellungsverfahren für das LDD-Bauelement durch Verwendung der herkömmlichen Seitenwandbeabstandung zu verbessern.
Eine weitere Studie wird ausgeführt, um eine Lösung für die Probleme bei der Bildung der LDD durch Verwendung der Sei­ tenwandbeabstandung mittels eines Ersetzungsverfahrens zu erhalten.
Die Fig. 7(a) bis 7(c) stellen eine Verbesserung des herkömmlichen Herstellungsprozesses für den LDD-Transistor durch Hinzufügen einer Ätzstoppschicht und Verwenden einer Seitenwandbeabstandung dar.
In diesen Zeichnungen wird zuerst ein Gate 73 strukturiert und dann wird eine Ätzstoppschicht 777 (Polysilizium oder Si3N4) auf der Gate-Isolationsschicht 72 und einer Anschluß­ stellenoxidschicht 72 gebildet, um ein Siliziumsubstrat 70 während des Zurückätzens des CVD-SiO2 zur Bildung einer Seitenwandbeabstandung 75 zu schützen. Dann wird das CVD- SiO2 (75) abgeschieden und zurückgeätzt, so daß eine über­ mäßige Ätzung des Siliziumsubstrats und die Verunreinigung des Ätzmittels mit Plasmasradikalen vermieden wird. Im letzten Schritt, der in Fig. 7(c) gezeigt ist, wird eine Ionenimplantation durchgeführt, um einen stark dotierten Verunreinigungsbereich n+ zu bilden, und nach dem Entfernen der Beabstandung 75 wird eine Ionenimplantation ausgeführt, um einen leicht dotierten Verunreinigungsbereich n- zu bilden.
Diese herkömmliche Technik kann das Problem der Kristallver­ setzungen, das durch das Profil der Seitenwandbeabstandung hervorgerufen wird, jedoch nicht lösen.
Ein weiteres Verfahren, das im US-Patent 4,599,118 vorge­ schlagen ist, ist die Überhangtechnik, bei der eine ge­ stapelte Struktur aus SiO2/Si3N4/Poly-Si/SiO2 Gate-struk­ turiert wird und bei welchem das Polysilizium dann überätzt wird, wodurch ein SiO2/Si3N4-Überhang gebildet wird. Eine As+-Source/Drain-Ionenimplantation wird unter Verwendung des Überhangs als Ionenimplantationsmaske ausgeführt und der Überhang wird dann entfernt, um eine n--Ionenimplantation zur Bildung eines n-Bereichs durchzuführen.
Im IBM Technical Disclosure Bulletin, Band 23, Nr. 12, Mai 1981, Seiten 5359 bis 5361 wird ein Verfahren beschrieben, welches selektive Ätzprozesse verwendet, um Bereiche kleiner Abmessungen in integrierten Schaltungsstrukturen zu erzeu­ gen, insbesondere bei Feldeffekttransistoren. Eine intrinsi­ sche Polysiliziumschicht wird auf einer das spätere gate­ oxidbildenden Siliziumdioxidschicht abgeschieden, die wiede­ rum auf einem Siliziumsubstrat angeordnet ist. Die Polysili­ ziumschicht wird durch eine strukturierte Siliziumnitrid­ schicht maskiert, wobei unter Verwendung der Maskierung mit­ tels einer Ionenimplantation der nichtmaskierte Bereich der Polysiliziumschicht in eine n+-dotierte Schicht umgewandelt wird. Mittels eines Ausheilungsprozesses wird eine laterale Diffusion unter die Maske erzeugt. Anschließend erfolgt ein reaktives Ionenätzen, um unter Verwendung der Maske die hochdotierten n+-Bereiche der Polysiliziumschicht zu ent­ fernen. Anschließend erfolgen die erforderlichen Implanta­ tionen zur Erzeugung der Source/Drain-Bereiche. Anschließend werden die verbleibenden hochdotierten Bereiche unterhalb der Maske in der Polysiliziumschicht entfernt und anschlie­ ßend wird die Maske entfernt. Mittels einer anschließenden Ionenimplantation werden niedrigdotierte Bereiche in dem Substrat erzeugt.
Die Aufgaben der vorliegenden Erfindung bestehen darin, ein verbessertes Verfahren zur Bildung eines MOS-Halbleiterbau­ elements mit einer LDD-Struktur, ein Verfahren zum Bilden eines Gate auf einem Halbleitersubstrat und ein Verfahren zum Bilden eines Transistors mit einer LDD-Struktur zu schaffen, die für die Erzeugung einer VLSI-Schaltung (VLSI = very large scale integration) geeignet sind und zu einer verbesserten Charakteristik, wie z. B. des Übergangsleck­ stroms, führen.
Diese Aufgaben werden durch ein Verfahren nach Anspruch 1, nach Anspruch 11 oder Anspruch 12 gelöst.
Gemäß der vorliegenden Erfindung wird ein MOSFET mit einer LDD-Struktur ohne Gate-Seitenwandbeabstandung gebildet, wo­ durch die Probleme, die durch die Gate-Seitenwandbeabstan­ dung hervorgerufen werden, gelöst werden.
Bei der vorliegenden Erfindung wird die LDD ohne Verwendung der Seitenwandbeabstandung als Ionenimplantationsverhinde­ rungsschicht gebildet.
Das Verfahren der vorliegenden Erfindung schließt einen Schritt zum Bilden einer Gate-Elektrode einen ersten Ätz­ vorgang einer leitfähigen Schicht auf eine bestimmte Tiefe, ein RIE-Verfahren und einen zweiten Ätzvorgang der leit­ fähigen Schicht zum Endpunkt durch ein isotropes Plasma­ ätzverfahren auf der Gate-Elektrode in der genannten Rei­ henfolge ein. Beim Bilden der Source/Drainbereiche des Bauelements werden n+ Source/Drainbereiche und n- Source/­ Drainbereiche nacheinander ausgebildet.
Um die oben gestellte Aufgabe zu lösen, schließt das Ver­ fahren zur Bildung eines MOS-Transistors mit einer LDD- Struktur zur Lösung des Problems des heißen Ladungsträger­ effekts in einem kurzen Kanal folgende Schritte ein: (a) Bilden einer Isolationsschicht auf einem Halbleitersubstrat, (b) Bilden einer leitfähigen Schicht auf der Isolations­ schicht, (c) Bilden einer Ätzhinderungsstruktur auf der leitfähigen Schicht, um eine Gate-Elektrode zu bilden, (d) Ausführen eines anisotropen Ätzens der leitfähigen Schicht unter Verwendung der Ätzhinderungsstruktur als Maske, um eine erste Dicke der leitfähigen Schicht zu entfernen, (e) Ausführen eines isotropen Ätzens der leitfähigen Schicht, um eine Gate-Elektrode zu bilden, (f) Ausführen einer ersten Ionenimplantation in die gesamte Oberfläche der sich erge­ benden Struktur, um eine erste Verunreinigungsregion in dem Halbleitersubstrat zu bilden, (g) Entfernen der Ätzhin­ derungsstruktur, (h) Oxidieren der Oberfläche der Gate- Elektrode, (i) Entfernen der Oxidschicht, um eine abschlie­ ßende Gate-Elektrode zu bilden, (j) Ausführen einer zweiten Ionenimplantation in die gesamte Oberfläche der sich erge­ benden Struktur, um eine zweite Verunreinigungsregion in dem Halbleitersubstrat zu bilden, und (k) Ausführen einer Wärmebehandlung, um eine LDD-Schicht zu bilden.
Um die obige Aufgabe zu lösen, kann das Verfahren zum Bilden eines MOS-Transistors mit einer LDD-Struktur gemäß der vor­ liegenden Erfindung auch folgende Schritte einschließen: (a) Bilden einer ersten Isolationsschicht auf einem Halbleiter­ substrat, (b) Bilden einer leitfähigen Schicht auf der er­ sten Isolationsschicht, (c) Bilden einer Ätzhinderungs­ struktur auf der leitfähigen Schicht, um eine Gate-Elektrode zu bilden, (d) Ausführen eines ersten anisotropen Ätzens der leitfähigen Schicht unter Verwendung der Ätzhinderungs­ struktur als Maske, um eine Gate-Elektrode zu bilden, und um einen Abschnitt der leitfähigen Schicht beizubehalten, Aus­ führen eines isotropen Ätzens der beibehaltenen leitfähigen Schicht, um eine Gate-Elektrode zu bilden, Ausführen einer ersten Ionenimplantation in die gesamte Oberfläche der sich ergebenden Struktur, um eine erste Verunreinigungsregion zu bilden, (g) Ausführen eines zweiten anisotropen Ätzens der Kanten der Gate-Elektrode, um eine abschließende Gate-Elek­ trode zu bilden, (h) Ausführen einer zweiten Ionenimplanta­ tion in die gesamte Oberfläche der sich ergebenden Struktur, um eine zweite Verunreinigungsregion zu bilden, (i) Bilden einer zweiten Isolationsschicht auf der gesamten Oberfläche der sich ergebenden Struktur, und (j) Ausführen einer Wärmebehandlung, um eine LDD-Schicht zu bilden.
Ein bevorzugtes Ausführungsbeispiel der vorliegenden Er­ findung wird nachfolgend unter Bezugnahme auf die beiliegen­ den Zeichnungen näher erläutert. Es zeigen:
Fig. 1 ein Verfahren zur Bildung eines n-MOS-Transistors mit einer LDD auf der Grundlage einer herkömmlichen Technik;
Fig. 2 eine graphische Darstellung, die die Ergebnisse der Analyse eines überätzten Siliziumsubstrats durch Verwendung einer SIMS (sekundären Ionenmassen­ spektroskopie) zeigt, und die Verunreinigungen des Siliziumsubstrats durch die eindringenden Plasma­ radikale während des Ätzens der Oxidschicht unter Verwendung der Gase CF3, CHF3, O2 und ähnlichen zeigt;
Fig. 3 eine graphische Darstellung, die gegenüber der gemessenen Zeit nach dem Ätzen der Oxidschicht zeigt, daß die Lebensdauer der Minoritätsträger durch die Post-Diffusion wieder erhalten werden kann;
Fig. 4 eine Tabelle, die die Abhängigkeit des Übergangs­ leckstromes von Reinigungsverfahren während der Bildung der Gate-Seitenwandbeabstandung zeigt;
Fig. 5 eine teilweise Schnittdarstellung eines n-MOSFETs mit einer LDD in einem herkömmlichen Halbleiter­ bauelement;
Fig. 6 die Verteilung der Belastung durch die Gate-Seiten­ wand auf das Siliziumsubstrat für einen n-MOSFET mit einer LDD in einem herkömmlichen Halbleiter­ bauelement;
Fig. 7 ein Verfahren zur Bildung eines LDD-Transistors unter Verwendung einer Seitenwandbeabstandung und Hinzufügen einer Ätzstoppschicht als Verbesserung der herkömmlichen Technik;
Fig. 8 einen Übergangsleckstrom gegenüber der Versetzungs­ linientiefe in dem Substrat; und
Fig. 9 eine teilweise Schnittdarstellung, die das Ver­ fahren zur Bildung des MOS-Feldeffekttransistors mit einer LDD-Struktur gemäß der vorliegenden Er­ findung zeigt.
Als erstes wird auf einem p-Typ Siliziumwafer 90, in dem eine (nicht gezeigte) n-Wanne/p-Wanne gebildet ist, eine Oxidschicht (SiO2) mit einer Dicke von 10 nm in einem Oxidationsofen aufgewachsen, um eine Gate-Isolationsschicht 92 (erste Isolationsschicht) zu bilden (siehe Fig. 9a). Dann wird eine Polysiliziumschicht 93, die mit Phosphor-Ionen dotiert ist und die spätere Gate-Elektrode bildet, mit einer Dicke von über 250 nm auf die Gate-Isolationsschicht 92 durch Verwendung eines LPCVD-Verfahrens (Niederdruckabscheidung aus der Gasphase) abgeschieden.
Dann wird, unter der Annahme, daß die Soll-Bauelementkanal­ länge 0,5 µm beträgt, der Kanallänge in dem Herstellungsver­ fahren eine symmetrische Überdimensionierung von 0,14 µm gegeben, wodurch eine Gate-Elektrode mit einer Breite von 0,78 µm gebildet wird.
Dafür wird ein Photoresist auf der dotierten Photosilizium­ schicht 93 verteilt und dann wird eine Photoresiststruktur 900 durch Belichten und Entwickeln unter Verwendung der überdimensionierten Maske und durch Anwenden eines Photo­ lithographieverfahrens definiert.
Dann wird, wie in Fig. 9b gezeigt ist, ein erster Ätzschritt ausgeführt, um eine Gate-Elektrode zu bilden. Dieser Ätz­ schritt wird auf eine solche Art durchgeführt, daß ein an­ isotropes Plasmaätzen unter Verwendung eines Chlorverbin­ dungsgases als Reaktionsquelle in dem allgemeinen RIE-System (RIE = reaktives Ionenätzen) ausgeführt wird, um die Dicke der Polysiliziumschicht 93 um 120 nm zu reduzieren.
Dann wird, wie in Fig. 9c gezeigt ist, ein zweiter Ätz­ schritt zur Bildung des Gates ausgeführt. D. h., es wird ein isotropes chemisches Plasmatrockenätzverfahren verwendet, um durch ein Fluorserienplasma einen 100%ig isotropen Ätzvor­ gang durchzuführen. Folglich wird das restliche Polysili­ zium, das eine Dicke von 130 nm hat, und das durch die restliche Photoresistschicht 900 nicht geschützt ist, entfernt. Unter diesen Umständen wird die Polysilizium­ schicht, die die Gate-Elektrode wird, durch die Photoresist­ schicht geschützt, aber die Seiten der zurückbleibenden Polysiliziumschicht weisen Ausnehmungen mit einer konkaven Form auf, was zu dem Ergebnis führt, daß eine überdimen­ sionierte vorläufige Gate-Elektrode 93a gebildet wird.
Dann wird eine erste Ionenimplantation unter der Verwendung von As+-Ionen als Verunreinigung durchgeführt, um einen hochdotierten n+-Source/Drain-Übergang zu bilden. Die Ionen­ implantationsbedingungen sind eine Verunreinigungsionen­ konzentration von 5,0 × 1015 Ionen/cm2 und eine Beschleuni­ gungsenergie von 40 KeV. Unter diesen Umständen dient die Photoresiststruktur 900, die zur Bildung des Gates vorge­ sehen ist und symmetrisch um 0,14 µm überdimensioniert ist, als Ionenimplantationshinderungsschicht, und richtet eine dotierte Region 902, aus der ein n+-Source/Drainbereich ge­ bildet werden soll, automatisch aus.
Dann wird, wie in Fig. 9d gezeigt ist, die Photoresist­ schicht, die bei der Bildung der ersten vorläufigen Gate- Elektrode verwendet wurde, durch Eintauchen dieses in eine H2SO4/H2O2-Lösung entfernt. Dann wird die erste vorläufige Gate-Elektrode 93a in einem Oxidationsofen oxidiert, so daß eine Oxidschicht (SiO2) als zweite Isolationsschicht 93b mit einer Dicke von 20 nm auf der Elektrode 93a aufgewachsen wird. Unter diesen Umständen wird die Oxidschicht isotrop aufgewachsen und deshalb wird die Polysiliziumschicht 93c der abschließenden Gate-Elektrode 93c geschützt, so daß die überdimensionierte Form oxidiert werden kann, bis die Abmes­ sung des abschließenden Gates 93c erreicht ist.
Während der thermischen Oxidation innerhalb des Oxidations­ ofens tritt ferner eine Diffusion der Verunreinigungen der ersten Ionenimplantation auf, was dazu führt, daß ein hoch­ dotierter n-Typ Source/Drain-Übergang gebildet wird.
Dann wird, wie in Fig. 9e gezeigt ist, die Oxidschicht 93b, welche die zweite Isolationsschicht ist, durch Ausführen eines Naßätzvorgangs mit einer Zieldicke von 20 nm unter Ver­ wendung einer wässrigen HF-Lösung entfernt. Folglich ist die abschließende Gate-Elektrode 93c des Polysiliziums voll­ ständig gebildet.
Dann wird, wie in Fig. 9f gezeigt ist, eine zweite Ionen­ implantation ausgeführt, um einen n--Bereich zu bilden, d. h. eine LDD. Bei diesem Verfahren umfassen die Ionenimplanta­ tionsbedingungen eine Ionenimplantationskonzentration von 2,4 × 1013 Ionen/cm2 von Phosphor(III)-Ionen und eine Be­ schleunigungsenergie von 30 KeV. Folglich wird eine leicht dotierte vergrabene Schicht 901a auf dem Siliziumsubstrat 90 gebildet.
Dann wird, wie in Fig. 9g gezeigt ist, eine dritte Isola­ tionsschicht 95 (SiO2) auf die gesamte Oberfläche durch Anwenden des CVD-Verfahrens abgeschieden. Dann wird eine Ausheilung bei einer Temperatur von 870°C durchgeführt, wo­ durch ein Übergang ein LDD-Bereich 901' und ein Source/- Drainbereich 902' gebildet wird. Folglich ist die vor­ liegende Erfindung abgeschlossen.
Bei einem weiteren Ausführungsbeispiel werden nach dem Ätzen des ersten vorläufigen Gates 93a durch einen isotropen Ätz­ vorgang, wie im Schritt (c), die Schritte (d) und (e) auf die folgende Art ausgeführt.
Wie in Fig. 9h gezeigt ist, wird die Photoresiststruktur 900 entfernt und dann wird die Spitze 93b' der Ecke der ersten vorläufigen Gate-Elektrode 93a durch Anwenden eines allgemeinen RIE-Polysilizium-Ätzverfahrens geätzt, um sie zu entfernen, mit dem Ergebnis, daß ein abschließendes Gate 93c' mit den tatsächlichen Abmessungen hergestellt wird. Bei dieser Stufe tritt jedoch die Diffusion der Verunreinigungs­ ionen der ersten Ionenimplantation nicht auf und daher werden die hochdotierten Source/Drain-Bereiche nicht vollendet, sondern bleibt als vergrabene Schicht 902' zurück.
Dann wird, wie in Fig. 91 gezeigt ist, eine zweite Ionen­ implantation zur Bildung der LDD ausgeführt, wodurch eine leicht dotierte vergrabene Ionenschicht 901b gebildet wird. Diese zweite Ionenimplantation wird auf dieselbe Art wie in Fig. 9f ausgeführt.
Dann wird, wie in Fig. 9j gezeigt ist, eine dritte Isola­ tionsschicht 95 (SiO2) auf die gesamte Oberfläche durch Anwenden des CVD-Verfahrens abgeschieden. Dann wird eine Ausheilung bei einer Temperatur von 870°C durchgeführt, wo­ durch ein Übergang ein LDD-Bereich 901' und ein Source/­ Drainbereich 902' gebildet wird. Folglich ist die vor­ liegende Erfindung abgeschlossen.
Zusätzlich ist es Fachleuten bekannt, daß das Konzept der vorliegenden Erfindung nicht auf die Bildung der LDD be­ schränkt ist, sondern sich auf die Reduzierung von Polysili­ zium in einem allgemeinen Verfahren erstreckt. Dieses Ver­ fahren wird im Folgenden zusätzlich beschrieben. Das Verfah­ ren zum Reduzieren des Gates eines Halbleiterbauelements schließt folgende Schritte ein: (1) Bilden einer Isolationsschicht auf einem Halbleitersubstrat, (2) Bilden einer leitfähigen Schicht auf der Isolationsschicht, (3) Bilden einer Ätzhinderungsstruktur auf der leitfähigen Schicht, um ein Gate zu bilden, (4) Ausführen eines an­ isotropen Ätzens der leitfähigen Schicht unter Verwendung der Ätzhinderungsstruktur als Maske, um eine erste Dicke der leitfähigen Schicht zu entfernen, (5) Ausführen eines is­ otropen Ätzens der leitfähigen Schicht, um ein Gate-Elektro­ de zu bilden, (6) Entfernen der Ätzhinderungsstruktur, (7) Bilden einer Oxidschicht auf der Oberfläche der Gate- Elektrode, und (8) Entfernen der Oxidschicht, um eine ab­ schließende Gate-Elektrode zu bilden.
Gemäß der vorliegenden Erfindung, die oben beschrieben wur­ de, werden die Probleme beim Bilden des LDD-Bauelements, dem ein Seitenwandbeabstandungsverfahren nach der CVD-SiO2-Ab­ scheidung zugrundeliegt, gelöst. D. h., die Probleme, die während der Bildung der Seitenwände auftreten, wie z. B. nicht-gleichmäßiges Überätzen des Substrats, die Substrat­ verunreinigung aufgrund des Eindringens von Plasmaradikalen und der daraus resultierende Übergangsleckstrom, werden ge­ löst. Ferner wird die Bildung einer Versetzungslinie unter­ drückt, die aus den Ecken der Beabstandung zu dem Grund­ material des Substrats aufgrund der Belastung und aufgrund des Profils der Gate-Seitenwandbeabstandung wächst. Dies löst das Problem des Leckstroms. Folglich schafft die vor­ liegende Erfindung ein Verfahren zum Bilden eines MOS- Bauelements mit einer LDD, das die elektrischen Charakte­ ristika, die durch hochintegrierte Schaltungen erfordert werden, erfüllt.

Claims (19)

1. Verfahren zum Bilden eines MOS-Transistors mit einer LDD-Struktur (Struktur mit leicht dotierten Drainbereich) in einem Halbleiterbauelement, mit folgenden Schritten:
  • a) Bilden einer Isolationsschicht (92) auf einem Halb­ leitersubstrat (90);
  • b) Bilden einer leitfähigen Schicht (93) auf der Iso­ lationsschicht (92);
  • c) Bilden einer Ätzhinderungsstruktur (900) auf der leitfähigen Schicht (93), um eine Gate-Elektrode zu bilden;
  • d) Ausführen eines anisotropen Ätzens der leitfähigen Schicht (93) unter Verwendung der Ätzhinderungs­ struktur (900) als Maske, um eine erste Dicke der leitfähigen Schicht (93) zu entfernen;
  • e) Ausführen eines isotropen Ätzens der leitfähigen Schicht (93), um eine Gate-Elektrode (93a) zu bil­ den;
  • f) Ausführen einer ersten Ionenimplantation in die ge­ samte Oberfläche der sich ergebenden Struktur, um eine erste Verunreinigungsregion in dem Halbleiter­ substrat (90) zu bilden;
  • g) Entfernen der Ätzhinderungsstruktur;
  • h) Oxidieren der Oberfläche der Gate-Elektrode (93a);
  • i) Entfernen der Oxidschicht, um eine abschließende Gate-Elektrode (93c) zu bilden;
  • j) Ausführen einer zweiten Ionenimplantation in die gesamte Oberfläche der sich ergebenden Struktur, um eine zweite Verunreinigungsregion in dem Halblei­ tersubstrat zu bilden; und
  • k) Ausführen einer Wärmebehandlung, um eine LDD- Schicht zu bilden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß nach dem Ausführen des Schrittes (j) eine zweite Isolationsschicht (95) gebildet wird, um die Oberfläche der sich ergebenden Struktur zu schützen.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Isolationsschicht (92) eine thermische Oxid- Schicht umfaßt.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die leitfähige Schicht (93) Polysilizium umfaßt.
5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Breite der Gate-Elektrode (93a) größer ist als diejenige der abschließenden Gate-Elektrode (93c).
6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das anisotrope Ätzen ein reaktives Ionenplasmaätzen umfaßt.
7. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das isotrope Ätzen ein isotropes chemisches Plasma­ trockenätzen umfaßt.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß das isotrope Ätzen die Isolationsschicht (92) als Ätzstoppschicht verwendet.
9. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die erste Ionenimplantation unter Verwendung von As+ Ionen und unter der Voraussetzung einer Konzentration von 3,0-6,0 × 1015 Ionen/cm2 und einer Beschleuni­ gungsenergie von 20-50 KeV ausgeführt wird.
10. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Ionenimplantation unter Verwendung von Phosphorionen und unter der Voraussetzung einer Konzen­ tration von 2,0-3,0 × 1012 Ionen/cm2 und einer Be­ schleunigungsenergie von 20-40 KeV ausgeführt wird.
11. Verfahren zum Bilden eines Gates auf einem Halbleiter­ substrat, mit folgenden Schritten:
  • 1. Bilden einer Isolationsschicht (92) auf einem Halb­ leitersubstrat (90);
  • 2. Bilden einer leitfähigen Schicht (93) auf der Iso­ lationsschicht (92);
  • 3. Bilden einer Ätzhinderungsstruktur (900) auf der leitfähigen Schicht (93), um ein Gate zu bilden;
  • 4. Ausführen eines anisotropen Ätzens der leitfähigen Schicht (93) unter Verwendung der Ätzhinderungs­ struktur (900) als Maske, um eine erste Dicke der leitfähigen Schicht (93) zu entfernen;
  • 5. Ausführen eines isotropen Ätzens der leitfähigen Schicht, um eine Gate-Elektrode (93a) zu bilden;
  • 6. Entfernen der Ätzhinderungsstruktur (900);
  • 7. Bilden einer Oxidschicht (93b) auf der Oberfläche der Gate-Elektrode (93a); und
  • 8. Entfernen der Oxidschicht, um eine abschließende Gate-Elektrode (93c) zu bilden.
12. Verfahren zum Bilden eines Transistors mit einer LDD- Struktur in einem Halbleiterbauelement, mit folgenden Schritten:
  • a) Bilden einer ersten Isolationsschicht (92) auf einem Halbleitersubstrat (90);
  • b) Bilden einer leitfähigen Schicht (93) auf der er­ sten Isolationsschicht (92);
  • c) Bilden einer Ätzhinderungsstruktur (900) auf der leitfähigen Schicht (93), um eine Gate-Elektrode zu bilden;
  • d) Ausführen eines ersten anisotropen Ätzens der leit­ fähigen Schicht (93) unter Verwendung der Ätz­ hinderungsstruktur (900) als Maske, um eine Gate- Elektrode zu bilden, und um einen Abschnitt der leitfähigen Schicht (93) beizubehalten;
  • e) Ausführen eines isotropen Ätzens der beibehaltenen leitfähigen Schicht, um eine Gate-Elektrode (93a) zu bilden;
  • f) Ausführen einer ersten Ionenimplantation in die ge­ samte Oberfläche der sich ergebenden Struktur, um eine erste Verunreinigungsregion (902') zu bilden;
  • g) Ausführen eines zweiten anisotropen Ätzens der Kan­ ten der Gate-Elektrode (93a), um eine abschließende Gate-Elektrode (93c) zu bilden;
  • h) Ausführen einer zweiten Ionenimplantation in die gesamte Oberfläche der sich ergebenden Struktur, um eine zweite Verunreinigungsregion (901') zu bilden;
  • i) Bilden einer zweiten Isolationsschicht auf der ge­ samten Oberfläche der sich ergebenden Struktur; und
  • j) Ausführen einer Wärmebehandlung, um eine LDD- Schicht zu bilden.
13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß die erste Isolationsschicht (92) mit einer Dicke von etwa 10 nm gebildet wird.
14. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß die leitfähige Schicht (93) mit einer Dicke von etwa 250 nm durch Verwendung von Phosphor-Ionen und durch An­ wenden eines LPCVD-Verfahrens (LPCVD = Niederdruckab­ scheidung aus der Gasphase) gebildet wird.
15. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß die leitfähige Schicht (93) unter Verwendung von Chlorverbindungsgas eines reaktiven Ionenätzsystems als Reaktionsquelle auf eine Dicke von etwa 100 nm-200 nm ge­ ätzt wird.
16. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß die restliche leitfähige Schicht durch Verwendung von Fluorserien-Gasen und durch Anwenden eines stark isotropen chemischen Plasmatrockenätzverfahrens durch das isotrope Ätzen auf eine Dicke von etwa 100 nm-200 nm geätzt wird.
17. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß die Gate-Elektrode (93a) als Hinderungsschicht für die erste Ionenimplantation verwendet wird.
18. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß die Dotierungskonzentration der ersten Verunreini­ gungsregion höher ist als die der zweiten Verunreini­ gungsregion.
19. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß die erste Isolationsschicht als Ätzstoppschicht für das isotrope Ätzen verwendet wird.
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