CN101499442A - 制造非易失存储器件的方法 - Google Patents

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Abstract

一种制造非易失存储器件的方法，包括对在介电层上形成以限定介电层中的接触孔的蚀刻掩模层进行斜蚀刻，以形成具有开口的蚀刻掩模图案，该开口在其上端比在其下端更宽。因此，在介电层中限定接触孔以具有比蚀刻掩模图案的开口的上端更微细的尺寸。制造非易失存储器件的方法包括：在介电层上形成蚀刻掩模图案，使得在蚀刻掩模图案中限定的每个开口的下端的宽度小于其上端的宽度；并且通过使用蚀刻掩模图案除去介电层的一部分来限定接触孔。

Description

制造非易失存储器件的方法
相关申请
本申请要求2008年1月28日提交的韩国专利申请No.10-2008-0008498的优先权，通过引用将其全部内容并入本发明。
技术领域
本发明涉及制造非易失存储器件的方法，并且更具体地涉及用于制造NAND快闪存储器件的非易失存储器件的制造方法。
背景技术
通常，半导体存储器件分为易失性存储器件和非易失存储器件。在易失性存储器件中，虽然数据的输入和输出可以快速实施，如在动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)中，但是如果电源中断或关闭，输入数据消失。在非易失存储器件中，即使当电源中断或关闭时，也可继续保持存储的数据。
快闪存储器件是通过结合可擦除可编程只读存储器(EPROM)和电可擦除可编程只读存储器(EEPROM)的优点而开发的高度集成的非易失存储器件。编程指的是将数据写入存储单元的操作，而擦除指的是将写入存储单元的数据擦除的操作。
NAND快闪存储器件使用FN(Fowler-Nordheim)隧穿现象操作，使得通过将电子引入浮置栅极来实现编程，并且通过将电子从浮置栅极排出来实现擦除。NAND快闪存储器件配置为包括单元串，在每个单元串中串联连接多个存储单元晶体管。在单元串中，将包括漏极选择晶体管和源极选择晶体管的选择晶体管分别串联到串联连接的存储单元晶体管的两端。NAND快闪存储器件优点在于：由于在单元串中电流流动的量小，因此其功率消耗小于NOR快闪存储器件的功率消耗。而且，当与NOR快闪存储器件相比时，因为可容易地实现NAND快闪存储器件的高集成度，因此NAND快闪存储器件适于制造具有大容量的存储器件。由于这些事实，近来已经广泛地使用NAND快闪存储器件。
通常，在制造NAND快闪存储器件中，为了改善效率，在用于形成存储单元晶体管的工艺中形成选择晶体管。在存储单元晶体管中，浮置栅极和控制栅极必须彼此绝缘，然而，在选择晶体管中，浮置栅极和控制栅极必须彼此电连接。在存储单元晶体管和选择晶体管的浮置栅极上形成介电层用于绝缘目的之后，实施接触孔限定工艺，用于除去在选择晶体管中形成的介电层的部分。其后，通过形成存储单元晶体管和选择晶体管的控制栅极，存储单元晶体管的浮置栅极和控制栅极由于介电层的存在而彼此绝缘，同时选择晶体管的浮置栅极和控制栅极由于接触孔的存在而彼此电连接。
由于NAND快闪存储器件已迅速变为按比例缩小尺寸并高度集成，所以在介电层中限定的接触孔的尺寸逐渐减小。因此，用于限定介电层中接触孔的掩模图案必须形成具有微细的尺寸。然而，由于曝光设备的精确度的极限，在形成具有微细尺寸的掩模图案中必然存在限制。因此，在用于微细地限定介电层中接触孔的工艺中导致困难。
发明内容
本发明的实施方案涉及制造非易失存储器件的方法，其中对在介电层上形成以限定介电层中接触孔的蚀刻掩模层进行斜蚀刻(slope-etching)，以形成具有开口的蚀刻掩模图案，该开口在其上端比其下端更宽，使得接触孔可限定在介电层中，具有比蚀刻掩模图案的开口的上端更微细的尺寸。
在一个方面中，一种制造非易失存储器件的方法包括以下步骤：在包括隔离区和有源区的半导体衬底上形成隧道绝缘层；在隧道绝缘层上形成用于栅极的导电层；在用于栅极的导电层上形成介电层；在介电层上形成蚀刻掩模图案，使得在蚀刻掩模图案中限定的每一个开口的下端的宽度小于其上端的宽度；和通过使用蚀刻掩模图案除去介电层的一部分来限定接触孔。
形成蚀刻掩模图案的步骤包括以下步骤：在介电层上形成包括多个层的蚀刻掩模层；和图案化蚀刻掩模层使得在蚀刻掩模层中包含的任何一层得以斜蚀刻，由此形成蚀刻掩模图案。形成蚀刻掩模图案的步骤包括以下步骤：在介电层上形成钝化层；在钝化层上形成BARC层(底部抗反射涂层)；在BARC层上形成掩模图案；使用掩模图案来斜蚀刻BARC层，由此图案化BARC层；和使用图案化的BARC层来图案化所述钝化层。实施斜蚀刻，使得在蚀刻BARC层时产生的副产物保留在在图案化的BARC层中限定的各个开口的周围。所述斜蚀刻可用电感耦合等离子体(ICP)蚀刻来实施。斜蚀刻使用HBr气体作为蚀刻剂气体。斜蚀刻在30℃～50℃下、利用300W～1000W的变压器耦合等离子体(transformer coupledplasma，TCP)功率和200W～400W的偏压功率来实施。通过ICP蚀刻工艺限定介电层中的接触孔。使用CF4气体作为蚀刻剂气体来限定介电层中的接触孔。在介电层中限定接触孔的步骤之后，所述方法还包括除去用于栅极的导电层的暴露部分的部分厚度的步骤。通过ICP蚀刻工艺除去用于栅极的导电层的暴露部分。使用CHF3气体除去用于栅极的导电层的暴露部分。在30℃～50℃的温度下、利用300W～1000W的TCP功率和100W～300W的偏压功率除去用于栅极的导电层的暴露部分。图案化所述钝化层的步骤通过相对于介电层的蚀刻选择比(etching selectivity ratio)为10:1～100:1的蚀刻工艺来实施。图案化所述钝化层的步骤通过ICP蚀刻工艺来实施。图案化所述钝化层的步骤使用HBr气体和O2气体来实施。图案化所述钝化层的步骤在30℃～50℃的温度下、利用300W～1000W的TCP功率和200～400W的偏压功率来实施。
附图说明
图1是说明根据本发明一个实施方案制造非易失存储器件的方法的非易失存储器件的布局图。
图2A至2G是说明根据本发明方法的过程的沿图1的线A-A’截取的截面图。
图3A至3G是说明根据本发明方法的过程的沿图1的线B-B’截取的截面图。
具体实施方式
现在将详细说明本发明的一个具体实施方案，其一个实例在附图中进行说明。
应注意：本发明不可解释为限于以下实施方案，而是可以各种方式实现，并且本发明的范围不可认为限于以下实施方案。而且，本领域技术人员将理解可存在不同的实施方案而不脱离本发明的技术概念。提供所述实施方案以使得本发明的公开完全并且使得本领域技术人员更好地理解本发明的范围。本发明的范围必须通过所附权利要求来理解。
图1是说明根据本发明一个实施方案制造非易失存储器件的方法的非易失存储器件的布局图。
参考图1，在将形成为作为一种非易失存储器件的NAND快闪存储器件的半导体衬底的隔离区中形成隔离层104。限定多个平行的有源区102。在与有源区102交叉方向上，彼此平行地形成包括源极选择线SSL和漏极选择线DSL的选择线以及位于选择线之间的多个字线WL0至WLn。在与各个字线WL0至WLn交叉的有源区102的部分中形成多个存储单元晶体管。在与源极选择线SSL交叉的有源区102的部分中形成多个源极选择晶体管，并且在与漏极选择线DSL交叉的有源区102的部分中形成多个漏极选择晶体管。将参考非易失存储器件的截面图详细描述根据本发明的制造非易失存储器件的方法。
图2A至2G是描述沿图1的线A-A’截取的选择线的有源区的截面图，以描述根据本发明来制造非易失存储器件的方法。图3A至3G是说明沿图1的线B-B’截取的选择线的隔离区的截面图，以描述根据本发明来制造非易失存储器件的方法。
参考图2A和3A，在形成作为NAND快闪存储器件的半导体衬底202上形成屏蔽(screen)氧化物层(未显示)。对半导体衬底202实施阱离子注入工艺和阈值电压离子注入工艺。实施阱离子注入工艺以在半导体衬底202中形成阱区，实施阈值电压离子注入工艺以调节半导体元件如晶体管的阈值电压。屏蔽氧化物层防止在阱离子注入工艺或阈值电压离子注入工艺期间半导体衬底202的表面受到损伤。在半导体衬底202中形成阱区(未显示)。所述阱区可以形成为具有三层结构。
除去屏蔽氧化物层之后，在半导体衬底202上形成隧道绝缘层204。通过FN(Fowler-Nordheim)隧穿现象，隧道绝缘层204可将电子从隧道绝缘层204之下限定的沟道传输至在隧道绝缘层204之上形成的浮置栅极。隧道绝缘层204优选形成为氧化物层。
在隧道绝缘层204上形成用于栅极的导电层206。形成用于栅极的导电层206，以形成电荷存储层例如浮置栅极，从隧道绝缘层204之下限定的沟道传输的电荷存储在该电荷存储层中并且存储的电荷从该电荷存储层排出至沟道结。用于栅极的导电层206优选由多晶硅形成。
在用于栅极的导电层206上形成掩模图案(未显示)，使得半导体衬底202的隔离区暴露，即打开。使用掩模图案除去在半导体衬底202的隔离区中形成的用于栅极的导电层206和隧道绝缘层204的部分。通过部分蚀刻半导体衬底202，限定沟槽。通过将绝缘材料例如氧化物层填充到沟槽中，在半导体衬底202的隔离区中形成隔离层208。沿彼此平行的多个隔离区在半导体衬底202上形成隔离层208。通过在隔离区中形成的隔离层208，限定有源区。虽然附图中未显示，为了增加浮置栅极和控制栅极彼此面对的面积，可以实施用于降低隔离层208的高度的工艺，使得部分暴露用于栅极的导电层206的侧壁的一部分。
参考图2B和3B，在形成于有源区中的用于栅极的导电层206上和在形成于隔离区中的隔离层208上形成介电层210。介电层210使得在有源区中形成的存储单元晶体管的浮置栅极和控制栅极彼此绝缘。介电层210可以形成为具有作为氧化物层、氮化物层和氧化物层堆叠结构的ONO(氧化物/氮化物/氧化物)结构。
在介电层210上形成蚀刻掩模层217。蚀刻掩模层217可以形成为包括钝化层212、底部抗反射涂层(BARC)214和掩模层216的堆叠层。形成钝化层212以防止介电层210在用于蚀刻介电层210的后续工艺期间受到损伤。优选地，在形成介电层210之后，没有时间延迟地即刻形成钝化层212。钝化层212可以由与介电层210具有不同蚀刻选择性的材料形成。具体地，钝化层212优选形成为用于栅极的导电层，例如多晶硅层，以部分构成在介电层210上形成的控制栅极。
参考图2C和3C，为了通过实施用于掩模层216的蚀刻工艺来图案化蚀刻掩模层217，首先图案化掩模层216。图案化掩模层216，使得其对应于将在介电层210中限定的接触孔的区域被打开。形成在掩模层216之下的BARC层214的一部分通过掩模层216的开口区域被暴露。
通过使用图案化掩模层216来实施蚀刻工艺，除去BARC层214的暴露的部分，并且图案化BARC层214。当实施蚀刻工艺时，斜蚀刻BARC层214，使得在BARC层214中限定的每个开口具有斜坡外形，其中所述开口的宽度在向下的方向上逐渐地减小。由于作为蚀刻工艺副产物的聚合物保留在图案化的BARC层214中限定的各个开口周围的事实，因此可以进行BARC层214的斜蚀刻。因此，限定BARC层214的每个开口，使得其下端的宽度小于其上端的宽度，其上端的宽度对应于在掩模层216中限定的每个开口的宽度。由于BARC层214图案化，因此在BARC层214之下形成的钝化层212的一部分被暴露。
为了更容易地实施斜蚀刻，在蚀刻工艺中优选施加高功率以增加在蚀刻工艺期间产生的聚合物的量，和蚀刻工艺在相对低的温度下实施以使得聚合物不容易除去并且保留在开口周围。为此目的，为了除去BARC层214的该部分，可以在30℃～50℃的相对低温下，使用HBr气体作为蚀刻剂气体，利用包括300W～1000W的变压器耦合等离子体(TCP)功率和200W～400W的偏压功率的相对高的功率来实施电感耦合等离子体(ICP)蚀刻工艺。
参考图2D和3D，通过使用各个图案化的掩模层216和BARC层214作为掩模层来实施蚀刻工艺，除去钝化层212的暴露部分，并且图案化钝化层212。由于限定BARC层214的每一个开口，使得其下端的宽度小于其上端的宽度，因此在图案化的钝化层212中限定开口，使得其宽度小于在图案化的掩模层216中限定的开口宽度。因此，形成根据本发明的蚀刻掩模图案217a，使得在其中限定的每一个开口的下端的宽度小于在其中限定的每一个开口的上端的宽度。
由于钝化层212的一部分被除去，因此暴露在钝化层212之下形成的介电层210的一部分。为了确保在钝化层212之下形成的介电层210免受损伤，优选使用相对于介电层210的蚀刻选择比为10:1至100:1来实施用于除去钝化层212的一部分的蚀刻工艺。为此，可以在30℃～50℃的温度下，使用HBr气体和O2气体作为蚀刻剂气体，利用300W～1000W的TCP功率和200W～400W的偏压功率来实施ICP蚀刻工艺。
参考图2E和3E，通过使用蚀刻掩模图案217a来实施蚀刻工艺，除去由于上述工艺而暴露的介电层210的部分，从而限定接触孔。为避免在介电层210之下形成的用于栅极的导电层206在除去介电层210的所述部分时受到损伤，优选实施对用于栅极的导电层206具有高蚀刻选择性的蚀刻工艺，以除去介电层210的所述部分。为此，可以使用CF4气体作为蚀刻剂气体来实施ICP蚀刻工艺。由于形成蚀刻掩模图案217a，使得在其中限定的每一个开口的下端的宽度小于在其中限定的每一个开口的上端的宽度，因此在图案化的介电层210中限定开口，使得其宽度小于在掩模层216中限定的开口宽度，其中在掩模层216中限定的所述开口宽度作为蚀刻掩模图案217a的开口的上端宽度。由于介电层210的一部分被除去，因此暴露出在介电层210之下形成的用于栅极的导电层206的一部分，并且同时可暴露出隔离层208的一部分。
参考图2F和3F，通过使用蚀刻掩模图案217a和图案化的介电层210作为掩模来实施蚀刻工艺，除去用于栅极的导电层206的暴露部分的部分厚度。当除去用于栅极的导电层206的暴露部分的部分厚度时，可以不完全除去用于栅极的导电层206的暴露部分，使得在用于栅极的导电层206之下形成的半导体衬底202没有暴露。为此，可以在30℃～50℃的温度下，使用CHF3气体作为蚀刻剂气体，利用300W～1000W的TCP功率和相对低的100W～300W的偏压功率实施ICP蚀刻工艺。当除去用于栅极的导电层206的暴露部分的部分厚度时，可除去隔离层208的暴露部分的部分厚度。
参考图2G和3G，除去掩模层216和BARC层214。
其后，虽然附图未显示，但是通过在钝化层212上形成用于控制栅极的导电层，浮置栅极和控制栅极可通过介电层210中限定的接触孔在选择线中彼此电连接。
如上述实施方案所述，仅仅对在介电层210上形成的蚀刻掩模图案217a的BARC层214实施斜蚀刻，使得在BARC层214中限定的每个开口具有斜坡外形，其中所述开口的宽度在向下的方向上逐渐减小。然而，当然除BARC层214之外，也可对蚀刻掩模图案217a中包含的任选层实施斜蚀刻，使得蚀刻掩模图案217a中限定的每个开口的下端的宽度小于其上端的宽度。具体地，当形成蚀刻掩模图案217a时，如果对至少两层实施斜蚀刻，那么与本发明的所述实施方案相比，能够限定在下端具有进一步降低的宽度的开口。
由上述可知，根据本发明制造非易失存储器件的方法具有以下优点：由于可在介电层中限定接触孔以具有比在蚀刻掩模图案中限定的开口的上端更微细的尺寸，因此当在介电层上覆盖选择线时能够确保工艺容限。而且，当在介电层中限定接触孔时，利用具有高蚀刻选择性的介电层实施蚀刻工艺，使得不暴露出半导体衬底，由此可防止控制栅极和半导体衬底的连接。结果，在非易失存储器件的制造中，可提高良品率并且降低成本。
虽然本发明描述了特定的实施方案用于说明性的目的，但是本领域技术人员可理解，可以在不脱离所付权利要求中公开的本发明范围和精神下进行各种改变、添加和替代。

Claims (20)

1.一种制造非易失存储器件的方法，所述方法包括：
在包括隔离区和有源区的半导体衬底上形成隧道绝缘层；
在所述隧道绝缘层上形成用于栅极的导电层；
在所述用于栅极的导电层上形成介电层；
在所述介电层上形成蚀刻掩模图案，使得在所述蚀刻掩模图案中限定的每一个开口的下端的宽度小于其上端的宽度；和
通过使用所述蚀刻掩模图案除去所述介电层的一部分来限定接触孔。
2.根据权利要求1所述的方法，其中形成所述蚀刻掩模图案包括：
在所述介电层上形成包括多个层的蚀刻掩模层；和
图案化所述蚀刻掩模层，使得对所述蚀刻掩模层中包括的所述层之一进行斜蚀刻，由此形成所述蚀刻掩模图案。
3.根据权利要求1所述的方法，其中形成所述蚀刻掩模图案包括：
在所述介电层上形成钝化层；
在所述钝化层上形成BARC层(底部抗反射涂层)；
在所述BARC层上形成掩模图案；
使用所述掩模图案斜蚀刻所述BARC层，由此图案化所述BARC层；和
使用所述图案化的BARC层来图案化所述钝化层。
4.根据权利要求3所述的方法，其中实施所述斜蚀刻，使得在蚀刻所述BARC层时产生的副产物保留在所述图案化的BARC层中限定的各个开口的周围。
5.根据权利要求3所述的方法，其中以电感耦合等离子体(ICP)蚀刻实施所述斜蚀刻。
6.根据权利要求3所述的方法，其中所述斜蚀刻使用HBr气体作为蚀刻剂气体。
7.根据权利要求3所述的方法，其中在30℃～50℃的温度下，利用300W～1000W的变压器耦合等离子体(TCP)功率和200W～400W的偏压功率实施所述斜蚀刻。
8.根据权利要求1所述的方法，其中通过ICP蚀刻工艺限定在所述介电层中的所述接触孔。
9.根据权利要求1所述的方法，其中使用CF4气体作为蚀刻剂气体来限定在所述介电层中的所述接触孔。
10.根据权利要求1所述的方法，其中在所述介电层中限定所述接触孔之后，所述方法还包括：
除去所述用于栅极的导电层的暴露部分的部分厚度。
11.根据权利要求10所述的方法，其中通过ICP蚀刻工艺除去所述用于栅极的导电层的所述暴露部分。
12.根据权利要求10所述的方法，其中使用CHF3气体除去所述用于栅极的导电层的所述暴露部分。
13.根据权利要求10所述的方法，其中在30℃～50℃的温度下，利用300W～1000W的TCP功率和100W～300W的偏压功率除去所述用于栅极的导电层所述暴露部分。
14.根据权利要求3所述的方法，其中通过具有相对于所述介电层的10:1至100:1的蚀刻选择比的蚀刻工艺来实施所述钝化层的图案化。
15.根据权利要求3所述的方法，其中所述钝化层的图案化通过ICP蚀刻工艺来实施。
16.根据权利要求3所述的方法，其中所述钝化层的图案化使用HBr气体和O2气体来实施。
17.根据权利要求3所述的方法，其中在30℃～50℃的温度下，利用300W～1000W的TCP功率和200W～400W的偏压功率来实施所述钝化层的图案化。
18.一种制造非易失存储器件的方法，所述方法包括：
在包括隔离区和有源区的半导体衬底上形成隧道绝缘层；
在所述隧道绝缘层上形成导电层；
在所述导电层上形成介电层；
在所述介电层上形成蚀刻掩模层；和
通过在所述蚀刻掩模层中限定开口来图案化所述蚀刻掩模层，其中每一个开口的下端的宽度小于其上端的宽度。
19.根据权利要求18所述的方法，还包括：
通过使用所述蚀刻掩模图案除去所述介电层的一部分，在所述导电层中限定接触孔。
20.根据权利要求18所述的方法，其中所述蚀刻掩模层的图案化包括：
斜蚀刻所述蚀刻掩模层，使得在蚀刻所述蚀刻掩模层时产生的副产物保留在所述图案化的蚀刻掩模层的每一个开口的周围。
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