KR20120099539A - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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Abstract

반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 내에 형성된 활성 영역, 상기 활성 영역을 가로지르며 차례로 서로 평행하게 배열된 제1 내지 제3 게이트 구조체들, 상기 제1 및 제2 게이트 구조체들 사이의 활성 영역 내에 형성되고, 제1 수평 폭 및 제1 깊이를 갖는 제1 도핑 영역, 및 상기 제2 및 제3 게이트 구조체들 사이의 활성 영역 내에 형성되고, 상기 제1 수평 폭 보다 큰 제2 수평 폭 및 상기 제1 깊이보다 작은 제2 깊이를 갖는 제2 도핑 영역을 포함하되, 서로 인접하는 상기 제1 및 제2 게이트 구조체들 사이의 거리는 서로 인접하는 제2 및 제3 게이트 구조체들 사이의 거리 보다 작을 수 있다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method of fabricating the same}
본 발명은 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 반도체 소자를 구성하는 요소들의 전기적 특성의 신뢰성 확보가 중요해지고 있다.
본 발명이 해결하고자 하는 기술적 과제는 비대칭 구조의 도핑 영역들을 포함하는 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는 비대칭 구조의 도핑 영역들을 포함하는 반도체소자의 제조방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명 기술적 사상의 일 실시예에 의한 반도체 소자는 반도체 기판 내에 형성된 활성 영역, 상기 활성 영역을 가로지르며 차례로 서로 평행하게 배열된 제1 내지 제3 게이트 구조체들, 상기 제1 및 제2 게이트 구조체들 사이의 활성 영역 내에 형성되고, 제1 수평 폭 및 제1 깊이를 갖는 제1 도핑 영역, 및 상기 제2 및 제3 게이트 구조체들 사이의 활성 영역 내에 형성되고, 상기 제1 수평 폭 보다 큰 제2 수평 폭 및 상기 제1 깊이보다 작은 제2 깊이를 갖는 제2 도핑 영역을 포함하되, 서로 인접하는 상기 제1 및 제2 게이트 구조체들 사이의 거리는 서로 인접하는 제2 및 제3 게이트 구조체들 사이의 거리 보다 작을 수 있다.
다른 실시예에서, 상기 반도체 소자는 상기 제2 게이트 구조체는, 상기 반도체 기판 상에 차례로 적층된 제2 게이트 유전체, 및 제2 도전성 패턴을 포함하고, 상기 제2 도전성 패턴과 상기 제1 도핑 영역은 제1 중첩 폭으로 중첩하고, 및 상기 제2 도전성 패턴과 상기 제2 도핑 영역은 상기 제1 중첩 폭 보다 작은 제2 중첩 폭으로 중첩할 수 있다.
다른 실시예에서, 상기 반도체 소자는 상기 제1 게이트 구조체는, 상기 반도체 기판 상에 차례로 적층된 제1 게이트 유전체, 제1 하부 도전성 패턴, 제1 중간 유전체, 제1 상부 도전성 패턴 및 제1 게이트 캡핑 패턴을 포함하고, 상기 제2 게이트 구조체는 상기 제2 도전성 패턴 상에 차례로 적층된 제2 중간 유전체, 제2 상부 도전성 패턴 및 제2 게이트 캡핑 패턴을 더 포함하고, 및 상기 제3 게이트 구조체는 상기 반도체 기판 상에 차례로 적층된 제3 게이트 유전체, 제3 하부 도전성 패턴, 제3 중간 유전체, 제3 상부 도전성 패턴 및 제3 게이트 캡핑 패턴을 포함할 수 있다.
또 다른 실시예에서, 상기 반도체 소자는 상기 제1 게이트 구조체는 제1 폭을 갖고, 및 상기 제2 게이트 구조체는 제1 폭보다 넓은 제2 폭을 가질 수 있다.
다른 실시예에서, 상기 반도체 소자는 상기 제3 게이트 구조는 상기 제2 폭을 가질 수 있다.
또 다른 실시예에서, 상기 반도체 소자는 상기 제1 도핑 영역은, 제1 불순물 농도를 갖는 제1 저농도 영역, 및 상기 제1 불순물 농도보다 높은 제2 불순물 농도를 갖는 제1 중간 농도 영역을 포함하고, 및 상기 제1 중간 농도 영역은 상기 제1 저농도 영역에 의하여 측면 및 바닥면이 둘러싸일 수 있다.
다른 실시예에서, 상기 반도체 소자는 상기 제2 불순물 농도보다 낮은 제3 불순물 농도를 갖는 제2 저농도 영역, 상기 제2 불순물 농도를 갖는 제2 중간 농도 영역, 및 상기 제2 불순물 농도보다 높은 제4 불순물 농도를 갖는 제1 고농도 영역을 포함하되, 상기 제2 중간 농도 영역은 상기 제2 저농도 영역에 의하여 측면 및 바닥면이 둘러싸이고, 및 상기 제1 고농도 영역은 상기 제2 중간 농도에 의하여 측면 및 바닥면이 둘러싸일 수 있다.
다른 실시예에서, 상기 반도체 소자는 상기 제1 저농도 영역은 상기 제1 깊이로 형성되고, 상기 제2 저농도 영역은 상기 제2 깊이로 형성되고, 상기 제1 중간 농도 영역 및 상기 제2 중간 농도 영역은 상기 제2 깊이 보다 얕은 제3 깊이로 형성되고, 및 상기 제1 고농도 영역은 상기 제3 깊이보다 얕은 제4 깊이로 형성될 수 있다.
또 다른 실시예에서, 상기 반도체 소자는 상기 제2 도핑 영역은, 상기 제2 불순물 농도보다 낮은 제3 불순물 농도를 갖는 제2 저농도 영역, 상기 제2 불순물 농도를 갖는 제2 중간 농도 영역, 및 상기 제2 불순물 농도보다 높은 제4 불순물 농도를 갖는 제1 고농도 영역을 포함하되, 상기 제2 중간 농도 영역은 상기 제2 저농도 영역에 의하여 측면 및 바닥면이 둘러싸이고, 상기 제1 고농도 영역은, 상기 제2 중간 농도 영역 보다 깊은 접합 깊이 및 좁은 접합 폭, 및 상기 제2 저농도 영역 보다 얕은 접합 깊이 및 좁은 접합 폭을 가질 수 있다.
다른 실시예에서, 상기 반도체 소자는 상기 제1 저농도 영역 제1 깊이로 형성되고, 상기 제2 저농도 영역은 상기 제1 깊이보다 얕은 제2 깊이로 형성되고, 상기 제1 중간 농도 영역 및 상기 제2 중간 농도 영역은 상기 제2 깊이 보다 얕은 제3 깊이로 형성되고, 상기 제1 고농도 영역은 상기 제2 깊이 보다 얕고 상기 제3 깊이보다 깊은 제4 깊이로 형성될 수 있다.
또 다른 실시예에서, 상기 반도체 소자는 상기 제1 게이트 구조체를 사이에 두고 상기 제1 도핑 영역의 반대편의 활성 영역 내에 제공된 제3 도핑 영역을 더 포함하고, 상기 제2 도핑 영역과 상기 제3 도핑 영역은 동일한 깊이로 형성될 수 있다.
다른 실시예에서, 상기 반도체 소자는 상기 제1 도핑 영역은, 제1 불순물 농도를 갖는 제1 저농도 영역, 및 상기 제1 불순물 농도보다 높은 제2 불순물 농도를 갖는 제1 중간 농도 영역을 포함하되, 상기 제1 중간 농도 영역은 상기 제1 저농도 영역에 의하여 측면 및 바닥면이 둘러싸이고, 상기 제2 도핑 영역은, 상기 제2 불순물 농도보다 낮은 제3 불순물 농도를 갖는 제2 저농도 영역, 상기 제2 불순물 농도를 갖는 제2 중간 농도 영역, 및 상기 제2 불순물 농도보다 높은 제4 불순물 농도를 갖는 제1 고농도 영역을 포함하고, 상기 제2 중간 농도 영역은 상기 제2 저농도 영역에 의하여 측면 및 바닥면이 둘러싸이고, 상기 제3 도핑 영역은, 상기 제1 불순물 농도를 갖는 제3 저농도 영역, 상기 제2 불순물 농도를 갖는 제3 중간 농도 영역, 및 상기 제4 불순물 농도를 갖는 제2 고농도 영역을 포함하고, 상기 제3 중간 농도 영역은 상기 제3 저농도 영역에 의하여 측면 및 바닥면이 둘러싸일 수 있다.
다른 실시예에서, 상기 반도체 소자는 상기 제1 저농도 영역 및 상기 제3 저농도 영역은 실질적으로 동일한 접합 깊이를 갖고, 및 상기 제1 중간 농도 영역 및 상기 제3 중간 농도 영역은 실질적으로 동일한 접합 깊이를 가질 수 있다.
다른 실시예에서, 상기 반도체 소자는 상기 제1 고농도 영역은 상기 제2 저농도 영역 보다 얕고 상기 제2 중간 농도 영역보다 깊게 형성되고, 상기 제2 고농도 영역은 상기 제3 저농도 영역 보다 얕고 상기 제3 중간 농도 영역보다 깊게 형성될 수 있다.
또 다른 실시예에서, 상기 반도체 소자는 상기 제2 도핑 영역은 상기 제1 도핑 영역보다 높은 불순물 농도를 갖는 영역을 포함할 수 있다.
또 다른 실시예에서, 상기 반도체 소자는 상기 제1 게이트 구조체를 사이에 두고 상기 제1 도핑 영역의 반대편의 활성 영역 내에 제공된 제3 도핑 영역을 더 포함하되, 상기 제1 도핑 영역과 상기 제3 도핑 영역은 동일한 깊이로 형성될 수 있다.
본 발명 기술적 사상의 일 실시예에 의한 반도체 소자는, 라인 형태의 소자 영역 및 상기 소자 영역과 교차하는 방향성을 갖는 라인 형태의 공통 영역을 포함하는 활성영역, 상기 소자 영역 내에 제1 접합 깊이 및 제1 접합 폭으로 형성된 제1 도핑 영역, 상기 소자 영역과 상기 공통 영역이 교차하는 영역에 상기 제1 접합 깊이보다 작은 제2 접합 깊이 및 상기 제1 접합 폭보다 넓은 제2 접합 폭으로 형성된 제2 도핑 영역, 상기 제1 도핑 영역과 이격되어 상기 소자 영역 내에 형성되되, 상기 제1 도핑 영역을 사이에 두고 상기 제2 도핑 영역의 반대 방향에 형성된 제3 도핑 영역, 상기 제1 및 제3 도핑 영역들 사이의 소자 영역 상에 형성된 제1 게이트 구조체, 상기 제1 및 제2 도핑 영역들 사이의 소자 영역 상에 형성된 제2 게이트 구조체, 및 상기 제2 도핑 영역을 사이에 두고 상기 제2 게이트 구조체의 반대 방향의 소자 영역 상에 형성된 제3 게이트 구조체를 포함하되, 상기 제1 도핑 영역과 상기 제2 게이트 구조체는 제1 중첩 폭으로 중첩하고, 및 상기 제2 도핑 영역과 상기 제2 게이트 구조체는 상기 제1 중첩 폭보다 작은 제2 중첩 폭으로 중첩할 수 있다.
다른 실시예에서, 상기 반도체 소자는 상기 제1 및 제2 게이트 구조체들 사이를 채우는 스페이서 구조체, 상기 제3 도핑 영역에 인접하는 상기 제1 게이트 구조체의 측벽 상에 형성된 제1 스페이서, 상기 제2 도핑 영역에 인접하는 상기 제2 게이트 구조체의 측벽 상에 형성된 제2 스페이서, 및 상기 제2 도핑 영역에 인접하는 상기 제3 게이트 구조체의 측벽 상에 형성된 제3 스페이서를 더 포함할 수 있다.
또 다른 실시예에서, 상기 반도체 소자는 상기 제1 게이트 구조체의 양 측벽 상의 제1 내측 스페이서, 상기 제2 게이트 구조체의 양 측벽 상의 제2 내측 스페이서, 상기 제3 게이트 구조체의 양 측벽 상의 제3 내측 스페이서, 서로 인접하는 상기 제1 및 제2 게이트 구조체의 측벽들 사이에 위치하는 제1 및 제2 내측 스페이서들 사이를 채우는 스페이서 패턴, 상기 제3 도핑 영역에 인접하는 상기 제1 게이트 구조체 측벽의 제1 내측 스페이서 상에 형성된 제1 외측 스페이서, 상기 제2 도핑 영역에 인접하는 상기 제2 게이트 구조체 측벽의 제2 내측 스페이서 상에 형성된 제2 외측 스페이서, 및 상기 제2 도핑 영역에 인접하는 상기 제3 게이트 구조체 측벽의 제3 내측 스페이서 상에 형성된 제3 외측 스페이서를 더 포함하되, 서로 인접하는 상기 제2 및 제3 외측 스페이서들은 서로 이격될 수 있다.
본 발명 기술적 사상의 일 실시예에 의한 반도체 소자는, 라인 형태의 공통 영역 및 상기 공통 영역과 교차하는 방향성을 가지며 서로 평행하게 배열된 제1 내지 제3 소자 영역들을 포함하는 활성영역, 상기 제1 내지 제3 소자 영역들을 가로지르며 차례로 서로 평행하게 배열된 제1 내지 제3 게이트 구조체들, 상기 제1 및 제2 게이트 구조체들 사이의 활성영역 내에 형성되고, 제1 수평 폭 및 제1 깊이를 갖는 제1 도핑 영역, 상기 제2 및 제3 게이트 구조체들 사이의 활성영역 내에 형성되고, 상기 제1 수평 폭 보다 큰 제2 수평 폭 및 상기 제1 깊이 보다 작은 제2 깊이를 갖는 제2 도핑 영역, 상기 제1 게이트 구조체를 사이에 두고 상기 제1 도핑 영역의 반대 방향의 활성영역 내에 형성된 제3 도핑 영역, 상기 제1 내지 제3 도핑 영역들 및 상기 제1 내지 제3 게이트 구조체들 상에 형성된 층간 절연막, 상기 층간 절연막을 관통하며 상기 제2 도핑 영역과 전기적으로 연결된 제1 도전성 플러그, 상기 층간 절연막을 관통하며 상기 제3 도핑 영역과 전기적으로 연결된 제2 도전성 플러그, 상기 제1 도전성 플러그 상의 제1 도전성 패턴, 및 상기 제2 도전성 플러그 상의 제2 도전성 패턴을 포함하되, 상기 제1 및 제2 소자 영역들 사이의 이격 거리는 상기 제2 및 제3 소자 영역들 사이의 이격 거리보다 작고, 상기 공통 영역은 상기 제2 및 제3 게이트 구조체들 사이에 제공되고, 상기 제1 도핑 영역과 상기 제2 게이트 구조체는 제1 중첩 폭으로 중첩하고, 상기 제2 도핑 영역과 상기 제2 게이트 구조체는 상기 제1 중첩 폭보다 작은 제2 중첩 폭으로 중첩하고, 상기 제1 도전성 플러그는 상기 제2 및 제3 소자 영역들 사이에 위치하는 공통 영역 내의 제2 도핑 영역과 전기적으로 연결되고, 상기 제1 및 제2 도전성 패턴들은 상기 공통 영역과 교차하는 방향성의 라인 형태일 수 있다.
본 발명의 실시예들에 따르면, 게이트 구조체의 양 옆의 활성영역 내에 형성되는 제1 도핑 영역 및 제2 도핑 영역의 접합 깊이를 다르게 할 수 있다. 또한, 상기 게이트 구조체와 상기 제1 도핑 영역이 중첩하는 폭과 상기 게이트 구조체와 상기 제2 도핑 영역이 중첩하는 폭을 다르게 할 수 있다. 이와 같이 비대칭 구조의 도핑 영역들을 갖는 트랜지스터를 제공함으로써, 트랜지스터의 유효 채널 길이를 확보하면서, 펀치 스루(punch through)에 의한 전기적 특성 저하를 억제할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 나타낸 평면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 8a 내지 도 8e는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 9a 및 도 9b는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 10a 내지 도 10d는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 11a 및 도 11b는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 14는 본 발명 실시예에 따른 정보 처리 시스템을 도시한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 나타낸 평면도이다. 도 2 내지 도 7은 본 발명의 실시예들에 따른 반도체 소자들 나타낸 단면도들이다. 도 2 내지 도 7에서, 도면 부호"A"로 표시된 영역은 도 1의 I-I'선을 따라 취해진 영역이고, 도면 부호"B"로 표시된 영역은 도 1의 II-II'선을 따라 취해진 영역이다.
우선, 도 2를 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 구조에 대하여 설명하기로 한다.
도 1 및 도 2를 참조하면, 기판(1)을 준비할 수 있다. 상기 기판(1)은 벌크 반도체 기판 또는 SOI(Silicon On Insulator) 기판일 수 있다. 상기 기판(1)은 실리콘 등과 같은 반도체 물질을 포함하는 실리콘 기판 일 수 있다. 상기 기판(1)에 활성영역(5a)을 한정하는 소자분리 영역(5s)이 제공될 수 있다. 상기 활성영역(5a)은 라인 형태의 복수의 소자 영역들 및 상기 소자 영역들과 교차하는 방향성을 갖는 라인 형태의 공통 영역(5c)을 포함할 수 있다.
상기 소자 영역들은 서로 평행한 제1 내지 제3 소자 영역들(5d1, 5d2, 5d3)을 포함할 수 있다. 서로 인접하는 상기 제1 및 제2 소자 영역들(5d1, 5d2)은 제1 거리(L1)만큼 이격되고, 서로 인접하는 상기 제2 및 제3 소자 영역들(5d2, 5d3)은 상기 제1 거리(L1)보다 큰 제2 거리(L2)만큼 이격될 수 있다.
상기 활성영역(5a)의 상기 소자 영역들(5d1, 5d2, 5d3)을 가로지르는 게이트 구조체들이 제공될 수 있다. 상기 게이트 구조체들은 제1 내지 제4 게이트 구조체들(G1, G2, G3, G4)을 포함할 수 있다.
실시예들에서, 상기 게이트 구조체들(G1~G4)은 상기 공통 영역(5c)을 중심으로 하여 미러 대칭을 갖도록 형성될 수 있다. 즉, 상기 제1 및 제2 게이트 구조체들(G1, G2)은 상기 공통 영역(5c)을 사이에 두고 상기 제3 및 제4 게이트 구조체들(G3, G4)과 미러 대칭 구조를 가질 수 있다. 상기 제2 및 제3 게이트 구조체들(G2 G3)은 상기 제1 및 제4 게이트 구조체들(G1, G4)에 비하여 상대적으로 상기 공통 영역(5c)에 인접할 수 있다.
상기 제1 및 제4 게이트 구조체들(G1, G4)의 각각은 제1 폭(W1)을 갖고, 상기 제2 및 제3 게이트 구조체들(G2, G3)의 각각은 상기 제1 폭(W1) 보다 큰 제2 폭(W2)을 가질 수 있다.
또한, 서로 인접하는 상기 제2 및 제3 게이트 구조체들(G2, G3) 사이의 이격 거리(D2)는 서로 인접하는 상기 제1 및 제2 게이트 구조체들(G1, G2) 사이의 이격 거리(D1) 보다 클 수 있다.
상기 제1 게이트 구조체(G1)은 차례로 적층된 제1 게이트 유전체(9a), 제1 하부 도전성 패턴(12a), 제1 중간 유전체(15a), 제1 상부 도전성 패턴(18a) 및 제1 게이트 캡핑 패턴(21a)을 포함할 수 있다. 상기 제2 게이트 구조체(G2)는 차례로 적층된 제2 게이트 유전체(9b), 제2 하부 도전성 패턴(12b), 제2 중간 유전체(15b), 제2 상부 도전성 패턴(18b) 및 제2 게이트 캡핑 패턴(21b)을 포함할 수 있다. 상기 제3 게이트 구조체(G3)는 차례로 적층된 제3 게이트 유전체(9c), 제3 하부 도전성 패턴(12c), 제3 중간 유전체(15c), 제3 상부 도전성 패턴(18c) 및 제3 게이트 캡핑 패턴(21c)을 포함할 수 있다.
상기 제1 내지 제3 게이트 유전체들(9a, 9b, 9c)은 실리콘 산화막, 실리콘 산화 질화막(SiON layer), 질소 도핑된 실리콘 산화막(nitrogen doped Si Oxide layer) 및 고유전막 그룹(high-k dielectric group)으로 하나를 포함할 수 있다. 상기 고유전막 그룹은 알루미늄 산화막 (AlO layer), 지르코늄 산화막(ZrO layer), 하프늄 산화막(HfO layer) 및 란타늄 산화막(LaO layer) 등과 같이 실리콘 산화막보다 높은 유전 상수를 갖는 유전막을 포함할 수 있다.
상기 제1 내지 제3 하부 도전성 패턴들(12a, 12b, 12c)은 폴리 실리콘 막을 포함할 수 있다. 상기 제1 내지 제3 중간 유전체들(15a, 15b, 15c)은 ONO막(Oxide/Nitride/Oxide layer), 알루미늄 산화막(AlO layer), 하프늄 산화막(HfO layer), 하프늄 실리콘 산화막(HfSiO layer), 하프늄 알루미늄 산화막(HfAlO layer), 탄탄륨 산화막(TaO layer), 지르코늄 산화막(ZrO layer), 란타늄 산화막(LaO layer) 및 티타늄 산화막(TiO layer) 중 적어도 하나를 포함할 수 있다. 상기 제1 내지 제3 상부 도전성 패턴들(18a, 18b, 18c)은 폴리실리콘막, 금속막, 금속 질화막 및 금속 실리사이드 막 중 적어도 어느 하나를 포함할 수 있다. 상기 제1 내지 제3 게이트 캡핑 패턴들(21a, 21b, 21c)은 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 형성할 수 있다.
서로 인접하는 상기 제1 및 제2 게이트 구조체들(G1, G2) 사이의 상기 활성 영역(5a)에 제1 도핑 영역(Da1)이 제공될 수 있다. 상기 제1 도핑 영역(Da1)은 제1 저농도 영역(30a) 및 제1 중간 농도 영역(51a)을 포함할 수 있다. 상기 제1 중간 농도 영역(51a)은 상기 제1 저농도 영역(30a)보다 높은 불순물 농도를 가지면서 상기 제1 저농도 영역(30a)에 비하여 얕은 접합(shallow junction) 깊이로 형성되고, 상기 제1 저농도 영역(30a)에 의하여 측면 및 바닥면이 둘러싸일 수 있다.
상기 제2 및 제3 게이트 구조체들(G2, G3) 사이의 활성영역에 제2 도핑 영역(Db1)이 제공될 수 있다. 상기 제2 도핑 영역(Db1)은 상기 공통 영역(5c)에 형성됨과 아울러 상기 제2 및 제3 게이트 구조체들(G2, G3)에 인접하는 소자 영역들(5d1, 5d2, 5d3)까지 연장될 수 있다.
상기 제2 도핑 영역(Db1)은 제2 저농도 영역(39), 제2 중간 농도 영역(51b) 및 제1 고농도 영역(63b)을 포함할 수 있다. 상기 제2 중간 농도 영역(51b)은 상기 제2 저농도 영역(39)에 비하여 얕은 접합 깊이로 형성되면서 상기 제2 저농도 영역(39)에 의하여 측면 및 바닥면이 둘러싸일 수 있다. 상기 제1 고농도 영역(63b)은 상기 제2 중간 농도 영역(51b)에 비하여 얕은 접합 깊이로 형성되면서 상기 제2 중간 농도 영역(51b)에 의하여 측면 및 바닥면이 둘러싸일 수 있다.
상기 제1 게이트 구조체(G1)를 사이에 두고 상기 제1 도핑 영역(Da1)의 반대편의 활성영역 내에 제3 도핑 영역(Dc1)이 제공될 수 있다.
상기 제3 도핑 영역(Dc1)은 제3 저농도 영역(30c), 제3 중간 농도 영역(51c) 및 제2 고농도 영역(63c)을 포함할 수 있다. 상기 제3 중간 농도 영역(51c)은 상기 제3 저농도 영역(30c)에 비하여 얕은 접합 깊이로 형성되면서 상기 제3 저농도 영역(30c)에 의하여 측면 및 바닥면이 둘러싸일 수 있다. 상기 제2 고농도 영역(63c)은 상기 제3 중간 농도 영역(51c)에 비하여 얕은 접합깊이로 형성되면서 상기 제3 중간 농도 영역(51c)에 의하여 측면 및 바닥면이 둘러싸일 수 있다.
상기 제1 및 제3 저농도 영역들(30a, 30c)은 동일한 이온 주입 공정에 의해 형성되어 동일한 접합 깊이를 가질 수 있다. 상기 제1 및 제3 저농도 영역들(30a, 30c)은 제1 접합 깊이(J1)를 갖고, 상기 제2 저농도 영역(39)은 상기 제1 접합 깊이(J1)보다 얕은 제2 접합 깊이(J2)를 가질 수 있다.
상기 제1 내지 제3 중간 농도 영역들(51a, 51b, 51c)은 같은 이온 주입 공정에 의해 형성되어 동일한 접합 깊이를 가질 수 있다. 또한, 상기 제1 및 제2 고농도 영역들(63b, 63c)은 같은 이온 주입 공정에 의해 형성되어 동일한 접합 깊이를 가질 수 있다.
다른 실시예들에서, 상기 제2 저농도 영역(39)은 상기 제1 저농도 영역(30a)과 다른 접합 깊이를 가지면서 더 낮은 불순물 농도를 가질 수 있다.
또 다른 실시예에서, 상기 제2 저농도 영역(39)은 상기 제1 저농도 영역(30a)과 다른 접합 깊이를 갖고, 상기 제1 저농도 영역(30a)과 같거나 높은 불순물 농도를 가질 수 있다.
상기 제1 게이트 구조체(G1) 또는 제2 게이트 구조체(G2)와 상기 제1 도핑 영역(Da1) 사이의 중첩 부분의 폭(V1)은 상기 제2 게이트 구조체(G2)와 상기 제2 도핑 영역(Db1)의 중첩 부분의 폭(V2) 보다 클 수 있다.
상기 제1 게이트 구조체(G1) 및 제2 게이트 구조체들(G2) 사이를 채우는 스페이서 구조체가 제공될 수 있다. 상기 제3 도핑 영역(Dc1)에 인접하는 상기 제1 게이트 구조체(G1)의 측벽 상에 제1 스페이서 구조체(42a, 53)가 제공되고, 상기 제2 도핑 영역(Db1)에 인접하는 상기 제2 게이트 구조체(G2)의 측벽 상에 제2 스페이서 구조체(43b, 55)가 제공되고, 상기 제2 도핑 영역(Db1)에 인접하는 상기 제3 게이트 구조체(G3)의 측벽 상에 제3 스페이서 구조체(44, 56)가 제공될 수 있다. 또는, 상기 제1 게이트 구조체(G1)의 양 측벽 상에 제1 스페이서 구조체(42a, 42b, 53, 54)가 제공되고, 상기 제2 게이트 구조체(G2)의 측벽 상에 제2 스페이서 구조체(43a, 43b, 54, 55)가 제공될 수 있다. 상기 제3 스페이서 구조체(44, 56)는 상기 제3 게이트 구조체(G3)의 양 측벽 상에 제공될 수 있다.
보다 구체적으로, 상기 제1 게이트 구조체(G1)의 양 측벽 상에 제1 내측 스페이서(42a, 42b)가 제공되고, 상기 제2 게이트 구조체(G2)의 양 측벽 상에 제2 내측 스페이서(43a, 43b)가 제공되고, 상기 제3 게이트 구조체(G3)의 양 측벽 상의 제3 내측 스페이서(44)가 제공될 수 있다. 또한, 서로 인접하는 상기 제1 및 제2 게이트 구조체들(G1, G2)의 측벽들 사이에 위치하는 제1 및 제2 내측 스페이서들(42b, 43a)의 사이를 채우는 스페이서 패턴(54)이 제공되고, 상기 제3 도핑 영역(Dc1)에 인접하는 상기 제1 게이트 구조체(G1) 측벽의 제1 내측 스페이서(42a) 상에 제1 외측 스페이서(53)가 제공되고, 상기 제2 도핑 영역(Db1)에 인접하는 상기 제2 게이트 구조체(G2)의 측벽의 제2 내측 스페이서(43b) 상에 제2 외측 스페이서(55)가 제공되고, 상기 제2 도핑 영역(Db1)에 인접하는 상기 제3 게이트 구조체(G3) 측벽의 제3 내측 스페이서(44) 상에 제3 외측 스페이서(56)가 제공될 수 있다. 이때, 서로 인접하며 상기 제2 도핑 영역(Db1) 상에 제공된 상기 제2 및 제3 외측 스페이서들(55, 56)은 서로 이격될 수 있다.
상기 제1 내지 제4 게이트 구조체들(G1~G4) 및 상기 스페이서들(42a, 42b, 43a, 43b, 44, 54, 55, 56)을 갖는 기판 상에 식각 저지막(66)이 제공될 수 있다. 상기 식각 저지막(66)은 절연성 물질로 형성될 수 있다. 예를 들어, 상기 소자 분리 영역(5s)이 실리콘 산화물로 형성되는 경우에, 상기 식각 저지막(66)은 실리콘 산화물과 다른 물질, 예를 들어 실리콘 질화물로 형성될 수 있다. 상기 식각 저지막(66)을 갖는 기판 상에 층간 절연막(69)이 제공될 수 있다. 상기 층간 절연막(69)은 실리콘 산화물로 형성될 수 있다. 상기 식각 저지막(66)과 상기 층간 절연막(69)은 식각 선택비를 가질 수 있다.
상기 층간 절연막(69) 및 상기 식각 저지막(66)을 수직으로 관통하며, 상기 제2 도핑 영역(Db1)과 전기적 및/또는 물리적으로 연결되는 제1 콘택 플러그(75) 및 상기 제3 도핑 영역(Dc1)과 전기적 및/또는 물리적으로 연결되는 제2 콘택 플러그(76)가 제공될 수 있다. 여기서, 상기 제1 콘택 플러그(75)는 소자 영역들 중에서 상대적으로 이격 거리가 큰 상기 제2 소자 영역(5d2)과 상기 제3 소자 영역(5d3) 사이에 위치하는 상기 공통 영역(5c)에 형성된 제2 도핑 영역(Db1) 상에 형성될 수 있다.
상기 층간 절연막(69) 상에 상기 제1 콘택 플러그(75)를 덮는 제1 도전성 패턴(80) 및 상기 제2 콘택 플러그(76)를 덮는 제2 도전성 패턴(81)을 형성할 수 있다. 상기 제2 도전성 패턴(81)은 복수개가 형성되어 상기 소자 영역들(5d1, 5d2, 5d3)과 각각 중첩할 수 있다.
실시예들에서, 상기 제1 내지 제3 도핑 영역들(Da1, Db1, Dc1)은 인 및 비소 중 적어도 하나를 포함하여 N형을 형성하고, 상기 활성영역(5a)은 P형의 웰을 형성할 수 있다. 또한, 상기 제2 내지 제3 도핑 영역들(Da1, Db1, Dc1)을 구성하는 요소들 중에서, 가장 깊은 접합 깊이를 가지면서 가장 낮은 불순물 농도를 갖는 상기 제1 내지 제3 저농도 영역들(30a, 39, 30c)은 상대적으로 높은 불순물 농도를 가지면서 얕은 접합 깊이를 갖는 중간 및 고 농도 영역들(51a, 51b, 51c, 63b, 63c)의 측면 및 바닥면을 둘러싸도록 제공될 수 있다. 따라서, 상대적으로 불순물 농도가 낮은 상기 제1 내지 제3 저농도 영역들(30a, 39, 30c)이 깊은 접합을 형성하므로, 펀치 스루 및 누설 전류에 의한 반도체 소자의 전기적 특성 저하를 방지할 수 있다.
실시예들에서 설명한 구성요소들은 비휘발성 메모리 소자를 구성하기 위한 요소들로 정의할 수 있다. 예를 들어, 상기 제1 도핑 영역(Da1)을 플로팅 영역으로 정의하고, 상기 제2 도핑 영역(Db1)을 공통 소스 영역으로 정의하고, 상기 제3 도핑 영역(Dc1)을 드레인 영역으로 정의할 수 있다. 또한, 상기 제1 게이트 구조체(G1)는 메모리 게이트로 정의하고, 상기 제2 게이트 구조체(G2)는 선택 게이트로 정의할 수 있다. 여기서, 선택 게이트로 정의되는 상기 제2 게이트 구조체(G2)는 상기 제2 하부 도전성 패턴(12b) 및 상기 제2 상부 도전성 패턴(18b)이 서로 전기적 및/또는 물리적으로 연결될 수 있다. 예를 들어, 상기 제2 하부 도전성 패턴(12b) 및 상기 제2 상부 도전성 패턴(18b) 사이의 상기 제2 중간 유전체(15b)의 일부 또는 상기 제2 중간 유전체(15b)의 전부가 생략되어, 상기 제2 하부 도전성 패턴(12b) 및 상기 제2 상부 도전성 패턴(18b)이 서로 전기적 및/또는 물리적으로 연결될 수 있다. 상기 메모리 게이트로 정의되는 상기 제1 게이트 구조체(G1)의 제1 하부 도전성 패턴(12a)은 플래쉬 메모리 소자의 플로팅 게이트로 정의될 수 있다. 따라서, 상기 제1 게이트 구조체(G1)의 제1 하부 도전성 패턴(12a)은 비휘발성 메모리 소자의 정보를 저장하기 위한 플로팅 게이트의 역할을 할 수 있다. 소자 영역들(5d1, 5d2, 5d3) 중 어느 하나와 중첩하는 상기 제1 및 제2 게이트 구조체들(G1, G2)은 하나의 메모리 셀 및/또는 스트링을 구성할 수 있다. 이러한 구성요소들을 갖는 비휘발성 메모리 소자는 F-N 터널링을 이용하여 프로그램 및/또는 이레이즈될 수 있다.
공통 소오스 영역으로 정의될 수 있는 상기 제2 도핑 영역(Db1)은 플로팅 영역으로 정의될 수 있는 상기 제1 도핑 영역(Da1)에 비하여 얕은 접합 깊이로 형성될 수 있다. 또한, 상기 제1 도핑 영역(Da1)과 상기 제1 게이트 구조체(G1)의 사이의 중첩 폭(V1)은 상기 제2 도핑 영역(Db1)과 상기 제2 게이트 구조체(G2) 사이의 중첩 폭(V2)보다 클 수 있다. 따라서, 상기 제2 도핑 영역(Db1)과 상기 제2 게이트 구조체(G2) 사이의 중첩 폭을 작게할 수 있으므로, 상기 제1 및 제2 도핑 영역들(Da1, Db1) 사이의 이격 거리를 증가시키어 트랜지스터의 유효 채널의 폭을 증가시킬 수 있다. 따라서, 숏 채널(short channel)에 의한 트랜지스터의 전기적 특성 저하를 억제할 수 있다. 또한, 트랜지스터의 펀치­스루(punch­through)를 억제할 수 있으므로, 상기 제2 게이트 구조체(G2)가 원하지 않게 턴­온 되는 것을 방지하여, 상기 제2 게이트 구조체(G2)기 원하지 않게 턴­온 되어 상기 메모리 게이트에 해당할 수 있는 제1 게이트 구조체(G1)의 플로팅 게이트에 해당할 수 있는 제1 하부 도전성 패턴(12a)에 핫 캐리어 효과에 의해 전자가 주입되어 상기 제1 하부 도전성 패턴(12a)의 전기적 특성이 변화하는 것을 방지할 수 있다.
한편, 도 2에서 설명한 상기 제1 내지 제3 도핑 영역들(Da1, Db1, Dc1)은 도 3에 도시된 제1 내지 제3 도핑 영역들(Da2, Db2, Dc2)과 같이 변형될 수 있다. 즉, 도 3에서의 반도체 소자는 도 2에서의 반도체 소자와 비교하여 도핑 영역들에 다소 차이가 있을 뿐, 나머지 구성요소는 실질적으로 동일하므로, 이하에서, 도 3을 참조하여 변형된 도핑 영역들을 중심으로 설명하기로 한다.
도 3을 참조하면, 서로 인접하는 상기 제1 및 제2 게이트 구조체들(G1, G2) 사이의 상기 활성 영역(5a)에 제1 도핑 영역(Da2)이 제공될 수 있다. 상기 제1 도핑 영역(Da2)은 제1 저농도 영역(130a) 및 제1 중간 농도 영역(151a)을 포함할 수 있다. 상기 제1 중간 농도 영역(151a)은 상기 제1 저농도 영역(130a)보다 높은 불순물 농도를 가지면서 상기 제1 저농도 영역(130a)에 비하여 얕은 접합(shallow junction) 깊이로 형성되고, 상기 제1 저농도 영역(130a)에 의하여 측면 및 바닥면이 둘러싸일 수 있다.
상기 제2 및 제3 게이트 구조체들(G2, G3) 사이의 활성영역에 제2 도핑 영역(Db2)이 제공될 수 있다. 상기 제2 도핑 영역(Db2)은 제2 저농도 영역(139), 제2 중간 농도 영역(151b) 및 제1 고농도 영역(163b)을 포함할 수 있다. 상기 제2 중간 농도 영역(151b)은 상기 제2 저농도 영역(139)에 비하여 얕은 접합 깊이로 형성되면서 상기 제2 저농도 영역(139)에 의하여 측면 및 바닥면이 둘러싸일 수 있다. 상기 제1 고농도 영역(163b)은 상기 제2 중간 농도 영역(151b)에 비하여 깊은 접합을 형성할 수 있다. 그리고, 상기 제1 고농도 영역(163b)은 상기 제2 중간 농도 영역(151b) 보다 좁은 접합 폭을 갖도록 형성될 수 있다. 예를 들어, 상기 제1 고농도 영역(163b)은 상기 제2 중간 농도 영역(151b) 보다 좁은 접합 폭을 가지며 상기 제2 중간 농도 영역(151b)의 상부 표면의 중간 영역에서부터 상기 기판(1) 내로 연장되어 상기 제2 중간 농도 영역(151b)을 관통하는 영역으로 형성될 수 있다.
상기 제1 게이트 구조체(G1)를 사이에 두고 상기 제1 도핑 영역(Da2)의 반대편의 활성영역 내에 제3 도핑 영역(Dc2)이 제공될 수 있다. 상기 제3 도핑 영역(Dc3)은 제3 저농도 영역(130c), 제3 중간 농도 영역(151c) 및 제2 고농도 영역(163c)을 포함할 수 있다. 상기 제3 중간 농도 영역(151c)은 상기 제3 저농도 영역(130c)에 비하여 얕은 접합 깊이로 형성되면서 상기 제3 저농도 영역(130c)에 의하여 측면 및 바닥면이 둘러싸일 수 있다. 상기 제2 고농도 영역(163c)은 상기 제3 중간 농도 영역(151c)에 비하여 깊은 접합 깊이로 형성될 수 있다.
상기 제1 및 제3 저농도 영역들(130a, 130c)은 동일한 이온 주입 공정에 의해 형성되어 동일한 접합 깊이를 가질 수 있다. 상기 제1 내지 제3 중간 농도 영역들(151a, 151b, 151c)은 같은 이온 주입 공정에 의해 형성되어 동일한 접합 깊이를 가질 수 있다. 또한, 상기 제1 및 제2 고농도 영역들(163b, 163c)은 같은 이온 주입 공정에 의해 형성되어 동일한 접합 깊이를 가지며, 상기 제2 및 제3 중간 농도 영역들(151b, 151c) 보다 깊은 접합 깊이를 가질 수 있다. 그리고, 제1 및 제2 고농도 영역들(163b, 163c)은 상기 제2 및 제3 저농도 영역들(139, 130c) 보다 얕은 접합 깊이를 가질 수 있다.
상기 제2 저농도 영역(139)은 상기 제2 중간 농도 영역(151b) 및 상기 제1 고농도 영역 (163b) 보다 깊은 접합 깊이를 가지면서 보다 넓은 접합 폭을 갖도록 제공될 수 있다. 상기 제2 중간 농도 영역(151b) 및 상기 제1 고농도 영역(163b)로 이루어진 불순물 영역은 상기 제2 저농도 영역(139)에 의하여 측면 및 바닥면이 둘러싸일 수 있다.
한편, 도 2에서 설명한 상기 제1 내지 제3 도핑 영역들(Da1, Db1, Dc1)은 도 4에서의 제1 내지 제3 도핑 영역들(Da3, Db3, Dc3)과 같이 변형될 수 있다. 이하에서, 도 3에서와 마찬가지로 도 4를 참조하여 변형된 도핑 영역들을 중심으로 설명하기로 한다.
도 4를 참조하면, 서로 인접하는 상기 제1 및 제2 게이트 구조체들(G1, G2) 사이의 상기 활성 영역(5a)에 제1 도핑 영역(Da3)이 제공될 수 있다. 상기 제1 도핑 영역(Da3)은 제1 저농도 영역(230) 및 제1 중간 농도 영역(251a)을 포함할 수 있다. 도 4에서의 제1 도핑 영역(Da3)은 도 2에서의 제1 도핑 영역(Da1)과 구조가 동일할 수 있다.
상기 제2 및 제3 게이트 구조체들(G2, G3) 사이의 활성영역에 제2 도핑 영역(Db3)이 제공될 수 있다. 상기 제2 도핑 영역(Db3)은 제2 저농도 영역(239b), 제2 중간 농도 영역(251b) 및 제1 고농도 영역(263b)을 포함할 수 있다. 도 4에서의 제2 도핑 영역(Db3)은 도 2에서의 제2 도핑 영역(Db1)과 구조가 동일할 수 있다.
상기 제3 도핑 영역(Dc3)은 제3 저농도 영역(239c), 제3 중간 농도 영역(251c) 및 제2 고농도 영역(263c)을 포함할 수 있다. 상기 제3 중간 농도 영역(251c)은 상기 제3 저농도 영역(239c)에 비하여 얕은 접합 깊이로 형성되면서 상기 제3 저농도 영역(239c)에 의하여 측면 및 바닥면이 둘러싸일 수 있다. 상기 제3 고농도 영역(263c)은 상기 제3 중간 농도 영역(251c)에 비하여 얕은 접합 깊이로을 형성되면서 상기 제3 중간 농도 영역(251c)에 의하여 측면 및 바닥면이 둘러싸일 수 있다.
상기 제2 및 제3 저농도 영역들(239b, 239c)은 동일한 이온 주입 공정에 의해 형성되어 동일한 접합 깊이를 가지며 상기 제1 저농도 영역(230) 보다 얕은 접합 깊이를 가질 수 있다.
상기 제1 내지 제3 중간 농도 영역들(251a, 251b, 251c)은 같은 이온 주입 공정에 의해 형성되어 동일한 접합 깊이를 가질 수 있다. 상기 제1 및 제2 고농도 영역들(263b, 263c)은 같은 이온 주입 공정에 의해 형성되어 동일한 접합 깊이를 가지며, 상기 제2 및 제3 중간 농도 영역들(251b, 251c) 보다 얕은 접합 깊이를 가질 수 있다.
한편, 도 2에서 설명한 상기 제1 내지 제3 도핑 영역들(Da1, Db1, Dc1)은 도 5에서의 제1 내지 제3 도핑 영역들(Da4, Db4, Dc4)과 같이 변형될 수 있다. 이하에서, 도 3에서와 마찬가지로 도 5를 참조하여 변형된 도핑 영역들을 중심으로 설명하기로 한다.
도 5를 참조하면, 서로 인접하는 상기 제1 및 제2 게이트 구조체들(G1, G2) 사이의 상기 활성 영역(5a)에 제1 도핑 영역(Da4)이 제공될 수 있다. 상기 제1 도핑 영역(Da4)은 제1 저농도 영역(330) 및 제1 중간 농도 영역(351a)을 포함할 수 있다. 도 5에서의 제1 도핑 영역(Da4)은 도 3에서의 제1 도핑 영역(Da2)과 구조가 동일할 수 있다.
상기 제2 및 제3 게이트 구조체들(G2, G3) 사이의 활성영역에 제2 도핑 영역(Db4)이 제공될 수 있다. 상기 제2 도핑 영역(Db4)은 제2 저농도 영역(339b), 제2 중간 농도 영역(351b) 및 제1 고농도 영역(363b)을 포함할 수 있다. 도 5에서의 제2 도핑 영역(Db4)은 도 3에서의 제2 도핑 영역(Db3)과 구조가 동일할 수 있다.
상기 제1 게이트 구조체(G1)를 사이에 두고 상기 제1 도핑 영역(Da4)의 반대편의 활성영역 내에 제3 도핑 영역(Dc4)이 제공될 수 있다. 상기 제3 도핑 영역(Dc4)은 제3 저농도 영역(339c), 제3 중간 농도 영역(351c) 및 제2 고농도 영역(363c)을 포함할 수 있다. 상기 제3 중간 농도 영역(351c)은 상기 제3 저농도 영역(339c)에 비하여 얕은 접합 깊이로 형성되면서 상기 제3 저농도 영역(339c)에 의하여 측면 및 바닥면이 둘러싸일 수 있다. 상기 제2 고농도 영역(363c)은 상기 제3 중간 농도 영역(351c)에 비하여 깊은 접합을 형성할 수 있다.
상기 제2 및 제3 저농도 영역들(339b, 339c)은 동일한 이온 주입 공정에 의해 형성되어 동일한 접합 깊이를 가지며, 상기 제1 저농도 영역(330) 보다 얕은 접합 깊이를 가질 수 있다.
상기 제1 내지 제3 중간 농도 영역들(351a, 351b, 351c)은 같은 이온 주입 공정에 의해 형성되어 동일한 접합 깊이를 가질 수 있다. 또한, 상기 제1 및 제2 고농도 영역들(363b, 363c)은 같은 이온 주입 공정에 의해 형성되어 동일한 접합 깊이를 가지며, 상기 제2 및 제3 중간 농도 영역들(351b, 351c) 보다 깊은 접합 깊이를 가질 수 있다. 그리고, 제1 및 제2 고농도 영역들(363b, 363c)은 상기 제2 및 제3 저농도 영역들(339b, 339c) 보다 얕은 접합 깊이를 가질 수 있다.
상기 제2 저농도 영역(339b)은 상기 제2 중간 농도 영역(351b) 및 상기 제1 고농도 영역(363b) 보다 깊은 접합 깊이를 가지면서 보다 넓은 접합 폭을 갖도록 제공될 수 있다. 상기 제2 중간 농도 영역(351b) 및 상기 제1 고농도 영역(363b)로 이루어진 불순물 영역은 상기 제2 저농도 영역(339b)에 의하여 측면 및 바닥면이 둘러싸일 수 있다. 이와 마찬가지로, 상기 제3 중간 농도 영역(351c) 및 상기 제2 고농도 영역(363c)로 이루어진 불순물 영역은 상기 제3 저농도 영역(339c)에 의하여 측면 및 바닥면이 둘러싸일 수 있다.
다음으로, 도 6을 참조하여 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하기로 한다.
도 6을 참조하면, 도 2에서와 마찬가지로, 기판(1)에 활성영역(5a)을 한정하는 소자분리 영역(5s)이 제공될 수 있다. 상기 활성영역(5a)은 라인 형태의 복수의 소자 영역들 및 상기 소자 영역들과 교차하는 방향성을 갖는 라인 형태의 공통 영역(5c)을 포함할 수 있다. 상기 소자 영역들은 서로 평행한 제1 내지 제3 소자 영역들(5d1, 5d2, 5d3)을 포함할 수 있다. 또한, 도 2에서와 같이, 상기 활성영역(5a)의 상기 소자 영역들(5d1, 5d2, 5d3)을 가로지르는 게이트 구조체들이 제공될 수 있다. 상기 게이트 구조체들은 제1 내지 제4 게이트 구조체들(G1, G2, G3, G4)을 포함할 수 있다.
서로 인접하는 상기 제1 및 제2 게이트 구조체들(G1, G2) 사이의 상기 활성 영역(5a)에 제1 도핑 영역(Da5)이 제공될 수 있다. 상기 제1 도핑 영역(Da5)은 제1 저농도 영역(430)을 포함할 수 있다. 상기 제2 및 제3 게이트 구조체들(G2, G3) 사이의 활성영역에 제2 도핑 영역(Db5)이 제공될 수 있다. 상기 제2 도핑 영역(Db5)은 제2 저농도 영역(439) 및 제1 고농도 영역(451b)을 포함할 수 있다. 상기 제1 고농도 영역(451b)은 상기 제2 저농도 영역(439)에 비하여 얕은 접합 깊이로 형성되면서 상기 제2 저농도 영역(439)에 의하여 측면 및 바닥면이 둘러싸일 수 있다.
상기 제1 게이트 구조체(G1)를 사이에 두고 상기 제1 도핑 영역(Da5)의 반대편의 활성영역 내에 제3 도핑 영역(Dc5)이 제공될 수 있다. 상기 제3 도핑 영역(Dc5)은 제3 저농도 영역(430c) 및 제2 고농도 영역(451c)을 포함할 수 있다.
상기 제2 고농도 영역(451c)은 상기 제3 저농도 영역(430c)에 비하여 얕은 접합 깊이로 형성되면서 상기 제3 저농도 영역(430c)에 의하여 측면 및 바닥면이 둘러싸일 수 있다.
상기 제1 도핑 영역(Da5) 및 상기 제3 저농도 영역(430c)은 동일한 이온 주입 공정에 의해 형성되어 동일한 접합 깊이를 가지며, 상기 제2 저농도 영역(439) 보다 깊은 접합 깊이를 가질 수 있다.
상기 제1 및 제2 고농도 영역들(451b, 451c)은 같은 이온 주입 공정에 의해 형성되어 동일한 접합 깊이를 가지며, 상기 제2 저농도 영역(439) 보다 얕은 접합 깊이를 가질 수 있다.
상기 제2 게이트 구조체(G2)와 상기 제1 도핑 영역(Da5) 사이의 중첩 부분의 폭(V3)은 상기 제2 게이트 구조체(G2)와 상기 제2 도핑 영역(Db5)의 중첩 부분의 폭(V4) 보다 클 수 있다.
상기 제1 및 제2 게이트 구조체들(G1, G2) 사이를 채우는 스페이서 구조체(42b)가 제공될 수 있다.
상기 제3 도핑 영역(Dc5)에 인접하는 상기 제1 게이트 구조체(G1)의 측벽 상에 제1 스페이서(42a)가 제공되고, 상기 제2 도핑 영역(Db5)에 인접하는 상기 제2 게이트 구조체(G2)의 측벽 상에 제2 스페이서(42c)가 제공되고, 상기 제2 도핑 영역(Db5)에 인접하는 상기 제3 게이트 구조체(G3)의 측벽 상에 제3 스페이서(42d)가 제공될 수 있다. 상기 제1 내지 제3 스페이서들(42a, 42c, 42d) 및 상기 스페이서 구조체(42b)는 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 이루어질 수 있다.
한편, 도 6에서 설명한 상기 제1 내지 제3 도핑 영역들(Da5, Db5, Dc5)은 도 7에서의 제1 내지 제3 도핑 영역들(Da6, Db6, Dc6)과 같이 변형될 수 있다.
도 7을 참조하면, 서로 인접하는 상기 제1 및 제2 게이트 구조체들(G1, G2) 사이의 상기 활성 영역(5a)에 제1 도핑 영역(Da6)이 제공될 수 있다. 상기 제1 도핑 영역(Da6)은 제1 저농도 영역(530)을 포함할 수 있다.
상기 제2 및 제3 게이트 구조체들(G2, G3) 사이의 활성영역에 제2 도핑 영역(Db6)이 제공될 수 있다. 상기 제2 도핑 영역(Db6)은 제2 저농도 영역(539b) 및 제1 고농도 영역(551b)을 포함할 수 있다. 상기 제1 고농도 영역(551b)은 상기 제2 저농도 영역(539b)에 비하여 얕은 접합을 형성하면서 상기 제2 저농도 영역(539b)에 의하여 측면 및 바닥면이 둘러싸일 수 있다.
상기 제1 게이트 구조체(G1)를 사이에 두고 상기 제1 도핑 영역(Da5)의 반대편의 활성영역 내에 제3 도핑 영역(Dc6)이 제공될 수 있다. 상기 제3 도핑 영역(Dc6)은 제3 저농도 영역(530c) 및 제2 고농도 영역(551c)을 포함할 수 있다.
상기 제2 고농도 영역(551c)은 상기 제3 저농도 영역(539c)에 비하여 얕은 접합을 형성하면서 상기 제3 저농도 영역(539c)에 의하여 측면 및 바닥면이 둘러싸일 수 있다.
상기 제2 및 제3 저농도 영역들(539b, 539c)은 동일한 이온 주입 공정에 의해 형성되어 동일한 접합 깊이를 가지며, 상기 제1 도핑 영역(Da6) 보다 얕은 접합 깊이를 가질 수 있다.
상기 제1 및 제2 고농도 영역들(551b, 551c)은 같은 이온 주입 공정에 의해 형성되어 동일한 접합 깊이를 가지며, 상기 제2 및 제3 저농도 영역들(539b, 539c) 보다 얕은 접합 깊이를 가질 수 있다.
이하에서, 앞에서 설명한 반도체 소자의 구조들을 형성하기 위한 반도체 소자의 제조방법들에 대하여 도 8a 내지 도 13을 참조하여 설명하기로 한다. 도 8a 내지 도 13은 도 1의 I-I'선을 따라 취해진 영역들이다.
우선, 도 8a 내지 도 8e를 참조하여, 도 2에서 설명한 반도체 소자를 형성하기 위한 반도체 소자의 제조방법을 설명하기로 한다.
도 1 및 도 8a를 참조하면, 기판(1)을 준비할 수 있다. 상기 기판(1)은 벌크 반도체 기판 또는 SOI(silicon on insulator) 기판일 수 있다. 상기 기판(1)에 활성영역(5a)을 한정하는 소자분리 영역을 형성할 수 있다.
상기 기판(1) 상에 게이트 유전체 층, 제1 하부 도전층, 중간 유전체 층, 상부 도전층 및 마스크 층을 순차적으로 적층하고 포토리소그래피 공정을 수행하여 도 2에서와 같은 제1 내지 제4 게이트 구조체들(G1~G4)을 형성할 수 있다.
상기 제1 게이트 구조체(G1)는 차례로 적층된 제1 게이트 유전체(9a), 제1 하부 도전성 패턴(12a), 제1 중간 유전체(15a), 제1 상부 도전성 패턴(18a) 및 제1 게이트 캡핑 패턴(21a)을 포함할 수 있다. 상기 제2 게이트 구조체(G2)는 차례로 적층된 제2 게이트 유전체(9b), 제2 하부 도전성 패턴(12b), 제2 중간 유전체(15b), 제2 상부 도전성 패턴(18b) 및 제2 게이트 캡핑 패턴(21b)을 포함할 수 있다. 상기 제3 게이트 구조체(G3)는 차례로 적층된 제3 게이트 유전체(9c), 제2 하부 도전성 패턴(12c), 제2 중간 유전체(15c), 제2 상부 도전성 패턴(18c) 및 제3 게이트 캡핑 패턴(21c)을 포함할 수 있다.
상기 제1 내지 제3 하부 도전성 패턴들(12a, 12b, 12c)은 폴리 실리콘 막을 포함하도록 형성할 수 있다. 상기 제1 내지 제3 중간 유전체들(15a, 15b, 15c)은 ONO막(Oxide/Nitride/Oxide layer), 알루미늄 산화막(AlO layer), 하프늄 산화막(HfO layer), 하프늄 실리콘 산화막(HfSiO layer), 하프늄 알루미늄 산화막(HfAlO layer), 탄탄륨 산화막(TaO layer), 지르코늄 산화막(ZrO layer), 란타늄 산화막(LaO layer) 및 티타늄 산화막(TiO layer) 중 적어도 하나를 포함할 수 있다. 상기 제1 내지 제3 상부 도전성 패턴들(18a, 18b, 18c)은 폴리실리콘막, 금속막, 금속 질화막 및 금속 실리사이드 막 중 적어도 어느 하나를 포함할 수 있다. 상기 제1 내지 제3 게이트 캡핑 패턴들(21a, 21b, 21c, 21d)은 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 형성할 수 있다.
서로 인접하는 상기 제2 및 제3 게이트 구조체들(G2, G3) 사이의 활성영역(5a)을 덮으며 상기 제1 게이트 구조체(G1) 양 옆의 활성 영역 및 상기 제4 게이트 구조체(G4) 양 옆의 활성 영역을 노출시키는 제1 마스크(24)를 형성할 수 있다. 상기 제1 마스크(24)는 포토레지스트 패턴일 수 있다.
상기 제1 마스크(24) 및 상기 게이트 구조체들(G1~G4)을 이온주입 마스크로 이용하는 제1 이온 주입 공정(27)을 진행하여, 상기 활성영역(5a) 내에 저농도 영역들(30a, 30c)을 형성할 수 있다. 예를 들어, 서로 인접하는 상기 제1 및 제2 게이트 구조체들(G1, G2) 사이의 상기 활성 영역(5a)에 제1 저농도 영역(30a)을 형성하고, 상기 제1 게이트 구조체(G1)의 양 측벽들 중 상대적으로 상기 공통 영역(5c)으로부터 멀리 떨어진 측벽에 인접하는 소자 영역에 제3 저농도 영역(30c)을 형성할 수 있다.
이어서, 상기 제1 마스크(24)를 제거할 수 있다.
도 1 및 도 8b를 참조하면, 서로 인접하는 상기 제2 및 제3 게이트 구조체들(G2, G3) 사이의 활성영역을 노출시키며 상기 제1 게이트 구조체(G1) 양 옆의 활성영역을 덮는 제2 마스크(33)를 형성할 수 있다. 상기 제2 마스크(33)는 포토 레지스트 패턴으로 형성할 수 있다.
상기 제2 마스크(33) 및 상기 게이트 구조체들(G1~G4)을 이온주입마스크로 이용하는 제2 이온 주입 공정(36)을 진행하여, 서로 인접하는 상기 제2 및 제3 게이트 구조체들(G2, G3) 사이의 활성영역 내에 제2 저농도 영역(39)을 형성할 수 있다.
따라서, 서로 인접하는 상기 제1 및 제2 게이트 구조체들(G1, G2) 사이의 활성영역 내에 제1 저농도 영역(30a)이 형성되고, 서로 인접하는 상기 제1 및 제3 게이트 구조체들(G2, G3) 사이의 활성영역 내에 제2 저농도 영역(39)이 형성되고, 상기 제1 게이트 구조체(G1)의 양 측벽들 중 상대적으로 상기 공통 영역(5c)으로부터 멀리 떨어진 측벽에 인접하는 활성영역 내에 제3 저농도 영역(30c)이 형성될 수 있다.
상기 제1 및 제3 저농도 영역들(30a, 30c)은 상기 제1 이온 주입 공정(27)에 의해 형성되므로, 서로 동일한 불순물 농도 및 동일한 접합 깊이(junction depth)를 가질 수 있다. 상기 제2 저농도 영역(39)은 상기 제1 및 제3 저농도 영역들(30a, 30c) 보다 얕은 접합 깊이(junction depth)를 가질 수 있다. 예를 들어, 상기 제1 및 제3 저농도 영역들(30a, 30c)을 형성하기 위한 상기 제1 이온 주입 공정(27)은 약 50keV 내지 약60KeV의 이온 주입 에너지로 진행하고, 상기 제2 저농도 영역(39)을 형성하기 위한 상기 제2 이온 주입 공정(36)은 약 30KeV 내지 약 40KeV의 이온 주입 에너지로 진행할 수 있다. 따라서, 상기 제1 및 제3 저농도 영역들(30a, 30c)은 제1 접합 깊이(J1)를 갖고, 상기 제2 저농도 영역(39)은 상기 제1 접합 깊이(J1) 보다 얕은 제2 접합 깊이(J2)를 가질 수 있다.
한편, 상기 제1 및 제3 저농도 영역들(30a, 30c)을 형성하기 위한 상기 제1 이온 주입 공정(27)은 약 1E12~1E14 ions/cm2의 도우즈(dose)로 진행하고, 상기 제2 저농도 영역(39)을 형성하기 위한 상기 제2 이온 주입 공정(36)은 약 1E12~1E14 ions/cm2의 도우즈로 진행할 수 있다.
이어서, 상기 제2 마스크(33)를 제거할 수 있다.
도 8a 및 8b에서, 상기 제1 및 제3 저농도 영역들(30a, 30c)을 먼저 형성하고, 상기 제2 저농도 영역(39)을 나중에 형성하는 방법에 대하여 설명하고 있지만, 본 발명은 이에 한정되지 않는다. 예를 들어, 도 8b에서와 같은 제2 저농도 영역(39)을 먼저 형성하기 위한 이온 주입 공정을 진행한 후에, 도 8a에서와 같은 상기 제1 및 제3 저농도 영역들(30a, 30c)을 형성하기 위한 이온 주입 공정을 진행할 수도 있다.
도 1 및 도 8c를 참조하면, 상기 게이트 구조체들(G1~G4)을 갖는 기판 상에 절연성의 내측 스페이서 막을 형성하고, 상기 내측 스페이서 막을 이방성 식각할 수 있다. 그 결과, 상기 게이트 구조체들(G1~G4)의 측벽들 상에 내측 스페이서들(42a, 42b, 43a, 43b, 44)이 형성될 수 있다. 상기 내측 스페이서들(42a, 42b, 43a, 43b, 44)은 절연성 물질로 형성할 수 있다. 예를 들어, 상기 내측 스페이서들(42a, 42b, 43a, 43b, 44)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 등과 같은 절연성 물질로 형성할 수 있다.
상기 내측 스페이서들(42a, 42b, 43a, 43b, 44) 중에서, 상기 제1 게이트 구조체(G1)의 양 측벽 상에 형성된 내측 스페이서는 제1 내측 스페이서(42a, 42b)로 정의하고, 상기 제2 게이트 구조체(G2)의 양 측벽 상에 형성된 내측 스페이서는 제2 내측 스페이서(43a, 43b)로 정의할 수 있다. 또한, 상기 제3 게이트 구조체(G3)의 측벽 상에 형성된 내측 스페이서는 제3 내측 스페이서(44)로 정의할 수 있다.
이어서, 상기 내측 스페이서들(42a, 42b, 43a, 43b, 44) 및 상기 게이트 구조체들(G1~G4)을 이온 주입 마스크로 이용하는 제3 이온 주입 공정(48)을 진행하여, 중간 농도 영역들(51a, 51b, 51c)을 형성할 수 있다.
실시예들에서, 상기 중간 농도 영역들(51a, 51b, 51c) 중에서, 서로 인접하는 상기 제1 및 제2 게이트 구조체들(G1, G2) 사이의 활성영역 내에 형성된 중간 농도 영역은 제1 중간 농도 영역(51a)으로 정의하고, 서로 인접하는 상기 제2 및 제3 게이트 구조체들(G2, G3) 사이의 활성영역 내에 형성된 중간 농도 영역은 제2 중간 농도 영역(51b)으로 정의하고, 상기 제1 게이트 구조체(G1)의 양 측벽들 중 상기 공통 영역(5c)으로부터 멀리 떨어진 측벽에 인접하는 활성 영역에 형성된 중간 농도 영역은 제3 중간 농도 영역(51c)으로 정의할 수 있다.
상기 제1 내지 제3 중간 농도 영역들(51a, 51b, 51c)은 서로 동일한 접합 깊이를 갖도록 형성될 수 있다. 상기 제1 내지 제3 중간 농도 영역들(51a, 51b, 51c)은 상기 저농도 영역들(30a, 30c, 39) 보다 얕은 접합 깊이로 형성될 수 있다. 즉, 상기 제1 중간 농도 영역(51a)은 상기 제1 저농도 영역(30a) 보다 얕은 접합 깊이를 갖도록 형성되며, 측면 및 바닥면이 상기 제1 저농도 영역(30a)에 의해 둘러싸이도록 형성될 수 있다. 이와 마찬가지로, 상기 제3 중간 농도 영역(51c)은 상기 제3 저농도 영역(30c) 보다 얕은 접합 깊이를 갖도록 형성되며, 측면 및 바닥면이 상기 제3 저농도 영역(30c)에 의해 둘러싸이도록 형성될 수 있다. 또한, 상기 제2 중간 농도 영역(51b)은 상기 제2 저농도 영역(39) 보다 얕은 접합 깊이를 갖도록 형성되며, 측면 및 바닥면이 상기 제2 저농도 영역(39)에 의해 둘러싸이도록 형성될 수 있다.
상기 제1 내지 제3 중간 농도 영역들(51a, 51b, 51c)을 형성하기 위한 상기 제3 이온 주입 공정(48)은 상기 제2 저농도 영역(39)을 형성하기 위한 이온주입 공정(36)의 이온주입 에너지 보다 낮은 에너지, 예를 들어 약20KeV 내지 약 35KeV의 이온주입 에너지로 진행할 수 있다. 또한, 상기 제1 내지 제3 중간 농도 영역들(51a, 51b, 51c)을 형성하기 위한 상기 제3 이온 주입 공정(48)은 상기 제2 저농도 영역(39)을 형성하기 위한 상기 제2 이온주입 공정(36)의 도우즈 량 보다 높은 도우즈 량, 예를 들어 약 1E14 내지 약1E15 ions/cm2의 도우즈로 진행할 수 있다. 상기 제1 내지 제3 중간 농도 영역들(51a, 51b, 51c)은 상기 제1 내지 제3 저농도 영역들(30a, 39, 30c) 보다 높은 불순물 농도를 갖도록 형성할 수 있다.
도 1 및 도 8d를 참조하면, 상기 제1 내지 제3 중간 농도 영역들(51a, 51b, 51c)을 갖는 기판 상에 외측 스페이서 막을 형성하고, 상기 외측 스페이서 막을 이방성 식각할 수 있다. 그 결과, 서로 인접하는 상기 제1 및 제2 게이트 구조체들(G1, G2) 사이의 빈 공간을 채우며 상기 제1 중간 농도 영역(51a) 상에 위치하는 스페이서 패턴(54)이 형성됨과 아울러, 상기 공통 영역(5c)에 인접하는 상기 제2 및 제3 게이트 구조체들(G2, G3)의 측벽들 상에 각각 외측 스페이서들(55, 56)이 형성되고, 상기 제3 중간 농도 영역(51c)과 인접하는 상기 제1 게이트 구조체(G1)의 측벽 상에 외측 스페이서(53)가 형성될 수 있다.
상기 스페이서 패턴(54), 상기 외측 스페이서들(53, 55, 56), 상기 내측 스페이서들(42a, 42b, 43a, 43b, 44) 및 상기 게이트 구조체들(G1~G4)을 이온주입 마스크로 하는 제4 이온 주입 공정(60)을 진행하여, 상기 활성영역 내에 실질적으로 동일한 접합 깊이를 갖는 고농도 영역들을 형성할 수 있다.
상기 고농도 영역들 중에서, 상기 제2 중간 농도 영역(51b) 내에 형성된 고농도 영역은 제1 고농도 영역(63b)으로 정의하고, 상기 제3 중간 농도 영역(51c) 내에 형성된 고농도 영역은 제2 고농도 영역(63c)으로 정의할 수 있다. 여기서, 상기 고농도 영역들(63b, 63c)을 형성하기 위한 상기 제4 이온 주입 공정(60)은 상기 중간 농도 영역들(51a, 51b, 51c)을 형성하기 위한 상기 제3 이온 주입 공정(도 7c의 48) 보다 낮은 이온주입 에너지, 예를 들어 약 3KeV 내지 약 15KeV로 진행함과 아울러, 상기 중간 농도 영역들(51a, 51b, 51c)을 형성하기 위한 상기 제3 이온 주입 공정(도 7c의 48) 보다 높은 도우즈 량, 예를 들어 약1E15 내지 약7E15 ions/cm2의 도우즈로 진행될 수 있다. 따라서, 상기 제1 및 제2 고농도 영역들(63b, 63c)은 상기 제2 및 제3 중간 농도 영역들(51b, 51c) 보다 얕은 접합 깊이를 가질 수 있다. 더 나아가, 상기 제1 고농도 영역(63b)은 상기 제2 중간 농도 영역(51b)에 의해 바닥면 및 측면이 둘러싸이고, 상기 제2 고농도 영역(63c)은 상기 제3 중간 농도 영역(51c)에 의해 바닥면 및 측면이 둘러싸일 수 있다.
실시예들에서, 상기 제1 저농도 영역(30a) 및 상기 제1 중간 농도 영역(51a)은 제1 도핑 영역(Da1)으로 정의하고, 상기 제2 저농도 영역(39), 상기 제2 중간 농도 영역(51b) 및 상기 제1 고농도 영역(63b)은 제2 도핑 영역(Db1)으로 정의하고, 상기 제3 저농도 영역(30c), 상기 제3 중간 농도 영역(51c) 및 상기 제2 고농도 영역(63c)은 제3 도핑 영역(Dc1)으로 정의할 수 있다. 따라서, 도 2에서 설명한 것과 동일한 제1 내지 제3 도핑 영역들(Da1, Db1, Dc1)이 형성될 수 있다.
도 1 및 도 8e를 참조하면, 상기 제1 내지 제3 도핑 영역들(Da1, Db1, Dc1)을 갖는 기판 상에 식각 저지막(66)을 형성할 수 있다. 상기 식각 저지막(66)은 절연성 물질로 형성할 수 있다. 예를 들어, 상기 소자 분리 영역(5s)을 실리콘 산화물로 형성하는 경우에, 상기 식각 저지막(66)은 상기 소자분리 영역(5s)의 과식각을 방지하기 위하여 실리콘 산화물과 다른 물질, 예를 들어 실리콘 질화물로 형성할 수 있다. 상기 식각 저지막(66)을 갖는 기판 상에 층간 절연막(69)을 형성할 수 있다. 상기 층간 절연막(69)은 실리콘 산화물로 형성할 수 있다.
이어서, 도 1 및 도 2에서와 같이, 상기 층간 절연막(69) 및 상기 식각 저지막(66)을 관통하며, 상기 제2 도핑 영역(Db1)과 전기적으로 접속하는 제1 콘택 플러그(75) 및 상기 제3 도핑 영역(Dc1)과 전기적으로 접속하는 제2 콘택 플러그(76)를 형성할 수 있다. 여기서, 상기 제1 콘택 플러그(75)는 소자 영역들 중에서 상대적으로 이격 거리가 큰 상기 제2 소자 영역(5d2)과 상기 제3 소자 영역(5d3) 사이에 위치하는 상기 공통 영역(5c)에 형성된 제2 도핑 영역(Db1) 상에 형성될 수 있다. 상기 제1 및 제2 콘택 플러그들(75, 76)는 폴리 실리콘, 금속, 또는 금속 실리사이드 등을 포함할 수 있다.
상기 층간 절연막(69) 상에 상기 제1 콘택 플러그(75)를 덮는 제1 도전성 패턴(80) 및 상기 제2 콘택 플러그(76)를 덮는 제2 도전성 패턴(81)을 형성할 수 있다. 상기 제2 도전성 패턴(81)은 복수개가 형성되어 상기 소자 영역들(5d1, 5d2, 5d3)과 각각 중첩할 수 있다. 상기 제1 및 제2 도전성 패턴들(80, 81)은 금속 실리사이드 또는 금속을 포함할 수 있다.
다음으로, 도 9a 및 도 9b를 참조하여, 도 3에서 설명한 반도체 소자를 형성하기 위한 반도체 소자의 제조방법을 설명하기로 한다.
도 1 및 도 9a를 참조하면, 도 8a를 더 참조하여, 활성영역(5a)을 갖는 기판(1) 상에 제1 내지 제4 게이트 구조체들(G1~G4)을 형성할 수 있다. 도 8a 및 도 8b를 더 참조하여, 두 번의 상기 제1 및 제2 이온 주입 공정들(27, 36)을 진행하여 제1 내지 제3 저농도 영역들(130a, 139, 130c)을 형성하고, 도 8c를 더 참조하여, 상기 제1 내지 제4 게이트 구조체들(G1~G4)의 측벽들 상에 내측 스페이서들(42a, 42b, 43a, 43b, 44)을 형성할 수 있다.
이어서, 상기 제1 내지 제4 게이트 구조체들(G1~G4) 및 상기 내측 스페이서들(42a, 42b, 43a, 43b, 44)을 이온주입 마스크로 이용하는 제3 이온 주입 공정(148)을 진행하여 제1 내지 제3 중간 농도 영역들(151a, 151b, 151c)을 형성할 수 있다.
도 1 및 도 9b를 참조하면, 도 8d를 더 참조하여, 서로 인접하는 상기 제1 및 제2 게이트 구조체들(G1, G2) 사이의 빈 공간을 채우며 상기 제1 중간 농도 영역(151a) 상에 위치하는 스페이서 패턴(54), 상기 공통 영역(5c)에 인접하는 상기 제2 및 제3 게이트 구조체들(G2, G3)의 측벽들 상에 각각 외측 스페이서들(55, 56) 및 상기 제3 중간 농도 영역(51c)과 인접하는 상기 제1 게이트 구조체(G1)의 측벽 상에 외측 스페이서(53)를 형성할 수 있다.
상기 스페이서 패턴(54), 상기 외측 스페이서들(53, 55, 56), 상기 내측 스페이서들(42a, 42b, 43a, 43b, 44) 및 상기 게이트 구조체들(G1~G4)을 이온주입 마스크로 하는 제4 이온 주입 공정(160)을 진행하여, 상기 활성영역 내에 실질적으로 동일한 접합 깊이를 갖는 고농도 영역들을 형성할 수 있다.
상기 고농도 영역들 중에서, 상기 제2 중간 농도 영역(151b) 내에 형성된 고농도 영역은 제1 고농도 영역(163b)으로 정의하고, 상기 제3 중간 농도 영역(151c) 내에 형성된 고농도 영역은 제2 고농도 영역(163c)으로 정의할 수 있다.
상기 제1 및 제2 고농도 영역들(163b, 163c)을 형성하기 위한 상기 제4 이온 주입 공정(160)은 상기 제1 내지 제3 중간 농도 영역들(151a, 151b, 151c)을 형성하기 위한 상기 제3 이온 주입 공정(도 9a의 148) 보다 높은 이온 주입 에너지로 진행할 수 있다. 따라서, 상기 제1 및 제2 고농도 영역들(163b, 163c)은 상기 제1 내지 제3 중간 농도 영역들(151a, 151b, 151c) 보다 깊은 접합 깊이를 갖도록 형성될 수 있다.
상기 제1 저농도 영역(130a) 및 상기 제1 중간 농도 영역(151a)은 제1 도핑 영역(Da2)으로 정의하고, 상기 제2 저농도 영역(139), 상기 제2 중간 농도 영역(151b) 및 상기 제1 고농도 영역(163b)은 제2 도핑 영역(Db2)으로 정의하고, 상기 제3 저농도 영역(130c), 상기 제3 중간 농도 영역(151c) 및 상기 제2 고농도 영역(163c)은 제3 도핑 영역(Dc2)으로 정의할 수 있다. 따라서, 도 3에서 설명한 것과 같은 제1 내지 제3 도핑 영역들(Da2, Db2, Dc2)을 형성할 수 있다.
다음으로, 도 10a 내지 도 10d를 참조하여, 도 4에서 설명한 반도체 소자를 형성하기 위한 반도체 소자의 제조방법을 설명하기로 한다.
도 2 및 도 10a를 참조하면, 도 8a를 더 참조하여, 활성영역(5a)을 갖는 기판(1) 상에 제1 내지 제4 게이트 구조체들(G1~G4)을 형성할 수 있다.
서로 인접하는 상기 제2 및 제3 게이트 구조체들(G2, G3) 사이의 활성영역(5a)과 상기 제1 게이트 구조체(G1)의 양 측벽들 중 상대적으로 상기 공통 영역(5c)으로부터 멀리 떨어진 측벽에 인접한 활성영역(5a)을 덮으면서 상기 제1 및 제2 게이트 구조체들(G1, G2) 사이의 활성영역(5a)을 노출시키는 제1 마스크(224)를 형성할 수 있다. 상기 제1 마스크(224)는 포토레지스트 패턴일 수 있다.
상기 제1 마스크(224) 및 상기 게이트 구조체들(G1~G4)을 이온주입 마스크로 이용하는 제1 이온 주입 공정(227)을 진행하여, 서로 인접하는 상기 제1 및 제2 게이트 구조체들(G1, G2) 사이의 상기 활성 영역(5a) 내에 제1 저농도 영역(230)을 형성할 수 있다.
이어서, 상기 제1 마스크(224)를 제거할 수 있다.
도 1 및 도 10b를 참조하면, 서로 인접하는 상기 제2 및 제3 게이트 구조체들(G2, G3) 사이의 활성영역을 노출시킴과 아울러, 상기 제1 게이트 구조체(G1)의 양 측벽들 중 상대적으로 상기 공통 영역(5c)으로부터 멀리 떨어진 측벽에 인접하는 활성영역을 노출시키고, 상기 제1 및 제2 게이트 구조체들(G1, G2) 사이의 활성영역을 덮는 제2 마스크(233)를 형성할 수 있다. 상기 제2 마스크(233)는 포토 레지스트 패턴으로 형성할 수 있다.
상기 제2 마스크(233) 및 상기 게이트 구조체들(G1~G4)을 이온 주입 마스크로 이용하는 제2 이온 주입 공정(236)을 진행하여, 서로 인접하는 상기 제2 및 제3 게이트 구조체들(G2, G3) 사이의 활성영역 내에 제2 저농도 영역(239b)을 형성함과 아울러, 상기 제1 게이트 구조체(G1)의 양 측벽들 중 상대적으로 상기 공통 영역(5c)으로부터 멀리 떨어진 측벽에 인접하는 활성영역 내에 제3 저농도 영역(239c)을 형성할 수 있다.
상기 제2 및 제3 저농도 영역들(239b, 239c)은 제2 이온 주입 공정(236)에 의해 형성되므로, 서로 동일한 불순물 농도 및 동일한 접합 깊이(junction depth)를 가질 수 있다. 상기 제2 및 제3 저농도 영역들(239b, 239c)은 상기 제1 저농도 영역들(230) 보다 얕은 접합 깊이(junction depth)를 가질 수 있다. 예를 들어, 상기 제1 저농도 영역(230)을 형성하기 위한 상기 제1 이온 주입 공정(227)은 약 50keV 내지 약60KeV의 이온주입 에너지로 진행하고, 상기 제2 및 제3 저농도 영역들(239b, 239c)을 형성하기 위한 상기 제2 이온 주입 공정(236)은 약 30KeV 내지 약 40KeV의 이온주입 에너지로 진행할 수 있다.
이어서, 상기 제2 마스크(233)를 제거할 수 있다.
도 1 및 도 10c를 참조하면, 도 8c을 더 참조하여, 상기 제1 내지 제4 게이트 구조체들(G1~G4)의 측벽들 상에 내측 스페이서들(42a, 42b, 43a, 43b, 44)을 형성할 수 있다. 이어서, 상기 제1 내지 제4 게이트 구조체들(G1~G4) 및 상기 내측 스페이서들(42a, 42b, 43a, 43b, 44)을 이온주입 마스크로 이용하는 제3 이온 주입 공정(248)을 진행하여 제1 내지 제3 중간 농도 영역들(251a, 251b, 251c)을 형성할 수 있다.
상기 제1 내지 제3 중간 농도 영역들(251a, 251b, 251c)을 형성하기 위한 상기 제3 이온 주입 공정(348)은 상기 제1 내지 제3 저농도 영역들(230, 239b, 239c)을 형성하기 위한 상기 제1 및 제2 이온 주입 공정들(227, 236) 보다 낮은 이온 주입 에너지로 진행할 수 있다. 따라서, 상기 제1 내지 제3 중간 농도 영역들(251a, 251b, 251c)은 상기 제1 내지 제3 저농도 영역들(230, 239b, 239c) 보다 얕은 접합 깊이를 갖도록 형성될 수 있다.
도 1 및 도 10d를 참조하면, 도 8d를 더 참조하여, 서로 인접하는 상기 제1 및 제2 게이트 구조체들(G1, G2) 사이의 빈 공간을 채우며 상기 제1 중간 농도 영역(251a) 상에 위치하는 스페이서 패턴(54), 상기 공통 영역(5c)에 인접하는 상기 제2 및 제3 게이트 구조체들(G2, G3)의 측벽들 상에 각각 외측 스페이서들(55, 56) 및 상기 제3 중간 농도 영역(251c)과 인접하는 상기 제1 게이트 구조체(G1)의 측벽 상에 외측 스페이서(53)를 형성할 수 있다.
상기 스페이서 패턴(54), 상기 외측 스페이서들(53, 55, 56), 상기 내측 스페이서들(42a, 42b, 43a, 43b, 44) 및 상기 게이트 구조체들(G1~G4)을 이온주입 마스크로 하는 제3 이온 주입 공정(260)을 진행하여, 상기 활성영역 내에 실질적으로 동일한 접합 깊이를 갖는 고농도 영역들을 형성할 수 있다.
상기 고농도 영역들 중에서, 상기 제2 중간 농도 영역(251b) 내에 형성된 고농도 영역은 제1 고농도 영역(263b)으로 정의하고, 상기 제3 중간 농도 영역(251c) 내에 형성된 고농도 영역은 제2 고농도 영역(263c)으로 정의할 수 있다.
상기 제1 및 제2 고농도 영역들(263b, 263c)을 형성하기 위한 이온 주입 공정(260)은 상기 제1 내지 제3 중간 농도 영역들(251a, 251b, 251c)을 형성하기 위한 이온 주입 공정(248) 보다 낮은 이온 주입 에너지로 진행할 수 있다. 따라서, 상기 제1 및 제2 고농도 영역들(263b, 263c)은 상기 제2 및 제3 중간 농도 영역들(251b, 251c) 보다 얕은 접합 깊이를 갖도록 형성될 수 있다.
상기 제1 저농도 영역(230) 및 상기 제1 중간 농도 영역(251a)은 제1 도핑 영역(Da3)으로 정의하고, 상기 제2 저농도 영역(239b), 상기 제2 중간 농도 영역(251b) 및 상기 제1 고농도 영역(263b)은 제2 도핑 영역(Db2)으로 정의하고, 상기 제3 저농도 영역(230c), 상기 제3 중간 농도 영역(251c) 및 상기 제2 고농도 영역(263c)은 제3 도핑 영역(Dc3)으로 정의할 수 있다. 따라서, 도 4에서 설명한 것과 같은 제1 내지 제3 도핑 영역들(Da3, Db3, Dc3)을 형성할 수 있다.
다음으로, 도 11a 및 도 11b를 참조하여, 도 5에서 설명한 반도체 소자를 형성하기 위한 반도체 소자의 제조방법을 설명하기로 한다.
도 1 및 도 11a를 참조하면, 도 8a를 더 참조하여, 활성영역(5a)을 갖는 기판(1) 상에 제1 내지 제4 게이트 구조체들(G1~G4)을 형성할 수 있다. 이어서, 도 10a 및 도 10b에서와 같이 두 번의 상기 제1 및 제2 이온 주입 공정들(27, 36)을 진행하여 제1 내지 제3 저농도 영역들(330, 339b, 339c)을 형성한 후에, 도 8c를 더 참조하여, 상기 제1 내지 제4 게이트 구조체들(G1~G4)의 측벽들 상에 내측 스페이서들(42a, 42b, 43a, 43b, 44)을 형성할 수 있다.
이어서, 상기 제1 내지 제4 게이트 구조체들(G1~G4) 및 상기 내측 스페이서들(42a, 42b, 43a, 43b, 44)을 이온주입 마스크로 이용하는 제3 이온 주입 공정(348)을 진행하여 제1 내지 제3 중간 농도 영역들(351a, 351b, 351c)을 형성할 수 있다. 상기 제1 내지 제3 중간 농도 영역들(351a, 351b, 351c)은 상기 제2 및 제3 저농도 영역들(339b, 339c) 보다 얕은 접합 깊이를 갖도록 형성될 수 있다.
도 1 및 도 11b를 참조하면, 도 8d를 더 참조하여, 서로 인접하는 상기 제1 및 제2 게이트 구조체들(G1, G2) 사이의 빈 공간을 채우며 상기 제1 중간 농도 영역(351a) 상에 위치하는 스페이서 패턴(54), 상기 공통 영역(5c)에 인접하는 상기 제2 및 제3 게이트 구조체들(G2, G3)의 측벽들 상에 각각 외측 스페이서들(55, 56) 및 상기 제3 중간 농도 영역(351c)과 인접하는 상기 제1 게이트 구조체(G1)의 측벽 상에 외측 스페이서(53)를 형성할 수 있다.
상기 스페이서 패턴(54), 상기 외측 스페이서들(53, 55, 56), 상기 내측 스페이서들(42a, 42b, 43a, 43b, 44) 및 상기 게이트 구조체들(G1~G4)을 이온주입 마스크로 하는 제4 이온 주입 공정(360)을 진행하여, 상기 활성영역 내에 실질적으로 동일한 접합 깊이를 갖는 고농도 영역들을 형성할 수 있다.
상기 고농도 영역들 중에서, 상기 제2 중간 농도 영역(351b) 내에 형성된 고농도 영역은 제1 고농도 영역(363b)으로 정의하고, 상기 제3 중간 농도 영역(351c) 내에 형성된 고농도 영역은 제2 고농도 영역(363c)으로 정의할 수 있다.
상기 제1 및 제2 고농도 영역들(363b, 363c)을 형성하기 위한 이온 주입 공정(360)은 상기 제1 내지 제3 중간 농도 영역들(351a, 351b, 351c)을 형성하기 위한 이온 주입 공정(도 11a의 348) 보다 높은 이온 주입 에너지로 진행할 수 있다. 따라서, 상기 제1 및 제2 고농도 영역들(363b, 363c)은 상기 제1 내지 제3 중간 농도 영역들(351a, 351b, 351c) 보다 깊은 접합 깊이를 갖도록 형성될 수 있다.
상기 제1 저농도 영역(330) 및 상기 제1 중간 농도 영역(351a)은 제1 도핑 영역(Da4)으로 정의하고, 상기 제2 저농도 영역(339b), 상기 제2 중간 농도 영역(351b) 및 상기 제2 고농도 영역(363b)은 제2 도핑 영역(Db4)으로 정의하고, 상기 제3 저농도 영역(339c), 상기 제3 중간 농도 영역(351c) 및 상기 제3 고농도 영역(363c)은 제3 도핑 영역(Dc4)으로 정의할 수 있다. 따라서, 도 5에서 설명한 것과 같은 제1 내지 제3 도핑 영역들(Da4, Db4, Dc4)을 형성할 수 있다.
다음으로, 도 12를 참조하여, 도 6에서 설명한 반도체 소자를 형성하기 위한 반도체 소자의 제조방법을 설명하기로 한다.
도 1 및 도 12를 참조하면, 도 8a를 더 참조하여, 활성영역(5a)을 갖는 기판(1) 상에 제1 내지 제4 게이트 구조체들(G1~G4)을 형성하고, 도 8a 및 도 8b를 더 참조하여, 두 번의 상기 제1 및 제2 이온 주입 공정들(27, 36)을 진행하여 제1 내지 제3 저농도 영역들(Da5, 439, 430c)을 형성할 수 있다.
상기 제1 내지 제4 게이트 구조체들(G1~G4) 및 상기 제1 내지 제3 저농도 영역들( Da5, 439, 430c)을 갖는 기판 상에 스페이서 막을 형성할 수 있다. 여기서, 상기 스페이서 막은 상기 제1 및 제2 게이트 구조체들(G1, G2) 사이를 채우도록 형성될 수 있다.
상기 스페이서 막을 이방성 식각할 수 있다. 그 결과, 상기 제3 저농도 영역(430c)에 인접하는 상기 제1 게이트 구조체(G1)의 측벽 상에 제1 스페이서(42a)가 형성되고, 상기 제1 및 제2 게이트 구조체들(G1, G2) 사이를 채우는 스페이서 구조체(42b)가 형성되고, 상기 제2 저농도 영역(439)에 인접하는 상기 제2 게이트 구조체(G2)의 측벽 상에 제2 스페이서(42c)가 형성되고, 상기 제2 저농도 영역(439)에 인접하는 상기 제3 게이트 구조체(G3)의 측벽 상에 제3 스페이서(42d)가 형성될 수 있다.
이어서, 상기 스페이서들(42a, 42b, 42c, 42d) 및 상기 제1 내지 제4 게이트 구조체들(G1~G4)을 이온주입 마스크로 이용하는 제3 이온 주입 공정(448)을 진행하여 제1 및 제2 고농도 영역들(451b, 451c)을 형성할 수 있다. 상기 제1 고 농도 영역(451b)은 상기 제2 저농도 영역(439)에 비하여 얕은 접합을 형성하면서 상기 제2 저농도 영역(439)에 의하여 측면 및 바닥면이 둘러싸일 수 있다. 상기 제2 고 농도 영역(451c)은 상기 제3 저농도 영역(430c)에 비하여 얕은 접합을 형성하면서 상기 제3 저농도 영역(430c)에 의하여 측면 및 바닥면이 둘러싸일 수 있다.
상기 제1 저농도 영역(Da5)은 제1 도핑 영역(Da5)으로 정의되고, 상기 제2 저농도 및 고농도 영역들(439, 451b)은 제2 도핑 영역(Db5)으로 정의되고, 상기 제3 저농도 및 고농도 영역들(430c, 451c)은 제3 도핑 영역(Dc5)으로 정의될 수 있다. 따라서, 도 6에서와 같은 제1 내지 제3 도핑 영역들(Da5, Db5, Dc5)을 형성할 수 있다.
다음으로, 도 13를 참조하여, 도 7에서 설명한 반도체 소자를 형성하기 위한 반도체 소자의 제조방법을 설명하기로 한다.
도 1 및 도 13을 참조하면, 도 8a를 더 참조하여, 활성영역(5a)을 갖는 기판(1) 상에 제1 내지 제4 게이트 구조체들(G1~G4)을 형성하고, 도 10a 및 도 10b를 더 참조하여 두 번의 상기 제1 및 제2 이온 주입 공정들(227, 236)을 진행하여 제1 내지 제3 저농도 영역들(Da6, 539b, 539c)을 형성할 수 있다. 이어서, 도 12에서와 같은 제1 스페이서(42a), 스페이서 구조체(42b), 제2 스페이서(42c) 및 제3 스페이서(42d)를 형성할 수 있다.
이어서, 상기 스페이서들(42a, 42b, 42c, 42d) 및 상기 제1 내지 제4 게이트 구조체들(G1~G4)을 이온주입 마스크로 이용하는 제3 이온 주입 공정(548)을 진행하여 제1 및 제2 고농도 영역들(551b, 551c)을 형성할 수 있다. 상기 제1 고 농도 영역(551b)은 상기 제2 저농도 영역(539b)에 비하여 얕은 접합을 형성하면서 상기 제2 저농도 영역(539b)에 의하여 측면 및 바닥면이 둘러싸일 수 있다. 상기 제2 고 농도 영역(551c)은 상기 제3 저농도 영역(539c)에 비하여 얕은 접합을 형성하면서 상기 제3 저농도 영역(539c)에 의하여 측면 및 바닥면이 둘러싸일 수 있다.
상기 제1 저농도 영역(Da6)은 제1 도핑 영역(Da6)으로 정의되고, 상기 제2 저농도 및 고농도 영역들(539b, 551b)은 제2 도핑 영역(Db6)으로 정의되고, 상기 제3 저농도 및 고농도 영역들(539c, 551c)은 제3 도핑 영역(Dc6)으로 정의될 수 있다. 따라서, 도 7에서와 같은 제1 내지 제3 도핑 영역들(Da6, Db6, Dc6)을 형성할 수 있다.
도 14은 본 발명 실시예에 따른 정보 처리 시스템을 도시한 블록도이다.
도 14를 참조하면, 정보 처리 시스템(700)은 본 발명의 실시예들 중 어느 하나의 실시예에 따른 반도체 소자를 구비한 플래시 메모리 시스템(710)을 포함할 수 있다. 상기 플래시 메모리 시스템(710)은 플래시 메모리(711) 및 메모리 컨드롤러(712)를 포함할 수 있다.
정보처리 시스템(700)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 예를 들어, 정보 처리 시스템(700)은 플래시 메모리 시스템(710)과 각각 시스템 버스(1160)에 전기적으로 연결된 모뎀(720:MODEM), 중앙처리장치(730:CPU), 램(740:RAM), 유저 인터페이스(750:USER INTERFACE)를 포함할 수 있다. 플래시 메모리 시스템(710)에는 중앙처리장치(730)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다.
정보 처리 시스템(700)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 예를 들어, 플래시 메모리 시스템(710)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(700)은 대용량의 데이터를 플래시 메모리 시스템(710)에 안정적으로 그리고 신뢰성 있게 저장할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
Da1, Da2, Da3, Da4, Da5 : 제1 도핑 영역
Db1, Db2, Db3, Db4, Db5 : 제2 도핑 영역
Dc1, Dc2, Dc3, Dc4, Dc5 : 제3 도핑 영역
1 : 기판 5a : 활성영역
5d1, 5d2, 5d3 : 소자 영역 5c : 공통 영역
5s : 소자 분리 영역
G1, G2, G3, G4 : 제1, 제2, 제3 및 제4 게이트 구조체들
9a, 9b, 9c : 게이트 유전체 12a, 12b, 12c : 하부 도전성 패턴
15a, 15b, 15c : 중간 유전체 18a, 18b, 18c : 상부 도전성 패턴
21a, 21b, 21c : 게이트 캡핑 패턴
30a, 130a, 230, 330 : 제1 저농도 영역
39, 139, 239b, 339b, 439, 539b : 제2 저농도 영역
30c, 130c, 239c, 339c : 제3 저농도 영역
51a, 151a, 251a, 351a : 제1 중간 농도 영역
51b, 151b, 251b, 251b : 제2 중간 농도 영역
51c, 151c, 251c, 351c : 제3 중간 농도 영역
63b, 163b, 263b, 363b, 451b, 551b : 제2 고농도 영역
63c, 163c, 263c, 363c, 451c, 551c : 제3 고농도 영역
42a, 42b, 43c, 43b, 44 : 내측 스페이서
54, 442b : 스페이서 패턴 53, 55, 56 : 외측 스페이서
442a, 442c, 442d : 스페이서

Claims (10)

  1. 반도체 기판 내에 형성된 활성 영역;
    상기 활성 영역을 가로지르며 차례로 서로 평행하게 배열된 제1 내지 제3 게이트 구조체들;
    상기 제1 및 제2 게이트 구조체들 사이의 활성 영역 내에 형성되고, 제1 수평 폭 및 제1 깊이를 갖는 제1 도핑 영역; 및
    상기 제2 및 제3 게이트 구조체들 사이의 활성 영역 내에 형성되고, 상기 제1 수평 폭 보다 큰 제2 수평 폭 및 상기 제1 깊이보다 작은 제2 깊이를 갖는 제2 도핑 영역을 포함하되;
    서로 인접하는 상기 제1 및 제2 게이트 구조체들 사이의 거리는 서로 인접하는 제2 및 제3 게이트 구조체들 사이의 거리 보다 작은 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제2 게이트 구조체는,
    상기 반도체 기판 상에 차례로 적층된 제2 게이트 유전체, 및 제2 도전성 패턴을 포함하고;
    상기 제2 도전성 패턴과 상기 제1 도핑 영역은 제1 중첩 폭으로 중첩하고; 및
    상기 제2 도전성 패턴과 상기 제2 도핑 영역은 상기 제1 중첩 폭 보다 작은 제2 중첩 폭으로 중첩하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 제1 게이트 구조체는,
    상기 반도체 기판 상에 차례로 적층된 제1 게이트 유전체, 제1 하부 도전성 패턴, 제1 중간 유전체, 제1 상부 도전성 패턴 및 제1 게이트 캡핑 패턴을 포함하고;
    상기 제2 게이트 구조체는 상기 제2 도전성 패턴 상에 차례로 적층된 제2 중간 유전체, 제2 상부 도전성 패턴 및 제2 게이트 캡핑 패턴을 더 포함하고; 및
    상기 제3 게이트 구조체는 상기 반도체 기판 상에 차례로 적층된 제3 게이트 유전체, 제3 하부 도전성 패턴, 제3 중간 유전체, 제3 상부 도전성 패턴 및 제3 게이트 캡핑 패턴을 포함하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제1 도핑 영역은,
    제1 불순물 농도를 갖는 제1 저농도 영역; 및
    상기 제1 불순물 농도보다 높은 제2 불순물 농도를 갖는 제1 중간 농도 영역을 포함하고, 및
    상기 제1 중간 농도 영역은 상기 제1 저농도 영역에 의하여 측면 및 바닥면이 둘러싸이는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 제2 도핑 영역은,
    상기 제2 불순물 농도보다 낮은 제3 불순물 농도를 갖는 제2 저농도 영역;
    상기 제2 불순물 농도를 갖는 제2 중간 농도 영역; 및
    상기 제2 불순물 농도보다 높은 제4 불순물 농도를 갖는 제1 고농도 영역을 포함하되,
    상기 제2 중간 농도 영역은 상기 제2 저농도 영역에 의하여 측면 및 바닥면이 둘러싸이고,
    상기 제1 고농도 영역은,
    상기 제2 중간 농도 영역 보다 깊은 접합 깊이 및 좁은 접합 폭, 및
    상기 제2 저농도 영역 보다 얕은 접합 깊이 및 좁은 접합 폭을 갖는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 제1 게이트 구조체를 사이에 두고 상기 제1 도핑 영역의 반대편의 활성 영역 내에 제공된 제3 도핑 영역을 더 포함하고,
    상기 제2 도핑 영역과 상기 제3 도핑 영역은 동일한 깊이로 형성되는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 제1 게이트 구조체를 사이에 두고 상기 제1 도핑 영역의 반대편의 활성 영역 내에 제공된 제3 도핑 영역을 더 포함하되,
    상기 제1 도핑 영역과 상기 제3 도핑 영역은 동일한 깊이로 형성되는 반도체 소자.
  8. 라인 형태의 소자 영역 및 상기 소자 영역과 교차하는 방향성을 갖는 라인 형태의 공통 영역을 포함하는 활성영역;
    상기 소자 영역 내에 제1 접합 깊이 및 제1 접합 폭으로 형성된 제1 도핑 영역;
    상기 소자 영역과 상기 공통 영역이 교차하는 영역에 상기 제1 접합 깊이보다 작은 제2 접합 깊이 및 상기 제1 접합 폭보다 넓은 제2 접합 폭으로 형성된 제2 도핑 영역;
    상기 제1 도핑 영역과 이격되어 상기 소자 영역 내에 형성되되, 상기 제1 도핑 영역을 사이에 두고 상기 제2 도핑 영역의 반대 방향에 형성된 제3 도핑 영역;
    상기 제1 및 제3 도핑 영역들 사이의 소자 영역 상에 형성된 제1 게이트 구조체;
    상기 제1 및 제2 도핑 영역들 사이의 소자 영역 상에 형성된 제2 게이트 구조체; 및
    상기 제2 도핑 영역을 사이에 두고 상기 제2 게이트 구조체의 반대 방향의 소자 영역 상에 형성된 제3 게이트 구조체를 포함하되,
    상기 제1 도핑 영역과 상기 제2 게이트 구조체는 제1 중첩 폭으로 중첩하고, 및
    상기 제2 도핑 영역과 상기 제2 게이트 구조체는 상기 제1 중첩 폭보다 작은 제2 중첩 폭으로 중첩하는 반도체 소자.
  9. 제 8 항에 있어서,
    상기 제1 및 제2 게이트 구조체들 사이를 채우는 스페이서 구조체;
    상기 제3 도핑 영역에 인접하는 상기 제1 게이트 구조체의 측벽 상에 형성된 제1 스페이서;
    상기 제2 도핑 영역에 인접하는 상기 제2 게이트 구조체의 측벽 상에 형성된 제2 스페이서; 및
    상기 제2 도핑 영역에 인접하는 상기 제3 게이트 구조체의 측벽 상에 형성된 제3 스페이서를 더 포함하는 반도체 소자.
  10. 제 8 항에 있어서,
    상기 제1 게이트 구조체의 양 측벽 상의 제1 내측 스페이서;
    상기 제2 게이트 구조체의 양 측벽 상의 제2 내측 스페이서;
    상기 제3 게이트 구조체의 양 측벽 상의 제3 내측 스페이서;
    서로 인접하는 상기 제1 및 제2 게이트 구조체의 측벽들 사이에 위치하는 제1 및 제2 내측 스페이서들 사이를 채우는 스페이서 패턴;
    상기 제3 도핑 영역에 인접하는 상기 제1 게이트 구조체 측벽의 제1 내측 스페이서 상에 형성된 제1 외측 스페이서;
    상기 제2 도핑 영역에 인접하는 상기 제2 게이트 구조체 측벽의 제2 내측 스페이서 상에 형성된 제2 외측 스페이서; 및
    상기 제2 도핑 영역에 인접하는 상기 제3 게이트 구조체 측벽의 제3 내측 스페이서 상에 형성된 제3 외측 스페이서를 더 포함하되,
    서로 인접하는 상기 제2 및 제3 외측 스페이서들은 서로 이격된 반도체 소자.
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