KR20150028603A - 비휘발성 메모리 장치 - Google Patents
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Abstract
본 기술은 로직공정에 부합하여 별도의 추가 공정 없이 제작이 가능하고, 동작 특성 및 집적도를 용이하게 향상시킬 수 있는 비휘발성 메모리 장치에 관한 것으로, 기판에 형성되어 활성영역을 정의하는 소자분리막; 상기 기판상에 형성된 플로팅게이트; 상기 플로팅게이트 일측 상기 기판상에 형성되어 상기 플로팅게이트와 제1갭을 갖고 이웃하는 선택게이트; 상기 플로팅게이트 타측 상기 소자분리막 상에 형성되어 상기 플로팅게이트와 제2갭을 갖고 이웃하는 컨트롤플러그; 및 상기 제1갭 및 상기 제2갭을 갭필하는 전하차단막을 포함하는 비휘발성 메모리 장치를 제공한다.
Description
본 발명은 반도체 장치 제조 기술에 관한 것으로, 보다 구체적으로는 비휘발성 메모리 장치에 관한 것이다.
최근 등장하고 있는 디지털 미디어 기기들로 인해 언제, 어디서든 원하는 정보를 간편하게 이용할 수 있는 생활환경으로 변해가고 있다. 아날로그에서 디지털로 전환되면서 급속하게 확산되고 있는 디지털 방식의 각종 기기들은 촬영한 영상, 녹음한 음악, 그리고 각종 데이터를 간편하게 보관할 수 있는 저장매체를 필요로 하게 되었다. 이에 발맞추어 비메모리 반도체에도 고집적화 경향에 따라 시스템 온 칩(System on Chip, SoC) 분야에 관심을 쏟고 있으며, 세계 반도체 업계가 시스템 온 칩 기반 기술 강화를 위해 투자 경쟁을 벌이고 있다. 시스템 온 칩은 하나의 반도체에 모든 시스템 기술을 집적하는 것으로, 시스템 설계 기술을 확보하지 못하면 이제 비메모리 반도체 개발은 어려워지게 될 것이다.
최근 들어, 이처럼 복잡한 기술이 집약되어 있는 시스템 온 칩 분야에서 디지털회로(digital circuit)와 아날로그회로(analog circuit)가 혼합된 복합기능을 갖는 칩이 주류로 떠오르면서 아날로그장치(analog device)를 트리밍(trimming)하거나, 내부 연산 알고리즘(algorithm)을 저장할 임베디드 메모리(embedded memory)에 대한 필요성이 점점 증가하고 있다.
임베디드 메모리는 로직회로(logic circuit)를 형성하기 위한 CMOS공정(CMOS process) 또는 로직공정(logic process)을 기반으로 제작되기 때문에 임베디드 메모리의 동작 특성 및 집적도를 향상시키기 어렵다는 문제점이 있다. 이를 해결하기 위해서 즉, 임베디드 메모리의 동작 특성 및 집적도를 향상시키기 위해서는 예정된 로직공정 이외의 다른 공정들이 필연적으로 추가될 수 밖에 없다. 예정된 로직공정 이외의 추가된 공정들에서 발생하는 공정변수는 임베디드 메모리뿐만 아니라 임베디드 메모리를 포함한 장치의 특성 열화를 유발하는 문제점이 있다.
본 발명의 실시예는 로직공정에 부합하여 별도의 추가공정 없이 제조할 수 있는 비휘발성 메모리 장치를 제공한다.
또한, 본 발명의 실시예는 동작 특성 및 집적도를 향상시킬 수 있는 비휘발성 메모리 장치를 제공한다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는 기판에 형성되어 활성영역을 정의하는 소자분리막; 상기 기판상에 형성된 플로팅게이트; 상기 플로팅게이트 일측 상기 기판상에 형성되어 상기 플로팅게이트와 제1갭을 갖고 이웃하는 선택게이트; 상기 플로팅게이트 타측 상기 소자분리막 상에 형성되어 상기 플로팅게이트와 제2갭을 갖고 이웃하는 컨트롤플러그; 및 상기 제1갭 및 상기 제2갭을 갭필하는 전하차단막을 포함할 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는 기판에 형성되어 복수의 활성영역을 정의하는 소자분리막; 상기 활성영역 상에 형성된 복수의 콘택플러그; 상기 복수의 콘택플러그 중 어느 하나의 콘택플러그 양측 기판상에 형성된 제1플로팅게이트 및 제2플로팅게이트; 상기 어느 하나의 콘택플러그 양측 기판상에 형성되어 상기 제1 및 제2플로팅게이트와 제1갭을 갖고 이웃하는 제1선택게이트 및 제2선택게이트; 상기 제1 및 제2플로팅게이트 사이 상기 소자분리막 상에 형성되어 상기 제1 및 제2플로팅게이트와 제2갭을 갖고 이웃하며 상기 어느 하나의 콘택플러그를 기준으로 서로 대칭되는 제1컨트롤플러그 및 제2컨트롤플러그; 및 상기 제1플로팅게이트, 제2플로팅게이트, 제1선택게이트 및 제2선택게이트 측벽에 형성되어 상기 제1갭 및 상기 제2갭을 갭필하는 전하차단막을 포함할 수 있다.
상술한 과제의 해결 수단을 바탕으로 하는 본 기술은 플로팅게이트를 커플링시키는 선택게이트를 구비함으로써, 과소거를 방지함과 동시에 비휘발성 메모리 장치의 동작 특성 및 집적도를 향상시킬 수 있다.
또한, 선택게이트와 더불어서 플로팅게이트를 커플링시키는 컨트롤플러그를 구비함으로써, 보다 효과적으로 비휘발성 메모리 장치의 동작 특성 및 집적도를 향상시킬 수 있다.
또한, 컨트롤플러그가 소자분리막 상에 위치함에 따라 컨트롤플러그에 인가되는 바이어스의 극성으로부터 자유롭다. 이를 통해, 메모리 셀에 바이어스를 공급하는 주변회로의 사이즈를 감소시킬 수 있으며, 공지된 다양한 동작 방식을 손쉽게 적용할 수 있다.
또한, 로직공정에 부합하여 별도의 추가공정 없이 비휘발성 메모리 장치를 제조할 수 있다.
도 1a 내지 도 1d는 본 발명의 제1실시예에 따른 비휘발성 메모리 장치의 단위셀을 도시한 도면.
도 2a 내지 도 2c는 본 발명의 제1실시예에 따른 비휘발성 메모리 장치 단위셀의 변형예를 도시한 도면.
도 3 및 도 4는 본 발명의 제1실시예에 따른 비휘발성 메모리 장치의 단위셀을 포함한 셀 어레이에 대한 일례를 도시한 평면도.
도 5a 내지 도 5d는 본 발명의 제2실시예에 따른 비휘발성 메모리 장치의 단위셀을 도시한 도면
도 6a 내지 도 6c는 본 발명의 제2실시예에 따른 비휘발성 메모리 장치 단위셀의 변형예를 도시한 도면.
도 7 및 도 8은 본 발명의 제2실시예에 따른 비휘발성 메모리 장치의 단위셀을 포함한 셀 어레이에 대한 일례를 도시한 평면도.
도 9a 내지 도 9d는 본 발명의 제3실시예에 따른 비휘발성 메모리 장치의 단위셀을 도시한 도면.
도 10은 본 발명의 실시예에 따른 마이크로프로세서의 구성도.
도 11은 본 발명의 실시예에 따른 프로세서의 구성도.
도 2a 내지 도 2c는 본 발명의 제1실시예에 따른 비휘발성 메모리 장치 단위셀의 변형예를 도시한 도면.
도 3 및 도 4는 본 발명의 제1실시예에 따른 비휘발성 메모리 장치의 단위셀을 포함한 셀 어레이에 대한 일례를 도시한 평면도.
도 5a 내지 도 5d는 본 발명의 제2실시예에 따른 비휘발성 메모리 장치의 단위셀을 도시한 도면
도 6a 내지 도 6c는 본 발명의 제2실시예에 따른 비휘발성 메모리 장치 단위셀의 변형예를 도시한 도면.
도 7 및 도 8은 본 발명의 제2실시예에 따른 비휘발성 메모리 장치의 단위셀을 포함한 셀 어레이에 대한 일례를 도시한 평면도.
도 9a 내지 도 9d는 본 발명의 제3실시예에 따른 비휘발성 메모리 장치의 단위셀을 도시한 도면.
도 10은 본 발명의 실시예에 따른 마이크로프로세서의 구성도.
도 11은 본 발명의 실시예에 따른 프로세서의 구성도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 도면을 참조하여 설명하기로 한다. 도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
후술할 본 발명의 실시예들은 복잡한 기술이 집약되어 있는 시스템 온 칩(System on Chip, SoC) 분야에서 각광받고 있는 임베디드 메모리(embedded memory)에 적용이 용이한 비휘발성 메모리 장치를 제공한다. 이를 위해, 본 발명의 실시예들은 임베디드 메모리에서도 각광받는 플래시 EEPROM(Electrically Erasable Programmable Read-Only Memory)에서 싱글 게이트 EEPROM(single gate EEPROM)과 같이 로직공정(logic process)에 부합하여 별도의 추가공정 없이 제조할 수 있으며, 싱글 게이트 EEPROM보다 향상된 집적도를 갖는 비휘발성 메모리 장치를 제공한다.
참고로, 임베디드 메모리로서 각광받는 플래시 EEPROM은 롬(ROM, Read-only memory)처럼 전원이 없는 상태에서도 데이터를 저장할 수 있고, 전기적으로 데이터의 소거와 프로그램이 가능한 고집적 비휘발성 메모리 장치이다. EEPROM에는 하나의 게이트(예컨대, 플로팅게이트)를 구비한 싱글 게이트(single gate) EEPROM, 두 개의 게이트(예컨대, 플로팅게이트 및 컨트롤게이트)가 수직으로 적층된 적층 게이트(stack gate, ETOX) EEPROM, 싱글 게이트 EEPROM과 적층 게이트 EEPROM의 중간에 해당하는 듀얼 게이트(dual gate) EEPROM, 분리 게이트(split gate) EEPROM등이 있다. 공지된 싱글 게이트 EEPROM은 플로팅게이트를 커플링(coupling)시키기 위하여 기판에 형성된 웰(well)과 같은 불순물영역을 사용하기 때문에 제조공정이 로직공정에 부합하여 별도의 추가공정이 필요하지 않지만, 동작 특성 및 집적도를 향상시키는데 한계가 있다. 이에 반해, 플로팅게이트와 컨트롤게이트가 수직으로 적층된 적층 게이트 EEPROM, 컨트롤게이트와 플로팅게이트가 나란히 배치된 듀얼 게이트 EEPROM 및 컨트롤게이트가 플로팅게이트의 일측면을 덮는 분리 게이트 EEPROM은 모두 플로팅게이트를 커플링시키기 위한 컨트롤게이트를 구비하기 때문에 동작 특성 및 집적도를 향상시킬 수 있으나, 예정된 로직공정으로는 플로팅게이트와 컨트롤게이트를 동시에 형성할 수 없기 때문에 로직공정 이외에 별도의 추가공정이 반드시 필요하다는 단점이 있다.
따라서, 후술하는 본 발명의 실시예들은 플로팅게이트, 플로팅게이트를 커플링시키는 컨트롤게이트로 작용함과 동시에 예정된 로직공정으로 형성할 수 있는 선택게이트 및 컨트롤플러그를 포함하여 동작 특성 및 집적도를 향상시킴과 동시에 예정된 로직공정 이외의 추가 공정을 필요로하지 않는 비휘발성 메모리 장치를 제공한다.
한편, 이하의 설명에서 제1도전형과 제2도전형은 서로 상보적인 도전형을 의미한다. 즉, 제1도전형이 P형인 경우에 제2도전형은 N형이고, 제1도전형이 N형인 경우에 제2도전형은 P형이다. 이는 본 발명의 실시예에 따른 비휘발성 메모리 장치가 N-채널타입(N-channel type) 또는 P-채널타입(P-channel type)이 모두 가능하다는 것을 의미한다. 설명의 편의를 위하여 이하에서 제1도전형은 P형으로, 제2도전형은 N형으로 한다. 즉, N-채널타입의 비휘발성 메모리 장치를 예시하여 설명하기로 한다.
도 1a 내지 도 1d는 본 발명의 제1실시예에 따른 비휘발성 메모리 장치의 단위셀을 도시한 도면이고, 도 2a 내지 도 2c는 본 발명의 제1실시예에 따른 비휘발성 메모리 장치의 단위셀의 변형예를 도시한 도면이다. 구체적으로, 도 1a는 평면도이고, 도 1b는 등가회로도이며, 도 1c 및 도 1d는 도 1a에 도시된 A-A'절취선 및 B-B'절취선을 따라 도시한 단면도이다.
도 1a 내지 도 1d에 도시된 바와 같이, 제1실시예에 따른 비휘발성 메모리 장치는 기판(101)에 형성되어 활성영역(103)을 정의하는 소자분리막(102), 기판(101)상에 형성된 플로팅게이트(FG), 플로팅게이트(FG) 일측 기판(101)상에 형성되어 플로팅게이트(FG)와 제1갭(115)을 갖고 이웃하는 선택게이트(SG), 플로팅게이트(FG) 타측 소자분리막(102) 상에 형성되어 플로팅게이트(FG)와 제2갭(116)을 갖고 이웃하는 컨트롤플러그(110), 제1갭(115) 및 제2갭(116)을 갭필하는 전하차단막(105)을 포함할 수 있다.
또한, 제1실시예에 따른 비휘발성 메모리 장치는 기판(101) 전면에 형성된 층간절연막(106), 층간절연막(106)을 관통하여 선택게이트(SG)에 연결된 선택플러그(113) 및 층간절연막(106) 상에 형성되어 층간절연막(106)을 관통하는 컨트롤플러그(110)와 선택플러그(113)를 연결하는 도전라인(114)을 포함할 수 있다. 여기서, 컨트롤플러그(110) 및 선택게이트(SG)는 도전라인(114)을 통해 동작시 동일한 바이어스를 인가받을 수 있으며, 선택게이트(SG) 및 컨트롤플러그(110)에 인가되는 바이어스에 응답하여 플로팅게이트(FG)가 커플링될 수 있다.
이하, 제1실시예에 따른 비휘발성 메모리 장치의 세부 구성요소에 대하여 자세히 설명하기로 한다.
제1실시예에 따른 비휘발성 메모리 장치는 기판(101)에 형성된 제1도전형의 웰(104)을 포함할 수 있다. 기판(101)은 반도체기판일 수 있다. 반도체기판은 단결정 상태(Single crystal state)일 수 있으며, 실리콘 함유 재료를 포함할 수 있다. 즉, 반도체기판은 단결정의 실리콘 함유 재료를 포함할 수 있다. 일례로, 기판(101)은 벌크 실리콘기판이거나, 또는 지지기판, 매몰절연층 및 단결정 실리콘층이 순차적으로 적층된 SOI(Silicon On Insulator)기판일 수 있다. 웰(104)은 단위셀이 동작할 수 있는 베이스(baes)를 제공하기 위한 것으로, 기판(101)에 제1도전형의 불순물을 이온주입하여 형성된 것일 수 있다.
제1실시예에 따른 비휘발성 메모리 장치는 기판(101)에 형성되어 활성영역(103)을 정의하는 소자분리막(102)을 포함할 수 있다. 소자분리막(102)은 STI(Shallow Trench Isolaton) 공정으로 형성된 것일 수 있으며, 절연물질을 포함할 수 있다. 소자분리막(102)에 의하여 정의된 활성영역(103)은 제1방향으로의 장축과 제1방향과 교차(또는 직교)하는 제2방향으로의 단축을 갖는 바타입(Bar type) 또는 라인타입(Line type)일 수 있다. 제1방향으로 활성영역(103)의 양측 가장자리에는 접합영역(107, 108)이 위치하며, 접합영역(107, 108)과 콘택플러그(111, 112) 사이의 콘택특성(예컨대, 콘택면적)을 향상시키기 위해 활성영역(103)은 제2방향으로 돌출된 돌출부(미도시)를 더 포함할 수 있다.
제1실시예에 따른 비휘발성 메모리 장치는 기판(101)상에 형성된 플로팅게이트(Floating Gate, FG) 및 플로팅게이트(FG) 일측 기판(101)상에 형성되어 플로팅게이트(FG)와 제1갭(115)을 갖고 이웃하는 선택게이트(SG)를 포함할 수 있다. 플로팅게이트(FG)는 논리정보를 저장하는 역할을 수행하며, 선택게이트(SG)는 과소거(Over eraes)를 방지하는 역할을 수행함과 동시에 플로팅게이트(FG)를 커플링시키는 역할을 수행한다. 이를 위해, 선택게이트(SG)는 적어도 하나의 이상의 플로팅게이트(FG) 측벽과 마주보는 측벽을 가질 수 있다. 선택게이트(SG)와 플로팅게이트(FG)가 서로 마주보는 측벽의 면적이 증가할수록 이들 사이의 커플링비를 증가시킬 수 있으며, 이들 사이의 커플링비가 증가할수록 보다 용이하게 비휘발성 메모리 장치의 집적도를 향상시킬 수 있다. 이를 위해, 선택게이트(SG) 및 플로팅게이트(FG)는 커플링비를 향상시키기 위해 다양한 기하학적 형태를 가질 수 있다.
플로팅게이트(FG) 및 선택게이트(SG)는 활성영역(103)과 소자분리막(102)을 동시에 가로질러 장축이 제2방향으로 연장된 바타입 또는 라인타입의 형태를 가질 수 있다. 즉, 플로팅게이트(FG) 및 선택게이트(SG)는 활성영역(103)과 중첩되고 제2방향으로 연장된 형태를 가질 수 있다. 여기서, 컨트롤플러그(110)가 형성될 공간 및 컨트롤플러그(110)와 플로팅게이트(FG)가 서로 마주보는 측벽의 면적을 용이하게 제공하기 위해 제2방향으로 활성영역(103) 상하 소자분리막(102) 상에 형성되는 플로팅게이트(FG)의 선폭은 서로 동일하거나(도 1a, 도 2a 및 도 2c 참조), 또는 서로 상이할 수 있다(도 2b 참조).
플로팅게이트(FG) 및 선택게이트(SG)는 게이트절연막 및 게이트전극이 적층된 적층구조물일 수 있으며, 동시에 형성된 것일 수 있다. 게이트절연막은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나 단일막 또는 이들이 적층막을 포함할 수 있다. 게이트전극은 실리콘 함유 재료 예컨대, 폴리실리콘막을 포함할 수 있다. 폴리실리콘막은 불순물이 도핑된 도프드(Doped) 폴리실리콘막 또는 불순물이 도핑되지 않은 언도프드(Undoped) 폴리실리콘막일 수 있다. 한편, 도 1c 및 도 1d에서는 플로팅게이트(FG) 및 선택게이트(SG)가 플라나게이트 구조인 경우를 예시하였으나, 플로팅게이트(FG) 및 선택게이트(SG)는 3차원 게이트 구조 예컨대, 리세스게이트(Recess Gate) 구조 또는 핀게이트(Fin Gate) 구조일 수도 있다.
제1실시예에 따른 비휘발성 메모리 장치는 플로팅게이트(FG)와 인접한 활성영역(103)에 형성된 제1접합영역(107), 선택게이트(SG)와 인접한 활성영역(103)에 형성된 제2접합영역(108) 및 플로팅게이트(FG)와 선택게이트(SG) 사이 즉, 제1갭(115) 아래 활성영역(103)에 형성된 제3접합영역(109)을 포함할 수 있다. 제1접합영역(107), 제2접합영역(108) 및 제3접합영역(109)은 기판(101)에 제2도전형의 불순물을 이온주입하여 형성된 불순물영역일 수 있다. 제1접합영역(107) 및 제2접합영역(108)은 소스영역 및 드레인영역으로 작용하며 LDD 구조를 가질 수 있다. 구체적으로, 제1접합영역(107) 및 제2접합영역(108)은 제2도전형의 제1불순물영역(107A, 108A) 및 제2도전형의 제2불순물영역(107B, 108B)을 포함할 수 있고, 제2불순물영역(107B, 108B)의 불순물 도핑농도가 제1불순물영역(107A, 108A)의 불순물 도핑농도보다 더 클 수 있다. 제3접합영역(109)은 선택게이트(SG) 및 플로팅게이트(FG)에 의하여 활성영역(103)에 유도된 채널을 전기적으로 연결하는 역할을 수행하며, 제2도전형의 제1불순물영역(107A, 108A)과 동일한 도전형 및 동일한 불순물 도핑농도를 가질 수 있다. 즉, 제3접합영역(109)은 제1불순물영역(107A, 108A) 형성공정시 동시에 형성된 것일 수 있다. 여기서, 제3접합영역(109)은 제1접합영역(107) 및 제2접합영역(108) 대비 상대적으로 불순물 도핑농도가 낮아 제1접합영역(107)과 제2접합영역(108) 사이의 필드를 완화시킬 수 있기 때문에 선택게이트(SG) 및 플로팅게이트(FG)에 의하여 활성영역(103)에 유도된 채널을 효과적으로 연결할 수 있다.
제1실시예에 따른 비휘발성 메모리 장치는 플로팅게이트(FG) 타측 소자분리막(102) 상에 형성되어 플로팅게이트(FG)와 제2갭(116)을 갖고 이웃하는 컨트롤플러그(110)를 포함할 수 있다. 컨트롤플러그(110)는 플로팅게이트(FG)의 측벽과 마주보는 측벽을 갖는 적어도 하나 이상의 플러그를 포함할 수 있다. 예컨대, 컨트롤플러그(110)는 플로팅게이트(FG)의 측벽과 하나 이상의 마주보는 측벽을 갖는 단일 플러그를 포함하거나(도 1a 및 도 2b 참조), 또는 플로팅게이트(FG)의 측벽과 하나 이상의 마주보는 측벽을 갖는 복수개의 플러그를 포함할 수 있다(도 2a 및 도 2c 참조). 소자분리막(102) 상에 형성된 컨트롤플러그(110)는 선택게이트(SG)와 더불어서 동작시 플로팅게이트(FG)를 커플링시키는 역할을 수행한다. 여기서, 컨트롤플러그(110)가 소자분리막(102) 상에 위치함에 따라 컨트롤플러그(110) 형성공정에 대한 마진을 용이하게 확보함과 동시에 컨트롤플러그(110)에 인가되는 바이어스에 대한 자유도를 향상시킬 수 있다. 즉, 컨트롤플러그(110)가 소자분리막(102) 상에 위치하기 때문에 컨트롤플러그(110)에 인가되는 바이어스의 극성(예컨대, 포지티브 또는 네거티브)으로부터 자유롭다. 선택게이트(SG)와 더불어서 컨트롤플러그(110)가 플로팅게이트(FG)를 커플링시키는 역할을 수행함으로써, 비휘발성 메모리 장치의 집적도를 보다 효과적으로 향상시킬 수 있다. 컨트롤플러그(110)와 플로팅게이트(FG)가 서로 마주보는 측벽의 면적이 증가할수록 이들 사이의 커플링비를 증가시킬 수 있으며, 이들 사이의 커플링비가 증가할수록 보다 용이하게 비휘발성 메모리 장치의 집적도를 향상시킬 수 있다. 이를 위해, 컨트롤플러그(110) 및 플로팅게이트(FG)는 커플링비를 향상시키기 위해 다양한 기하학적 형태를 가질 수 있다.
제1실시예에 따른 비휘발성 메모리 장치는 기판(101) 전면에 형성된 층간절연막(106), 선택게이트(SG) 상에 형성된 선택플러그(113), 제1접합영역(107) 상에 형성된 제1콘택플러그(111) 및 제2접합영역(108) 상에 형성된 제2콘택플러그(112)를 포함할 수 있다. 층간절연막(106)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상의 적층된 적층막일 수 있다. 선택플러그(113), 제1콘택플러그(111) 및 제2콘택플러그(112)는 컨트롤플러그(110)와 함께 형성된 것일 수 있으며, 이들은 층간절연막(106)을 관통하는 형태를 가질 수 있다.
플로팅게이트(FG)와 컨트롤플러그(110) 사이의 간격 즉, 제1갭(115)의 선폭은 컨트롤플러그(110)와 플로팅게이트(FG) 사이의 간격 즉, 제2갭(116)의 선폭과 동일하거나, 또는 더 클 수 있다. 그리고, 제2갭(116)의 선폭은 플로팅게이트(FG)와 제1콘택플러그(111) 사이의 간격과 동일하거나, 또는 더 작을 수 있다. 예컨대, 컨트롤플러그(110)는 플로팅게이트(FG) 측벽의 전하차단막(105)에 접하는 형태를 가질 수 있고, 제1콘택플러그(111)는 플로팅게이트(FG) 측벽의 전하차단막(105)에 접하거나, 또는 소정 간격 이격된 형태를 가질 수 있다. 또한, 컨트롤플러그(110)와 플로팅게이트(FG)가 서로 마주보는 측벽의 면적보다 플로팅게이트(FG)와 제1콘택플러그(111)가 서로 마주보는 면적이 더 작을 수 있다. 이처럼, 플로팅게이트(FG)와 제1콘택플러그(111) 및 컨트롤플러그(110) 사이의 간격 및 마주보는 측벽 면적을 서로 상이하게 가져가는 것은 제1콘택플러그(111)를 통해 인가되는 바이어스에 의하여 플로팅게이트(FG)에 간섭이 발생하는 것을 방지하기 위함이다.
제1실시예에 따른 비휘발성 메모리 장치는 제1갭(115) 및 제2갭(116)을 갭필하는 전하차단막(105) 및 도면에 도시하지는 않았지만 컨트롤플러그(110) 측벽에 형성된 배리어막(미도시)을 포함할 수 있다. 전하차단막(105) 및 배리어막은 플로팅게이트(FG)와 컨트롤플러그(110) 사이 및 플로팅게이트(FG)와 선택게이트(SG) 사이를 절연시키는 유전막(예컨대, IPD)으로 작용할 수 있다. 따라서, 전하차단막(105) 및 배리어막은 절연막을 포함할 수 있으며, 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상이 적층된 적층막일 수 있다. 일례로, 전하차단막(105) 및 배리어막은 ONO막(Oxide-Nitride-Oxide layer)일 수 있다.
전하차단막(105)은 플로팅게이트(FG) 및 선택게이트(SG) 측벽에 형성된 스페이서일 수 있다. 예컨대, 전하차단막(105)은 플로팅게이트(FG) 및 선택게이트(SG) 측벽을 보호하기 위하여 예정된 로직공정인 스페이서 형성공정을 통해 형성된 것일 수 있다. 배리어막은 전하차단막(105)의 기능을 보완함과 동시에 공정변수에 의하여 전하차단막(105)이 그 기능을 상실할 경우에 전하차단막(105)을 대체하는 역할을 수행하는 것으로, 컨트롤플러그(110) 측벽에 형성된 스페이서일 수 있다. 배리어막은 선택적으로 형성될 수 있다.
상술한 구조를 갖는 비휘발성 메모리 장치는 플로팅게이트(FG)를 커플링시키는 선택게이트(SG)를 구비함으로써, 과소거를 방지함과 동시에 비휘발성 메모리 장치의 동작 특성 및 집적도를 향상시킬 수 있다. 아울러, 선택게이트(SG)와 더불어서 플로팅게이트(FG)를 커플링시키는 컨트롤플러그(110)를 구비함으로써, 보다 효과적으로 비휘발성 메모리 장치의 동작 특성 및 집적도를 향상시킬 수 있다.
또한, 제1갭(115) 및 제2갭(116)의 선폭이 감소할수록 이들 사이의 커플링비가 증가하기 때문에 디자인룰(design rule)이 감소할수록 비휘발성 메모리 장치의 동작 특성 및 집적도를 향상시킬 수 있다. 즉, 비휘발성 메모리 장치의 베이스공정이 되는 로직공정의 디자인룰(design rule)이 감소할수록 비휘발성 메모리 장치의 동작특성 및 집적도를 보다 향상시킬 수 있다.
또한, 로직공정에 부합하여 별도의 추가공정 없이 비휘발성 메모리 장치를 제조할 수 있다.
이하에서는, 본 발명의 제1실시예에 따른 비휘발성 메모리 장치의 동작방법을 도 1a 내지 도 1d 및 아래 표 1을 참조하여 설명하기로 한다. 아래 표 1은 도 1a 내지 도 1d에 도시된 비휘발성 메모리 장치의 동작 조건에 대한 일례를 나타낸 것이다.
먼저, 프로그램동작은 HCI(Hot Carrier Injection) 방식을 이용할 수 있다. 구체적으로, 도전라인(114)에 펌핑전압(VPP_2)을 인가하여 플로팅게이트(FG)를 커플링시킨 상태에서 제1접합영역(107) 및 제2접합영역(108)에 각각 펌핑전압(VPP_1) 및 접지전압(GND)을 인가하는 방법을 사용할 수 있다. 펌핑전압(VPP_1, VPP_2)은 전원전압(VCC)을 승압시킨 전압을 의미한다. 도전라인(114)에 인가되는 펌핑전압(VPP_2)은 제1접합영역(107)에 인가되는 펌핑전압(VPP_1)과 그 크기가 동일하거나, 또는 더 클 수 있다. 플로팅게이트(FG)가 커플링된 상태에서 제1접합영역(107) 및 제2접합영역(108)에 사이에서 발생한 필드에 기인한 열전자가 플로팅게이트(FG)에 주입되고, 플로팅게이트(FG)에 주입된 열전하에 의하여 단위셀의 문턱전압이 증가하는 일련의 거동을 통해 단위셀을 프로그램할 수 있다.
다음으로, 소거동작은 BTBT(Band To Band Tuneling) 방식을 이용할 수 있다. 구체적으로, 도전라인(114)에 네거티브 펌핑전압(-VPP_2)을 인가하여 플로팅게이트(FG)를 네거티브 전압으로 커플링시킨 상태에서 제1접합영역(107) 및 제2접합영역(108)에 각각 펌핑전압(VPP_1) 및 접지전압(GND)을 인가하는 방법을 사용할 수 있다. 네거티브 펌핑전압(-VPP_2)으로 커플링된 플로팅게이트(FG)와 펌핑전압(VPP_1)이 인가된 제1접합영역(107) 사이의 전위 차이로 인해 이들 사이에서 BTBT가 발생하고, BTBT에 의해 생성된 열정공이 플로팅게이트(FG)에 주입되어 단위셀의 문턱전압이 감소하는 일련의 거동을 통해 단위셀을 소거할 수 있다.
다음으로, 리드동작은 포워드리드(Forward read) 및 리버스리드(Reverse read)로 구분할 수 있다. 포워드리드는 프로그램동작시 전하의 이동방향과 동일한 방향으로의 전하이동을 통해 리드동작이 이루어지는 것을 의미하고, 리버스리드는 프로그램동작시 전하의 이동방향과 반대방향으로의 전하이동을 통해 리드동작이 이루어지는 것을 의미한다. 참고로, 포워드리드는 리버스리드 대비 단순한 구조의 셀 어레이를 구현할 수 있기 때문에 집적도 및 공정난이도 측면에서 유리하다. 반면에, 리버스리드는 포워드리드 대비 리드 디스터번스(read disturbance)에 대한 내성이 크다는 장점이 있다.
포워드리드는 도전라인(114)에 전원전압(VCC)을 인가하여 플로팅게이트(FG)를 커플링시키고, 제1접합영역(107) 및 제2접합영역(108)에 각각 리드전압(Vread) 및 접지전압(GND)을 인가하는 방법을 사용할 수 있다. 반대로, 리버스리드는 도전라인(114)에 전원전압(VCC)을 인가하여 플로팅게이트(FG)를 커플링시키고, 제1접합영역(107) 및 제2접합영역(108)에 각각 접지전압(GND) 및 리드전압(Vread)을 인가하는 방법을 사용할 수 있다. 도전라인(114)에 인가된 전원전압(VCC)에 의해 플로팅게이트(FG)가 커플링되고 플로팅게이트(FG) 내 전자의 존재 유무에 따라 플로팅게이트(FG) 아래 채널 형성 여부가 결정되는데, 이를 센싱하는 방법으로 단위셀을 리드할 수 있다.
이하에서는, 상술한 본 발명의 제1실시예에 따른 비휘발성 메모리 장치의 단위셀 및 그 동작방법을 바탕으로 구현할 수 있는 비휘발성 메모리 장치의 셀 어레이에 대하여 설명하기로 한다. 이하, 셀 어레이에 대한 실시예들은 도 1a 내지 도 1d에 도시된 도면부호를 사용하였으며, 동일 도면부호를 갖는 구성에 대해서는 자세한 설명을 생략하기로 한다.
도 3 및 도 4는 본 발명의 제1실시예에 따른 비휘발성 메모리 장치의 단위셀을 포함한 셀 어레이에 대한 일례를 도시한 평면도이다.
도 3 및 도 4에 도시된 바와 같이, 실시예에 따른 셀 어레이는 기판(101)에 형성되어 복수의 활성영역(103)을 정의하는 소자분리막(102), 활성영역(103) 상에 형성된 복수의 콘택플러그(111, 112), 복수의 콘택플러그(111, 112) 중에서 어느 하나의 콘택플러그(111) 양측 기판(101)상에 형성된 제1플로팅게이트(FG1) 및 제2플로팅게이트(FG2), 어느 하나의 콘택플러그(111) 양측 기판(101)상에 형성되어 제1플로팅게이트(FG1) 및 제2플로팅게이트(FG2)와 제1갭(115)을 갖고 이웃하는 제1선택게이트(SG1) 및 제2선택게이트(SG2), 제1플로팅게이트(FG1) 및 제2플로팅게이트(FG2) 사이 소자분리막(102) 상에 형성되어 제1플로팅게이트(FG1) 및 제2플로팅게이트(FG2)와 제2갭(116)을 갖고 이웃하며 어느 하나의 콘택플러그(111)를 기준으로 서로 대칭되는 제1컨트롤플러그(110A) 및 제2컨트롤플러그(110B), 제1갭(115) 및 제2갭(116)을 갭필하는 전하차단막(105)을 포함할 수 있다. 여기서, 제1선택게이트(SG1) 및 제1컨트롤플러그(110A)는 제1플로팅게이트(FG1) 측벽과 마주보는 적어도 하나 이상의 측벽을 갖고, 제2선택게이트(SG2) 및 제2컨트롤플러그(110B)는 제2플로팅게이트(FG2) 측벽과 마주보는 적어도 하나 이상의 측벽을 가질 수 있다. 그리고, 제1컨트롤플러그(110A)는 제1플로팅게이트(FG1) 측벽과 마주보는 측벽을 갖는 적어도 하나 이상의 플러그를 포함할 수 있고, 제2컨트롤플러그(110A)는 제2플로팅게이트(FG2) 측벽과 마주보는 측벽을 갖는 적어도 하나 이상의 플러그를 포함할 수 있다.
제1컨트롤플러그(110A) 및 제1선택게이트(SG1)는 동일한 바이어스를 인가받고, 제1선택게이트(SG1) 및 제1컨트롤플러그(110A)에 인가되는 바이어스에 응답하여 제1플로팅게이트(FG1)가 커플링될 수 있다. 제2컨트롤플러그(110B) 및 제2선택게이트(SG2)는 동일한 바이어스를 인가받고, 제2선택게이트(SG2) 및 제2컨트롤플러그(110B)에 인가되는 바이어스에 응답하여 제2플로팅게이트(FG2)가 커플링될 수 있다. 이를 위해, 선택게이트(SG) 상에 형성된 선택플러그(113)를 통해 제1선택게이트(SG1)와 제1컨트롤플러그(110A)를 연결하는 제1도전라인(114A) 및 제2선택게이트(SG2)와 제2컨트롤플러그(110B)를 연결하는 제2도전라인(114B)을 포함할 수 있다. 제1도전라인(114A) 및 제2도전라인(114B) 즉, 도전라인(114)은 제2방향으로 연장된 라인타입일 수 있다.
활성영역(103)은 제1방향으로 연장된 라인타입일 수 있으며, 제2방향으로 소정 간격 이격되어 복수개가 배치될 수 있다. 제1플로팅게이트(FG1) 및 제2플로팅게이트(FG2) 즉, 플로팅게이트(FG)는 제2방향으로 연장된 바타입일 수 있으며, 각각의 활성영역(103)에 각각의 플로팅게이트(FG)가 중첩되도록 배치될 수 있다. 제1선택게이트(SG1) 및 제2선택게이트(SG2) 즉, 선택게이트(SG)는 활성영역(103)과 교차하는 제2방향으로 연장된 라인타입일 수 있으며, 제1방향으로 소정 간격 이격되어 복수개가 배치될 수 있다.
복수개의 콘택플러그(111, 112)는 활성영역(103)이 연장된 방향으로 소정 간격 이격되어 배치될 수 있다. 여기서, 어느 하나의 콘택플러그는 제1콘택플러그(111)일 수 있으며, 복수개의 콘택플러그(111, 112)에서 제1콘택플러그(111)는 2N+1(N은 0을 제외한 자연수)번째마다 배치될 수 있고, 2N번째에는 제2콘택플러그(112)가 배치될 수 있다. 제1콘택플러그(111)에는 비트라인(121)이 연결될 수 있으며, 비트라인(121)은 도전라인(114)과는 서로 다른 층에 형성되어 제1방향으로 연장된 라인타입일 수 있다. 제2콘택플러그(112)는 소스라인(120)에 연결될 수 있으며, 소스라인(120)은 도전라인(114)과 동일층에 형성되어 제2방향으로 연장된 라인타입일 수 있다.
상술한 제1실시예에 따른 비휘발성 메모리 장치는 컨트롤플러그(110)와 선택게이트(SG)가 도전라인(114)을 통해 전기적으로 머지(merge)된 형태를 갖는데 반해, 후술할 제2실시예에서는 컨트롤플러그(110)와 선택게이트(SG)가 전기적으로 분리된 형태를 갖는 비휘발성 메모리 장치에 대해 도면을 참조하여 설명하기로 한다. 이하에서는 설명의 편의를 위해 제1실시예와 동일한 구성에 대해서는 동일한 도면부호를 사용하고, 자세한 설명은 생략하기로 한다.
도 5a 내지 도 5d는 본 발명의 제2실시예에 따른 비휘발성 메모리 장치의 단위셀을 도시한 도면이고, 도 6a 내지 도 6c는 본 발명의 제2실시예에 따른 비휘발성 메모리 장치의 단위셀의 변형예를 도시한 도면이다. 구체적으로, 도 5a는 평면도이고, 도 5b는 등가회로도이며, 도 5c 및 도 5d는 도 5a에 도시된 A-A'절취선 및 B-B'절취선을 따라 도시한 단면도이다.
도 5a 내지 도 5d에 도시된 바와 같이, 제2실시예에 따른 비휘발성 메모리 장치는 기판(101)에 형성되어 활성영역(103)을 정의하는 소자분리막(102), 기판(101)상에 형성된 플로팅게이트(FG), 플로팅게이트(FG) 일측 기판(101)상에 형성되어 플로팅게이트(FG)와 제1갭(115)을 갖고 이웃하는 선택게이트(SG), 플로팅게이트(FG) 타측 소자분리막(102) 상에 형성되어 플로팅게이트(FG)와 제2갭(116)을 갖고 이웃하는 컨트롤플러그(110), 제1갭(115) 및 제2갭(116)을 갭필하는 전하차단막(105)을 포함할 수 있다.
또한, 제2실시예에 따른 비휘발성 메모리 장치는 플로팅게이트(FG)와 인접한 활성영역(103)에 형성된 제1접합영역(107), 선택게이트(SG)와 인접한 활성영역(103)에 형성된 제2접합영역(108), 플로팅게이트(FG)와 선택게이트(SG) 사이 즉, 제1갭(115) 아래 활성영역(103)에 형성된 제3접합영역(109), 제1접합영역(107) 상에 형성된 제1콘택플러그(111) 및 제2접합영역(108) 상에 형성된 제2콘택플러그(112)를 포함할 수 있다.
또한, 제2실시예에 따른 비휘발성 메모리 장치는 기판(101) 전면에 형성된 층간절연막(106), 층간절연막(106)을 관통하여 선택게이트(SG)에 연결된 선택플러그(113), 층간절연막(106) 상에 형성되어 선택플러그(113)에 연결된 선택라인(201) 및 층간절연막(106) 상에 형성되어 층간절연막(106)을 관통하는 컨트롤플러그(110)에 연결된 컨트롤라인(202)을 포함할 수 있다. 여기서, 컨트롤플러그(110) 및 선택게이트(SG)는 각각 컨트롤라인(202) 및 선택라인(201)을 통해 독립적인 바이어스를 인가받을 수 있으며, 컨트롤플러그(110) 및 선택게이트(SG) 각각에 인가되는 바이어스에 응답하여 플로팅게이트(FG)가 커플링될 수 있다.
상술한 구조를 갖는 비휘발성 메모리 장치는 플로팅게이트(FG)를 커플링시키는 선택게이트(SG)를 구비함으로써, 과소거를 방지함과 동시에 비휘발성 메모리 장치의 동작 특성 및 집적도를 향상시킬 수 있다. 아울러, 선택게이트(SG)와 더불어서 플로팅게이트(FG)를 커플링시키는 컨트롤플러그(110)를 구비함으로써, 보다 효과적으로 비휘발성 메모리 장치의 동작 특성 및 집적도를 향상시킬 수 있다.
또한, 컨트롤플러그(110) 및 선택게이트(SG)에 각각 독립적인 바이어스가 인가됨에 따라 제1실시예 대비 동작방법에 대한 자유도 및 동작특성을 보다 향상시킬 수 있다.
또한, 제1갭(115) 및 제2갭(116)의 선폭이 감소할수록 이들 사이의 커플링비가 증가하기 때문에 디자인룰(design rule)이 감소할수록 비휘발성 메모리 장치의 동작 특성 및 집적도를 향상시킬 수 있다. 즉, 비휘발성 메모리 장치의 베이스공정이 되는 로직공정의 디자인룰(design rule)이 감소할수록 비휘발성 메모리 장치의 동작특성 및 집적도를 보다 향상시킬 수 있다.
또한, 로직공정에 부합하여 별도의 추가공정 없이 비휘발성 메모리 장치를 제조할 수 있다.
이하에서는, 본 발명의 제2실시예에 따른 비휘발성 메모리 장치의 동작방법을 도 5a 내지 도 5d 및 아래 표 2를 참조하여 설명하기로 한다. 아래 표 2는 도 5a 내지 도 5d에 도시된 비휘발성 메모리 장치의 동작 조건에 대한 일례를 나타낸 것이다.
먼저, 프로그램동작은 HCI(Hot Carrier Injection) 방식을 이용할 수 있다. 구체적으로, 컨트롤라인(202) 및 선택라인(201)을 통해 컨트롤플러그(110) 및 선택게이트(SG)에 펌핑전압(VPP_2, VPP_3)을 인가하여 플로팅게이트(FG)를 커플링시킨 상태에서 제1접합영역(107) 및 제2접합영역(108)에 각각 펌핑전압(VPP_1) 및 접지전압(GND)을 인가하는 방법을 사용할 수 있다. 플로팅게이트(FG)가 커플링된 상태에서 제1접합영역(107) 및 제2접합영역(108)에 사이에서 발생한 필드에 기인한 열전자가 플로팅게이트(FG)에 주입되고, 플로팅게이트(FG)에 주입된 열전하에 의하여 단위셀의 문턱전압이 증가하는 일련의 거동을 통해 단위셀을 프로그램할 수 있다.
다음으로, 소거동작은 BTBT(Band To Band Tuneling) 방식을 이용할 수 있다. 구체적으로, 컨트롤라인(202) 및 선택라인(201)을 통해 컨트롤플러그(110) 및 선택게이트(SG)에 네거티브 펌핑전압(-VPP_2, -VPP_3)을 인가하여 플로팅게이트(FG)를 네거티브 전압으로 커플링시킨 상태에서 제1접합영역(107) 및 제2접합영역(108)에 각각 펌핑전압(VPP_1) 및 접지전압(GND)을 인가하는 방법을 사용할 수 있다. 네거티브 전압으로 커플링된 플로팅게이트(FG)와 펌핑전압(VPP_1)이 인가된 제1접합영역(107) 사이의 전위 차이로 인해 이들 사이에서 BTBT가 발생하고, BTBT에 의해 생성된 열정공이 플로팅게이트(FG)에 주입되어 단위셀의 문턱전압이 감소하는 일련의 거동을 통해 단위셀을 소거할 수 있다.
다음으로, 리드동작은 포워드리드(Forward read) 및 리버스리드(Reverse read)로 구분할 수 있다. 포워드리드는 컨트롤플러그(110)에 접지전압(GND) 내지 전원전압(VCC) 범위의 전압을 인가하고 선택게이트(SG)에 전원전압(VCC)을 인가하여 플로팅게이트(FG)를 커플링시키고, 제1접합영역(107) 및 제2접합영역(108)에 각각 리드전압(Vread) 및 접지전압(GND)을 인가하는 방법을 사용할 수 있다. 반대로, 리버스리드는 컨트롤플러그(110)에 접지전압(GND) 내지 전원전압(VCC) 범위의 전압을 인가하고 선택게이트(SG)에 전원전압(VCC)을 인가하여 플로팅게이트(FG)를 커플링시키고, 제1접합영역(107) 및 제2접합영역(108)에 각각 접지전압(GND) 및 리드전압(Vread)을 인가하는 방법을 사용할 수 있다. 컨트롤플러그(110) 또는/및 선택게이트(SG)에 인가된 전압에 의해 플로팅게이트(FG)가 커플링되고, 플로팅게이트(FG) 내 전자의 존재 유무에 따라 플로팅게이트(FG) 아래 채널 형성 여부가 결정되는데, 이를 센싱하는 방법으로 단위셀을 리드할 수 있다.
이하에서는, 상술한 본 발명의 제2실시예에 따른 비휘발성 메모리 장치의 단위셀 및 그 동작방법을 바탕으로 구현할 수 있는 비휘발성 메모리 장치의 셀 어레이에 대하여 설명하기로 한다.
도 7 및 도 8은 본 발명의 제2실시예에 따른 비휘발성 메모리 장치의 단위셀을 포함한 셀 어레이에 대한 일례를 도시한 평면도이다.
도 7 및 도 8에 도시된 바와 같이, 실시예에 따른 셀 어레이는 기판(101)에 형성되어 복수의 활성영역(103)을 정의하는 소자분리막(102), 활성영역(103) 상에 형성된 복수의 콘택플러그(111, 112), 복수의 콘택플러그(111, 112) 중에서 어느 하나의 콘택플러그(111) 양측 기판(101)상에 형성된 제1플로팅게이트(FG1) 및 제2플로팅게이트(FG2), 어느 하나의 콘택플러그(111) 양측 기판(101)상에 형성되어 제1플로팅게이트(FG1) 및 제2플로팅게이트(FG2)와 제1갭(115)을 갖고 이웃하는 제1선택게이트(SG1) 및 제2선택게이트(SG2), 제1플로팅게이트(FG1) 및 제2플로팅게이트(FG2) 사이 소자분리막(102) 상에 형성되어 제1플로팅게이트(FG1) 및 제2플로팅게이트(FG2)와 제2갭(116)을 갖고 이웃하며 어느 하나의 콘택플러그(111)를 기준으로 서로 대칭되는 제1컨트롤플러그(110A) 및 제2컨트롤플러그(110B), 제1갭(115) 및 제2갭(116)을 갭필하는 전하차단막(105)을 포함할 수 있다. 여기서, 제1선택게이트(SG1) 및 제1컨트롤플러그(110A)는 제1플로팅게이트(FG1) 측벽과 마주보는 적어도 하나 이상의 측벽을 갖고, 제2선택게이트(SG2) 및 제2컨트롤플러그(110B)는 제2플로팅게이트(FG2) 측벽과 마주보는 적어도 하나 이상의 측벽을 가질 수 있다. 그리고, 제1컨트롤플러그(110A)는 제1플로팅게이트(FG1) 측벽과 마주보는 측벽을 갖는 적어도 하나 이상의 플러그를 포함할 수 있고, 제2컨트롤플러그(110A)는 제2플로팅게이트(FG2) 측벽과 마주보는 측벽을 갖는 적어도 하나 이상의 플러그를 포함할 수 있다.
제1컨트롤플러그(110A) 및 제1선택게이트(SG1)는 각각 독립적인 바이어스를 인가받고, 제1선택게이트(SG1) 및 제1컨트롤플러그(110A) 각각에 인가되는 바이어스에 응답하여 제1플로팅게이트(FG1)가 커플링될 수 있다. 제2컨트롤플러그(110B) 및 제2선택게이트(SG2)는 각각 독립적인 바이어스를 인가받고, 제2선택게이트(SG2) 및 제2컨트롤플러그(110B) 각각에 인가되는 바이어스에 응답하여 제2플로팅게이트(FG2)가 커플링될 수 있다.
이를 위해, 선택게이트(SG) 상에 형성된 선택플러그(113)를 통해 제1선택게이트(SG1) 및 제2선택게이트(SG)는 각각 제1선택라인(201A) 및 제2선택라인(201B)과 연결될 수 있다. 제1선택라인(201A) 및 제2선택라인(201B)은 제2방향으로 연장된 라인타입일 수 있다. 그리고, 제1컨트롤플러그(110A) 및 제2컨트롤플러그(110B)는 각각 제1컨트롤라인(202A) 및 제2컨트롤라인(202B)과 연결될 수 있다. 제1컨트롤라인(202A) 및 제2컨트롤라인(202B)은 제2방향으로 연장된 라인타입일 수 있다.
활성영역(103)은 제1방향으로 연장된 라인타입일 수 있으며, 제2방향으로 소정 간격 이격되어 복수개가 배치될 수 있다. 제1플로팅게이트(FG1) 및 제2플로팅게이트(FG2) 즉, 플로팅게이트(FG)는 제2방향으로 연장된 바타입일 수 있으며, 각각의 활성영역(103)에 각각의 플로팅게이트(FG)가 중첩되도록 배치될 수 있다. 제1선택게이트(SG1) 및 제2선택게이트(SG2) 즉, 선택게이트(SG)는 활성영역(103)과 교차하는 제2방향으로 연장된 라인타입일 수 있으며, 제1방향으로 소정 간격 이격되어 복수개가 배치될 수 있다.
복수개의 콘택플러그(111, 112)는 활성영역(103)이 연장된 방향으로 소정 간격 이격되어 배치될 수 있다. 여기서, 어느 하나의 콘택플러그는 제1콘택플러그(111)일 수 있으며, 복수개의 콘택플러그(111, 112)에서 제1콘택플러그(111)는 2N+1(N은 0을 제외한 자연수)번째마다 배치될 수 있고, 2N번째에는 제2콘택플러그(112)가 배치될 수 있다. 제2콘택플러그(112)는 소스라인(120)에 연결될 수 있으며, 소스라인(120)은 선택라인(201) 및 컨트롤라인(202)과 동일층에 형성되어 제2방향으로 연장된 라인타입일 수 있다. 그리고, 제1콘택플러그(111)에는 비트라인(121)이 연결될 수 있으며, 비트라인(121)은 소스라인(120), 선택라인(201) 및 컨트롤라인(202)과는 서로 다른 층에 형성되어 제1방향으로 연장된 라인타입일 수 있다.
상술한 제2실시예에 따른 비휘발성 메모리 장치는 제1콘택플러그(111), 컨트롤플러그(110) 및 선택게이트(SG)가 전기적으로 분리된 형태를 갖는데 반해, 후술할 제3실시예에서는 선택게이트(SG)와 제1콘택플러그(111) 및 컨트롤플러그(110)가 전기적으로 분리되고, 제1콘택플러그(111)와 컨트롤플러그(110)는 전기적으로 머지(merge)된 형태를 갖는 비휘발성 메모리 장치에 대해 도면을 참조하여 설명하기로 한다. 이하에서는 설명의 편의를 위해 제1실시예와 동일한 구성에 대해서는 동일한 도면부호를 사용하고, 자세한 설명은 생략하기로 한다.
도 9a 내지 도 9d는 본 발명의 제3실시예에 따른 비휘발성 메모리 장치의 단위셀을 도시한 도면이다. 구체적으로, 도 9a는 평면도이고, 도 9b는 등가회로도이며, 도 9c 및 도 9d는 도 9a에 도시된 A-A'절취선 및 B-B'절취선을 따라 도시한 단면도이다.
도 9a 내지 도 9d에 도시된 바와 같이, 제3실시예에 따른 비휘발성 메모리 장치는 기판(101)에 형성되어 활성영역(103)을 정의하는 소자분리막(102), 기판(101)상에 형성된 플로팅게이트(FG), 플로팅게이트(FG) 일측 기판(101)상에 형성되어 플로팅게이트(FG)와 제1갭(115)을 갖고 이웃하는 선택게이트(SG), 플로팅게이트(FG) 타측 소자분리막(102) 상에 형성되어 플로팅게이트(FG)와 제2갭(116)을 갖고 이웃하는 컨트롤플러그(110), 제1갭(115) 및 제2갭(116)을 갭필하는 전하차단막(105)을 포함할 수 있다.
또한, 제3실시예에 따른 비휘발성 메모리 장치는 플로팅게이트(FG)와 인접한 활성영역(103)에 형성된 제1접합영역(107), 선택게이트(SG)와 인접한 활성영역(103)에 형성된 제2접합영역(108), 플로팅게이트(FG)와 선택게이트(SG) 사이 즉, 제1갭(115) 아래 활성영역(103)에 형성된 제3접합영역(109), 제1접합영역(107) 상에 형성된 제1콘택플러그(111) 및 제2접합영역(108) 상에 형성된 제2콘택플러그(112)를 포함할 수 있다.
또한, 제3실시예에 따른 비휘발성 메모리 장치는 기판(101) 전면에 형성된 층간절연막(106), 층간절연막(106)을 관통하여 선택게이트(SG)에 연결된 선택플러그(113), 층간절연막(106) 상에 형성되어 선택플러그(113)에 연결된 선택라인(301) 및 층간절연막(106) 상에 형성되어 층간절연막(106)을 관통하는 컨트롤플러그(110)및 제1콘택플러그(111)에 연결된 컨트롤라인(302)을 포함할 수 있다. 여기서, 제1콘택플러그(111) 및 컨트롤플러그(110)는 컨트롤라인(302)에 의하여 동일한 바이어스를 인가받을 수 있다. 컨트롤플러그(110)/제1콘택플러그(111) 및 선택게이트(SG)는 각각 컨트롤라인(302) 및 선택라인(301)을 통해 독립적인 바이어스를 인가받을 수 있으며, 컨트롤플러그(110)/제1콘택플러그(111) 및 선택게이트(SG) 각각에 인가되는 바이어스에 응답하여 플로팅게이트(FG)가 커플링될 수 있다.
한편, 제3실시예에서는 컨트롤플러그(110) 및 제1콘택플러그(111)가 각각 형성된 경우를 예시하였으나, 이들의 형태는 다양한 변형이 가능하다. 일례로, 제1콘택플러그(111)를 형성하지 않고, 소자분리막(102) 상에 형성된 컨트롤플러그(110)의 일부가 활성영역(103) 상부로 확장된 형태를 가질 수 있다.
상술한 구조를 갖는 비휘발성 메모리 장치는 플로팅게이트(FG)를 커플링시키는 선택게이트(SG)를 구비함으로써, 과소거를 방지함과 동시에 비휘발성 메모리 장치의 동작 특성 및 집적도를 향상시킬 수 있다. 아울러, 선택게이트(SG)와 더불어서 플로팅게이트(FG)를 커플링시키는 컨트롤플러그(110)/제1콘택플러그(111)를 구비함으로써, 보다 효과적으로 비휘발성 메모리 장치의 동작 특성 및 집적도를 향상시킬 수 있다.
또한, 컨트롤플러그(110)/제1콘택플러그(111) 및 선택게이트(SG)에 각각 독립적인 바이어스가 인가됨에 따라 제1실시예 대비 동작방법에 대한 자유도 및 동작특성을 보다 향상시킬 수 있다.
또한, 제1갭(115) 및 제2갭(116)의 선폭이 감소할수록 이들 사이의 커플링비가 증가하기 때문에 디자인룰(design rule)이 감소할수록 비휘발성 메모리 장치의 동작 특성 및 집적도를 향상시킬 수 있다. 즉, 비휘발성 메모리 장치의 베이스공정이 되는 로직공정의 디자인룰(design rule)이 감소할수록 비휘발성 메모리 장치의 동작특성 및 집적도를 보다 향상시킬 수 있다.
또한, 로직공정에 부합하여 별도의 추가공정 없이 비휘발성 메모리 장치를 제조할 수 있다.
이하에서는, 본 발명의 제3실시예에 따른 비휘발성 메모리 장치의 동작방법을 도 9a 내지 도 9d 및 아래 표 3을 참조하여 설명하기로 한다. 아래 표 3은 도 9a 내지 도 9d에 도시된 비휘발성 메모리 장치의 동작 조건에 대한 일례를 나타낸 것이다.
먼저, 프로그램동작은 HCI(Hot Carrier Injection) 방식을 이용할 수 있다. 구체적으로, 컨트롤라인(302) 및 선택라인(301)을 통해 컨트롤플러그(110)/제1콘택플러그(111) 및 선택게이트(SG)에 펌핑전압(VPP_1, VPP_2)을 인가하여 플로팅게이트(FG)를 커플링시킨 상태에서 제1접합영역(107) 및 제2접합영역(108)에 각각 펌핑전압(VPP_1) 및 접지전압(GND)을 인가하는 방법을 사용할 수 있다. 제1접합영역(107)에 인가되는 펌핑전압(VPP_1)은 컨트롤라인(302)을 통해 제공될 수 있다. 플로팅게이트(FG)가 커플링된 상태에서 제1접합영역(107) 및 제2접합영역(108)에 사이에서 발생한 필드에 기인한 열전자가 플로팅게이트(FG)에 주입되고, 플로팅게이트(FG)에 주입된 열전하에 의하여 단위셀의 문턱전압이 증가하는 일련의 거동을 통해 단위셀을 프로그램할 수 있다.
다음으로, 소거동작은 BTBT(Band To Band Tuneling) 방식을 이용할 수 있다. 구체적으로, 선택라인(301)을 통해 선택게이트(SG)에 네거티브 펌핑전압(-VPP_2)을 인가하여 플로팅게이트(FG)를 네거티브 전압으로 커플링시킨 상태에서 제1접합영역(107) 및 제2접합영역(108)에 각각 펌핑전압(VPP_1) 및 접지전압(GND)을 인가하는 방법을 사용할 수 있다. 네거티브 전압으로 커플링된 플로팅게이트(FG)와 펌핑전압(VPP_1)이 인가된 제1접합영역(107) 사이의 전위 차이로 인해 이들 사이에서 BTBT가 발생하고, BTBT에 의해 생성된 열정공이 플로팅게이트(FG)에 주입되어 단위셀의 문턱전압이 감소하는 일련의 거동을 통해 단위셀을 소거할 수 있다.
다음으로, 리드동작은 포워드리드(Forward read) 및 리버스리드(Reverse read)로 구분할 수 있다. 포워드리드는 선택게이트(SG)에 전원전압(VCC)을 인가하여 플로팅게이트(FG)를 커플링시키고, 제1접합영역(107) 및 제2접합영역(108)에 각각 리드전압(Vread) 및 접지전압(GND)을 인가하는 방법을 사용할 수 있다. 반대로, 리버스리드는 선택게이트(SG)에 전원전압(VCC)을 인가하여 플로팅게이트(FG)를 커플링시키고, 제1접합영역(107) 및 제2접합영역(108)에 각각 접지전압(GND) 및 리드전압(Vread)을 인가하는 방법을 사용할 수 있다. 선택게이트(SG)에 인가된 전압에 의해 플로팅게이트(FG)가 커플링되고, 플로팅게이트(FG) 내 전자의 존재 유무에 따라 플로팅게이트(FG) 아래 채널 형성 여부가 결정되는데, 이를 센싱하는 방법으로 단위셀을 리드할 수 있다.
이하에서는, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 활용분야에 대한 일례를 도 10 및 도 11을 참조하여 간략히 설명하기로 한다.
도 10은 본 발명의 실시예에 따른 마이크로프로세서의 구성도이다.
도 10에 도시된 바와 같이, 마이크로프로세서(Micro Processor Unit, 1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며 기억부(1010), 연산부(1020) 및 제어부(1030)를 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit, CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 디지털 신호 처리 장치(Digital Signal Processor, DSP), 어플리케이션 프로세서(Application Processor, AP) 등 각종 처리장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 상술한 비휘발성 메모리 장치를 포함할 수 있다. 상술한 실시예에 따른 반도체 장치를 포함한 기억부(1010)는 기판에 형성되어 활성영역을 정의하는 소자분리막, 기판상에 형성된 플로팅게이트, 플로팅게이트 일측 기판상에 형성되어 플로팅게이트와 제1갭을 갖고 이웃하는 선택게이트, 플로팅게이트 타측 소자분리막 상에 형성되어 플로팅게이트와 제2갭을 갖고 이웃하는 컨트롤플러그, 제1갭 및 제2갭을 갭필하는 전하차단막을 포함할 수 있다. 상술한 기억부(1010)는 별도의 추가공정 없이 예정된 로직공정으로만으로 구현이 가능하고, 플로팅게이트를 용이하게 커플링시키는 컨트롤플러그 및 선택게이트를 구비함으로써, 동작 특성 및 집적도를 향상시킴과 동시에 로직호환성을 증대시킬 수 있으며, 공지된 다양한 동작 방식을 손쉽게 적용할 수 있어 그 활용도가 매우 크다. 따라서, 기억부(1010) 및 기억부(1010)를 포함한 마이크로프로세서(1000)의 소형화, 고성능화가 가능하다.
연산부(1020)는 마이크로프로세서(1000)의 내부에서 연산을 수행하는 부분으로 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit, ALU)를 포함할 수 있다.
제어부(1030)는 기억부(1010)나 연산부(1020) 및 마이크로프로세서(1000) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있으며, 이 경우 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 11은 본 발명의 실시예에 따른 프로세서의 구성도이다.
도 11에 도시된 바와 같이, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서 이외의 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있으며 코어부(1110), 캐시 메모리부(1120) 및 버스 인터페이스(1130)를 포함할 수 있다. 본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로 기억부(1111), 연산부(1112), 제어부(1113)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit, GPU), 어플리케이션 프로세서(Application Processor, AP) 등 각종 시스템 온 칩(System on Chip, SoC)일 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 프로세서(1100) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1112)는 하나 이상의 산술 놀리 연산 장치(Arithmetic and Logic Unit, ALU)를 포함할 수 있다. 제어부(1113)는 기억부(1111)나 연산부(1112) 및 프로세서(1100) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와는 달리 저속의 외부 장치의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 도 8에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성될 수 있으며, 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또한, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있으며 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성하여 처리 속도 보완을 위한 기능을 좀 더 강화시킬 수 있다.
버스 인터페이스(1130)는 코어부(1110)와 캐시 메모리부(1120)를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 버스 인터페이스(1130)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 하나로 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신 할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170)를 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈을 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory, PRAM), 저항 메모리(Resistive Random Access Memory,RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory, STTRAM), 자기메모리(Magnetic Random Access Memory, MRAM) 등을 포함할 수 있다. 특히, 비휘발성 메모리로서 상술한 실시예에 따른 비휘발성 메모리 장치를 포함할 수 있다. 상술한 실시예에 따른 반도체 장치를 포함한 임베디드 메모리부(1140)는 기판에 형성되어 활성영역을 정의하는 소자분리막, 기판상에 형성된 플로팅게이트, 플로팅게이트 일측 기판상에 형성되어 플로팅게이트와 제1갭을 갖고 이웃하는 선택게이트, 플로팅게이트 타측 소자분리막 상에 형성되어 플로팅게이트와 제2갭을 갖고 이웃하는 컨트롤플러그, 제1갭 및 제2갭을 갭필하는 전하차단막을 포함할 수 있다. 상술한 임베디드 메모리부(1140)는 별도의 추가공정 없이 예정된 로직공정으로만으로 구현이 가능하고, 플로팅게이트를 용이하게 커플링시키는 컨트롤플러그 및 선택게이트를 구비함으로써, 동작 특성 및 집적도를 향상시킴과 동시에 로직호환성을 증대시킬 수 있으며, 공지된 다양한 동작 방식을 손쉽게 적용할 수 있어 그 활용도가 매우 크다. 따라서, 임베디드 메모리부(1140) 및 임베디드 메모리부(1140)를 포함한 프로세서(1100)의 소형화, 고성능화가 가능하다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network, LAN), 유에스비(Universal Serial Bus, USB), 이더넷(Ethernet), 전력선통신(Power Line Communication, PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association, IrDA), 코드 분할 다중 접속(Code Division Multiple Access, CDMA), 시분할 다중 접속(Time Division Multiple Access, TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access, FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network, USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution, LTE), 근거리 무선통신(Near Field Communication, NFC), 광대역 무선 인터넷(Wireless Broadband Internet, Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access, HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA, WCDMA), 초광대역 통신(Ultra WideBand, UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 관리하기 위한 것으로 각종 메모리 컨트롤러, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital, SD), 미니 씨큐어 디지털 카드(mini Secure Digital card, mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity, SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card, SM), 멀티 미디어 카드(Multi Media Card, MMC), 내장 멀티 미디어 카드(Embedded MMC, eMMC), 컴팩트 플래시 카드(Compact Flash, CF) 등을 제어하는 컨트롤러를 포함 할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하여 영상, 음성 및 기타 형태로 전달되도록 외부 인터페이스 장치로 출력하는 그래픽 처리 장치(Graphics Processing Unit, GPU), 디지털 신호 처리 장치(Digital Signal Processor, DSP), 고선명 오디오(High Definition Audio, HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface, HDMI) 컨트롤러 등을 포함할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
101 : 기판 102 : 소자분리막
103 : 활성영역 104 : 웰
105 : 전하차단막 106 : 층간절연막
107 : 제1접합영역 108 : 제2접합영역
109 : 제3접합영역 110 : 컨트롤플러그
111 : 제1콘택플러그 112 : 제2콘택플러그
113 : 선택플러그 114 : 도전라인
201, 301 : 선택라인 202, 302 : 컨트롤라인
FG : 플로팅게이트 SG : 선택게이트
103 : 활성영역 104 : 웰
105 : 전하차단막 106 : 층간절연막
107 : 제1접합영역 108 : 제2접합영역
109 : 제3접합영역 110 : 컨트롤플러그
111 : 제1콘택플러그 112 : 제2콘택플러그
113 : 선택플러그 114 : 도전라인
201, 301 : 선택라인 202, 302 : 컨트롤라인
FG : 플로팅게이트 SG : 선택게이트
Claims (20)
- 기판에 형성되어 활성영역을 정의하는 소자분리막;
상기 기판상에 형성된 플로팅게이트;
상기 플로팅게이트 일측 상기 기판상에 형성되어 상기 플로팅게이트와 제1갭을 갖고 이웃하는 선택게이트;
상기 플로팅게이트 타측 상기 소자분리막 상에 형성되어 상기 플로팅게이트와 제2갭을 갖고 이웃하는 컨트롤플러그; 및
상기 제1갭 및 상기 제2갭을 갭필하는 전하차단막
을 포함하는 비휘발성 메모리 장치.
- 제1항에 있어서,
상기 컨트롤플러그 및 상기 선택게이트는 동일한 바이어스를 인가받고, 상기 선택게이트 및 상기 컨트롤플러그에 인가되는 바이어스에 응답하여 상기 플로팅게이트가 커플링되는 비휘발성 메모리 장치.
- 제2항에 있어서,
상기 기판 전면에 형성된 층간절연막;
상기 층간절연막을 관통하여 상기 선택게이트에 연결된 선택플러그; 및
상기 층간절연막 상에 형성되어 상기 층간절연막을 관통하는 상기 컨트롤플러그와 상기 선택플러그를 연결하는 도전라인
을 더 포함하는 비휘발성 메모리 장치.
- 제1항에 있어서,
상기 컨트롤플러그 및 상기 선택게이트는 각각 독립적인 바이어스를 인가받고, 상기 선택게이트 및 상기 컨트롤플러그 각각에 인가되는 바이어스에 응답하여 상기 플로팅게이트가 커플링되는 비휘발성 메모리 장치.
- 제4항에 있어서,
상기 기판 전면에 형성된 층간절연막;
상기 층간절연막을 관통하여 상기 선택게이트에 연결된 선택플러그;
상기 층간절연막 상에 형성되어 상기 선택플러그에 접하는 선택라인; 및
상기 층간절연막 상에 형성되어 상기 층간절연막을 관통하는 컨트롤플러그에 접하는 컨트롤라인
을 더 포함하는 비휘발성 메모리 장치.
- 제1항에 있어서,
상기 선택게이트 및 상기 컨트롤플러그는 상기 플로팅게이트 측벽과 마주보는 적어도 하나 이상의 측벽을 갖는 비휘발성 메모리 장치.
- 제1항에 있어서,
상기 컨트롤플러그는 상기 플로팅게이트 측벽과 마주보는 측벽을 갖는 적어도 하나 이상의 플러그를 포함하는 비휘발성 메모리 장치.
- 제1항에 있어서,
상기 플로팅게이트 및 상기 선택게이트는 상기 활성영역과 상기 소자분리막을 동시에 가로지르는 형태를 갖는 비휘발성 메모리 장치.
- 제1항에 있어서,
상기 제1갭의 선폭은 상기 제2갭의 선폭과 동일하거나, 또는 더 큰 비휘발성 메모리 장치.
- 제1항에 있어서,
상기 전하차단막은 상기 플로팅게이트 및 상기 선택게이트 측벽에 형성된 스페이서를 포함하는 비휘발성 메모리 장치.
- 제1항에 있어서,
상기 플로팅게이트와 인접한 활성영역에 형성된 제1접합영역;
상기 선택게이트와 인접한 활성영역에 형성된 제2접합영역;
상기 제1갭 아래 활성영역에 형성된 제3접합영역; 및
상기 제1접합영역 및 제2접합영역 상에 형성된 콘택플러그
를 더 포함하는 비휘발성 메모리 장치.
- 제11항에 있어서,
상기 플로팅게이트와 상기 콘택플러그 사이의 선폭은 상기 제2갭의 선폭과 동일하거나, 또는 더 큰 비휘발성 메모리 장치.
- 제11항에 있어서,
상기 플로팅게이트와 상기 콘택플러그가 서로 마주보는 측벽의 면적보다 상기 플로팅게이트와 상기 컨트롤플러그가 서로 마주보는 측벽의 면적이 더 큰 비휘발성 메모리 장치.
- 제11항에 있어서,
상기 제1접합영역 및 상기 제2접합영역은 제1불순물영역 및 상기 제1불순물영역보다 큰 불순물 도핑농도를 갖는 제2불순물영역을 포함하고,
상기 제3접합영역은 상기 제1불순물영역을 포함하는 비휘발성 메모리 장치.
- 기판에 형성되어 복수의 활성영역을 정의하는 소자분리막;
상기 활성영역 상에 형성된 복수의 콘택플러그;
상기 복수의 콘택플러그 중 어느 하나의 콘택플러그 양측 기판상에 형성된 제1플로팅게이트 및 제2플로팅게이트;
상기 어느 하나의 콘택플러그 양측 기판상에 형성되어 상기 제1 및 제2플로팅게이트와 제1갭을 갖고 이웃하는 제1선택게이트 및 제2선택게이트;
상기 제1 및 제2플로팅게이트 사이 상기 소자분리막 상에 형성되어 상기 제1 및 제2플로팅게이트와 제2갭을 갖고 이웃하며 상기 어느 하나의 콘택플러그를 기준으로 서로 대칭되는 제1컨트롤플러그 및 제2컨트롤플러그; 및
상기 제1플로팅게이트, 제2플로팅게이트, 제1선택게이트 및 제2선택게이트 측벽에 형성되어 상기 제1갭 및 상기 제2갭을 갭필하는 전하차단막
을 포함하는 비휘발성 메모리 장치.
- 제15항에 있어서,
상기 제1컨트롤플러그 및 상기 제1선택게이트는 동일한 바이어스를 인가받고, 상기 제1선택게이트 및 상기 제1컨트롤플러그에 인가되는 바이어스에 응답하여 상기 제1플로팅게이트가 커플링되고,
상기 제2컨트롤플러그 및 상기 제2선택게이트는 동일한 바이어스를 인가받고, 상기 제2선택게이트 및 상기 제2컨트롤플러그에 인가되는 바이어스에 응답하여 상기 제2플로팅게이트가 커플링되는 비휘발성 메모리 장치.
- 제15항에 있어서,
상기 제1컨트롤플러그 및 상기 제1선택게이트는 각각 독립적인 바이어스를 인가받고, 상기 제1선택게이트 및 상기 제1컨트롤플러그 각각에 인가되는 바이어스에 응답하여 상기 제1플로팅게이트가 커플링되고,
상기 제2컨트롤플러그 및 상기 제2선택게이트는 각각 독립적인 바이어스를 인가받고, 상기 제2선택게이트 및 상기 제2컨트롤플러그 각각에 인가되는 바이어스에 응답하여 상기 제2플로팅게이트가 커플링되는 비휘발성 메모리 장치.
- 제15항에 있어서,
상기 제1선택게이트 및 상기 제1컨트롤플러그는 상기 제1플로팅게이트 측벽과 마주보는 적어도 하나 이상의 측벽을 갖고,
상기 제2선택게이트 및 상기 제2컨트롤플러그는 상기 제2플로팅게이트 측벽과 마주보는 적어도 하나 이상의 측벽을 갖는 비휘발성 메모리 장치.
- 제15항에 있어서,
상기 제1컨트롤플러그는 상기 제1플로팅게이트 측벽과 마주보는 측벽을 갖는 적어도 하나 이상의 플러그를 포함하고,
상기 제2컨트롤플러그는 상기 제2플로팅게이트 측벽과 마주보는 측벽을 갖는 적어도 하나 이상의 플러그를 포함하는 비휘발성 메모리 장치.
- 제15항에 있어서,
상기 활성영역은 라인타입의 형태를 포함하고,
상기 제1플로팅게이트, 제2플로팅게이트, 제1선택게이트 및 제2선택게이트는 상기 활성영역 및 상기 소자분리막을 동시에 가로지르는 형태로 상기 제1 및 제2플로팅게이트는 상기 바타입의 형태 포함하며,
상기 제1 및 제2선택게이트는 상기 활성영역과 교차하는 라인타입의 형태를 함하는 비휘발성 메모리 장치.
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| Application Number | Priority Date | Filing Date | Title |
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