KR20080061015A - 상변환 기억 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 상변환 기억 소자 및 그의 제조방법을 개시한다. 개시된 본 발명은, 바 (Bar) 타입 활성영역들과 이들을 한정하는 소자분리막을 구비한 반도체기판과, 상기 반도체기판 상에 활성영역들과 수직하는 방향으로 배치되도록 형성된 다수의 게이트라인과, 상기 게이트라인 양측의 활성영역 표면 내에 형성된 소오스영역 및 드레인영역과, 상기 드레인영역 상에 형성된 제1콘택플러그를 포함한 도트형 하부전극과, 상기 소자분리막을 포함한 소오스영역 상에 게이트라인과 평행한 라인 타입으로 형성된 제2콘택플러그와, 상기 하부전극 상에 형성된 하부전극콘택과, 상기 하부전극콘택 상에 형성된 상변환막과 상부전극과, 상기 상부전극 상에 형성된 상부전극콘택과, 상기 활성영역들 사이 영역에 제2콘택플러그와 콘택하도록 형성된 다수의 접지라인용 콘택과, 상기 활성영역 상부에 상부전극콘택들과 연결되도록 형성된 비트라인 및 상기 활성영역들 사이에 접지라인용 콘택들과 연결되도록 형성된 접지라인을 포함한다.

Description

상변환 기억 소자 및 그의 제조방법{Phase change RAM device and method of manufacturing the same}
도 1은 종래 기술에 따른 상변환 기억 소자를 나타낸 단면도.
도 2는 본 발명에 따른 상변환 기억 소자를 나타낸 단면도.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정별 단면도 및 레이아웃.
도 4a 내지 도 4g는 본 발명의 다른 실시예에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정별 단면도 및 레이아웃.
* 도면의 주요 부분에 대한 부호의 설명 *
200,300,400: 반도체기판 301,302,303,401,402,403: 활성영역
304,404: 소자분리막 305,405: 스페이서
306S,406S: 소오스영역 306D,406D: 드레인영역
210,310,410: 게이트라인 312,412: 제1층간절연막
313,413: 제2층간절연막 314,414: 제3층간절연막
315,415: 제4층간절연막 220,320,420: 제1콘택플러그
221,231,321,331,421,431: 제2콘택플러그 230,330,430: 하부전극
240,340,440: 하부전극콘택 349,449: 상변환막
250,350,450: 상부전극 260,360,460: 상부전극콘택
261,361,461: 접지라인용 콘택 270,370,470: 비트라인
271,371,471: 접지라인
H1,H2,H3,H4,C/H1,C/H2,C/H3,C/H4: 콘택홀
본 발명은 상변환 기억 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 레이아웃의 변경을 통해 소오스영역과 드레인영역간의 누설전류를 억제할 수 있는 상변환 기억 소자 및 그의 제조방법에 관한 것이다.
일반적으로 기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(Random Access Memory : RAM) 소자와, 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 롬(Read Only Memory : ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM(Elecrtically Erasable and Programmable ROM)과 같은 플래쉬 기억(Flash Memory) 소자를 들 수 있다.
그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 높은 전하저장 능력이 요구되고, 이를 위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다.
또한, 상기 플래쉬 기억 소자는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원전압에 비해 높은 동작전압이 요구되고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 상기 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되고 있으며, 그 한 예로 최근들어 상변환 기억 소자(Phase Change RAM)가 제안되었다.
상변환 기억 소자는 하부전극과 상부전극 사이의 전류 흐름을 통해서 상기 전극들 사이에 개재된 상변환막이 결정 상태에서 비정질 상태로 상변화가 일어나는 것으로부터 결정질(Crystalline)과 비정질(Amorphouse)에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별하는 기억 소자이다.
다시말해, 상변환 기억 소자는 상변환막으로 칼코제나이드(Chalcogenide)막을 이용하는데, 이러한 칼코제나이드막은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움 (Te)로 이루어진 화합물막으로서, 인가된 전류, 즉, 주울 열(Joule Heat)에 의해 비정질 상태와 결정질 상태 사이에서 상변화가 일어나며, 이때, 비정질 상태를 갖는 상변환막의 비저항이 결정질 상태를 갖는 상변환막의 비저항 보다 높다는 것으로부터, 읽기 모드에서 상변환막을 통하여 흐르는 전류를 감지하여 상변환 기억 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별하게 된다.
도 1은 종래의 상변환 기억 소자를 도시한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이, 소자분리막(미도시)에 의해 한정된 반도체기판(100)의 액티브영역 상에 게이트들(110)이 형성되어져 있고, 상기 게이트(110) 양측의 기판 표면 내에는 소오스영역(106S) 및 드레인영역(106D)이 형성되어 있다. 상기 게이트들(110)을 덮도록 기판 전면 상에 제1산화막(112) 및 제2산화막(113)이 형성되어져 있고, 상변환 셀이 형성될 영역과 접지전압이 인가될 라인(이하, "접지라인(Vss line)"이라 칭함")이 형성될 제1산화막(112) 내에 각각 드레인영역(106D)과 콘택하는 제1금속플러그(120)과 소오스영역(106S)과 콘택하는 제2금속플러그(121)가 형성되어 있고, 상기 제2산화막(113) 내에는 상변환 셀 형성 영역의 제1금속플러그(120)와 콘택하도록 하부전극(130)이 형성되어 있고, 접지전압이 인가될 영역에는 상기 제2금속플러그(121)와 콘택하도록 접지라인(171)이 형성되어 있다.
계속해서, 상기 하부전극(130) 및 접지라인(171)을 포함한 제2산화막(113) 상에 제3산화막(114)이 형성되어져 있으며, 상기 제3산화막(114) 내에는 하부전극(130)과 콘택하는 플러그 형태의 하부전극콘택(Bottom electrode contact; 140)이 형성되어 있다.
상기 제3산화막(114) 상에 하부전극콘택(140)과 콘택하도록 상변화막(149)과 상부전극(150)이 적층되어 있다.
전술한 바와 같이, 종래의 상변환 기억 소자에 있어서 드레인영역(106D)에는 하부전극콘택(140)과 콘택하기 위한 하부전극(130)이 형성되며, 소오스영역(106S)에는 접지전압을 인가하기 위한 접지라인(171)이 형성되는데, 상기 하부전극(130)과 접지라인(171)간의 간격이 좁아게 되면 이들간의 전압 차로 인해서 누설전류가 발생하게 되어 접지라인의 전압은 증가하게 된다.
이처럼, 상기 접지라인의 전압 증가는 상기 상부전극(150)과 연결되어 있는 비트라인을 통하여 센싱(sensing)하는 과정에서 모든 셀을 저항이 높은 비정질 상태로 인식하게 되는 현상을 발생시킨다.
이와 같이, 상기 하부전극(130)과 접지라인(171)간의 간격(a)은 상변환 기억 소자의 단위 셀 크기를 작게 형성함에 있어서 큰 장애물이 되고 있다.
본 발명은 하부전극과 접지라인간의 간격을 확보하여 셀의 센싱 마진을 확보할 수 있는 상변환 기억 소자 및 그의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 바 (Bar) 타입 활성영역들과 이들을 한정하는 소자분리막을 구비한 반도체기판; 상기 반도체기판 상에 활성영역들과 수직하는 방향으로 배치되도록 형성된 다수의 게이트라인; 상기 게이트라인 양측의 활성영역 표면 내에 형성된 소오스영역 및 드레인영역; 상기 드레인영역 상에 형성된 제1콘택플러그를 포함한 도트형 하부전극; 상기 소자분리막을 포함한 소오스영역 상에 게이트라인과 평행한 라인 타입으로 형성된 제2콘택플러그; 상기 하부전극 상에 형성된 하부전극콘택; 상기 하부전극콘택 상에 형성된 상변환막과 상부전극; 상기 상부전극 상에 형성된 상부전극콘택; 상기 활성영역들 사이 영역에 제2콘택플러그와 콘택하도록 형성된 다수의 접지라인용 콘택; 상기 활성영역 상부에 상부전극콘택들과 연결되도록 형성된 비트라인; 및 상기 활성영역들 사이에 접지라인용 콘택들과 연결되도록 형성된 접지라인;을 포함하는 상변환 기억 소자를 제공한다.
여기서, 상기 하부전극은 제1콘택플러그 보다 큰 크기를 갖도록 형성된 것을 포함한다.
상기 제2콘택플러그는 상기 접지라인용 콘택과 콘택되는 부분이 다른 부분 보다 상대적으로 큰 크기를 갖도록 형성된 것을 포함한다.
상기 접지라인은 다수의 활성영역들 사이 영역들 중 일부 영역에만 선택적으로 형성된 것을 포함한다.
상기 접지라인이 형성된 활성영역들 사이 영역은 상기 접지라인이 형성되지 않은 활성영역들 사이 영역보다 큰 폭을 갖는 것을 포함한다.
또한, 본 발명은, 바 (Bar) 타입 활성영역들과 이들을 한정하는 소자분리막을 구비된 반도체기판을 마련하는 단계; 상기 반도체기판 상에 활성영역들과 수직하는 방향을 갖는 다수의 게이트라인을 형성하는 단계; 상기 게이트라인 양측의 활성영역 표면 내에 소오스영역 및 드레인영역을 형성하는 단계; 상기 기판의 드레인영역 상에 제1콘택플러그를 포함한 도트형 하부전극을 형성함과 아울러 상기 소자분리막을 포함한 소오스영역 상에 게이트라인과 평행한 라인 타입을 갖는 제2콘택플러그를 형성하는 단계; 상기 하부전극 상에 하부전극콘택을 형성하는 단계; 상기 하부전극콘택 상에 상변환막과 상부전극을 형성하는 단계; 상기 상부전극 상에 상부전극콘택를 형성함과 아울러 상기 활성영역들 사이 영역에 제2콘택플러그와 콘택하도록 다수의 접지라인용 콘택을 형성하는 단계; 및 상기 활성영역 상부에 상부전 극콘택들과 연결되도록 비트라인을 형성함과 아울러 상기 활성영역들 사이에 접지라인용 콘택들과 연결되도록 접지라인을 형성하는 단계;를 포함하는 상변환 기억 소자의 제조방법을 제공한다.
여기서, 상기 하부전극은 제1콘택플러그 보다 큰 크기를 갖도록 형성하는 것을 포함한다.
상기 제2콘택플러그는 상기 접지라인용 콘택과 콘택되는 부분이 다른 부분 보다 상대적으로 큰 크기를 갖도록 형성하는 것을 포함한다.
상기 접지라인은 다수의 활성영역들 사이 영역들 중 일부 영역에만 선택적으로 형성하는 것을 포함한다.
상기 접지라인이 형성된 활성영역들 사이 영역은 상기 접지라인이 형성되지 않은 활성영역들 사이 영역보다 큰 폭을 갖도록 형성하는 것을 포함한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 상변환 기억 소자에 관한 것으로, 도 2에 도시된 바와 같이, 드레인영역에 제1콘택플러그(220)를 포함한 하부전극(230) 형성시, 소자분리막을 포함한 활성영역의 소오스영역 상에 게이트라인(210)과 평행한 라인 타입을 갖는 제2콘택플러그(221,231)가 형성되며, 그리고, 상기 제2콘택플러그(231)와 콘택되도록 접지라인용 콘택(261)이 형성된다. 이때, 상기 접지라인용 콘택(261)과 콘택되는 제2콘택플러그(231) 부분은 소자분리막 상 부에 형성되어진 부분이며, 다른 부분 보다 상대적으로 큰 크기를 갖는다. 그리고, 상기 활성영역 상부에 상부전극콘택(260)들과 연결되는 비트라인(270) 형성시, 상기 접지라인용 콘택(261)들과 콘택되도록 활성영역들 사이에 접지라인(271)이 형성되는 것을 특징으로 한다.
미설명된 도면 부호 250은 상변환막과 상부전극의 적층패턴을 나타낸다.
이와 같이, 소자분리막을 포함한 소오스영역 상에 제2콘택플러그(221,231)가 형성되고, 상기 제2콘택플러그(231) 부분, 바람직하게는, 소자분리막 상부에 형성된 제2콘택플러그(231) 부분과 콘택되는 접지라인용 콘택(261)이 형성되며, 상기 접지라인용 콘택(261)들과 연결되는 접지라인(271)이 형성됨에 따라, 드레인영역에 형성된 하부전극(230)과 소오스영역에 형성된 제2콘택플러그간(221)의 간격은 종래 대비 증가시킬 수 있다.
자세하게는, 도 3a 내지 도 3g를 참조하여 본 발명의 실시예에 따른 상변환 기억 소자의 제조방법을 설명하기로 한다.
도 3a를 참조하면, 제1활성영역(301)과 제2활성영역(302) 및 제3활성영역(303)을 포함하는 다수의 바 (Bar) 타입 활성영역들이 서로 이격되게 배치되며, 상기 다수의 활성영역을 한정하도록 소자분리막(304)이 구비된 반도체기판(300)을 마련한다.
이때, 상기 제1활성영역(301)과 제2활성영역(302) 사이 영역은 제2활성영역(302)과 제3활성영역(303) 사이 영역 보다 큰 폭을 갖도록 형성한다.
그런다음, 상기 반도체기판(300) 상에 활성영역들(301,302,303)과 수직하는 방향을 갖는 다수의 게이트라인(310)을 형성한 후, 상기 게이트라인(310) 양측벽에 스페이서(305)를 형성한다.
다음으로, 상기 스페이서(305)가 형성된 게이트라인(310) 양측의 활성영역 표면 내에 소오스영역(306S) 및 드레인영역(306D)을 형성한다.
도 3b를 참조하면, 상기 게이트라인(310)를 덮도록 기판 전면 상에 제1층간절연막(312)과 제2층간절연막(313)을 증착한 후, 상기 제2층간절연막(313)을 식각하여 드레인영역(306D)의 하부전극 형성 영역을 한정하는 제1콘택홀(H1)을 형성함과 아울러 상기 제1활성영역(301)과 제2활성영역(302) 사이 영역인 소자분리막(304) 부분을 노출시키는 제2콘택홀(H2)을 형성한다.
도 3c를 참조하면, 상기 제1콘택홀(H1) 저면에 형성된 제1층간절연막(312) 부분을 식각하여 상기 드레인영역(306D)의 콘택플러그 형성 영역을 한정하는 제3콘택홀(H3)을 형성한다.
이때, 상기 제3콘택홀(H3)은 상기 제1콘택홀(H1) 보다 작은 크기를 갖도록 형성한다.
그런다음, 상기 제2콘택홀(H2)의 저면에 형성된 제1층간절연막(312) 부분을 식각하여 상기 소자분리막(304)을 포함한 소오스영역(306S) 상에 상기 제2콘택홀(H2)을 포함하여 게이트라인(310)과 평행한 라인(Line) 타입의 제4콘택홀(H4)을 형성한다.
이때, 상기 제4콘택홀(H4)은 제2콘택홀(H2) 보다 작은 폭을 갖도록 형성한다.
도 3d를 참조하면, 상기 제3콘택홀(H3), 제1콘택홀(H1) 및 제2콘택홀(H2)을 포함하는 제4콘택홀(H4)이 매립되도록 상기 제2층간절연막(313) 상에 도전물질을 증착한 후, 상기 제2층간절연막(313)이 노출될 때까지 상기 도전물질을 화학기계적연마(Chemical Mechanical Polishing, 이하 CMP)하여 상기 기판의 드레인영역(306D) 상에 형성된 제3콘택홀(H3) 및 제1콘택홀(H1) 내에 제1콘택플러그(320)를 포함한 도트(dot)형 하부전극(330)을 형성함과 아울러 상기 소자분리막(304)을 포함한 소오스영역(306S) 상에 형성된 제2콘택홀(H2)을 포함하는 제4콘택홀(H4) 내에 게이트라인(310)과 평행한 라인 타입을 갖는 제2콘택플러그(321,331)를 형성한다.
이때, 상기 제1콘택플러그(320)는 제3콘택홀(H3) 내에 형성되며, 상기 하부전극(330)은 제1콘택홀(H1) 내에 형성됨에 따라, 상기 하부전극(330)은 상기 제1콘택플러그(320) 보다 큰 크기를 갖게 된다.
그리고, 상기 제2콘택홀(H2)에 형성된 제2콘택플러그(331) 부분, 즉, 상기 제1활성영역(301)과 제2활성영역(302) 사이 영역인 소자분리막(304) 부분에 형성된 제2콘택플러그(331)는 다른 부분의 제2콘택플러그(321) 보다 큰 크기, 즉, 넓은 폭을 갖게 된다.
여기서, 본 발명은 상기 드레인영역의 제1콘택플러그를 포함한 하부전극 형성시, 소자분리막을 포함한 소오스영역 상에 라인 타입의 제2콘택플러그(221,231)를 형성함에 따라, 드레인영역에 형성된 하부전극과 소오스영역에 형성된 제2콘택플러그간의 간격(d)을 종래 대비 증가시킬 수 있게 된다.
따라서, 본 발명은 드레인영역의 하부전극과 소오스영역의 제2콘택플러그간 의 간격을 증가시킴에 따라서 상기 드레인영역과 소오스영역간의 누설전류를 감소시킬 수 있다.
도 3e를 참조하면, 상기 하부전극(330) 및 제2콘택플러그(321,331)를 포함한 제2층간절연막(313) 상에 제3층간절연막(314)을 형성한 후, 상기 제3층간절연막(314)을 식각하여 상기 하부전극(330)을 노출시키는 하부전극콘택용 콘택홀을 형성한다.
그런다음, 상기 하부전극콘택용 콘택홀이 매립되도록 상기 제3층간절연막(314) 상에 하부전극콘택용 도전물질을 증착한 후, 상기 제3층간절연막(314)이 노출될 때까지 상기 도전물질을 CMP하여 상기 하부전극콘택용 콘택홀 내에 상기 하부전극(330)과 콘택하는 하부전극콘택(340)을 형성한다.
다음으로, 상기 하부전극콘택(340)을 포함한 제3층간절연막(314) 상에 상변화 물질막과 상부전극용 도전물질을 증착한 후, 이들을 식각하여 상기 하부전극콘택(340)과 이에 인접한 제3층간절연막(314) 상에 상기 하부전극콘택(340)과 콘택하는 상변환막(349)과 상부전극(350)을 형성한다.
도 3f를 참조하면, 상기 상부전극(350)을 덮도록 상기 제3층간절연막(314) 상에 제4층간절연막(315)을 증착한 후, 상기 제4층간절연막(315)을 식각하여 상기 상부전극(350)을 노출시키는 상부전극콘택용 콘택홀을 형성한다.
그런다음, 상기 상부전극콘택용 콘택홀이 매립되도록 상기 제4층간절연막(315) 상에 상부전극콘택용 도전물질을 증착한 후, 상기 제4층간절연막(315)이 노출될 때까지 상기 도전물질을 CMP하여 상기 상부전극콘택용 콘택홀 내에 상기 상 부전극(350)과 콘택하는 상부전극콘택(360)을 형성함과 아울러 상기 활성영역들 사이 영역, 즉, 상기 제1활성영역(301)과 제2활성영역(302) 사이 영역인 소자분리막 (304)상에 형성된 제2콘택플러그(331)와 콘택하도록 다수의 접지라인용 콘택(361)을 형성한다.
여기서, 상기 접지라인용 콘택(361)은 후속의 접지라인과 전기적으로 연결되도록 하여 소오스영역에 접지전압을 인가하도록 하는 것이다.
도 3g를 참조하면, 상기 활성영역(301,302,303) 상부에 상부전극콘택(360)들과 연결되도록 상기 상부전극콘택(360)과 제4층간절연막(315) 상에 비트라인(370)을 형성함과 아울러 상기 활성영역들 사이, 바람직하게는, 상기 제1활성영역(301)과 제2활성영역(302) 사이 영역에 형성된 접지라인용 콘택(361)들과 연결되도록 접지라인용 콘택(361)과 제4층간절연막(315) 상에 접지라인(371)을 형성하여 본 발명의 실시예에 따른 상변환 기억 소자를 제조한다.
여기서, 상기 접지라인(371)은 일정한 비트라인 수마다 형성하여 접지전압을 안정적으로 형성하도록 한다.
전술한 바와 같이, 본 발명은, 소자분리막을 포함한 소오스영역 상에 콘택플러그를 형성함에 따라, 상기 소자분리막 상에 형성된 콘택플러그 부분은 접지라인과 콘택하는 부분이 되면서 상기 드레인영역 상에 형성된 하부전극과는 간격을 증가시킬 수 있게 되므로, 드레인영역과 소오스영역간의 누설전류를 억제할 수 있다.
결과적으로, 본 발명은 접지라인과 콘택되는 부분이 소오스영역 상에 형성됨에 따라 드레인영역에 형성된 하부전극과 소오스영역에 형성된 콘택플러그간의 간 격이 증가됨에 따라 상기 드레인영역과 소오스영역간의 누설전류를 억제할 수 있는 효과를 얻을 수 있다.
한편, 도 4a 내지 도 4g는 본 발명의 다른 실시예에 따른 상변환 기억 소자를 설명하면 다음과 같다.
도 4a를 참조하면, 제1활성영역(401)과 제2활성영역(402) 및 제3활성영역(403)을 포함하는 다수의 바 (Bar) 타입 활성영역들이 서로 이격되게 배치되며, 상기 다수의 활성영역을 한정하도록 소자분리막(404)이 구비된 반도체기판(400)을 마련한다.
이때, 상기 제1활성영역(401)과 제2활성영역(402) 사이 영역은 제2활성영역(402)과 제3활성영역(403) 사이 영역 보다 큰 폭을 갖도록 형성한다.
그런다음, 상기 반도체기판(400) 상에 활성영역들(401,402,403)과 수직하는 방향을 갖는 다수의 게이트라인(410)을 형성한 후, 상기 게이트라인(410) 양측벽에 스페이서(405)를 형성한다.
다음으로, 상기 스페이서(405)가 형성된 게이트라인(410) 양측의 활성영역 표면 내에 소오스영역(406S) 및 드레인영역(406D)을 형성한다.
도 4b를 참조하면, 상기 게이트라인(410)를 덮도록 기판 전면 상에 제1층간절연막(412)과 제2층간절연막(413)을 증착한 후, 상기 제2층간절연막(413)과 제1층간절연막(412)을 식각하여 상기 드레인영역(406D)의 콘택플러그 형성 영역을 한정하는 제1콘택홀(C/H1)을 형성한다.
도 4c를 참조하면, 상기 제2층간절연막(413)과 제1층간절연막(412)을 식각하 여 상기 소자분리막(404)을 포함한 소오스영역(406S) 상에 게이트라인(410)과 평행한 라인(Line) 타입의 제2콘택홀(C/H2)을 형성한다.
그런다음, 상기 제2층간절연막을 식각하여 상기 제1콘택홀 상에 드레인영역(406D)의 하부전극 형성 영역을 한정하는 제3콘택홀(C/H3)을 형성함과 아울러 상기 제2콘택홀 상에 상기 제1활성영역(401)과 제2활성영역(402) 사이 영역인 소자분리막(404) 부분을 노출시키는 제4콘택홀(C/H4)을 형성한다.
이때, 상기 제3콘택홀(C/H3)은 상기 제1콘택홀(C/H1) 보다 큰 크기를 갖으며, 상기 제4콘택홀(C/H4)은 상기 제2콘택홀(C/H2) 보다 작은 폭을 갖도록 형성한다.
도 4d를 참조하면, 상기 제4콘택홀(C/H4), 제3콘택홀(C/H3) 및 제2콘택홀(C/H2), 그리고, 상기 제1콘택홀(C/H1)이 매립되도록 상기 제2층간절연막(413) 상에 도전물질을 증착한 후, 상기 제2층간절연막(413)이 노출될 때까지 상기 도전물질을 CMP하여 상기 기판의 드레인영역(406D) 상에 형성된 제1콘택홀(C/H1) 및 제3콘택홀(C/H1) 내에 제1콘택플러그(420)를 포함한 도트(dot)형 하부전극(430)을 형성함과 아울러 상기 소자분리막(404)을 포함한 소오스영역(406S) 상에 형성된 제2콘택홀(C/H2) 및 제4콘택홀(C/H4) 내에 게이트라인(410)과 평행한 라인 타입을 갖는 제2콘택플러그(421,431)를 형성한다.
이때, 상기 제1콘택플러그(420)는 제1콘택홀(C/H1) 내에 형성되며, 상기 하부전극(430)은 제3콘택홀(C/H3) 내에 형성됨에 따라, 상기 하부전극(430)은 상기 제1콘택플러그(420) 보다 큰 크기를 갖게 된다.
그리고, 상기 제4콘택홀(C/H4)에 형성된 제2콘택플러그(431) 부분, 즉, 상기 제1활성영역(401)과 제2활성영역(402) 사이 영역인 소자분리막(404) 부분 상에 형성된 제2콘택플러그(431)는 다른 부분의 제2콘택플러그(421) 보다 큰 크기, 즉, 넓은 폭을 갖게 된다.
도 4e를 참조하면, 상기 하부전극(430) 및 제2콘택플러그(421,431)를 포함한 제2층간절연막(413) 상에 제3층간절연막(414)을 형성한 후, 상기 제3층간절연막(414)을 식각하여 상기 하부전극(430)을 노출시키는 하부전극콘택용 콘택홀을 형성한다.
그런다음, 상기 하부전극콘택용 콘택홀이 매립되도록 상기 제3층간절연막(414) 상에 하부전극콘택용 도전물질을 증착한 후, 상기 제3층간절연막(414)이 노출될 때까지 상기 도전물질을 CMP하여 상기 하부전극콘택용 콘택홀 내에 상기 하부전극(430)과 콘택하는 하부전극콘택(440)을 형성한다.
다음으로, 상기 하부전극콘택(440)을 포함한 제3층간절연막(414) 상에 상변화 물질막과 상부전극용 도전물질을 증착한 후, 이들을 식각하여 상기 하부전극콘택(440)과 이에 인접한 제3층간절연막(414) 상에 상기 하부전극콘택(440)과 콘택하는 상변환막(449)과 상부전극(450)을 형성한다.
도 4f를 참조하면, 상기 상부전극(450)을 덮도록 상기 제3층간절연막(414) 상에 제4층간절연막(415)을 증착한 후, 상기 제4층간절연막(415)을 식각하여 상기 상부전극(450)을 노출시키는 상부전극콘택용 콘택홀을 형성한다.
그런다음, 상기 상부전극콘택용 콘택홀이 매립되도록 상기 제4층간절연 막(415) 상에 상부전극콘택용 도전물질을 증착한 후, 상기 제4층간절연막(415)이 노출될 때까지 상기 도전물질을 CMP하여 상기 상부전극콘택용 콘택홀 내에 상기 상부전극(450)과 콘택하는 상부전극콘택(460)을 형성함과 아울러 상기 활성영역들 사이 영역, 즉, 상기 제1활성영역(401)과 제2활성영역(402) 사이 영역인 소자분리막 (404)상에 형성된 제2콘택플러그(431)와 콘택하도록 다수의 접지라인용 콘택(461)을 형성한다.
여기서, 상기 접지라인용 콘택(461)은 후속의 접지라인과 전기적으로 연결되도록 하여 소오스영역에 접지전압을 인가하도록 하는 것이다.
도 4g를 참조하면, 상기 활성영역(401,402,403) 상부에 상부전극콘택(460)들과 연결되도록 상기 상부전극콘택(460)과 제4층간절연막(415) 상에 비트라인(470)을 형성함과 아울러 상기 활성영역들 사이, 바람직하게는, 상기 제1활성영역(401)과 제2활성영역(402) 사이 영역에 형성된 접지라인용 콘택(461)들과 연결되도록 접지라인용 콘택(461)과 제4층간절연막(415) 상에 접지라인(471)을 형성하여 본 발명의 실시예에 따른 상변환 기억 소자를 제조한다.
여기서, 상기 접지라인(471)은 일정한 비트라인 수마다 형성하여 접지전압을 안정적으로 형성하도록 한다.
이상, 여기에서는 본 발명의 실시예에 대해 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.
이상에서와 같이, 본 발명은 소자분리막을 포함한 소오스영역 상에 콘택플러그를 형성함에 따라, 상기 소자분리막 상에 형성된 콘택플러그 부분은 접지라인과 콘택하는 부분이 되고, 드레인영역 상에 형성된 하부전극과는 간격을 증가시킬 수 있게 되므로, 드레인영역과 소오스영역간의 누설전류를 억제할 수 있다.
이처럼, 본 발명은 접지라인과 콘택되는 부분이 소오스영역 상에 형성됨에 따라 드레인영역에 형성된 하부전극과 소오스영역에 형성된 콘택플러그간의 간격이 증가됨에 따라 상기 드레인영역과 소오스영역간의 누설전류를 억제할 수 있는 효과를 얻을 수 있다.

Claims (10)

  1. 바 (Bar) 타입 활성영역들과 이들을 한정하는 소자분리막을 구비한 반도체기판;
    상기 반도체기판 상에 활성영역들과 수직하는 방향으로 배치되도록 형성된 다수의 게이트라인;
    상기 게이트라인 양측의 활성영역 표면 내에 형성된 소오스영역 및 드레인영역;
    상기 드레인영역 상에 형성된 제1콘택플러그를 포함한 도트형 하부전극;
    상기 소자분리막을 포함한 소오스영역 상에 게이트라인과 평행한 라인 타입으로 형성된 제2콘택플러그;
    상기 하부전극 상에 형성된 하부전극콘택;
    상기 하부전극콘택 상에 형성된 상변환막과 상부전극;
    상기 상부전극 상에 형성된 상부전극콘택;
    상기 활성영역들 사이 영역에 제2콘택플러그와 콘택하도록 형성된 다수의 접지라인용 콘택;
    상기 활성영역 상부에 상부전극콘택들과 연결되도록 형성된 비트라인; 및
    상기 활성영역들 사이에 접지라인용 콘택들과 연결되도록 형성된 접지라인;
    을 포함하는 것을 특징으로 하는 상변환 기억 소자.
  2. 제 1 항에 있어서,
    상기 하부전극은 제1콘택플러그 보다 큰 크기를 갖도록 형성된 것을 특징으로 하는 상변환 기억 소자.
  3. 제 1 항에 있어서,
    상기 제2콘택플러그는 상기 접지라인용 콘택과 콘택되는 부분이 다른 부분 보다 상대적으로 큰 크기를 갖도록 형성된 것을 특징으로 하는 상변환 기억 소자.
  4. 제 1 항에 있어서,
    상기 접지라인은 다수의 활성영역들 사이 영역들 중 일부 영역에만 선택적으로 형성된 것을 특징으로 하는 상변환 기억 소자.
  5. 제 4 항에 있어서,
    상기 접지라인이 형성된 활성영역들 사이 영역은 상기 접지라인이 형성되지 않은 활성영역들 사이 영역보다 큰 폭을 갖는 것을 특징으로 하는 상변환 기억 소자.
  6. 바 (Bar) 타입 활성영역들과 이들을 한정하는 소자분리막을 구비된 반도체기판을 마련하는 단계;
    상기 반도체기판 상에 활성영역들과 수직하는 방향을 갖는 다수의 게이트라 인을 형성하는 단계;
    상기 게이트라인 양측의 활성영역 표면 내에 소오스영역 및 드레인영역을 형성하는 단계;
    상기 기판의 드레인영역 상에 제1콘택플러그를 포함한 도트형 하부전극을 형성함과 아울러 상기 소자분리막을 포함한 소오스영역 상에 게이트라인과 평행한 라인 타입을 갖는 제2콘택플러그를 형성하는 단계;
    상기 하부전극 상에 하부전극콘택을 형성하는 단계;
    상기 하부전극콘택 상에 상변환막과 상부전극을 형성하는 단계;
    상기 상부전극 상에 상부전극콘택를 형성함과 아울러 상기 활성영역들 사이 영역에 제2콘택플러그와 콘택하도록 다수의 접지라인용 콘택을 형성하는 단계; 및
    상기 활성영역 상부에 상부전극콘택들과 연결되도록 비트라인을 형성함과 아울러 상기 활성영역들 사이에 접지라인용 콘택들과 연결되도록 접지라인을 형성하는 단계;
    을 포함하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 하부전극은 제1콘택플러그 보다 큰 크기를 갖도록 형성하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  8. 제 6 항에 있어서,
    상기 제2콘택플러그는 상기 접지라인용 콘택과 콘택되는 부분이 다른 부분 보다 상대적으로 큰 크기를 갖도록 형성하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  9. 제 6 항에 있어서,
    상기 접지라인은 다수의 활성영역들 사이 영역들 중 일부 영역에만 선택적으로 형성하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 접지라인이 형성된 활성영역들 사이 영역은 상기 접지라인이 형성되지 않은 활성영역들 사이 영역보다 큰 폭을 갖도록 형성하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
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