KR20060114977A - 반도체 장치 및 그 형성 방법 - Google Patents

반도체 장치 및 그 형성 방법 Download PDF

Info

Publication number
KR20060114977A
KR20060114977A KR1020050037225A KR20050037225A KR20060114977A KR 20060114977 A KR20060114977 A KR 20060114977A KR 1020050037225 A KR1020050037225 A KR 1020050037225A KR 20050037225 A KR20050037225 A KR 20050037225A KR 20060114977 A KR20060114977 A KR 20060114977A
Authority
KR
South Korea
Prior art keywords
ion implantation
region
hole
implantation region
forming
Prior art date
Application number
KR1020050037225A
Other languages
English (en)
Inventor
조민희
김지영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050037225A priority Critical patent/KR20060114977A/ko
Publication of KR20060114977A publication Critical patent/KR20060114977A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location

Abstract

본 발명은 반도체 장치 및 그 형성 방법에 관한 것으로, 정션 누설 전류를 최소화하는 구조를 갖는 것을 특징으로 한다. 본 발명의 반도체 장치는 활성 영역이 한정된 반도체 기판, 상기 활성 영역 하부에 형성된 제1 이온 주입 영역, 상기 활성 영역 상부에 형성되고, 제1 이온 주입 영역과 접하는 제2 이온 주입 영역, 제2 이온 주입 영역을 관통하여 형성된 게이트를 포함하되, 상기 게이트는 상기 제1 및 제2 이온 주입 영역에 형성된 하부 구조물을 갖고, 상기 하부 구조물의 최대 폭이 상기 제1 이온 주입 영역과 상기 제2 이온 주입 영역의 정션 영역에 위치하며, 상기 게이트와 상기 제1 및 제2 이온 주입 영역사이에는 절연막이 개재되는 것을 특징으로 한다.
본 발명에 의하면, 정션 누설 전류를 최소화할 수 있어, 휘발성 메모리인 디램의 리프레쉬 특성을 향상시킬 수 있다.
리세스 채널 트랜지스터, 정션 누설 전류

Description

반도체 장치 및 그 형성 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
도 1은 종래 기술에 따른 반도체 장치를 개략적으로 도시하는 단면도,
도 2는 본 발명에 따른 반도체 장치를 개략적으로 도시하는 단면도,
도 3a 내지 도 3d는 본 발명에 따른 반도체 장치의 형성 방법의 일 실시예를 개략적으로 도시하는 단면도,
도 4a 내지 도 4e는 본 발명에 따른 반도체 장치의 형성 방법의 다른 실시예를 개략적으로 도시하는 단면도이다.
본 발명은 반도체 장치 및 그 형성 방법에 관한 것으로, 더욱 상세하게는 리세스 채널 트랜지스터 및 그 형성 방법에 관한 것이다.
플래너(planar) 트랜지스터는 게이트의 폭이 100nm이하로 줄어들 때, 트랜지스터의 특성을 열화시키는 여러 문제점들이 발생한다. 예컨대, 문턱 아래 변동 (subthreshold swing) 등의 짧은 채널 효과(short channel effect), 드레인 기인 배리어 강하(drain induced barrier lowering;DIBL), 정션 누설 전류(junction leakage current) 증가 등의 문제점들이 발생한다.
리세스 채널 트랜지스터는 유효 채널 길이(effective channel length)를 효과적으로 연장시킴으로써 플래너 트랜지스터가 갖는 짧은 채널 효과 등의 문제점들을 극복할 수 있다. 한편, 게이트의 폭이 70nm이하로 줄어들면서, 리세스 채널 트랜지스터는 구형의 리세스 채널 트랜지스터로 변형 발전되었다.
구형의 리세스 채널 트랜지스터는 게이트의 하부 구조를 구형으로 함으로써, 게이트의 폭이 줄어들더라도 채널의 길이는 어느정도 유지할 수 있게 되었다. 도면을 참조하여 구체적으로 설명한다.
도 1은 종래 구형의 리세스 채널 트랜지스터를 개략적으로 보여주는 단면도이다. 커패시터, 비트 라인, 스토리지 콘택트, 비트 라인 콘택트 등의 도시는 생략하였다.
도 1을 참조하면, 반도체 기판(10)에 얕은 트렌치 격리(shallow trench isolation) 방법을 사용하여 형성된 분리 소자막(12) 사이에 활성 영역이 한정된다. 상기 활성 영역에 붕소 이온을 주입하여 분리 소자막(12)과 활성 영역 밑에 분리 소자막(12)의 격리를 목적으로 하는 격리 이온 주입 영역(10sa)이 형성된다.
다시 붕소 이온을 주입하여 격리 이온 주입 영역(10sa) 위의 활성 영역 하부에 제1 이온 주입 영역(10sb)이 형성된다. 이어서, 인 이온을 주입하여 상기 활성 영역 상부에 제2 이온 주입 영역(10sc)이 형성된다. 제2 이온 주입 영역(10sc)과 제1 이온 주입 영역(10sb)사이에 정션 영역(10j)이 형성된다.
제2 이온 주입 영역(10sc)을 관통하여 게이트(16)가 형성되고, 제2 이온 주입 영역(10sc)은 소스 영역(10ss)과 드레인 영역(10sd)으로 나뉜다. 제1 및 제2 이온 주입 영역(10sb,10sc)과 게이트(16)사이에 게이트 절연막(14b,14n)이 개재된다. 게이트(16)는 구형의 하부 구조물을 갖는다. 상기 구형의 하부 구조물은 제1 이온 주입 영역(10sb)내에 형성된다.
그러나, 이 경우 정션 영역(10j)의 면적은 게이트(16)의 하부 구조물의 형상과는 상관없이 어느 정도 일정하게 유지되므로, 정션 영역(10j)을 통한 정션 누설 전류의 크기는 여전히 감소하지 않는다.
본 발명은 이상에서 언급한 상황을 고려하여 제안된 것으로, 본 발명의 목적은 정션 누설 전류를 최소화하는 구조를 갖는 반도체 장치 및 그 형성 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면은 정션 누설 전류를 최소로 하는 구조를 갖는 반도체 장치를 제공한다. 본 발명의 반도체 장치는 활성 영역이 한정된 반도체 기판, 상기 활성 영역 하부에 형성된 제1 이온 주입 영역, 상기 활성 영역 상부에 형성되고, 상기 제1 이온 주입 영역과 접하는 제2 이온 주입 영역, 상기 제2 이온 주입 영역을 관통하여 형성된 게이트를 포함하되, 상기 게이트는 상기 제1 및 제2 이온 주입 영역에 형성된 하부 구조물을 갖고, 상기 하부 구조물의 최대 폭이 상기 제1 이온 주입 영역과 상기 제2 이온 주입 영역의 정션 영역에 위치하며, 상기 게이트와 상기 제1 및 제2 이온 주입 영역사이에는 절연막이 개재되는 것을 특징으로 한다.
상기 절연막은 산화막으로 하고, 상기 게이트의 하부 구조물은 구형으로 하고, 그 폭은 상기 게이트 상부의 폭보다 크게 하는 것이 바람직하다.
따라서, 상기 제1 이온 주입 영역과 상기 제2 이온 주입 영역 사이에 형성된 정션 영역의 면적이 최소로 되므로, 정션 누설 전류도 최소화할 수 있다.
상기 목적을 달성하기 위한 본 발명의 다른 측면은 정션 누설 전류를 최소로 하는 구조를 갖는 반도체 장치의 형성 방법을 제공한다. 이 방법의 일 실시예는 활성 영역이 한정된 반도체 기판을 제공하는 단계, 상기 활성 영역 하부에 이온 주입 공정을 실시하여 제1 이온 주입 영역을 형성하는 단계, 상기 활성 영역 상부에 이온 주입 공정을 실시하여 상기 제1 이온 주입 영역과 접하는 제2 이온 주입 영역을 형성하는 단계, 상기 제2 이온 주입 영역에 제1 홀을 형성하는 단계, 상기 제1 홀에 의하여 노출된 기판에 제1 절연막을 증착하는 단계, 상기 제1 절연막 중 상기 제1 홀의 하부면에 위치하는 부분을 식각하는 단계, 상기 식각에 의하여 노출된 기판을 식각하여, 상기 제1 홀의 하부와 연결되는 제2 홀을 형성하는 단계, 상기 제2 홀에 의하여 노출된 기판에 제2 절연막을 증착하는 단계 및 상기 제1 홀 및 제2 홀에 도전 물질을 채워 게이트를 형성하는 단계를 포함하되, 상기 제2 홀의 최대 폭이 상기 제1 이온 주입 영역과 상기 제2 이온 주입 영역의 정션 영역에 위치하는 것을 특징으로 한다.
상기 제2 홀에 의하여 노출된 기판에 제2 절연막을 증착하기 전에, 상기 제1 홀의 측벽의 제1 절연막을 제거하고, 상기 제1 및 제2 홀에 의하여 노출된 기판에 제2 절연막을 증착하는 것이 바람직하다.
상기 제1 및 제2 절연막은 산화막으로 하는 것이 바람직하다.
상기 제2 홀은 구형으로 하되, 그 최대 폭이 제1 홀의 폭보다 크게 하는 것이 바람직하다.
제1 이온 주입 영역을 형성하는 단계는 30 ~ 80KeV의 주입 에너지로 붕소 이온을 주입하고, 제2 이온 주입 영역을 형성하는 단계는 20 ~ 30KeV의 주입 에너지로 인 이온을 주입하는 것이 바람직하다.
상기 방법의 다른 실시예는 활성 영역이 한정된 반도체 기판을 제공하는 단계, 상기 활성 영역 하부에 이온 주입 공정을 실시하여 제1 이온 주입 영역을 형성하는 단계, 상기 활성 영역 상부에 이온 주입 공정을 실시하여 상기 제1 이온 주입 영역과 접하는 제2 이온 주입 영역을 형성하는 단계, 상기 제2 이온 주입 영역을 관통하고, 상기 제1 이온 주입 영역의 상부면을 노출시키는 제1 홀을 형성하는 단계, 상기 제1 홀에 의하여 노출된 기판에 제1 절연막을 증착하는 단계, 상기 제1 절연막 중 상기 제1 홀의 하부면에 위치하는 부분을 식각하는 단계, 상기 식각에 의하여 노출된 기판을 식각하여, 상기 제1 홀의 하부와 연결되는 제2 홀을 형성하는 단계, 상기 제2 홀에 의하여 노출된 기판에 제2 절연막을 증착하는 단계, 상기 제1 홀 및 제2 홀에 도전 물질을 채워 게이트를 형성하는 단계 및 이온 주입 공정을 실시하여, 상기 제1 이온 주입 영역과 상기 제2 이온 주입 영역의 정션 영역이 상기 도전 물질로 채워진 제2 홀의 최대 폭에 위치하도록 상기 제2 이온 주입 영역을 확장하는 단계를 포함한다.
상기 절연막은 산화막으로 하고, 상기 제2 홀에 의하여 노출된 기판에 절연막을 증착하기 전에, 상기 제1 홀의 측벽의 절연막을 제거하고, 상기 제1 및 제2 홀에 의하여 노출된 기판에 절연막을 증착하는 것이 바람직하다.
상기 제1 및 제2 절연막은 산화막으로 하는 것이 바람직하다.
상기 제2 홀은 구형으로 하되, 그 최대 폭이 제1 홀의 폭보다 크게 하는 것이 바람직하다.
제1 이온 주입 영역을 형성하는 단계는 30 ~ 80KeV의 주입 에너지로 붕소 이온을 주입하고, 제2 이온 주입 영역에는 10 ~ 20KeV의 주입 에너지로 인 이온을 주입하고, 제2 이온 주입 영역을 확장하는 단계는 20 ~ 30KeV의 주입 에너지로 인 이온을 주입하는 것이 바람직하다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있게 하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다.
본 명세서의 실시예들에서 제1, 제2 등의 용어가 다양한 막과 영역 등을 기 술하기 위해서 사용되었지만, 이들 영역이 이 같은 용어들에 의해서 한정되어서는 안 된다. 또한 이들 용어들은 단지 어느 소정의 막 및 영역을 다른 막 및 영역과 구별시키기 위해서 사용되었을 뿐이다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
반도체 장치의 구조
도 2는 본 발명에 따른 구형의 리세스 채널 트랜지스터를 개략적으로 도시하는 단면도이다. 커패시터, 비트 라인, 스토리지 콘택트, 비트 라인 콘택트 등의 도시는 생략하였다.
도 2을 참조하면, 반도체 기판(100)에 얕은 트렌치 격리(shallow trench isolation) 방법을 사용하여 형성된 분리 소자막(120) 사이에 활성 영역이 한정된다. 상기 활성 영역에 붕소 이온을 주입하여 분리 소자막(120)과 활성 영역 밑에 분리 소자막(120)의 격리를 목적으로 하는 격리 이온 주입 영역(100sa)이 형성된다. 다시 붕소 이온을 주입하여 격리 이온 주입 영역(100sa) 위의 활성 영역 하부에 제1 이온 주입 영역(100sb)이 형성된다. 이어서, 인 이온을 주입하여 상기 활성 영역 상부에 제2 이온 주입 영역(100sc)이 형성된다. 제2 이온 주입 영역(100sc)과 제1 이온 주입 영역(100sb)사이에 정션 영역(100j)이 형성된다. 제2 이온 주입 영역(100sc)을 관통하여 게이트(160)가 형성되고, 제2 이온 주입 영역(100sc)은 소스 영역(100ss)과 드레인 영역(100sd)으로 나뉜다. 제1 및 제2 이온 주입 영역(100sb,100sc)과 게이트(160)사이에 게이트 절연막(140b,140n)이 개재된 다. 게이트(160)는 구형의 하부 구조물을 갖는다. 상기 구형의 하부 구조물의 하부는 제1 이온 주입 영역(100sb)에 형성되고, 상부는 제2 이온 주입 영역(100sc)내에 형성된다. 따라서, 상기 게이트(160)의 하부 구조물의 중심은 정션 영역(100j)에 위치하게 된다.
도 2를 종래 기술을 도시하는 도 1과 비교하면, 도 2에서의 정션 영역(100j)의 면적의 크기는 도 1에서의 정션 영역(10j)의 면적의 크기보다 작을 뿐만 아니라 그 면적도 최소가 됨을 알 수 있다. 따라서, 정션 영역을 통하여 손실되는 정션 누설 전류도 최소로 할 수 있다.
반도체 장치의 형성 방법
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 구형의 리세스 채널 트랜지스터의 형성 방법을 도시하는 단면도이다.
먼저 도 3a를 참조하면, 반도체 기판(100)에 얕은 트렌치 격리 방법을 사용하여 분리 소자막(120)을 형성하고, 상기 분리 소자막(120) 사이에 활성 영역을 한정한다.
상기 활성 영역에 붕소 이온을 100KeV 정도의 주입 에너지로 주입하여 분리 소자막(120)의 격리를 목적으로 하는 격리 이온 주입 영역(100sa)을 분리 소자막(120)과 활성 영역 밑에 형성한다. 다시 붕소 이온을 30~80KeV의 주입 에너지로 주입하여 상기 활성 영역 하부에 제1 이온 주입 영역(100sb)을 형성한다. 이어서, 인 이온을 20~30KeV의 주입 에너지로 주입하여 제2 이온 주입 영역(100sc)을 형성한다.
도 3b를 참조하면, 기판 전면에 하드 마스크(미도시)를 침적한 후 사진 공정과 식각 공정을 실시하여 제1 홀(160nh)을 형성한다. 제1 홀(160nh)의 하부면은 정션 영역(100j) 위에 위치한다. 제1 홀에 의해서 제2 이온 주입 영역은 소스 영역(100ss)과 드레인 영역(100sd)로 나뉜다. 전면에 산화막(130)을 증착한다.
도 3c를 참조하면, 제1 홀의 하부면을 덮고 있는 산화막을 식각하여 제거하고, 반도체 기판의 실리콘을 노출시킨다. 제1 홀의 측벽에 형성되어 있는 산화막을 식각 보호막으로 하여 제1 홀의 하부면에 노출된 실리콘에 대하여 등방성 식각 공정을 실시하여 구형의 제2 홀(160bh)을 형성한다. 구형인 제2 홀(160bh)의 지름이 제1 홀(160nh)의 폭보다 크도록 형성한다. 이때 산화막에 대한 실리콘의 식각 선택비가 큰 식각 공정을 사용하여, 제1 홀의 측벽의 실리콘은 산화막에 의해 보호되어 식각되지 않는다. 제2 홀의 중심 부분이 정션 영역에 위치할 때까지 식각되도록 하여 제2 홀의 하부는 제1 이온 주입 영역(100sb)에서 형성되고, 제2홀의 상부는 제2 이온 주입 영역(100sc)에 형성된다.
도 3d를 참조하면, 제1 홀의 측벽의 산화막을 제거하고, 제1 및 제2 홀에 의하여 노출된 기판에 산화막(140b,140n)을 증착한다. 물론 제1 홀의 측벽의 산화막(140n)을 제거하지 않고, 제2 홀에 의하여 노출된 기판에 대하여만 산화막(140b)을 증착하는 것도 가능하다. 이어서, 제1 및 제2 홀에 도전 물질 예컨대 도핑된 폴리 실리콘 등을 채워 게이트(160)를 형성한다. 제2 홀이 구형이므로 게이트 하부도 구형이 된다. 게이트(160)와 제1 이온 주입 영역(100sb) 및 제2 이온 주입 영역(100sc) 사이에는 산화막(140b,140n)이 개재된다. 결국 도 3d는 본 발명의 일 측 면에 따른 구형의 리세스 채널 트랜지스터를 도시하는 도 2와 같게 된다. 도 3d에는 도시하지 않았지만, 게이트 상부에는 실리사이드층과 하드 마스크층이 적층된다.
도 4a 내지 도 4e는 본 발명의 다른 실시예에 따른 구형의 리세스 채널 트랜지스터의 형성 방법을 도시하는 단면도이다.
먼저 도 4a를 참조하면, 반도체 기판(100)에 얕은 트렌치 격리 방법을 사용하여 분리 소자막(120)을 형성하고, 활성 영역을 한정한다. 상기 활성 영역에 붕소 이온을 100KeV 정도의 주입 에너지로 이온 주입 공정을 실시하여 분리 소자막(120)의 격리를 목적으로 하는 격리 이온 주입 영역(100sa)을 분리 소자막(120)과 활성 영역 밑에 형성한다. 다시 붕소 이온을 30 ~ 80KeV의 주입 에너지로 이온 주입 공정을 실시하여 상기 활성 영역 하부에 제1 이온 주입 영역(100sb)을 형성한다. 이어서, 인 이온을 10 ~ 20KeV의 주입 에너지로 이온 주입 공정을 실시하여 제2 이온 주입 영역(100sc)을 형성한다. 상기 실시예와 달리 인 이온의 주입에너지가 20 ~ 30KeV에서 10 ~ 20KeV로 감소하기 때문에 제2 이온 주입 영역의 높이는 감소하고, 제1 이온 주입 영역의 높이는 증가한다.
도 4b를 참조하면, 기판 전면에 하드 마스크를 침적하여 사진 공정과 식각 공정을 실시하여 제1 홀(160nh)을 형성한다. 상기 실시예와 달리 제1 홀(160nh)의 하부면은 정션 영역(100j) 아래에 위치한다. 제1 홀에 의해서 제2 이온 주입 영역은 소스 영역(100ss)과 드레인 영역(100sd)로 나뉜다. 전면에 산화막(130)을 증착한다.
도 4c를 참조하면, 제1 홀의 하부면을 덮고 있는 산화막을 식각하여 제거하고, 반도체 기판의 실리콘을 노출시킨다. 제1 홀의 측벽에 형성되어 있는 산화막을 식각 보호막으로 하여 제1 홀의 하부면에 노출된 실리콘에 대하여 등방성 건식 식각 공정을 실시하여 구형의 제2 홀(160bh)을 형성한다. 구형인 제2 홀(160bh)의 지름이 제1 홀(160nh)의 폭보다 크도록 형성한다. 이때 산화막에 대한 실리콘의 식각 선택비가 큰 식각 공정을 사용하여, 제1 홀의 측벽의 실리콘은 산화막에 의해 보호되어 식각되지 않는다. 제2 홀은 제1 이온 주입 영역(100sb)에 형성된다.
도 4d를 참조하면, 제1 홀의 측벽의 산화막을 제거하고, 제1 및 제2 홀에 의하여 노출된 기판에 산화막(140b,140n)을 증착한다. 물론 제1 홀의 측벽의 산화막(140n)을 제거하지 않고, 제2 홀에 의하여 노출된 기판에 대하여만 산화막(140b)을 증착하는 것도 가능하다. 이어서, 제1 및 제2 홀에 도전 물질 예컨대 도핑된 폴리 실리콘 등을 채워 게이트(160)를 형성한다. 제2 홀이 구형이므로 게이트 하부도 구형이 된다. 게이트(160)와 제1 이온 주입 영역(100sb) 및 제2 이온 주입 영역(100sc) 사이에는 산화막(140b,140n)이 개재된다. 결국 도 4d는 종래 기술에 따른 구형의 리세스 채널 트랜지스터를 도시하는 도 1과 같게 된다.
도 4e를 참조하면, 제2 이온 주입 영역(100sc)에 인 이온을 20 ~ 30KeV의 주입 에너지로 이온 주입 공정을 실시하여 제2 이온 주입 영역(100sc)을 확장시킨다. 따라서, 제1 이온 주입 영역(100sb)과 제2 이온 주입 영역(100sc)의 경계면인 정션 영역(100j)을 게이트(160)의 하부 구조물의 중심 부분까지 이동 시킬 수 있다. 결국 도 4e는 본 발명의 일 측면에 따른 구형의 리세스 채널 트랜지스터를 도시하는 도 2와 같게 된다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 상기 실시예에서는 게이트의 하부 구조물이 구형인 것으로 하여 설명하였으나, 구형에 한정하여서는 안 되며, 게이트의 하부 구조물의 폭이 게이트 상부의 폭보다 크면 어떠한 형태로도 가능하다. 또한 상기 실시예에서는 제1 이온 주입 영역에는 붕소 이온을 주입하고, 제2 이온 주입 영역에는 인 이온을 주입하였으나, 역으로 이온을 주입할 수도 있다.
그러므로, 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 본 발명에 따르면, 정션 영역의 면적의 크기가 최소가 되게 함으로써 정션 누설 전류를 최소화할 수 있다. 따라서, 리프레쉬(refresh)를 계속 해주어야 하는 휘발성 메모리인 디램(DRAM)의 경우에 리프레쉬 특성을 향상시킬 수 있게 된다.

Claims (15)

  1. 활성 영역이 한정된 반도체 기판;
    상기 활성 영역 하부에 형성된 제1 이온 주입 영역;
    상기 활성 영역 상부에 형성되고, 상기 제1 이온 주입 영역과 접하는 제2 이온 주입 영역; 및
    상기 제2 이온 주입 영역을 관통하여 형성된 게이트를 포함하되,
    상기 게이트는 상기 제1 및 제2 이온 주입 영역에 형성된 하부 구조물을 갖고, 상기 하부 구조물의 최대 폭이 상기 제1 이온 주입 영역과 상기 제2 이온 주입 영역의 정션 영역에 위치하며,
    상기 게이트와 상기 제1 및 제2 이온 주입 영역사이에는 절연막이 개재되는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 절연막은 산화막인 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트의 하부 구조물의 최대 폭이 상기 게이트 상부의 폭보다 더 큰것을 특징으로 하는 반도체 장치.
  4. 상기 제 1 항 또는 제 2 항에 있어서,
    상기 게이트의 하부 구조물이 구형인 것을 특징으로 하는 반도체 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 이온 주입 영역에는 인 이온이 주입되고, 상기 제2 이온 주입 영역에는 붕소 이온이 주입되거나, 상기 제1 이온 주입 영역에는 붕소 이온이 주입되고, 상기 제2 이온 주입 영역에는 인 이온이 주입되는 것을 특징으로 하는 반도체 장치.
  6. 활성 영역이 한정된 반도체 기판을 제공하는 단계;
    상기 활성 영역 하부에 이온 주입 공정을 실시하여 제1 이온 주입 영역을 형성하는 단계;
    상기 활성 영역 상부에 이온 주입 공정을 실시하여 상기 제1 이온 주입 영역과 접하는 제2 이온 주입 영역을 형성하는 단계;
    상기 제2 이온 주입 영역에 제1 홀을 형성하는 단계;
    상기 제1 홀에 의하여 노출된 기판에 제1 절연막을 증착하는 단계;
    상기 제1 절연막 중 상기 제1 홀의 하부면에 위치하는 부분을 식각하는 단계;
    상기 식각에 의하여 노출된 기판을 식각하여, 상기 제1 홀의 하부와 연결되는 제2 홀을 형성하는 단계;
    상기 제2 홀에 의하여 노출된 기판에 제2 절연막을 증착하는 단계; 및
    상기 제1 홀 및 제2 홀에 도전 물질을 채워 게이트를 형성하는 단계를 포함하되,
    상기 제2 홀의 최대 폭이 상기 제1 이온 주입 영역과 상기 제2 이온 주입 영역의 정션 영역에 위치하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  7. 제 6 항에 있어서,
    상기 제2 홀에 의하여 노출된 기판에 제2 절연막을 증착하기 전에, 상기 제1 홀의 측벽의 제1 절연막을 제거하고, 상기 제1 및 제2 홀에 의하여 노출된 기판에 제2 절연막을 증착하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 제1 및 제2 절연막은 산화막인 것을 특징으로 하는 반도체 장치의 형성 방법.
  9. 제 6 항 또는 제 7 항에 있어서,
    상기 제2 홀은 구형으로 하되, 그 최대 폭이 제1 홀의 폭보다 크게 하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  10. 제 6 항 또는 제 7 항에 있어서,
    제1 이온 주입 영역을 형성하는 단계는 30 ~ 80KeV의 주입 에너지로 붕소 이온을 주입하고, 제2 이온 주입 영역을 형성하는 단계는 20 ~ 30KeV의 주입 에너지로 인 이온을 주입하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  11. 활성 영역이 한정된 반도체 기판을 제공하는 단계;
    상기 활성 영역 하부에 이온 주입 공정을 실시하여 제1 이온 주입 영역을 형성하는 단계;
    상기 활성 영역 상부에 이온 주입 공정을 실시하여 상기 제1 이온 주입 영역과 접하는 제2 이온 주입 영역을 형성하는 단계;
    상기 제2 이온 주입 영역을 관통하고, 상기 제1 이온 주입 영역의 상부면을 노출시키는 제1 홀을 형성하는 단계;
    상기 제1 홀에 의하여 노출된 기판에 제1 절연막을 증착하는 단계;
    상기 제1 절연막 중 상기 제1 홀의 하부면에 위치하는 부분을 식각하는 단계;
    상기 식각에 의하여 노출된 기판을 식각하여, 상기 제1 홀의 하부와 연결되는 제2 홀을 형성하는 단계;
    상기 제2 홀에 의하여 노출된 기판에 제2 절연막을 증착하는 단계;
    상기 제1 홀 및 제2 홀에 도전 물질을 채워 게이트를 형성하는 단계; 및
    이온 주입 공정을 실시하여, 상기 제1 이온 주입 영역과 상기 제2 이온 주입 영역의 정션 영역이 상기 도전 물질로 채워진 제2 홀의 최대 폭에 위치하도록 상기 제2 이온 주입 영역을 확장하는 단계를 포함하는 반도체 장치의 형성 방법.
  12. 제 11 항에 있어서,
    상기 제2 홀에 의하여 노출된 기판에 제2 절연막을 증착하기 전에, 상기 제1 홀의 측벽의 제1 절연막을 제거하고, 상기 제1 및 제2 홀에 의하여 노출된 기판에 제2 절연막을 증착하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  13. 제 11 항 또는 제 12 항에 있어서,
    상기 제1 및 제2 절연막은 산화막인 것을 특징으로 하는 반도체 장치의 형성 방법.
  14. 제 11 항 또는 제 12 항에 있어서,
    상기 제2 홀은 구형으로 하되, 그 최대 폭이 제1 홀의 폭보다 크게 하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  15. 제 11 항 또는 제 12 항에 있어서,
    제1 이온 주입 영역을 형성하는 단계는 30 ~ 80KeV의 주입 에너지로 붕소 이온을 주입하고, 제2 이온 주입 영역을 형성하는 단계는 10 ~ 20KeV의 주입 에너지로 인 이온을 주입하고, 제2 이온 주입 영역을 확장하는 단계는 20 ~ 30KeV의 주입 에너지로 인 이온을 주입하는 것을 특징으로 하는 반도체 장치의 형성 방법.
KR1020050037225A 2005-05-03 2005-05-03 반도체 장치 및 그 형성 방법 KR20060114977A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050037225A KR20060114977A (ko) 2005-05-03 2005-05-03 반도체 장치 및 그 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050037225A KR20060114977A (ko) 2005-05-03 2005-05-03 반도체 장치 및 그 형성 방법

Publications (1)

Publication Number Publication Date
KR20060114977A true KR20060114977A (ko) 2006-11-08

Family

ID=37652519

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050037225A KR20060114977A (ko) 2005-05-03 2005-05-03 반도체 장치 및 그 형성 방법

Country Status (1)

Country Link
KR (1) KR20060114977A (ko)

Similar Documents

Publication Publication Date Title
US7358142B2 (en) Method for forming a FinFET by a damascene process
US7247541B2 (en) Method of manufacturing a semiconductor memory device including a transistor
US7141456B2 (en) Methods of fabricating Fin-field effect transistors (Fin-FETs) having protection layers
US8187940B2 (en) Method for fabricating semiconductor device
US7358144B2 (en) Method for fabricating semiconductor device
KR100843711B1 (ko) 리세스 채널 영역을 갖는 트랜지스터를 채택하는반도체소자 및 그 제조방법
US7491603B2 (en) Transistors of semiconductor device having channel region in a channel-portion hole and methods of forming the same
JP2008244093A (ja) 半導体装置の製造方法
JP2011129566A (ja) 半導体装置の製造方法
US7518175B2 (en) Semiconductor memory device and method for fabricating the same
KR100819553B1 (ko) 단일 트랜지스터 플로팅 바디 디램 소자 및 그 제조방법
KR100681286B1 (ko) 리세스된 채널을 갖는 반도체 장치의 제조 방법
US6274441B1 (en) Method of forming bitline diffusion halo under gate conductor ledge
US8318558B2 (en) Semiconductor device and method for forming the same
KR20090039203A (ko) 반도체 소자의 제조 방법
TWI532181B (zh) 凹入式通道存取電晶體元件及其製作方法
US8803224B2 (en) MOS transistor suppressing short channel effect and method of fabricating the same
KR100745882B1 (ko) 반도체 소자 및 그의 제조 방법
KR20060114977A (ko) 반도체 장치 및 그 형성 방법
US7696075B2 (en) Method of fabricating semiconductor device having a recess channel structure therein
KR20050052027A (ko) 리세스된 게이트를 갖는 반도체소자 및 그 제조방법
US20130119459A1 (en) Semiconductor device and method for manufacturing the same
KR20120058097A (ko) 수직형 트랜지스터의 매몰 비트라인 형성방법
KR20090022748A (ko) 단일 트랜지스터 디램 소자의 제조방법 및 그에 의해제조된 단일 트랜지스터 디램 소자
KR20070089542A (ko) 리세스 게이트를 갖는 반도체 소자의 제조방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination