KR101897649B1 - 반도체장치의 제조방법 - Google Patents

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스미도모쥬기가이 이온 테크놀로지 가부시키가이샤
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Abstract

실리콘기판의 표면상에 실리콘 Fin부를 형성한 후, 상기 실리콘 Fin부의 측벽 및 상부(上部)평면부에, 도너 혹은 액셉터가 될 불순물원자를 포함하는 불순물박막을, 퇴적막으로서, 상부평면부에는 두껍게, 측벽에는 얇게 퇴적한다. 상기 실리콘 Fin부에 있어서의 상기 퇴적막의 비스듬히 상방으로부터 경사방향의 제1 이온주입과 반대측의 비스듬히 상방으로부터 경사방향의 제2 이온주입을 행함과 함께, 상기 제1, 제2 이온주입에 의하여, 상기 불순물원자를, 상기 퇴적막의 내부로부터 상기 실리콘 Fin부의 측벽 내부 및 상부평면부 내부로 리코일하여 도입시킨다.

Description

반도체장치의 제조방법{Fabrication method of semiconductor device}
본 발명은, 반도체장치의 제조방법에 관한 것으로서, 특히, 입체 3차원구조 디바이스의 수평면과 수직벽에의 불순물원자의 도핑방법에 관한 것이다.
본 발명에 관련되는 입체 3차원구조 디바이스의 일례로서 Fin(핀)형 FET(전계효과 트랜지스터)를 도 2를 참조하여 설명한다.
실리콘기판(1)상에 Fin형의 실리콘 Fin부(11)가 형성된다. 실리콘 Fin부(11)에는, 드레인부(D), 소스부(S)가 형성되고, 이들 사이에 채널부가 형성된다. 소스부(S)와 드레인부(D) 사이의 채널부의 표면을 덮도록, 게이트 절연막(9)을 통하여 폴리실리콘 혹은 메탈로 이루어지는 게이트 전극(G)이 형성된다. 소스부(S), 드레인부(D)에는, 저항을 낮추기 위하여, 1020㎝-3을 넘는 고농도의 불순물이 도입된다. 16은 절연층이다.
이와 같은 3차원구조의 Fin형 FET의 소스부와 드레인부의 수직인 벽에 대하여 도핑하는 방법으로서, 본 발명자들은 도 3A∼도 3D에 나타내는 방법을 제안하였다(다만, 미공개임). 도 3A∼도 3D는, 도 2에 파선으로 나타내는 영역을 단면도로 나타내고 있다.
도 3A에 있어서, 실리콘기판(1)에, SiO2이나 SiN와 같은 하드 마스크(12)를 이용하여, 에칭가공에 의하여 실리콘 Fin부(11)를 형성한다. 다음으로 실리콘기판(1)의 평면부(실리콘 Fin부(11) 이외의 평면부)를 SiO2 등의 절연층(16)으로 피복함과 함께, 상기한 에칭가공에서 이용한 하드 마스크(12)를 남긴 채 실리콘 Fin부(11)의 양 측벽에, 보론(B)을 포함하는 퇴적막(2)을 플라즈마로 퇴적시킨다. 그때, 퇴적막(2)은 절연막인 절연층(16) 상에도 형성되지만, 나중에 제거된다.
다음으로 실리콘 Fin부(11)의 좌상측으로부터 비스듬히 이온빔(5)을 조사(照射)하여 Ge이나 Xe과 같은 중(重)이온을 주입한다. 그러면, 후술하는 노킹 온 효과로 퇴적막(2) 속에 있는, 실리콘 내에서 전기 활성인 불순물이 실리콘 Fin부(11)의 좌측벽 속으로 도입된다(도 3A). 이어서 실리콘 Fin부(11)의 우상측으로부터 비스듬히 이온빔(5)을 조사하여 Ge이나 Xe과 같은 중이온을 주입한다. 그러면, 퇴적막(2) 속에 있는, 실리콘 내에서 전기 활성인 불순물이 실리콘 Fin부(11)의 우측벽 속으로 도입된다(도 3B). 그 결과, 실리콘 Fin부(11)의 양 측벽 내에 불순물 확산층(3)이 형성된다(도 3C). 그 후, 퇴적막(2)은 제거된다(도 3D). 여기서, 실리콘 Fin부(11)의 측벽에 대한 이온빔(5)의 입사각도(연직선에 대하여 이루는 각도)는, 20도 이내이고 10도 정도가 바람직하다.
본 방법에 의하여 작성된 Fin형 FET에서는, 실리콘 Fin부(11)의 상부의 부분은 트랜지스터의 채널영역으로서 사용되지 않는다. 그러나 실리콘 Fin부(11)의 상부를 채널로서 사용할 수 있다면, 실리콘 Fin부(11)의 높이를 낮게 하고 Fin 폭(도 3의 좌우방향의 사이즈)을 두껍게 형성하는 것이 가능하게 되어, 작성상 유리하게 된다. 또한 드라이브 전류의 증가까지도 초래할 수 있어, 특성을 개선할 수 있다. 이와 같은 Fin형 FET는 TriFET라고 한다. 그 경우, 실리콘 Fin부(11)의 상부의 측벽, 즉 실리콘 Fin부(11)의 상부평면부에도 그보다 하측의 측벽과 거의 동일 레벨의 농도의 불순물을 도입할 필요가 있다.
그러나, 본 발명자들에 의한 상기 제안 방법에서는, 실리콘 Fin부의 상부평면부에의 불순물 도입을 생각하고 있지 않다. 그로 인하여, 실리콘 Fin부의 상부를 효율적으로 사용할 수 없어서, 드라이브 전류가 좋지 않은 Fin형 FET가 된다.
본 발명의 과제는, 3차원구조 디바이스의 입체요철부의 평면부와 측벽부에의 불순물원자의 도핑방법에 대하여 개선을 도모하는 것에 있다.
본 발명이 구체적인 과제는, 3차원구조 디바이스, 예컨대 Fin형 FET에 있어서의 실리콘 Fin부의 상부평면부에도 측벽부와 마찬가지 농도의 불순물 확산을 행하는 방법을 제공하는 것에 있다.
본 발명에 의한 반도체장치의 제조방법은, 에칭 등의 가공에 의하여 반도체장치의 기체(基體)가 되는 반도체기판에 입체요철부분을 형성하고, 반도체기판의 내부에 있어서 도너 혹은 액셉터가 되는 캐리어 불순물원자가 될 수 있는 불순물원자를 포함한 박막을, 입체요철부분의 상부평면부에는 두껍게 퇴적하는 한편, 입체요철부분의 측벽부에는 얇게 퇴적하고, 반도체기판 내에서 전기적인 캐리어가 되는 불순물원자보다 원자량이 큰 원자(무거운 원자)의 이온을 입체요철부분의 비스듬히 상방으로부터 경사방향으로 주입함으로써, 이온주입의 노킹 온에 의한 리코일 효과를 이용하여 불순물원자를 입체요철부분의 상부를 포함하는 측벽부 속에 도입한다. 그때, 불순물원자의 도입량을 박막, 즉 퇴적막의 두께로 조정하여 퇴적막 두께가 큰 부분에서는 불순물원자의 도입량이 적어진다는 현상을 이용함으로써 입체요철부분의 측벽부와 상부평면부의 불순물원자 도입량을 같은 양으로 한다는 것이다. 이를 위하여, 입체요철부분의 비스듬히 상방으로부터 경사방향의 이온주입을, 서로 반대방향인 2개의 경사방향으로부터 2회 행하고, 1회당의 주입으로 입체요철부분의 상부평면부에는, 측벽부의 거의 절반의 양의 불순물원자가 노크 온 되는 퇴적막 두께를 선택하는 원리를 사용한다. 이온주입각도(상부평면부에 직각인 방향과의 사이의 각도)를 예컨대 10°로 하면, 입체요철부분의 측벽면에 대한 이온주입각도(측벽면에 직각인 방향과의 사이의 각도)는 80°가 된다. 이 경우, 나중에 상세히 설명하는 바와 같이, 입체요철부분의 측벽의 도즈량은 입체요철부분의 상면(上面)(상부평면부)에 비하여 cos80°/cos10°로 규정되는 17.6％의 실질 도즈량이 되어 버리므로, 입체요철부분의 상면에는, 그에 상응하는 충분히 두꺼운 막 두께로 박막을 퇴적한다. 일반적으로 플라즈마에 의한 퇴적막은, 입체요철부분의 측벽과 상면에의 막 퇴적의 커버리지(coverage)를 컨트롤할 수 있기 때문에 입체요철부분의 상면에 두껍게, 측벽에 얇게 퇴적하는 것은 자연스러우며 임의의 형성이 용이하다.
이하에, 본 발명의 형태를 열거한다.
(제1 형태)
본 발명의 제1 형태에 의한 반도체장치의 제조방법은, 반도체장치의 기체(基體)가 되는 반도체기판의 표면상에 측벽부 및 상부평면부를 가지는 입체요철부분을 형성하고, 상기 반도체기판의 내부에 있어서 도너 혹은 액셉터가 되는 불순물원자를 포함하는 불순물박막을, 상기 반도체기판의 표면상에 퇴적하는 공정에 의하여, 상기 입체요철부분의 측벽부에 비하여 상기 입체요철부분의 상부평면부에는 상기 불순물박막을 두껍게 퇴적시키고, 또한, 상기 입체요철부분의 상기 퇴적시킨 불순물박막의 비스듬히 상방으로부터 경사방향의 제1 이온주입과 반대측 비스듬히 상방으로부터 경사방향의 제2 이온주입을 행함과 함께, 상기 제1, 제2 이온주입에 의하여, 상기 불순물원자를 불순물박막 내부로부터 상기 입체요철부분의 측벽부 및 상부평면부의 내부에 리코일시키는 공정을 포함한다. 1회의 이온주입에 있어서 대략 측벽부에 도입되는 불순물량의 절반의 불순물량이 상부평면부에 도입되는 것이 중요하다. 상부의 좌우 양측으로부터의 이온주입에 의하여, 결론으로서 측벽부와 상부평면부의 불순물 도입량이 거의 같게 된다.
(제2 형태)
제1 형태에 의한 반도체장치의 제조방법에 있어서, 상기 입체요철부분의 측벽부에 퇴적한 불순물박막과 상부평면부에 퇴적한 불순물박막의 퇴적두께 비율의 조절에 의하여, 상기 입체요철부분의 측벽부와 상부평면부에의 불순물 도입비율을 조절하도록 구성한다.
(제3 형태)
제1 형태에 의한 반도체장치의 제조방법에 있어서, 상기 비스듬히 상방으로부터 경사방향의 이온주입각도의 조절에 의하여, 상기 입체요철부분의 측벽부와 상부평면부에의 불순물 도입비율을 조절하도록 구성한다.
(제4 형태)
제1 형태에 의한 반도체장치의 제조방법에 있어서, 상기 입체요철부분의 측벽부에 퇴적한 불순물박막과 상부평면부에 퇴적한 불순물박막의 퇴적두께 비율의 조절, 및, 상기 비스듬히 상방으로부터 경사방향의 이온주입각도의 조절에 의하여, 상기 입체요철부분의 측벽부와 상부평면부에의 불순물 도입비율을 조절하도록 구성한다.
(제5 형태)
제1 형태에 의한 반도체장치의 제조방법에 있어서, 상기 입체요철부분의 측벽부에 퇴적한 불순물박막과 상부평면부에 퇴적한 불순물박막의 퇴적두께 비율의 조절, 및, 상기 비스듬히 상방으로부터 경사방향의 이온주입각도의 조절에 의하여, 상기 입체요철부분의 측벽부와 상부평면부에 실질상 2대 1의 비율로 불순물이 도입되는 구성으로 한다.
(제6 형태)
제5 형태에 의한 반도체장치의 제조방법에 있어서, 일방의 비스듬히 상방으로부터의 제1 이온주입 및 반대측의 비스듬히 상방으로부터의 제2 이온주입에 의한 양쪽의 이온주입에 의하여, 상기 입체요철부분의 측벽부와 상부평면부에 실질상 같은 양의 불순물을 도입하도록 구성한다.
(제7 형태)
제3∼제5 중 어느 하나의 형태에 의한 반도체장치의 제조방법에 있어서, 상기 입체요철부분의 측벽부에 퇴적한 불순물박막과 상부평면부에 퇴적한 불순물박막의 퇴적두께 비율은, 상기 상부평면부에 퇴적한 불순물박막의 퇴적두께가 상기 입체요철부분의 측벽부에 퇴적한 불순물박막의 퇴적두께의 2배 이상이다.
(제8 형태)
제1 형태에 의한 반도체장치의 제조방법에 있어서, 상기 입체요철부분의 측벽부에 퇴적한 불순물박막의 퇴적두께, 및 상부평면부에 퇴적한 불순물박막의 퇴적두께, 불순물 퇴적물질 종류의 설정 조정, 상기 제1, 제2 이온주입의 주입이온 종류, 주입각도, 주입에너지, 주입 도즈량의 설정 조정에 의하여, 리코일 조건, 주입 도즈량 상당의 도즈 원자량을 컨트롤하도록 구성한다.
(제9 형태)
제1 형태에 의한 반도체장치의 제조방법에 있어서, 상기 불순물박막의 불순물원자를 B, P, As 중 어느 하나로 한다.
(제10 형태)
제1 형태에 의한 반도체장치의 제조방법에 있어서, 상기 불순물박막으로서, 디보란(B2H6), 혹은 BF3를 포함하는 가스에 의한 플라즈마 처리에 의하여, B을 포함하는 불순물박막을 퇴적한다.
(제11 형태)
제1 형태에 의한 반도체장치의 제조방법에 있어서, 상기 불순물박막으로서, 포스핀(PH3)을 포함하는 가스에 의한 플라즈마 처리에 의하여, P를 포함하는 불순물박막을 퇴적한다.
(제12 형태)
제1 형태에 의한 반도체장치의 제조방법에 있어서, 상기 불순물박막으로서, 아르신(AsH3)을 포함하는 가스에 의한 플라즈마 처리에 의하여, As을 포함하는 불순물박막을 퇴적한다.
(제13 형태)
제1 형태에 의한 반도체장치의 제조방법에 있어서, 상기 제1, 제2 이온주입에 있어서, 주입이온을, 상기 불순물박막의 불순물원자인 B, P, As 중 어느 하나보다도 원자량이 크고, 무거운 원자의 이온으로 한다.
(제14 형태)
제1 형태에 의한 반도체장치의 제조방법에 있어서, 상기 제1, 제2 이온주입에 있어서, 주입이온을, Si, As, Ge, In, Sb 또는 Xe, Ar 중 어느 하나로 한다.
(제15 형태)
제8 형태에 의한 반도체장치의 제조방법에 있어서, 상기 입체요철부분의 표면에 대한 상기 제1, 제2 이온주입의 비스듬히 상방으로부터의 빔 입사각도를 실질상 20° 이하의 경사각도로 한다.
(제16 형태)
제1 형태에 의한 반도체장치의 제조방법에 있어서, 상기 입체요철부분의 표면부분에 있어서, 상기 불순물박막 속으로부터 상기 반도체기판 속으로, 상기 불순물박막의 불순물원자를, 표면과 실질상 직교하는 방향에 있어서, 주입이온에 의한 불순물원자에의 충돌주입 노킹 온 효과에 의하여 표면 내부에 리코일시킨다.
(제17 형태)
제8 형태에 의한 반도체장치의 제조방법에 있어서, 상기 제1, 제2 이온주입을 5keV 이하의 저에너지 주입으로 한다.
(제18 형태)
제8 형태에 의한 반도체장치의 제조방법에 있어서, 상기 제1, 제2 이온주입을 2E15㎝-2 이하의 낮은 도즈주입 원자량으로 한다.
(제19 형태)
제1 형태에 의한 반도체장치의 제조방법에 있어서, 상기 반도체기판 표면상으로서 상기 입체요철부분 이외의 표면상의 평면인 부분에, 상기 불순물박막을 두껍게 퇴적한다.
(제20 형태)
제10∼제12 중 어느 하나의 형태에 의한 반도체장치의 제조방법에 있어서, 상기 플라즈마 처리에 의하여 퇴적하는 불순물박막의 상기 입체요철부분 이외의 반도체기판 평면에서의 퇴적 레이트는 크게, 상기 입체요철부분 측면에서의 퇴적 레이트를 상기 반도체기판 평면보다 작게 함으로써 상기 반도체기판 평면에 두껍게 불순물박막을 퇴적한다.
본 발명에 의하면, 반도체기판에 형성된 입체요철부분의 상부평면부에도 입체요철부분의 측벽부와 거의 같은 양의 불순물을 도핑할 수 있다. 이로써, 입체요철부분의 상부를 유효하게 이용할 수 있다.
도 1A∼도 1C는, 본 발명의 실시형태에 의한 이온주입 프로세스 플로우를 나타낸 도면이다.
도 2는, 본 발명이 적용되는 Fin형 FET에 대하여 설명하기 위한 사시도이다.
도 3A∼도 3D는, 본 발명자들의 제안에 의한 Fin형 FET의 제조방법의 프로세스 플로우를 설명하기 위한 도면이다.
도 4는, 불순물 확산량을 동일하게 하기 위한 이온주입각도와 실리콘 Fin부의 상부평면부 및 측벽에 형성되는 퇴적막 두께의 관계를 설명하기 위한 도면이다.
도 5는, 이온주입각도와 퇴적막 두께와 실리콘(반도체기판)에 도입되는 불순물 양의 관계를 나타낸 특성도이다.
도 6은, 본 발명을 CMOS FET의 제조에 적용한 경우의 실시예의 제조방법의 프로세스 플로우를 설명하기 위한 도면이다.
도 7은, 본 발명의 이온주입에 의한 리코일 작용을 설명하기 위한 단면도이다.
도 8은, 도 7의 리코일 작용을 확대하여 나타낸 단면도이다.
본 발명의 실시형태에 의한 이온주입 프로세스 플로우에 대하여 도 1A∼도 1C를 참조하여 설명한다. 도 1A∼도 1C는, 도 3A∼도 3D와 마찬가지로, 도 2에 파선으로 나타내는 영역을 단면도로 나타내고 있다.
처음에, 실리콘기판(1)의 표면상에, 에칭 등의 가공에 의하여, 앞서 설명한 바와 같은 실리콘 Fin부(11)가 형성된다. 다음으로, 도 1A에 나타내는 바와 같이, 실리콘 Fin부(11) 이외의 실리콘기판(1)의 평면부를 SiO2 등에 의한 절연막인 절연층(6)으로 커버한다. 이어서, 도 3A에서 설명했던 것과 동일 플라즈마 처리 등의 기법으로 실리콘 Fin부(11)의 측벽에, P형 혹은 N형 불순물, 예컨대 B을 포함하는 퇴적막(2)을 퇴적하는 한편, 실리콘 Fin부(11)의 상부평면부에는 퇴적막(2)보다도 두꺼운 퇴적막(2')을 퇴적한다. 이어서 퇴적막(2, 2') 속의 불순물보다도 질량이 무거운(원자량이 큰) 불순물, 예컨대 Xe, Ge 등에 의한 중(重)이온의 이온빔(5)을, 실리콘 Fin부(11)의 좌상측으로부터 비스듬히 조사하여 중이온을 주입한다. 이로써, 후술하는 노크 온 효과로 퇴적막(2, 2') 속에 있는, 실리콘 내에서 전기 활성인 불순물을 실리콘 Fin부(11)의 좌측 벽부 속, 및 실리콘 Fin부(11)의 상부평면부 속으로 도입한다. 그 결과, 실리콘 Fin부(11)의 좌측 벽부 내에는 불순물 확산층(3)이 형성되는데, 실리콘 Fin부(11)의 상부평면부 내에 형성되는 것은 불순물 확산층(3)에 비하여 약 절반인 도즈량의 낮은 불순물 확산층(4)이다. 그 이유는 나중에 설명한다.
이어서, 도 1B에 나타내는 바와 같이, 도 1A에서 이용한 불순물, 예컨대 Xe, Ge 등에 의한 중이온의 이온빔(5)을, 실리콘 Fin부(11)의 우상측으로부터 비스듬히 조사하여 중이온을 주입한다. 이로써, 퇴적막(2, 2') 속에 있는, 실리콘 내에서 전기 활성인 불순물을 실리콘 Fin부(11)의 우측 벽부 속, 및 실리콘 Fin부(11)의 상부평면부 속으로 도입한다. 그 결과, 실리콘 Fin부(11)의 양 측벽부 내에 불순물 확산층(3)이 형성되고, 실리콘 Fin부(11)의 상부평면부 내에는 불순물 확산층(3')이 형성된다.
여기서, 이온빔(5) 조사에 의한 실리콘 Fin부(11)의 양 측벽부 속으로의 불순물 도즈량(불순물 확산층(3)의 도즈량)과, 실리콘 Fin부(11)의 상부평면부 속으로의 불순물 도즈량(불순물 확산층(3')의 도즈량)은 똑같은 것이 바람직하다. 이는, 컨포멀 도핑(conformal doping)이라 한다. 바꿔 말하면, 도 1A 또는 도 1B에서 실리콘 Fin부(11)의 측벽부 속으로 도입되는 불순물량과, 그때에 실리콘 Fin부(11)의 상부평면부 속으로 도입되는 불순물량이 실질상 2대 1의 비율이 되는 것이 바람직하다. 이를 위해서는, 이온빔(5)의 입사각도(α)(연직선 혹은 실리콘 Fin부(11)의 측벽면에 대하여 이루는 각도)와, 퇴적막(2)의 두께(t1) 및 퇴적막(2')의 두께(t2)의 관계가 이하와 같이 설정되는 것이 바람직하다.
도 4를 참조하여, 실리콘 Fin부(11)의 측벽면에 대한 이온빔(5)의 입사각도(α)(이온빔(5)의 입사방향이 연직선에 대하여 이루는 각도)는, 도 1A, 도 1B 중 어느 쪽에 있어서도 20도 이내가 되며, 10도 정도가 바람직하다. 이온빔(5)의 입사각도(α)를 10도로 한 경우, 실리콘 Fin부(11)의 측벽면에의 이온주입각도(β)는 80도이고, 실리콘 Fin부(11)의 상부평면부에의 이온주입각도(θ)(=10도)와 비교하면, 도즈량에 대해서는 cos80°/cos10°= 0.174가 된다. 즉, 실리콘 Fin부(11)의 측벽에 도즈량 Nd=1E14만큼 필요하면, 실리콘 Fin부(11)의 상부평면부에의 도즈량은 5.64E14가 된다. 그래서, 실리콘 Fin부(11)의 상부의 퇴적막(2')의 두께(t2)를, 퇴적막(2)의 두께(t1)에 비하여, 실리콘 Fin부(11)의 상부평면부 속으로의 도즈량이 실리콘 Fin부(11)의 측벽으로의 도즈량의 1/2이 되는 값을 선택하여 설정하여, 중이온의 이온빔에 의한 이온주입을 행함으로써, 컨포멀 도핑을 행하는 것이 가능하게 된다. 실리콘 Fin부(11)의 측벽부의 퇴적막(2)과 상부평면부의 퇴적막(2')의 퇴적두께 비율에 대하여 말한다면, 퇴적막(2')의 두께(t2)는 퇴적막(2)의 두께(t1)의 2배 이상이 바람직하고, t2:t1 = 10:3이 바람직하다. 한편, 중이온은 Ge보다도 Xe 쪽이 바람직하다.
도 5에는, 실리콘 Fin부의 측벽에 대한 이온주입각도(β)(=90-θ)와 퇴적막 두께 및 실리콘기판에의 불순물 도즈량의 관계와, 실리콘 Fin부의 상부평면부에 대한 이온주입각도(θ)와 퇴적막 두께 및 실리콘기판에의 불순물 도즈량의 관계를 나타낸다.
도 1C로 되돌아와서, 도 1B의 처리 후, 퇴적막(2, 2')은 제거된다.
플라즈마 처리에 의한 퇴적막의 형성시에는, 실리콘 Fin부(11) 이외의 실리콘기판(1)의 평면부는 절연층(6)으로 커버되어 있으므로, 절연층(6) 상에 퇴적막(미도시)이 형성된다. 이 경우, 이온빔 조사에 의한 중이온주입을 행함으로써 절연층(6)의 내부에 불순물이 도입되었다 하더라도, 절연층으로서 디바이스의 전기 특성에 아무런 영향이 없어 문제는 발생하지 않는다. 또한 실리콘기판(1)의 평면부에 형성되는 퇴적막의 두께는, 실리콘 Fin부(11)의 측벽에 형성되는 퇴적막의 두께보다 커지는데, 이것도 아무런 문제는 없다. 이상의 점은, 후술되는 실시예에서도 마찬가지이다.
다음으로 본 발명의 실시예에 대하여 도 6을 참조하여 설명한다.
도 6은, CMOS(Complementary Metal Oxide Semiconductor) FET를 형성하는 프로세스 플로우를 나타낸다. 이 경우, N형, P형의 각 디바이스 영역에 대하여, 선택적으로 P(인), B(보론)을 포함하는 퇴적막을 각각 형성하고, 2회의 마스크 맞춤으로 N형, P형의 MOSFET(이하, 각각 N형 MOS부, P형 MOS부라 함)의 양 타입의 익스텐션 영역을 N형-Fin부, P형-Fin부로서 동일 기판상에 형성한다.
도 6에서는, 편의상, 도 2에서 설명한 바와 같이, 실리콘기판(1)상에 에칭가공 등에 의하여, Fin형으로 형성된 실리콘 Fin부에, 드레인 Fin부(도 2에 D로 나타낸 부분), 채널 Fin부(도 2에 G로 나타낸 부분의 내측 부분), 소스 Fin부(도 2에 S로 나타낸 부분)로 이루어지는 CMOS FET를, N형 MOS부, P형 MOS부로서 각각 형성하는 경우를 단면도로 나타내고 있다. 도 6은 특히, N형 MOS부, P형 MOS부의 소스 혹은 드레인 중의 일방이 되는 Fin부와, N형 MOS부, P형 MOS부의 소스 혹은 드레인 중의 타방이 되는 Fin부를 단면도로 나타내고 있다.
도 6의 공정 (1)(좌상도)에서는, 미리 P형 MOS부가 될 P-Fin부(P-Fin) 표면 및 N형 MOS부가 될 N-Fin부(N-Fin) 표면 이외의 평면부가 절연층(6)으로 커버된다. 이어서, 일방의, N형 MOS부가 될 N-Fin부(N-Fin)를 레지스트(61)로 덮은 상태에서, 타방의, P형 MOS부가 될 P-Fin부(P-Fin) 표면(측벽부, 상부평면부)에 B(보론)을 가진 퇴적막(2, 2')을, 도 1A와 마찬가지로, 플라즈마(22)로 퇴적시킨다.
다음으로, 공정 (2)(도 6의 우상도)에서는, N형 MOS부가 될 N-Fin부를 레지스트(61)로 덮어 놓은 상태에서, P형 MOS부 측의 P-Fin부에 Xe(또는 Ge)에 의한 이온빔(5)을 우상(또는 좌상)의 경사방향, 좌상(또는 우상)의 경사방향으로부터 순차로 조사하여 중이온을 주입한다.
공정 (3)(도 6의 좌하도)에서는, 먼저, N형 MOS부의 레지스트(61)를 제거한다. 동시에, P형 MOS부의 퇴적막(2, 2')도 제거된다. 그 후 P형 MOS부가 될 P-Fin부를 레지스트(61')로 덮은 상태에서, N형 MOS부가 될 N-Fin부 표면(측벽부, 상부평면부)에 P(인)을 가진 퇴적막(2-1, 2-1')을, 도 1과 마찬가지로, 플라즈마(22')로 퇴적시킨다.
다음으로, 공정 (4)(도 6의 우하도)에서는, P형 MOS부가 될 P-Fin부를 레지스트(61')로 덮어 놓은 상태에서, N형 MOS부 측의 N-Fin부에 Xe(또는 Ge)에 의한 이온빔(5')을 우상(또는 좌상)의 경사방향, 좌상(또는 우상)의 경사방향으로부터 순차로 조사하여 중이온을 주입한다. 이후, N형 MOS부 측의 퇴적막(2-1, 2-1')은 레지스트(61')의 제거와 함께 제거된다.
이상과 같이 하여, N-Fin부(N-Fin)의 측벽부 및 상부평면부에 도즈량을 균일하게 한 불순물 확산층(3-1 및 3-1')을 가지는 N형 MOS부와, P-Fin부(P-Fin)의 측벽부 및 상부평면부에 도즈량을 균일하게 한 불순물 확산층(3 및 3')을 가지는 P형 MOS부를 형성함으로써, 2조의 소스-드레인이 형성된다.
도 7, 도 8은, 본 발명의 실시형태에 의한 리코일 작용에 대하여 설명하기 위한 도면이다. 여기서는, 도 6의 우상측의 공정 (2)의 경우에 대하여 설명하는데, 도 7, 도 8 모두 설명에 필요한 부분만을 나타내고 있다.
도 7에 있어서, 실리콘 Fin부에 대한 좌상측으로부터의 경사방향의 이온빔 조사에 의하여, 실리콘 Fin부(11)의 표면부분에 있어서, 퇴적막(2) 속으로부터 실리콘 Fin부(11) 속으로, 퇴적막(2)의 불순물원자(B)를, 표면과 실질상 직교하는 방향(실질상 수직인 방향)에 있어서, 충돌주입 노킹 온에 의하여 실리콘 Fin부(11) 내부에 리코일시킨다.
통상, 고속으로 가속화된 입자(원자/이온)가, 고체 또는 액체의 물질 내에 들어가면, 물질을 구성하고 있는 원자와 충돌하면서, 서서히 에너지를 잃어 가며, 최종적으로는 물질이 만들어 내고 있는 포텐셜보다 작은 에너지까지 입사입자의 에너지가 떨어진 곳에서 정지한다. 그동안, 통상의 이온주입에 이용되는 에너지 영역에서는, 수십에서 수천의 물질 내 원자가 에너지를 받게 된다.
도 7은 상기한 원리에 근거하는 리코일 작용을 이해하기 쉽게 하기 위하여, 입사입자 하나의 움직임을 나타내고 있지만, 실제로는 도 8에 확대도로 나타내는 바와 같이, 퇴적막(2) 내에서는 다중 다단의 연쇄충돌이 일어나고 있다.
특히 입사입자의 질량이 퇴적막의 물질구성원자보다 무거운 경우는, 보다 많은 구성원자에 에너지를 주는 것이 가능하여, 입사입자 수보다도 훨씬 많은 목적원자를 반도체기판 속으로 도입할 수 있다. 또한, 주입하는 이온의 에너지는 목적원자에 줄 에너지보다도 더 높게 설정할 수 있기 때문에, 공간전하 효과가 직접 주입보다 낮게 억제되어, 빔 전류를 높게 취하는 것이 가능하게 된다.
[실시형태의 효과]
이상과 같이 본 발명의 실시형태에 의하면, 플라즈마에 의한 퇴적 박막과 이온주입에 의한 리코일(노킹 온 효과) 작용에 의하여, 입체적 구조물의 벽과 상부평면부의 전부에 균일하게 불순물을 도입할 수 있다. 그 결과, 실리콘 Fin부의 상부를 유효하게 이용할 수 있다.
본 발명을 바람직한 실시형태에 대하여 설명하였지만, 본 발명은 상기한 실시형태에 제한되는 것이 아닌 것은 말할 필요도 없다.
예컨대, 반도체장치의 기체가 되는 고체물질은, 고체규소(실리콘∼단결정(싱글 크리스탈) 또는 폴리(다결정)), GaAs, Ge, SiC, 화합물 반도체 등이다.
또한, 불순물박막(퇴적막)의 막 두께, 불순물 퇴적물질 종류의 설정 조정이나, 이온주입의 주입이온 종류, 주입각도, 주입에너지, 주입 도즈량의 설정 조정에 의하여, 리코일 조건, 즉 불순물박막의 불순물의 주입 상당의 에너지(주입깊이 상당의 깊이∼프로파일), 주입 도즈량 상당의 도즈 원자량을 컨트롤하도록 구성하는 것이 바람직하다.
이 경우, 주입할 이온 자체는, 반도체기판의 가공에 의하여 형성한 입체요철부분에는 거의 도입되지 않고 불순물박막에 머무르도록, 상기 불순물박막의 막 두께, 불순물 퇴적물질 종류, 주입이온 종류, 이온주입각도, 주입에너지, 주입 도즈량의 설정 조정을 행함으로써, 비(非)주입의 조건을 설정 조정하도록 구성하여도 좋다.
불순물박막의 불순물원자로서는, B, P 외에, As가 이용되어도 좋다.
플라즈마 처리에 의하여, B을 포함하는 불순물박막을 퇴적하기 위하여 사용되는 가스는, 디보란(B2H6) 대신에 BF3를 포함하는 가스가 이용되어도 좋다.
한편, 플라즈마 처리에 의하여, P를 포함하는 불순물박막을 퇴적하기 위하여 사용되는 가스의 바람직한 예로서는, 포스핀(PH3)을 포함하는 가스가 있다.
또한, 플라즈마 처리에 의하여, As을 포함하는 불순물박막을 퇴적하기 위하여 사용되는 가스의 바람직한 예로서는, 아르신(AsH3)을 포함하는 가스가 있다.
이온주입 공정에 있어서의 주입이온으로서는, Si, As, Ge, In, Sb 또는 Xe, Ar 중 어느 하나를 이용할 수 있다.
다만, B2H6에 의한 플라즈마 처리에 의하여 B을 포함하는 퇴적막을 형성 후, 반도체기판의 표면 위 전체를 레지스트 보호막으로 덮음과 함께 선택적으로 레지스트 보호막을 제거하여 노출시키고, 이 노출시킨 부분의 상기 B을 포함하는 퇴적막을 제거하고, 다음으로 그 제거한 부분에 PH3에 의한 플라즈마 처리에 의하여 P를 포함하는 퇴적막을 형성하고, 전체의 레지스트 보호막 제거를 행한 후에 Ge, Si, As, In, Sb 혹은 Xe, Ar 이온을 반도체기판의 표면 위 전체에 주입하도록 구성하여도 좋다.

Claims (20)

  1. 반도체장치의 기체(基體)가 되는 반도체기판의 표면상에, 측벽부 및 상부(上部)평면부를 가지는 입체요철부분을 형성하고,
    상기 반도체기판의 내부에 있어서 도너 혹은 액셉터가 되는 불순물원자를 포함하는 불순물박막을, 상기 반도체기판의 표면상에 퇴적하는 공정에 의하여, 상기 입체요철부분의 측벽부에 비하여 상기 입체요철부분의 상부평면부에는 상기 불순물박막을 두껍게 퇴적시키며,
    또한, 상기 입체요철부분의 상기 퇴적시킨 불순물박막의 비스듬히 상방으로부터 경사방향의 제1 이온주입과 반대측의 비스듬히 상방으로부터 경사방향의 제2 이온주입을 행함과 함께, 상기 제1, 제2 이온주입에 의하여, 상기 불순물원자를 상기 불순물박막의 내부로부터 상기 입체요철부분의 측벽부 및 상부평면부의 내부에 리코일시키는 공정을 포함하고,
    상기 불순물박막에 포함되는 불순물원자는, B, P, As 중 어느 하나이고,
    주입이온은, 상기 불순물원자보다 원자량이 크고 무거운 원자인 As, In, 및 Sb 중 어느 하나를 포함하는 원자의 이온으로 하고,
    상기 주입이온 자체는, 상기 반도체기판에는 도입되지 않고 상기 불순물박막에 머물도록 하기 위해,
    반도체기판의 상기 입체요철부분의 표면에 대한 상기 제1, 제2 이온주입의 비스듬히 상방으로부터의 빔 입사각도를 20° 이하의 경사각도로 하는 것
    을 특징으로 하는 반도체장치의 제조방법.
  2. 청구항 1에 있어서,
    상기 입체요철부분의 측벽부에 퇴적한 불순물박막과 상부평면부에 퇴적한 불순물박막의 퇴적두께 비율의 조절에 의하여, 상기 입체요철부분의 측벽부와 상부평면부에의 불순물 도입비율을 조절하도록 구성한 것
    을 특징으로 하는 반도체장치의 제조방법.
  3. 청구항 1에 있어서,
    상기 비스듬히 상방으로부터 경사방향의 이온주입각도의 조절에 의하여, 상기 입체요철부분의 측벽부와 상부평면부에의 불순물 도입비율을 조절하도록 구성한 것
    을 특징으로 하는 반도체장치의 제조방법.
  4. 청구항 1에 있어서,
    상기 입체요철부분의 측벽부에 퇴적한 불순물박막과 상부평면부에 퇴적한 불순물박막의 퇴적두께 비율의 조절, 및, 상기 비스듬히 상방으로부터 경사방향의 이온주입각도의 조절에 의하여, 상기 입체요철부분의 측벽부와 상부평면부에의 불순물 도입비율을 조절하도록 구성한 것
    을 특징으로 하는 반도체장치의 제조방법.
  5. 청구항 1에 있어서,
    상기 입체요철부분의 측벽부에 퇴적한 불순물박막과 상부평면부에 퇴적한 불순물박막의 퇴적두께 비율의 조절, 및, 상기 비스듬히 상방으로부터 경사방향의 이온주입각도의 조절에 의하여, 상기 입체요철부분의 측벽부와 상부평면부에 실질상 2대 1의 비율로 불순물이 도입되는 구성으로 한 것
    을 특징으로 하는 반도체장치의 제조방법.
  6. 청구항 5에 있어서,
    비스듬히 상방으로부터의 상기 제1 이온주입 및 반대측의 비스듬히 상방으로부터의 상기 제2 이온주입에 의한 이온주입에 의하여, 상기 입체요철부분의 측벽부와 상부평면부에 실질상 같은 양의 불순물을 도입하도록 구성한 것
    을 특징으로 하는 반도체장치의 제조방법.
  7. 청구항 3 내지 청구항 5 중 어느 한 항에 있어서,
    상기 입체요철부분의 측벽부에 퇴적한 불순물박막과 상부평면부에 퇴적한 불순물박막의 퇴적두께 비율은, 상기 상부평면부에 퇴적한 불순물박막의 퇴적두께가 상기 입체요철부분의 측벽부에 퇴적한 불순물박막의 퇴적두께의 2배 이상인 것
    을 특징으로 하는 반도체장치의 제조방법.
  8. 청구항 1에 있어서,
    상기 입체요철부분의 측벽부에 퇴적한 불순물박막의 퇴적두께, 및 상부평면부에 퇴적한 불순물박막의 퇴적두께, 불순물 퇴적물질 종류의 설정 조정, 상기 제1, 제2 이온주입의 주입이온 종류, 이온주입각도, 주입에너지, 주입 도즈량의 설정 조정에 의하여, 리코일 조건, 주입 도즈량 상당의 도즈 원자량을 컨트롤하는 것
    을 특징으로 하는 반도체장치의 제조방법.
  9. 청구항 1에 있어서,
    상기 불순물박막으로서, 디보란(B2H6), 혹은 BF3를 포함하는 가스에 의한 플라즈마 처리에 의하여, B을 포함하는 불순물박막을 퇴적하는 것
    을 특징으로 하는 반도체장치의 제조방법.
  10. 청구항 1에 있어서,
    상기 불순물박막으로서, 포스핀(PH3)을 포함하는 가스에 의한 플라즈마 처리에 의하여, P를 포함하는 불순물박막을 퇴적하는 것
    을 특징으로 하는 반도체장치의 제조방법.
  11. 청구항 1에 있어서,
    상기 불순물박막으로서, 아르신(AsH3)을 포함하는 가스에 의한 플라즈마 처리에 의하여, As을 포함하는 불순물박막을 퇴적하는 것
    을 특징으로 하는 반도체장치의 제조방법.
  12. 청구항 1에 있어서,
    상기 입체요철부분의 표면부분에 있어서, 상기 불순물박막 속으로부터 상기 반도체기판 속으로, 상기 불순물박막의 불순물원자를, 표면과 직교하는 방향에 있어서, 주입이온에 의한 불순물원자에의 충돌주입 노킹 온 효과에 의하여 표면 내부에 리코일시키는 것
    을 특징으로 하는 반도체장치의 제조방법.
  13. 청구항 8에 있어서,
    상기 제1, 제2 이온주입을 5keV 이하의 저에너지 주입으로 하는 것
    을 특징으로 하는 반도체장치의 제조방법.
  14. 청구항 8에 있어서,
    상기 제1, 제2 이온주입을 2E15㎝-2 이하의 낮은 도즈주입 원자량으로 하는 것
    을 특징으로 하는 반도체장치의 제조방법.
  15. 청구항 1에 있어서,
    상기 반도체기판 표면상으로서 상기 입체요철부분 이외의 표면상의 평면인 부분에, 상기 불순물박막을 두껍게 퇴적하는 것
    을 특징으로 하는 반도체장치의 제조방법.
  16. 청구항 9 내지 청구항 11 중 어느 한 항에 있어서,
    상기 플라즈마 처리에 의하여 퇴적하는 불순물박막의 상기 입체요철부분 이외의 반도체기판 평면에서의 퇴적 레이트는 크게, 상기 입체요철부분 측면에서의 퇴적 레이트를 상기 반도체기판 평면보다 작게 함으로써 상기 반도체기판 평면에 두껍게 불순물박막을 퇴적하는 것
    을 특징으로 하는 반도체장치의 제조방법.
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  18. 삭제
  19. 삭제
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