TWI544521B - 半導體裝置之製造方法 - Google Patents

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Description

半導體裝置之製造方法
本發明係關於半導體裝置之製造方法，特別是有關對立體三次元構造裝置的水平面和垂直壁摻雜雜質原子之方法。
參照圖2說明與本發明有關連的立體三次元構造裝置之一例的Fin(鰭)型FET(場效電晶體)。
在矽基板1上形成Fin型之矽Fin部11。在矽Fin部11形成汲極部D、源極部S，在該等之間形成通道部。以覆蓋源極部S和汲極部D之間的通道部表面之方式，透過閘極絕緣膜9形成由多晶矽或金屬所構成的閘極電極G。在源極部S、汲極部D導入超過1020cm-3之高濃度的雜質以使電阻下降。16為絕緣層。
做為對這種三次元構造的Fin型FET之源極部和汲極部的垂直壁之摻雜方法，本發明者們提出有圖3A~圖3D所示之方法(但是未公開)。圖3A~圖3D係以剖視圖顯示圖2以虛線所示之區域。
圖3A中，在矽基板1使用如SiO2或SiN之硬遮罩12，藉由蝕刻加工形成矽Fin部11。接著，藉由SiO2等絕緣層16被覆矽基板1的平面部(矽Fin部11以外的平面部)，並且在還殘留著上述蝕刻加工所使用的硬遮罩12之矽Fin部11的兩側壁，利用電漿堆積含硼B的堆積膜2。此時，做為絕緣膜之絕緣層16上亦形成堆積膜2，但以後除去。
接著，從矽Fin部11的左上側傾斜地照射離子束5而植入如Ge或Xe之重離子。於是，藉由後述之擊入(knocking on)效果，使堆積膜2中的、在矽中為電性活性之雜質被導入矽Fin部11的左側壁內(圖3A)。接著，從矽Fin部11的右上側傾斜地照射離子束5而植入如Ge或Xe之重離子。於是，堆積膜2中的、在矽中為電性活性之雜質被導入矽Fin部11的右側壁內(圖3B)。其結果，在矽Fin部11的兩側壁內形成雜質擴散層3(圖3C)。然後，除去堆積膜2(圖3D)。此外，離子束5對於矽Fin部11的側壁之射入角度(對垂直線形成的角度)為20度以內且大約10度為佳。
藉由本方法作成的Fin型FET係矽Fin部11上部的部分不當作電晶體之通道區域使用。但是，若能將矽Fin部11的上部當作通道使用，則能使矽Fin部11的高度較低並使Fin寬(圖3的左右方向之尺寸)厚形成，對作成上有利。又，能帶來驅動電流增加而改善特性。這種Fin型FET被稱為TriFET。於此情形下，矽Fin部11上部的側壁亦即矽Fin部11上部的平面部，亦須導入與較其下側的側壁大致同等級濃度之雜質。
但是，本發明者們所提之上述提案之方法，不考慮對矽Fin部上部的平面部導入雜質。因此，無法有效使用矽Fin部的上部，而成為驅動電流不佳的Fin型FET。
本發明之課題在於達成改善對三次元構造裝置的立體凹凸部的平面部和側壁部之雜質原子的摻雜方法。
本發明之具體的課題在於對三次元構造裝置，例如Fin型FET中的矽Fin部上部的平面部，亦提供進行與側壁部同樣的濃度之雜質擴散之方法。
本發明之半導體裝置的製造方法，係藉由蝕刻等加工而在當作半導體裝置之基體的半導體基板形成立體凹凸部分，且在半導體基板的內部，將含有做為施體或受體的載體雜質原子所構成的雜質原子之薄膜，厚堆積於立體凹凸部分上部的平面部，並且薄堆積於立體凹凸部分的側壁部，藉由在半導體基板內，將比做為電性載體之雜質原子的原子量大的原子(重的原子)之離子，從立體凹凸部分的斜上方朝斜向植入，而利用離子植入之擊入的反衝效果，將雜質原子導入包含立體凹凸部分的上部之側壁部內。此時，雜質原子之導入量係根據薄膜、亦即堆積膜的厚度來調整且利用在堆積膜厚大的部分之雜質原子導入量較少的現象，使立體凹凸部分的側壁部和上部的平面部之雜質原子導入量成為同量者。因此，使用以下原理：從立體凹凸部分的斜上方朝斜向之離子植入係從彼此反方向的2個斜向進行2次，且選擇每1次的植入係於立體凹凸部分上部的平面部擊入側壁部之大致一半量的雜質原子之堆積膜厚。離子植入角度(與上部的平面部成直角的方向之間的角度)例如為10°時，離子植入角度對於立體凹凸部分的側壁面(與側壁面成直角的方向之間的角度)成為80°。於此情形下，如以下詳細說明，相較於立體凹凸部分的上面(上部的平面部)，立體凹凸部分的側壁之摻雜量形成為以cos80°/cos10°規定的17.6%之實質摻雜量，因此在立體凹凸部分的上面，以與其相稱之充分厚的膜厚堆積薄膜。一般而言，電漿形成的堆積膜，由於可控制對立體凹凸部分的側壁和上面之膜堆積的覆蓋率，因此在立體凹凸部分的上面厚堆積、在側壁薄堆積為自然且容易隨意形成。
以下列舉本發明之態樣。
(第1態樣)
本發明之第1態樣的半導體裝置之製造方法，係包含以下工程：在做為半導體裝置的基體之半導體基板的表面上，形成具有側壁部及上部的平面部之立體凹凸部分；藉由在該半導體基板的內部，將含有做為施體或受體的雜質原子之雜質薄膜堆積在該半導體基板的表面上之工程，而使堆積在前述立體凹凸部分上部的平面部之前述雜質薄膜，比堆積在前述立體凹凸部分的側壁部之前述雜質薄膜厚；進一步，從前述立體凹凸部分的前述被堆積的雜質薄膜的斜上方進行斜向之第1離子植入及從相反側的斜上方進行斜向之第2離子植入，並且藉由該第1、第2離子植入，使前述雜質原子從前述雜質薄膜內部反衝(Recoil)至前述立體凹凸部分的側壁部及上部的平面部內部。一次離子植入中，大致被導入側壁部的雜質量的一半雜質量被導入上部的平面部係為重要之事。藉由從上部的左右兩側植入離子，結論為側壁部和上部的平面部之雜質導入量大致相同。
(第2態樣)
第1態樣的半導體裝置之製造方法中，構成藉由調節前述堆積在立體凹凸部分的側壁部之雜質薄膜和堆積在上部的平面部之雜質薄膜的堆積厚度比例，而調節對前述立體凹凸部分的側壁部和上部的平面部之雜質導入比例。
(第3態樣)
第1態樣的半導體裝置之製造方法中，構成藉由調節從前述斜上方的斜向之離子植入角度，而調節對前述立體凹凸部分的側壁部和上部的平面部之雜質導入比例。
(第4態樣)
第1態樣的半導體裝置之製造方法中，構成藉由調節前述堆積在立體凹凸部分的側壁部之雜質薄膜和堆積在上部的平面部之雜質薄膜的堆積厚度比例，及調節從前述斜上方的斜向之離子植入角度，而調節對前述立體凹凸部分的側壁部和上部的平面部之雜質導入比例。
(第5態樣)
第1態樣的半導體裝置之製造方法中，構成藉由調節前述堆積在立體凹凸部分的側壁部之雜質薄膜和堆積在上部的平面部之雜質薄膜的堆積厚度比例，及調節從前述斜上方的斜向之離子植入角度，而以實質上2對1的比例將雜質導入前述立體凹凸部分的側壁部和上部的平面部。
(第6態樣)
第5態樣之半導體裝置之製造方法中，構成藉由從一方之斜上方的第1離子植入及從相反側的斜上方的第2離子植入之兩方離子植入，而將實質上同量的雜質導入前述立體凹凸部分的側壁部和上部的平面部。
(第7態樣)
第3~第5中任一態樣之半導體裝置之製造方法中，前述堆積在立體凹凸部分的側壁部之雜質薄膜和堆積在上部的平面部的雜質薄膜之堆積厚度比例，係前述堆積在上部的平面部的雜質薄膜之堆積厚度為前述堆積在立體凹凸部分的側壁部的雜質薄膜之堆積厚度的2倍以上。
(第8態樣)
第1態樣的半導體裝置之製造方法中，藉由前述堆積在立體凹凸部分的側壁部的雜質薄膜之堆積厚度、及堆積在上部的平面部的雜質薄膜之堆積厚度、雜質堆積物質種之設定調整、前述第1、第2離子植入之植入離子種、離子植入角度、植入能量、植入摻雜量之設定調整、來控制反衝條件、植入摻雜量相當之摻雜原子量。
(第9態樣)
第1態樣的半導體裝置之製造方法中，前述雜質薄膜的雜質原子為B、P、As中的任一者。
(第10態樣)
第1態樣的半導體裝置之製造方法中，做為前述雜質薄膜，係藉由含乙硼烷B2H6或BF3之氣體的電漿處理，來堆積含B之雜質薄膜。
(第11態樣)
第1態樣的半導體裝置之製造方法中，做為前述雜質薄膜，係藉由含膦PH3之氣體的電漿處理，來堆積含P之雜質薄膜。
(第12態樣)
第1態樣的半導體裝置之製造方法中，做為前述雜質薄膜，係藉由含胂AsH3之氣體的電漿處理，來堆積含有As之雜質薄膜。
(第13態樣)
第1態樣的半導體裝置之製造方法中，前述第1、第2離子植入中，植入離子係比前述雜質薄膜的雜質原子亦即B、P、As中的任一者的原子量大且重的原子之離子。
(第14態樣)
第1態樣的半導體裝置之製造方法中，前述第1、第2離子植入中，植入離子為Si、As、Ge、In、Sb或Xe、Ar中的任一者。
(第15態樣)
第8態樣之半導體裝置之製造方法中，前述第1、第2離子植入對於前述立體凹凸部分的表面，從斜上方的離子束射入角度為實質上20°以下之傾斜角度。
(第16態樣)
第1態樣的半導體裝置之製造方法中，在前述立體凹凸部分的表面部分，從前述雜質薄膜內朝前述半導體基板內，使前述雜質薄膜的雜質原子在實質上與表面正交的方向，藉由植入離子之對雜質原子的衝撞敲擊之擊入(knocking on)效果而反衝至表面內部。
(第17態樣)
第8態樣之半導體裝置之製造方法中，前述第1、第2離子植入為5keV以下的低能量植入。
(第18態樣)
第8態樣之半導體裝置之製造方法中，前述第1、第2離子植入為2E15cm-2以下的低摻雜植入原子量。
(第19態樣)
第1態樣的半導體裝置之製造方法中，將前述雜質薄膜厚堆積在前述半導體基板表面上的前述立體凹凸部分以外的表面上之平面部分。
(第20態樣)
第10~第12中任一態樣之半導體裝置之製造方法中，藉由使前述電漿處理所堆積的雜質薄膜在前述立體凹凸部分以外的半導體基板平面之堆積率大，在前述立體凹凸部分側面之堆積率比前述半導體基板平面小，而將雜質薄膜厚堆積在前述半導體基板平面。
藉由本發明，對形成在半導體基板的立體凹凸部分上部的平面部亦可摻雜與立體凹凸部分的側壁部大致同量的雜質。藉此，可有效地利用立體凹凸部分的上部。
參照圖1A~圖1C說明本發明之實施形態的離子植入流程。圖1A~圖1C和圖3A~第圖3D同樣，圖2以虛線所示之區域係以剖視圖顯示。
首先，在矽基板1的表面上，藉由蝕刻等加工而形成如上述說明之矽Fin部11。接著，如圖1A所示，利用由SiO2等構成的絕緣膜亦即絕緣層6，覆蓋矽Fin部11以外的矽基板1的平面部。接著，利用與圖3A說明者相同的電漿處理等手法，在矽Fin部11的側壁堆積含P型或N型雜質、例如B之堆積膜2，此外在矽Fin部11上部的平面部堆積比堆積膜2厚的堆積膜2’。接著，將質量比堆積膜2、2’中的雜質重的(原子量大的)雜質，例如Xe、Ge等所構成的重離子之離子束5，從矽Fin部11的左上側傾斜地照射而植入重離子。藉此，利用後述之擊入效果，將堆積膜2、2’中的、在矽中電性活性之雜質，導入至矽Fin部11的左側壁部內及矽Fin部11上部的平面部內。其結果，在矽Fin部11的左側壁部內形成雜質擴散層3，但在矽Fin部11上部的平面部內形成的是相較於雜質擴散層3大約一半摻雜量的低的雜質擴散層4。其理由將於後述說明。
接著，如圖1B所示，將由圖1A所用的雜質，例如Xe、Ge等構成的重離子之離子束5，從矽Fin部11的右上側傾斜地照射而植入重離子。藉此，將堆積膜2、2’中的、在矽中電性活性之雜質，導入至矽Fin部11的右側壁部內及矽Fin部11上部的平面部內。其結果，在矽Fin部11的兩側壁部內形成雜質擴散層3，在矽Fin部11上部的平面部內形成雜質擴散層3’。
此處，藉由離子束5照射對矽Fin部11的兩側壁部內之雜質摻雜量(雜質擴散層3之摻雜量)、和對矽Fin部11上部的平面部內之雜質摻雜量(雜質擴散層3’之摻雜量)為相等較佳。其被稱為共形摻雜。換言之，在圖1A或圖1B被導入矽Fin部11的側壁部內之雜質量、和此時被導入矽Fin部11上部的平面部內之雜質量為實質上形成2對1之比例為佳。因此，將離子束5的射入角度α(對垂直線或矽Fin部11的側壁面形成的角度)、和堆積膜2的厚度t1及堆積膜2’的厚度t2之關係設定成如以下較佳。
參照第4圖，離子束5對於矽Fin部11的側壁面之射入角度α(離子束5的射入方向對垂直線形成的角度)，在圖1A、圖1B任一者中皆為20度以內，而大約10度為佳。離子束5的射入角度α為10度時，對矽Fin部11的側壁面之離子植入角度β為80度，相較於對矽Fin部11上部的平面部之離子植入角度θ(=10度)，摻雜量為cos80°/cos10°=0.174。即，若是對矽Fin部11的側壁，須僅為摻雜量Nd=1E14，則對矽Fin部11上部的平面部之摻雜量為5.64E14。因此，相較於堆積膜2之厚度t1，使矽Fin部11上部的堆積膜2’之厚度t2，選擇對矽Fin部11上部的平面部內之摻雜量成為對矽Fin部11的側壁之摻雜量的1/2之值而設定，藉由進行利用重離子的離子束之離子植入而可進行共形摻雜。針對矽Fin部11的側壁部之堆積膜2和上部的平面部之堆積膜2’之堆積厚度比例而言，堆積膜2’的厚度t2為堆積膜2的厚度t1之2倍以上為佳，堆積膜t2：t1=10：3為佳。此外，重離子係Xe比Ge為佳。
第5圖中，顯示對於矽Fin部的側壁之離子植入角度β(=90-θ)和堆積膜厚及對矽基板之雜質摻雜量的關係，和對於矽Fin部上部的平面部之離子植入角度θ和堆積膜厚及對矽基板之雜質摻雜量的關係。
回到圖1C，圖1B之處理後，除去堆積膜2、2’。
藉由電漿處理形成堆積膜時，由於以絕緣層6覆蓋矽Fin部11以外的矽基板1的平面部，因此絕緣層6的上方形成堆積膜(無圖示)。於此情形下，即使藉由利用離子束照射進行重離子植入而將雜質導入絕緣層6的內部，對做為絕緣層之裝置的電氣特性毫無影響而不會發生問題。又，形成在矽基板1的平面部之堆積膜的厚度，大於形成在矽Fin部11的側壁之堆積膜的厚度，但此亦毫無問題。以上之點，於後述之實施例亦同樣。
接著，參照第6圖說明本發明之實施例。
圖6係顯示形成CMOS(Complementary Metal Oxide Semicondudtor)FET之流程。於此情形下，對N型、P型各裝置區域，選擇性地分別形成含P(磷)、B(硼)之堆積膜，藉由2次光罩對準，將N型、P型MOSFET(以下，分別稱為N型MOS部、P型MOS部)的兩型態之擴展區域當作N型-Fin部、P型-Fin部而形成在同一基板上。
第6圖中，為了方便，如圖2所說明，以剖視圖顯示在矽基板1上藉由蝕刻加工等，將由汲極Fin部(圖2中以D顯示的部分)、通道Fin部(圖2中以G顯示的部分的內側部分)、源極Fin部(圖2中以S顯示的部分)所構成的CMOSFET，當作N型MOS部、P型MOS部而分別形成在形成為Fin型的矽Fin部之情形。第6圖特別以剖視圖顯示當作N型MOS部、P型MOS部的源極或汲極之其中一方的Fin部，和當作N型MOS部、P型MOS部的源極或汲極之其中另一方的Fin部。
圖6的工程(1)(左上圖)中，預先以絕緣層6覆蓋著當作P型MOS部之P-Fin部(P-Fin)表面及當作N型MOS部之N-Fin部(N-Fin)表面以外的平面部。接著，於以阻劑61覆蓋一方之當作N型MOS部的N-Fin部(N-Fin)之狀態下，與圖1A同樣地利用電漿22將含B(硼)之堆積膜2、2’堆積在另一方之當作P型MOS部的P-Fin部(P-Fin)表面(側壁部、上部的平面部)。
接著，工程(2)(圖6的右上圖)中，於以阻劑61覆蓋著當作N型MOS部之N-Fin部的狀態下，對P型MOS部側之P-Fin部，從右上(或左上)之斜向、左上(或右上)之斜向順序照射Xe(或Ge)所形成的離子束5而植入重離子。
工程(3)(圖6的左下圖)中，首先除去N型MOS部的阻劑61。同時亦除去P型MOS部的堆積膜2、2’。然後，於以阻劑61’覆蓋著當作P型MOS部之P-Fin部的狀態下，與圖1同樣地利用電漿22’將含P(磷)的堆積膜2-1、2-1’堆積在當作N型MOS部之N-Fin部表面(側壁部、上部的平面部)。
接著，工程(4)(圖6的右下圖)中，於以阻劑61’覆蓋著當作P型MOS部之P-Fin部的狀態下，對N型MOS部側之N-Fin部，從右上(或左上)之斜向、左上(或右上)之斜向順序照射Xe(或Ge)所形成之離子束5’而植入重離子。然後，與阻劑61’之除去一起除去N型MOS部側之堆積膜2-1、2-1’。
如以上，藉由在N-Fin部(N-Fin)的側壁部及上部的平面部形成具有摻雜量均勻的雜質擴散層3-1及3-1’之N型MOS部，及在P-Fin部(P-Fin)的側壁部及上部的平面部形成具有摻雜量均勻的雜質擴散層3及3’之P型MOS部，而形成二組源極-汲極。
圖7、圖8係用於說明本發明之實施形態的反衝作用之圖。此處係說明圖6的右上的工程(2)之情形，但圖7、圖8的任一者皆僅顯示必須說明的部分。
第7圖中，藉由對矽Fin部從左上側的斜向之離子束照射，在矽Fin部11的表面部分，從堆積膜2內朝矽Fin部11內，使堆積膜2的雜質原子B在與表面實質上正交之方向(實質上垂直之方向)，藉由衝撞敲擊之擊入而反衝至矽Fin部11內部。
通常，經高速地加速之粒子(原子/離子)進入固體或液體物質內後，會一面與構成物質之原子衝撞，一面逐漸持續地喪失能量，最後在射入粒子的能量下降到比物質做出的電位還小的能量時停止。其間，在通常的離子植入所利用的能量區域，會有數十至數千物質內原子接受能量。
第7圖係根據上述原理，為了易於理解反衝作用而顯示1個射入粒子的動作，但實際上如第8圖以擴大圖所示，堆積膜2內產生多重多段的追撞衝撞。
特別是射入粒子的質量比堆積膜的物質構成原子還重的情形下，可將能量賦予在更多數之構成原子，而能將比射入粒子數多很多的目的原子導入半導體基板內。進一步，由於可將植入之離子的能量設定成比賦予在目的原子之能量還高，因此空間電荷效果比直接植入還被低抑，而能取得較高的束電流。
[實施形態之效果]
如以上根據本發明之實施形態，藉由利用電漿之堆積薄膜和利用離子植入之反衝(擊入效果)作用，能均勻地將雜質導入立體構造物所有的壁和上部的平面部。其結果可有效地利用矽Fin部的上部。
已說明本發明之最佳實施形態，但本發明當然不限定於上述實施形態。
例如，做為半導體裝置之基體的固體物質為固體矽(矽~單結晶(單晶))或多晶(多結晶))、GaAs、Ge、SiC、化合物半導體等。
又，較佳為構成藉由雜質薄膜(堆積膜)之膜厚、雜質堆積物質種之設定調整、或離子植入之植入離子種、植入角度、植入能量、植入摻雜量之設定調整，來控制反衝條件，亦即雜質薄膜的雜質植入相當的能量(植入深度相當的深度~形狀)、植入摻雜量相當之摻雜原子量。
於此情形下，亦可構成藉由進行前述雜質薄膜之膜厚、雜質堆積物質種、植入離子種、離子植入角度、植入能量、植入摻雜量的設定調整，來設定調整非植入條件，使植入之離子本身，大致不被導入於藉由半導體基板加工所形成的立體凹凸部分，而停留在雜質薄膜。
雜質薄膜的雜質原子除了B、P以外，亦可使用As。
藉由電漿處理，為了堆積含B之雜質薄膜所使用的氣體，亦可使用含BF3之氣體代替乙硼烷B2H6。
此外，藉由電漿處理，為了堆積含P之雜質薄膜所使用的氣體之較佳例，有含膦PH3之氣體。
又，藉由電漿處理，為了堆積含As之雜質薄膜所使用的氣體之較佳例，有含胂AsH3之氣體。
離子植入工程中的植入離子，可使用Si、As、Ge、In、Sb或Xe、Ar中的任一者。
此外，亦可構成藉由B2H6之電漿處理而形成含B之堆積膜後，以阻劑保護膜覆蓋半導體基板的表面上全體並且選擇性地除去阻劑保護膜而使該表面露出，除去該露出部分之前述含B之堆積膜，接著，在該除去之部分藉由PH3之電漿處理而形成含P之堆積膜，進行全體阻劑保護膜除去後，將Ge、Si、As、In、Sb或Xe、Ar離子植入半導體基板的表面上全體。
1．．．矽基板
2、2’、2-1、2-1’．．．堆積膜
3、3’、3-1、3-1’、4．．．雜質擴散層
5、5’．．．離子束
6、16．．．絕緣層
9．．．閘極絕緣膜
11．．．矽Fin部
12．．．硬遮罩
22’．．．電漿
61、61’．．．阻劑
B．．．硼
D．．．汲極部
G．．．閘極電極
P．．．磷
Nd．．．摻雜量
S．．．源極部
t1、t2．．．厚度
α．．．射入角度
β、θ．．．離子植入角度
圖1A~1C係顯示本發明之實施形態的離子植入流程之圖。
圖2係用於說明有關本發明適用的Fin型FET之立體圖。
圖3A~3D係用於說明本發明人們提案的Fin型FET之製造方法的流程圖。
圖4係用於說明為了讓雜質擴散量相同的離子植入角度和矽Fin部的上部平面部及側壁所形成之堆積膜厚的關係圖。
圖5係顯示離子植入角度、堆積膜厚和被導入矽(半導體基板)的雜質量之關係的特性圖。
圖6係用於說明本發明應用在CMOS FET之製造時的實施例之製造方法的流程圖。
圖7係用於說明本發明之離子植入的反衝作用之剖視圖。
圖8係擴大顯示第7圖的反衝作用之剖視圖。
1．．．矽基板
2、2’．．．堆積膜
3、3’、4．．．雜質擴散層
5．．．離子束
6．．．絕緣層
11．．．矽Fin部

Claims (19)

  1. 一種半導體裝置之製造方法，其特徴為包含以下工程：在做為半導體裝置的基體之半導體基板的表面上，形成具有側壁部及上部的平面部之立體凹凸部分；藉由在該半導體基板的內部，將含有做為施體或受體的雜質原子之雜質薄膜堆積在該半導體基板的表面上之工程，而使堆積在前述立體凹凸部分的上部的平面部之前述雜質薄膜，比堆積在前述立體凹凸部分的側壁部之前述雜質薄膜厚；進一步，從前述立體凹凸部分的前述被堆積的雜質薄膜的斜上方進行斜向之第1離子植入及從相反側的斜上方進行斜向之第2離子植入，並且藉由該第1、第2離子植入，使前述雜質原子從前述雜質薄膜的內部反衝(Recoil)至前述立體凹凸部分的側壁部及上部的平面部內部；前述第1、第2離子植入中，植入離子係比前述雜質薄膜的雜質原子亦即B、P、As中的任一者的原子量大且重的原子之離子。
  2. 如申請專利範圍第1項之半導體裝置之製造方法，其中，構成藉由調節前述堆積在立體凹凸部分的側壁部之雜質薄膜和堆積在上部的平面部之雜質薄膜的堆積厚度比例，而調節對前述立體凹凸部分的側壁部和上部的平面部之雜質導入比例。
  3. 如申請專利範圍第1項之半導體裝置之製造方法，其中，構成藉由調節從前述斜上方的斜向之離子植入角度，而調節對前述立體凹凸部分的側壁部和上部的平面部之雜質導入比例。
  4. 如申請專利範圍1項之半導體裝置之製造方法，其中，構成藉由調節前述堆積在立體凹凸部分的側壁部之雜質薄膜和堆積在上部的平面部之雜質薄膜的堆積厚度比例，及調節從前述斜上方的斜向之離子植入角度，而調節對前述立體凹凸部分的側壁部和上部的平面部之雜質導入比例。
  5. 如申請專利範圍第1項之半導體裝置之製造方法，其中，構成藉由調節前述堆積在立體凹凸部分的側壁部之雜質薄膜和堆積在上部的平面部之雜質薄膜的堆積厚度比例，及調節從前述斜上方的斜向之離子植入角度，而以實質上2對1的比例將雜質導入前述立體凹凸部分的側壁部和上部的平面部。
  6. 如申請專利範圍第5項之半導體裝置之製造方法，其中，構成藉由從斜上方的前述第1離子植入及從相反側的斜上方的前述第2離子植入之離子植入，而將實質上同量的雜質導入前述立體凹凸部分的側壁部和上部的平面部。
  7. 如申請專利範圍第3至5項中任一項之半導體裝置之製造方法，其中，前述堆積在立體凹凸部分的側壁部之雜質薄膜和堆積在上部的平面部之雜質薄膜之堆積厚度比 例，係前述堆積在上部的平面部的雜質薄膜之堆積厚度為前述堆積在立體凹凸部分的側壁部的雜質薄膜之堆積厚度的2倍以上。
  8. 如申請專利範圍第1項之半導體裝置之製造方法，其中，藉由前述堆積在立體凹凸部分的側壁部的雜質薄膜之堆積厚度、及堆積在上部的平面部的雜質薄膜之堆積厚度、雜質堆積物質種之設定調整、前述第1、第2離子植入之植入離子種、離子植入角度、植入能量、植入摻雜量之設定調整，來控制反衝條件、植入摻雜量相當之摻雜原子量。
  9. 如申請專利範圍第1項之半導體裝置之製造方法，其中，前述雜質薄膜的雜質原子為B、P、As中的任一者。
  10. 如申請專利範圍第1項之半導體裝置之製造方法，其中，做為前述雜質薄膜，係藉由含乙硼烷B2H6或BF3之氣體的電漿處理，來堆積含B之雜質薄膜。
  11. 如申請專利範圍第1項之半導體裝置之製造方法，其中，做為前述雜質薄膜，係藉由含膦PH3之氣體的電漿處理，來堆積含P之雜質薄膜。
  12. 如申請專利範圍第1項之半導體裝置之製造方法，其中，做為前述雜質薄膜，係藉由含胂AsH3之氣體的電漿處理，來堆積含As之雜質薄膜。
  13. 如申請專利範圍第1項之半導體裝置之製造方法，其中，前述第1、第2離子植入中，植入離子為Si、As、Ge、In、Sb或Xe、Ar中的任一者。
  14. 如申請專利範圍第8項之半導體裝置之製造方法，其中，前述第1、第2離子植入對於前述立體凹凸部分的表面，從斜上方的離子束射入角度為實質上20°以下之傾斜角度。
  15. 如申請專利範圍第1項之半導體裝置之製造方法，其中，在前述立體凹凸部分的表面部分，從前述雜質薄膜內朝前述半導體基板內，使前述雜質薄膜的雜質原子在實質上與表面正交的方向，藉由植入離子之對雜質原子的衝撞敲擊之擊入(knocking on)效果而反衝至表面內部。
  16. 如申請專利範圍第8項之半導體裝置之製造方法，其中，前述第1、第2離子植入為5keV以下的低能量植入。
  17. 如申請專利範圍第8項之半導體裝置之製造方法，其中，前述第1、第2離子植入為2E15cm-2以下的低摻雜植入原子量。
  18. 如申請專利範圍第1項之半導體裝置之製造方法，其中，將前述雜質薄膜厚堆積在前述半導體基板表面上的前述立體凹凸部分以外的表面上之平面部分。
  19. 如申請專利範圍第10至12項中任一項之半導體裝置之製造方法，其中，藉由使前述電漿處理所堆積的雜質薄膜在前述立體凹凸部分以外的半導體基板平面之堆積率大，在前述立體凹凸部分側面之堆積率比前述半導體基板平面小，而將雜質薄膜厚堆積在前述半導體基板平面。
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