JPH0851189A - キャパシタを製造するための方法 - Google Patents
キャパシタを製造するための方法Info
- Publication number
- JPH0851189A JPH0851189A JP7109464A JP10946495A JPH0851189A JP H0851189 A JPH0851189 A JP H0851189A JP 7109464 A JP7109464 A JP 7109464A JP 10946495 A JP10946495 A JP 10946495A JP H0851189 A JPH0851189 A JP H0851189A
- Authority
- JP
- Japan
- Prior art keywords
- depth
- phosphorus
- ions
- layer
- implanted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/014—Capacitor
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/964—Roughened surface
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 導電層および絶縁層が堆積ではなく注入よっ
て形成される増加キャパシタ構成を提供する。 【構成】 導電領域が異なる深さで注入されかつ絶縁領
域が導電領域間に注入され導電プレートおよび中間の誘
電体材料を形成する。堆積ではなく注入によって、誘電
体材料はピンホールをなくし従来の誘電体より薄く構成
され、酸化膜の不在のためにより高い誘電率（ｋ）を伴
なう。さらに、アニールステップの間に生じるクロス拡
散は誘電性／導電性接続面のテクスチュア化を可能にす
る。テクスチュア化は、キャパシタの表面領域の増加に
対応し、同様に、誘電率の増加、誘電体厚みの低減、キ
ャパシタのキャパシタンス値の増加に対応する。
て形成される増加キャパシタ構成を提供する。 【構成】 導電領域が異なる深さで注入されかつ絶縁領
域が導電領域間に注入され導電プレートおよび中間の誘
電体材料を形成する。堆積ではなく注入によって、誘電
体材料はピンホールをなくし従来の誘電体より薄く構成
され、酸化膜の不在のためにより高い誘電率（ｋ）を伴
なう。さらに、アニールステップの間に生じるクロス拡
散は誘電性／導電性接続面のテクスチュア化を可能にす
る。テクスチュア化は、キャパシタの表面領域の増加に
対応し、同様に、誘電率の増加、誘電体厚みの低減、キ
ャパシタのキャパシタンス値の増加に対応する。
Description
【０００１】
【発明の分野】この発明は、集積回路製造に関し、より
特定的には、増加面積およびポリシリコン材料内の導電
層および絶縁層の注入によって形成された誘電体を有す
るキャパシタに関する。
特定的には、増加面積およびポリシリコン材料内の導電
層および絶縁層の注入によって形成された誘電体を有す
るキャパシタに関する。
【０００２】
【関連技術の背景】キャパシタは、電気エネルギを蓄積
することができる電子部品である。キャパシタは互いに
誘電体によって絶縁された２つの導電プレートから成
る。キャパシタンス値は以下の公式によって決定され
る。
することができる電子部品である。キャパシタは互いに
誘電体によって絶縁された２つの導電プレートから成
る。キャパシタンス値は以下の公式によって決定され
る。
【０００３】Ｃ＝ｋＡ／ｔ 上式において、Ｃ＝クーロン／ボルト（ファラッド）、
ｋ＝絶縁体の誘電率、Ａ＝プレートの対向面積、および
ｔ＝誘電体の厚さである。
ｋ＝絶縁体の誘電率、Ａ＝プレートの対向面積、および
ｔ＝誘電体の厚さである。
【０００４】キャパシタは多くの方法において構成され
得る。プレートおよび隣接する誘電体はプラナ形状、ト
レンチ形状、スタック形状、またはフィン形状をとり得
る。プラナキャパシタは１対の平面状導体間に置かれた
誘電体を含み、導体はポリシリコンおよび／またはシリ
コンであり得る。ポリシリコンおよびシリコンは、一般
的に基板トポグラフィ上またはその近くに形成される。
プレートの各側は、接続を完成すべく基板上に形成され
た他の能動素子に電気的に接続される。高密度のアプリ
ケーションでは、キャパシタは、時々、絶縁領域および
導電領域が基板にわたってというよりむしろ基板中に延
びるようなトレンチに配置される。それによってトレン
チキャパシタはプレートの面積よりむしろ誘電体および
隣接するプレートの厚みにほぼ等しい基板面積を占め
る。基板面積を保存すべき別の方法は、トランジスタが
接続されるところの頂部上にキャパシタを積層すること
である。キャパシタの積層化は有効に面積の確保が重大
であるＤＲＡＭアプリケーションに導入されている。以
下で説明される「キャパシタ」は絶縁材料によって互い
に間隔をあけられた導電性プレートを含み、プレートお
よび絶縁材料はプラナ、トレンチ、またはスタック構成
に配列される。
得る。プレートおよび隣接する誘電体はプラナ形状、ト
レンチ形状、スタック形状、またはフィン形状をとり得
る。プラナキャパシタは１対の平面状導体間に置かれた
誘電体を含み、導体はポリシリコンおよび／またはシリ
コンであり得る。ポリシリコンおよびシリコンは、一般
的に基板トポグラフィ上またはその近くに形成される。
プレートの各側は、接続を完成すべく基板上に形成され
た他の能動素子に電気的に接続される。高密度のアプリ
ケーションでは、キャパシタは、時々、絶縁領域および
導電領域が基板にわたってというよりむしろ基板中に延
びるようなトレンチに配置される。それによってトレン
チキャパシタはプレートの面積よりむしろ誘電体および
隣接するプレートの厚みにほぼ等しい基板面積を占め
る。基板面積を保存すべき別の方法は、トランジスタが
接続されるところの頂部上にキャパシタを積層すること
である。キャパシタの積層化は有効に面積の確保が重大
であるＤＲＡＭアプリケーションに導入されている。以
下で説明される「キャパシタ」は絶縁材料によって互い
に間隔をあけられた導電性プレートを含み、プレートお
よび絶縁材料はプラナ、トレンチ、またはスタック構成
に配列される。
【０００５】キャパシタンス値Ｃの試験は、キャパシタ
ンスを増加させるためには、誘電率ｋおよび／または面
積Ａが増やされるかまたは逆に、厚みｔが低減されなけ
ればならないことを示す。大半のプレート型キャパシタ
は窒化シリコンを好ましい誘電体材料として利用する。
窒化シリコンは一般的に化学気相成長（ＣＶＤ）チャン
バで下部導電プレート上に堆積される。高温の窒化シリ
コンの調製に使用されるＣＶＤ反応は以下のとおりであ
る。 ３ＳｉＨ4 ＋ＮＨ3 →Ｓｉ3 Ｎ4 ＋１２Ｈ2 。窒
化シリコンは比較的、酸素（ならびにリンおよびホウ
素）を浸透させず、プレート間の拡散に対して効率のよ
いバリアを与える。より重要なことには、窒化シリコン
は、たとえば二酸化シリコンより非常に高い誘電率Ｋを
有する。窒化シリコンは好ましい誘電体である一方、窒
化物を通って延び得るまたは延び得ない多くのピンホー
ルをしばしば現わし得る。使用されるＣＶＤ技術にかか
わらず、窒化シリコンは他の誘電体よりピンホールの影
響を依然としてより受けやすい。堆積の結果から生じる
ピンホールは、確実に導電プレートが互いにショートし
ないようにするために回避されなければならない。
ンスを増加させるためには、誘電率ｋおよび／または面
積Ａが増やされるかまたは逆に、厚みｔが低減されなけ
ればならないことを示す。大半のプレート型キャパシタ
は窒化シリコンを好ましい誘電体材料として利用する。
窒化シリコンは一般的に化学気相成長（ＣＶＤ）チャン
バで下部導電プレート上に堆積される。高温の窒化シリ
コンの調製に使用されるＣＶＤ反応は以下のとおりであ
る。 ３ＳｉＨ4 ＋ＮＨ3 →Ｓｉ3 Ｎ4 ＋１２Ｈ2 。窒
化シリコンは比較的、酸素（ならびにリンおよびホウ
素）を浸透させず、プレート間の拡散に対して効率のよ
いバリアを与える。より重要なことには、窒化シリコン
は、たとえば二酸化シリコンより非常に高い誘電率Ｋを
有する。窒化シリコンは好ましい誘電体である一方、窒
化物を通って延び得るまたは延び得ない多くのピンホー
ルをしばしば現わし得る。使用されるＣＶＤ技術にかか
わらず、窒化シリコンは他の誘電体よりピンホールの影
響を依然としてより受けやすい。堆積の結果から生じる
ピンホールは、確実に導電プレートが互いにショートし
ないようにするために回避されなければならない。
【０００６】設計者が誘電体の厚みｔを低減することに
よってキャパシタンスを増やすことを望むならば、彼ま
たは彼女はピンホールの問題を処置しなければならな
い。窒化シリコンの堆積された層が薄くなるにつれ、災
いとなるピンホールとなる傾向が増大する。このため、
誘電率増加（厚み縮小）とピンホールの存在との間にト
レードオフが存在する。現存の窒化シリコン層はある誘
電体の厚みを要し、この誘電体はピンホールの実質的な
発生を回避するために一般的に１００Åより大きい下部
プレート上に置かれる。窒化シリコンが堆積された後、
ウェット酸化ステップがピンホールを充填すべく使用さ
れる。その後、たとえばポリシリコンの第２の導電プレ
ートが窒化シリコン誘電体上にわたって堆積されプレー
ト型キャパシタ構成を完成する。したがって、従来のキ
ャパシタは４つの堆積ステップを利用する。すなわち、
第１の導電性堆積ステップ、その後に絶縁性堆積ステッ
プが続き、その後ウェット酸化膜ステップが、そして第
２の導電性堆積ステップが続く。すべての４つのステッ
プは、２つの別々のマスキングステップおよびフォトリ
ソグラフィステップを必要とし、それによって製造処理
がさらに複雑になる。さらに、プレート型構造の結果、
比較的厚い導電層および絶縁層の組合せとなり、それが
均一な基板表面上に置かれれば、実質的に回路トポグラ
フィは益々不均一になる。上層の酸化膜の選択的除去お
よび／またはスピンオングラス（ＳＯＧ）のアプリケー
ションを含む、それに続く平坦化ステップは上部表面を
再平坦化するべく必要とされる。
よってキャパシタンスを増やすことを望むならば、彼ま
たは彼女はピンホールの問題を処置しなければならな
い。窒化シリコンの堆積された層が薄くなるにつれ、災
いとなるピンホールとなる傾向が増大する。このため、
誘電率増加（厚み縮小）とピンホールの存在との間にト
レードオフが存在する。現存の窒化シリコン層はある誘
電体の厚みを要し、この誘電体はピンホールの実質的な
発生を回避するために一般的に１００Åより大きい下部
プレート上に置かれる。窒化シリコンが堆積された後、
ウェット酸化ステップがピンホールを充填すべく使用さ
れる。その後、たとえばポリシリコンの第２の導電プレ
ートが窒化シリコン誘電体上にわたって堆積されプレー
ト型キャパシタ構成を完成する。したがって、従来のキ
ャパシタは４つの堆積ステップを利用する。すなわち、
第１の導電性堆積ステップ、その後に絶縁性堆積ステッ
プが続き、その後ウェット酸化膜ステップが、そして第
２の導電性堆積ステップが続く。すべての４つのステッ
プは、２つの別々のマスキングステップおよびフォトリ
ソグラフィステップを必要とし、それによって製造処理
がさらに複雑になる。さらに、プレート型構造の結果、
比較的厚い導電層および絶縁層の組合せとなり、それが
均一な基板表面上に置かれれば、実質的に回路トポグラ
フィは益々不均一になる。上層の酸化膜の選択的除去お
よび／またはスピンオングラス（ＳＯＧ）のアプリケー
ションを含む、それに続く平坦化ステップは上部表面を
再平坦化するべく必要とされる。
【０００７】誘電率Ｋの増加および／または厚みｔの減
少に加えて、キャパシタンスＣは面積Ａを増加させるこ
とによって増大され得る。最近の研究は組織化の面積に
関して行なわれており、そこで付加的な面積が絶縁層と
その隣接する導電層の１つとの間の接続面で与えられ
る。具体的には、導電層が導電（一般的にはポリシリコ
ン）層の上部表面上に犠牲酸化膜を成長させることによ
って堆積された後に導電層は組織化され得る。酸化膜成
長に先行する下層ポリシリコンのドーピングは酸化膜成
長速度を増大し、特定の温度で行なわれるときには、酸
化膜が成長する領域の粗さまたはテクスチュアに繋が
る。堆積されたポリシリコンの露出表面上で成長した酸
化膜はその後取除かれ、粗いまたはテクスチュア化した
上部表面を残し、その上に窒化シリコンが続いて置かれ
る。キャパシタ表面面積を増加するためのポリシリコン
テクスチュア化の方法は、ファザン（Fazan ）らへの米
国特許Ｎｏｓ．５０４３７８０、ガーン（Ghan）らへの
５０８２７９７、タートル（Tuttle）への５１０２８３
２、サンジュ（Sandhu）への５１３８４１１、ウェン
（Wen ）への５１９１５０９、およびアーマッド（Ahma
d ）らへの５２０８１７６で十分に研究されかつ述べら
れている。上のすべてはテクスチュア化の重要性を教示
しているが、テクスチュア化されるべきポリシリコン層
の堆積に続いて誘電体およびその上の別のポリシリコン
の堆積に即している。上述の理由のために、別々の層の
堆積は時間を浪費し、コストが高くつき、煩わしいだけ
ではなく、窒化シリコン堆積の前のテクスチュア化され
たポリシリコン上に生じる大きな汚染および誘電体に存
在するピンホールの機会を増やす。誘電体内に存在する
どのピンホールも（ピンホールに繋がり得る）汚染も、
テクスチュア化の利点にかかわらずキャパシタの性能に
悪い影響を及ぼす。したがって、各層（導電層および絶
縁層）の堆積なしにキャパシタが形成される処理方法を
提供することは有利であり得る。さらに、ピンホール、
汚染、および１層ずつの堆積に関連の付加的処理ステッ
プの不利益を被ることなくテクスチュア化された接続面
で誘電体として窒化シリコンの利益を得ることがさらに
望ましい。
少に加えて、キャパシタンスＣは面積Ａを増加させるこ
とによって増大され得る。最近の研究は組織化の面積に
関して行なわれており、そこで付加的な面積が絶縁層と
その隣接する導電層の１つとの間の接続面で与えられ
る。具体的には、導電層が導電（一般的にはポリシリコ
ン）層の上部表面上に犠牲酸化膜を成長させることによ
って堆積された後に導電層は組織化され得る。酸化膜成
長に先行する下層ポリシリコンのドーピングは酸化膜成
長速度を増大し、特定の温度で行なわれるときには、酸
化膜が成長する領域の粗さまたはテクスチュアに繋が
る。堆積されたポリシリコンの露出表面上で成長した酸
化膜はその後取除かれ、粗いまたはテクスチュア化した
上部表面を残し、その上に窒化シリコンが続いて置かれ
る。キャパシタ表面面積を増加するためのポリシリコン
テクスチュア化の方法は、ファザン（Fazan ）らへの米
国特許Ｎｏｓ．５０４３７８０、ガーン（Ghan）らへの
５０８２７９７、タートル（Tuttle）への５１０２８３
２、サンジュ（Sandhu）への５１３８４１１、ウェン
（Wen ）への５１９１５０９、およびアーマッド（Ahma
d ）らへの５２０８１７６で十分に研究されかつ述べら
れている。上のすべてはテクスチュア化の重要性を教示
しているが、テクスチュア化されるべきポリシリコン層
の堆積に続いて誘電体およびその上の別のポリシリコン
の堆積に即している。上述の理由のために、別々の層の
堆積は時間を浪費し、コストが高くつき、煩わしいだけ
ではなく、窒化シリコン堆積の前のテクスチュア化され
たポリシリコン上に生じる大きな汚染および誘電体に存
在するピンホールの機会を増やす。誘電体内に存在する
どのピンホールも（ピンホールに繋がり得る）汚染も、
テクスチュア化の利点にかかわらずキャパシタの性能に
悪い影響を及ぼす。したがって、各層（導電層および絶
縁層）の堆積なしにキャパシタが形成される処理方法を
提供することは有利であり得る。さらに、ピンホール、
汚染、および１層ずつの堆積に関連の付加的処理ステッ
プの不利益を被ることなくテクスチュア化された接続面
で誘電体として窒化シリコンの利益を得ることがさらに
望ましい。
【０００８】
【発明の概要】上で略述された問題は、この発明の改良
されたキャパシタの処理／方法によって大部分解決され
る。すなわち、その製造処理は、複数層の堆積によって
ではなく単一のポリシリコン層への不純物注入によって
全面的に形成されるキャパシタを含む。具体的には、こ
の発明のキャパシタ構造は、注入された絶縁層の対向両
面に導電層を注入することによって形成され、絶縁層は
従来の絶縁層よりも実質的により薄く、その絶縁層は窒
化シリコンの利点を利用する。注入エネルギおよびドー
ズの慎重な選択によって、キャパシタが、窒素の注入さ
れた絶縁層に隣接するリンの第１の導電層を注入するこ
とにより形成されることが可能になる。その後、プレー
ト型キャパシタ構造を完成すべくリンの導電層は窒素層
の近くにかつ第１の導電層の反対側に注入される。キャ
パシタは、リン原子および窒素原子をシリコン原子側へ
熱ドライブすることによって活性化する。ポリシリコン
バルク内の窒素原子の適切な配置により、続く窒化シリ
コン誘電体の厚みに対するより正確な制御が可能にな
り、さらに窒化シリコンが均一な態様でリン層間の全領
域に沿って延びることが確実になる。このようにして、
（窒素注入源からの）窒化シリコンが比較的薄くなり、
従来の注入のない１層ずつの堆積技術においてしばしば
遭遇したピンホールおよび汚染が実質的になくなる。さ
らに、従来のウェット酸化ステップ、マスクなどは回避
される。理論に縛られることなしに、テクスチュア化は
アニール処理の間に生じ、それによってリン原子および
窒素原子が絶縁層と導電層との間の接続面を介して拡散
し、前記層間にテクスチュア化された粗いまたは不均等
な境界線を形成することを仮定されたい。クロス拡散か
ら生じる不均等な境界線は、キャパシタの利用可能な面
積の増加を可能にし、それによって従来のテクスチュア
化の利点を享受するが、それに関連の問題は伴なわな
い。
されたキャパシタの処理／方法によって大部分解決され
る。すなわち、その製造処理は、複数層の堆積によって
ではなく単一のポリシリコン層への不純物注入によって
全面的に形成されるキャパシタを含む。具体的には、こ
の発明のキャパシタ構造は、注入された絶縁層の対向両
面に導電層を注入することによって形成され、絶縁層は
従来の絶縁層よりも実質的により薄く、その絶縁層は窒
化シリコンの利点を利用する。注入エネルギおよびドー
ズの慎重な選択によって、キャパシタが、窒素の注入さ
れた絶縁層に隣接するリンの第１の導電層を注入するこ
とにより形成されることが可能になる。その後、プレー
ト型キャパシタ構造を完成すべくリンの導電層は窒素層
の近くにかつ第１の導電層の反対側に注入される。キャ
パシタは、リン原子および窒素原子をシリコン原子側へ
熱ドライブすることによって活性化する。ポリシリコン
バルク内の窒素原子の適切な配置により、続く窒化シリ
コン誘電体の厚みに対するより正確な制御が可能にな
り、さらに窒化シリコンが均一な態様でリン層間の全領
域に沿って延びることが確実になる。このようにして、
（窒素注入源からの）窒化シリコンが比較的薄くなり、
従来の注入のない１層ずつの堆積技術においてしばしば
遭遇したピンホールおよび汚染が実質的になくなる。さ
らに、従来のウェット酸化ステップ、マスクなどは回避
される。理論に縛られることなしに、テクスチュア化は
アニール処理の間に生じ、それによってリン原子および
窒素原子が絶縁層と導電層との間の接続面を介して拡散
し、前記層間にテクスチュア化された粗いまたは不均等
な境界線を形成することを仮定されたい。クロス拡散か
ら生じる不均等な境界線は、キャパシタの利用可能な面
積の増加を可能にし、それによって従来のテクスチュア
化の利点を享受するが、それに関連の問題は伴なわな
い。
【０００９】概括的に言えば、この発明は、半導体基板
上の上部表面トポグラフィを形成するステップと、その
後で上部表面トポグラフィの上にポリシリコン層を堆積
するステップとを含むキャパシタを製造するための方法
を考慮する。第１の複数のリンイオンはその後、ポリシ
リコン層にポリシリコン層の上部表面に対して第１の深
さで濃度ピーク密度まで注入される。第１の複数のポリ
シリコンイオンは、ポリシリコン層の領域を無定形化す
るに十分なビームエネルギで第１の深さよりもより大き
い深さまで注入される。複数の窒素原子がその後ポリシ
リコン層にポリシリコン層の上部表面に対して第２の深
さで濃度ピーク密度まで注入される。第２の深さは第１
の深さよりも小さく、窒素イオンは窒素イオンチャネリ
ングを回避すべく無定形化された領域内だけで第１の深
さと等しいまたはそれより小さい深さまで注入される。
第２の複数のポリシリコンイオンがその後ポリシリコン
層にポリシリコンの上部表面に対して第３の深さで濃度
ピーク密度まで注入される。第３の深さは第２の深さよ
りも小さく、第２の複数のリンイオンは第２の深さと等
しいかまたはそれより大きい深さまで第２の複数のリン
イオンのチャネリングを回避すべく前記無定形化された
領域内だけに注入される。ポリシリコン層はその後、シ
リコン原子と結合されかつ注入された第１および第２の
複数のリンイオンの導電性第１および第２のリン層間に
構成された注入された窒素イオンの絶縁性窒化シリコン
層を含むキャパシタを形成するように熱ドライブされ
る。窒化シリコン層と両方のリン層との間の接続面は、
その接続面の窒化シリコンおよびリンの拡散の結果とし
てテクスチュア化され、さらに、窒化シリコンは、窒化
シリコン内の導電経路が実質的になくなるように拡散位
置を占有する。
上の上部表面トポグラフィを形成するステップと、その
後で上部表面トポグラフィの上にポリシリコン層を堆積
するステップとを含むキャパシタを製造するための方法
を考慮する。第１の複数のリンイオンはその後、ポリシ
リコン層にポリシリコン層の上部表面に対して第１の深
さで濃度ピーク密度まで注入される。第１の複数のポリ
シリコンイオンは、ポリシリコン層の領域を無定形化す
るに十分なビームエネルギで第１の深さよりもより大き
い深さまで注入される。複数の窒素原子がその後ポリシ
リコン層にポリシリコン層の上部表面に対して第２の深
さで濃度ピーク密度まで注入される。第２の深さは第１
の深さよりも小さく、窒素イオンは窒素イオンチャネリ
ングを回避すべく無定形化された領域内だけで第１の深
さと等しいまたはそれより小さい深さまで注入される。
第２の複数のポリシリコンイオンがその後ポリシリコン
層にポリシリコンの上部表面に対して第３の深さで濃度
ピーク密度まで注入される。第３の深さは第２の深さよ
りも小さく、第２の複数のリンイオンは第２の深さと等
しいかまたはそれより大きい深さまで第２の複数のリン
イオンのチャネリングを回避すべく前記無定形化された
領域内だけに注入される。ポリシリコン層はその後、シ
リコン原子と結合されかつ注入された第１および第２の
複数のリンイオンの導電性第１および第２のリン層間に
構成された注入された窒素イオンの絶縁性窒化シリコン
層を含むキャパシタを形成するように熱ドライブされ
る。窒化シリコン層と両方のリン層との間の接続面は、
その接続面の窒化シリコンおよびリンの拡散の結果とし
てテクスチュア化され、さらに、窒化シリコンは、窒化
シリコン内の導電経路が実質的になくなるように拡散位
置を占有する。
【００１０】上部表面トポグラフィは、基板上のフィー
ルド酸化膜およびゲート酸化膜を成長させ、フィールド
酸化膜およびゲート酸化膜上に導体を堆積し、導体上に
誘電体を堆積することによって形成される。誘電体は、
ポリシリコン導体を上層のキャパシタ化から電気的に離
すように基板上部表面およびポリシリコン上部表面上に
形成された酸化膜を含み得る。
ルド酸化膜およびゲート酸化膜を成長させ、フィールド
酸化膜およびゲート酸化膜上に導体を堆積し、導体上に
誘電体を堆積することによって形成される。誘電体は、
ポリシリコン導体を上層のキャパシタ化から電気的に離
すように基板上部表面およびポリシリコン上部表面上に
形成された酸化膜を含み得る。
【００１１】アニーリングステップ（熱ドライブステッ
プ）は一般的に、ポリシリコン層を６００℃を超える温
度に数秒を超える時間の間さらすステップを含む。ポリ
シリコン層の加熱の結果、無定形化領域が再結晶化し、
窒素原子およびシリコン原子の結合が接続面で拡散す
る。さらに、窒素はシリコン原子と結合して、３．０よ
り大きい誘電率を有する窒化シリコンを形成する。接続
面の拡散がテクスチュア化された界面を可能にしさらに
キャパシタの表面面積増大を提供する。さらに、窒化シ
リコン絶縁層は隣接する導電層間の導電経路またはピン
ホールを実質的になくす。誘電体を堆積するのではなく
それを注入することによって、誘電体は事実上ピンホー
ルをなくし適切な誘電率を有する。
プ）は一般的に、ポリシリコン層を６００℃を超える温
度に数秒を超える時間の間さらすステップを含む。ポリ
シリコン層の加熱の結果、無定形化領域が再結晶化し、
窒素原子およびシリコン原子の結合が接続面で拡散す
る。さらに、窒素はシリコン原子と結合して、３．０よ
り大きい誘電率を有する窒化シリコンを形成する。接続
面の拡散がテクスチュア化された界面を可能にしさらに
キャパシタの表面面積増大を提供する。さらに、窒化シ
リコン絶縁層は隣接する導電層間の導電経路またはピン
ホールを実質的になくす。誘電体を堆積するのではなく
それを注入することによって、誘電体は事実上ピンホー
ルをなくし適切な誘電率を有する。
【００１２】このはつの他の目的および利点は、以下の
詳しい説明を読み添付図面を参照するとき明らかになる
であろう。
詳しい説明を読み添付図面を参照するとき明らかになる
であろう。
【００１３】この発明は様々な修正および代替的形態の
余地はあるが、この発明の実施例は図面の例として示さ
れておりここで詳しく述べられる。しかしながら、それ
への図面および説明はこの発明を開示された特定の形態
に限定することは意図されておらず、この発明は前掲の
特許請求の範囲によって規定されるこの発明の精神およ
び範囲内にある修正、均等物および代替物を含むことが
意図されていることを理解されたい。
余地はあるが、この発明の実施例は図面の例として示さ
れておりここで詳しく述べられる。しかしながら、それ
への図面および説明はこの発明を開示された特定の形態
に限定することは意図されておらず、この発明は前掲の
特許請求の範囲によって規定されるこの発明の精神およ
び範囲内にある修正、均等物および代替物を含むことが
意図されていることを理解されたい。
【００１４】
【この発明の詳しい説明】図面を参照して、図１は半導
体基板１０の断面図であり、その上に上部表面トポグラ
フィ１２が形成される。基板１０は、ｎ型またはｐ型い
ずれかであってＭＯＳまたはバイポーラ技術において既
知の様々な逆ドープされたウェル領域を含み得る。トポ
グラフィ１２は、少なくとも１つのフィールド酸化膜領
域１４および少なくとも１つのゲート酸化膜領域１６を
含む。フィールドおよびゲート酸化膜１４および１６の
上には、それぞれ、導体１８が堆積される。導体１８は
多結晶（ポリシリコン）を含む何らかの導電性材料から
成り得る。活性領域の導体１８は、自己整合ソース／ド
レイン領域またはエミッタ／コレクタ領域２０を注入す
るためのテンプレートを形成する。
体基板１０の断面図であり、その上に上部表面トポグラ
フィ１２が形成される。基板１０は、ｎ型またはｐ型い
ずれかであってＭＯＳまたはバイポーラ技術において既
知の様々な逆ドープされたウェル領域を含み得る。トポ
グラフィ１２は、少なくとも１つのフィールド酸化膜領
域１４および少なくとも１つのゲート酸化膜領域１６を
含む。フィールドおよびゲート酸化膜１４および１６の
上には、それぞれ、導体１８が堆積される。導体１８は
多結晶（ポリシリコン）を含む何らかの導電性材料から
成り得る。活性領域の導体１８は、自己整合ソース／ド
レイン領域またはエミッタ／コレクタ領域２０を注入す
るためのテンプレートを形成する。
【００１５】上部表面トポグラフィ１２は多くの山およ
び谷を含みその上にそれに続く層が堆積される。山およ
び谷は上部表面の平坦化においてかなりの不均等になり
得る。図２に示されているようにこの発明に従えば、上
部表面上に多くの層を堆積しある場合には比較的薄い層
を堆積しなければならないのではなく、１つのみの厚い
ポリシリコン層２２が堆積される。ポリシリコン層２２
は例示の実施例に従えば、およそ１０００Åの厚さであ
って化学気相成長（ＣＶＤ）技術に従って堆積される。
比較的小さな粒度を維持するために、ＣＶＤはおよそ５
００℃〜６００℃で加熱されたチャンバ内で生じる。適
切な温度は、粒度を最小にするために選択されるがポリ
シリコン２２の抵抗率を実質的に増やすほど小さくはな
い。図２に示されているように、ポリシリコン２２はト
ポグラフィ１２の全表面にわたって堆積され、先立って
成長した酸化膜層２４によって導体１８から絶縁され
る。
び谷を含みその上にそれに続く層が堆積される。山およ
び谷は上部表面の平坦化においてかなりの不均等になり
得る。図２に示されているようにこの発明に従えば、上
部表面上に多くの層を堆積しある場合には比較的薄い層
を堆積しなければならないのではなく、１つのみの厚い
ポリシリコン層２２が堆積される。ポリシリコン層２２
は例示の実施例に従えば、およそ１０００Åの厚さであ
って化学気相成長（ＣＶＤ）技術に従って堆積される。
比較的小さな粒度を維持するために、ＣＶＤはおよそ５
００℃〜６００℃で加熱されたチャンバ内で生じる。適
切な温度は、粒度を最小にするために選択されるがポリ
シリコン２２の抵抗率を実質的に増やすほど小さくはな
い。図２に示されているように、ポリシリコン２２はト
ポグラフィ１２の全表面にわたって堆積され、先立って
成長した酸化膜層２４によって導体１８から絶縁され
る。
【００１６】図３を参照して、続く処理ステップが示さ
れており、上部表面ポリシリコン２２が第１の複数のリ
ンイオンＰ1 を受取る。リンイオンＰ1 は、イオン注入
装置、好ましくは中−低エネルギ注入装置から注入され
る。リンイオンＰ1 はチュング（Cheung）の「ＵＬＳＩ
処理のためのプラズマ強化イオン注入」（“Plasma imm
ersion ion implantation for ULSI processing ”）、
Trends & Applications 、１９９１年、ｐｐ．８１１−
８２０（ここに引用により援用する）に一般的に説明さ
れているプラズマ強化注入技術を使用して注入される。
プラズマ強化注入は、矢印２６によって示されるように
基板１０に垂直な領域および基板１０に対してある角度
をなす領域への均一注入も可能にする。プラズマ強化技
術を使用することによって、リンイオンＰ1 が不均等な
ポリシリコン層２２に沿って均等に注入される。好まし
くは、注入されたイオンがおよそ１×１０15原子／ｃｍ
2に等しいかまたはそれより大きいドーズ量をポリシリ
コン２２内で達成するように選択されたビーム電流およ
び時間期間でリンイオンが加速される。さらに、イオン
がポリシリコン２２内でポリシリコン２２の上部表面に
対しておよそ５２０Åの第１の深さ２８で注入されるよ
うにリンイオンはおよそ４０ｋｅｖのエネルギで注入さ
れる。ピーク濃度は、およそ１．９×１０22／ｃｍ-3に
等しくΔＲｐ＝２０７Åで現れる。ポリシリコンの「上
部表面」は、注入されたイオンが最初にポリシリコンに
当たる表面として規定される。このようにして、上部表
面は、露出表面が基板１０と平行であるかまたはそれと
ある角度をなして配列されているかにかかわらず、露出
上部表面を含む。
れており、上部表面ポリシリコン２２が第１の複数のリ
ンイオンＰ1 を受取る。リンイオンＰ1 は、イオン注入
装置、好ましくは中−低エネルギ注入装置から注入され
る。リンイオンＰ1 はチュング（Cheung）の「ＵＬＳＩ
処理のためのプラズマ強化イオン注入」（“Plasma imm
ersion ion implantation for ULSI processing ”）、
Trends & Applications 、１９９１年、ｐｐ．８１１−
８２０（ここに引用により援用する）に一般的に説明さ
れているプラズマ強化注入技術を使用して注入される。
プラズマ強化注入は、矢印２６によって示されるように
基板１０に垂直な領域および基板１０に対してある角度
をなす領域への均一注入も可能にする。プラズマ強化技
術を使用することによって、リンイオンＰ1 が不均等な
ポリシリコン層２２に沿って均等に注入される。好まし
くは、注入されたイオンがおよそ１×１０15原子／ｃｍ
2に等しいかまたはそれより大きいドーズ量をポリシリ
コン２２内で達成するように選択されたビーム電流およ
び時間期間でリンイオンが加速される。さらに、イオン
がポリシリコン２２内でポリシリコン２２の上部表面に
対しておよそ５２０Åの第１の深さ２８で注入されるよ
うにリンイオンはおよそ４０ｋｅｖのエネルギで注入さ
れる。ピーク濃度は、およそ１．９×１０22／ｃｍ-3に
等しくΔＲｐ＝２０７Åで現れる。ポリシリコンの「上
部表面」は、注入されたイオンが最初にポリシリコンに
当たる表面として規定される。このようにして、上部表
面は、露出表面が基板１０と平行であるかまたはそれと
ある角度をなして配列されているかにかかわらず、露出
上部表面を含む。
【００１７】リンイオンＰ1 はドーパント原子をポリシ
リコン２２に注入するために必要である。少数のキャリ
アが以下で説明されるアニールステップによって続いて
活性化される。リンイオンＰ1 が注入された後、次の処
理ステップが、図４に示されているように、先立って堆
積されたリン層に隣接する絶縁層を形成するために必要
である。図４は、窒素イオンＮを受取るように構成され
たシリコン２２の断面図を示す。窒化イオンは、注入位
置でシリコン原子との結合を引続きもたらすためにプラ
ズマ強化技術に従ってかなり高いドーズ量まで注入さ
れ、シリコンと窒素との結合は化学当量のまたはそれに
近い割合で窒化シリコンを形成する。好ましくは、窒素
イオンは、およそ５×１０15原子／ｃｍ2 のドーズ量で
２．４ｋｅｖの注入エネルギで注入される。注入エネル
ギは、注入された窒素の濃度ピーク密度が上部表面ポリ
シリコン２２に対して第２の深さ３０にあるように選択
される。ピーク濃度はおよそ３．９×１０23ｃｍ3 に等
しく現れ、ΔＲｐはおよそ５１Åに等しい。第２の深さ
３０は上部表面から測定するとおよそ８０Åであって、
第１の深さ２８より小さい。
リコン２２に注入するために必要である。少数のキャリ
アが以下で説明されるアニールステップによって続いて
活性化される。リンイオンＰ1 が注入された後、次の処
理ステップが、図４に示されているように、先立って堆
積されたリン層に隣接する絶縁層を形成するために必要
である。図４は、窒素イオンＮを受取るように構成され
たシリコン２２の断面図を示す。窒化イオンは、注入位
置でシリコン原子との結合を引続きもたらすためにプラ
ズマ強化技術に従ってかなり高いドーズ量まで注入さ
れ、シリコンと窒素との結合は化学当量のまたはそれに
近い割合で窒化シリコンを形成する。好ましくは、窒素
イオンは、およそ５×１０15原子／ｃｍ2 のドーズ量で
２．４ｋｅｖの注入エネルギで注入される。注入エネル
ギは、注入された窒素の濃度ピーク密度が上部表面ポリ
シリコン２２に対して第２の深さ３０にあるように選択
される。ピーク濃度はおよそ３．９×１０23ｃｍ3 に等
しく現れ、ΔＲｐはおよそ５１Åに等しい。第２の深さ
３０は上部表面から測定するとおよそ８０Åであって、
第１の深さ２８より小さい。
【００１８】図５に示されているように、窒素イオンが
第２の深さ３０で注入された後、第２の複数のリンイオ
ンＰ2 がポリシリコン２２に第３の深さ３２まで注入さ
れる。リンＰ1 および窒素イオンＮと同様にリンイオン
Ｐ2 は、ターゲット表面の上部表面構成または注入の角
度にかかわらずポリシリコン２２内の均等な注入を確実
にするためにプラズマ強化技術に従って注入される。リ
ンイオンＰ2 はおよそ１×１０13原子／ｃｍ2 のドーズ
量で０．５ｋｅｖの注入エネルギで注入される。注入エ
ネルギは、第３の深さ３２の濃度ピーク密度がポリシリ
コン２２の上部表面から測定すると２２Åの深さにある
ように選択される。ピーク濃度はおよそ３．１×１０21
ｃｍ3 に等しく現れ、ΔＲｐはおよそ１３Åに等しい。
図３−５から理解されるように、第１の深さ２８は第２
の深さ３０より大きく、第２の深さ３０は第３の深さ３
２より大きい。３つの注入ステップの注入エネルギおよ
びドーズ量を慎重に制御することによって、以下で説明
されるように導電層間に薄い絶縁層がおかれた状態で高
い性能のキャパシタが形成され得る。記述されたドーズ
量、深さ、エネルギ、およびΔＲｐは、一実施例に関す
る単なる例示であって、全構造が相対的割合および深さ
（第１、第２、および第３の深さ）に帰するならば、変
更されることができる。
第２の深さ３０で注入された後、第２の複数のリンイオ
ンＰ2 がポリシリコン２２に第３の深さ３２まで注入さ
れる。リンＰ1 および窒素イオンＮと同様にリンイオン
Ｐ2 は、ターゲット表面の上部表面構成または注入の角
度にかかわらずポリシリコン２２内の均等な注入を確実
にするためにプラズマ強化技術に従って注入される。リ
ンイオンＰ2 はおよそ１×１０13原子／ｃｍ2 のドーズ
量で０．５ｋｅｖの注入エネルギで注入される。注入エ
ネルギは、第３の深さ３２の濃度ピーク密度がポリシリ
コン２２の上部表面から測定すると２２Åの深さにある
ように選択される。ピーク濃度はおよそ３．１×１０21
ｃｍ3 に等しく現れ、ΔＲｐはおよそ１３Åに等しい。
図３−５から理解されるように、第１の深さ２８は第２
の深さ３０より大きく、第２の深さ３０は第３の深さ３
２より大きい。３つの注入ステップの注入エネルギおよ
びドーズ量を慎重に制御することによって、以下で説明
されるように導電層間に薄い絶縁層がおかれた状態で高
い性能のキャパシタが形成され得る。記述されたドーズ
量、深さ、エネルギ、およびΔＲｐは、一実施例に関す
る単なる例示であって、全構造が相対的割合および深さ
（第１、第２、および第３の深さ）に帰するならば、変
更されることができる。
【００１９】図６を参照して、第１の複数のリンイオン
Ｐ1 のイオン濃度および深さのグラフが示されている。
リンイオンＰ1 は第１の深さ２８に対応する濃度ピーク
密度３４で注入される。（「範囲」または「Ｒ」として
しばしば言及される）深さ２８は、核Ｓn および電子Ｓ
c 停止力の結果から生じる増加エネルギ損失によって決
定される。（最大濃度点を中心とする）突き出た範囲
は、その平均値を特徴としさらに入射イオンの方向の標
準偏差またはΔＲｐを特徴とする。標準偏差の後半項は
時々「散在」として特徴づけられる。一般的に、標準偏
差は、注入エネルギが増加するにつれ、かつ注入された
種の原子番号が増加するにつれ減少する。典型的には、
より軽いイオンは、重いイオンよりも低エネルギでより
大きな相対的分散を有する。リンは、窒素より重いの
で、窒素よりもより少ない標準偏差を示す。それでも、
図６に示されたリンイオンＰ1 の濃度曲線密度は全面的
にガウス的というわけではない。その代わりに、テール
３６は注入の順方向のイオン散在を示す。順方向のイオ
ン散在はしばしばイオン「チャネリング」としての特徴
づけられる。チャネリングは周知の現象であって半導体
格子を介してエネルギ損失が最小である領域に沿ったイ
オンの移動の結果から生じる。チャネル化されたビーム
の結果、テール３６によって示されているように浸透深
度が非常に増加する。チャネリングは、イオンが単結晶
格子または多結晶格子に注入されるときはいつでも広範
に行なわれる。格子が無定形化された後または「予め無
定形化された」後には、イオンがチャネル化され得る規
定されたパターンがないのでチャネリングは顕著でなく
なる。第１の複数のリンイオンＰ1 の高エネルギ注入は
斜線を引かれた領域３８の格子構造を無定形化するまた
は「予め無定形化する」。無定形化された領域３８は、
その後、それに続く注入が生じるときはいつでもチャネ
リングおよびそれからのテール効果を回避するまたは実
質的に最小にするように好都合に使用される。
Ｐ1 のイオン濃度および深さのグラフが示されている。
リンイオンＰ1 は第１の深さ２８に対応する濃度ピーク
密度３４で注入される。（「範囲」または「Ｒ」として
しばしば言及される）深さ２８は、核Ｓn および電子Ｓ
c 停止力の結果から生じる増加エネルギ損失によって決
定される。（最大濃度点を中心とする）突き出た範囲
は、その平均値を特徴としさらに入射イオンの方向の標
準偏差またはΔＲｐを特徴とする。標準偏差の後半項は
時々「散在」として特徴づけられる。一般的に、標準偏
差は、注入エネルギが増加するにつれ、かつ注入された
種の原子番号が増加するにつれ減少する。典型的には、
より軽いイオンは、重いイオンよりも低エネルギでより
大きな相対的分散を有する。リンは、窒素より重いの
で、窒素よりもより少ない標準偏差を示す。それでも、
図６に示されたリンイオンＰ1 の濃度曲線密度は全面的
にガウス的というわけではない。その代わりに、テール
３６は注入の順方向のイオン散在を示す。順方向のイオ
ン散在はしばしばイオン「チャネリング」としての特徴
づけられる。チャネリングは周知の現象であって半導体
格子を介してエネルギ損失が最小である領域に沿ったイ
オンの移動の結果から生じる。チャネル化されたビーム
の結果、テール３６によって示されているように浸透深
度が非常に増加する。チャネリングは、イオンが単結晶
格子または多結晶格子に注入されるときはいつでも広範
に行なわれる。格子が無定形化された後または「予め無
定形化された」後には、イオンがチャネル化され得る規
定されたパターンがないのでチャネリングは顕著でなく
なる。第１の複数のリンイオンＰ1 の高エネルギ注入は
斜線を引かれた領域３８の格子構造を無定形化するまた
は「予め無定形化する」。無定形化された領域３８は、
その後、それに続く注入が生じるときはいつでもチャネ
リングおよびそれからのテール効果を回避するまたは実
質的に最小にするように好都合に使用される。
【００２０】図７を参照して、第１および第２の複数の
リンイオンＰ1 およびＰ2 ならびに複数の窒素イオンＮ
のイオン濃度および深さのグラフが示されている。リン
イオンＰ1 の第１の深さ２８への高エネルギ注入が無定
形化された領域３８を形成し、そこにそれに続く窒素Ｎ
およびリンＰ2 のイオンが注入される。窒素イオンが濃
度ピーク密度で第２の深さ３０で注入され、それは第１
の深さ２８よりも小さい。その後、リンイオンＰ2 は濃
度ピーク密度で第２および第１の深さ３０および２８よ
りも小さい第３の深さ３２で注入される。
リンイオンＰ1 およびＰ2 ならびに複数の窒素イオンＮ
のイオン濃度および深さのグラフが示されている。リン
イオンＰ1 の第１の深さ２８への高エネルギ注入が無定
形化された領域３８を形成し、そこにそれに続く窒素Ｎ
およびリンＰ2 のイオンが注入される。窒素イオンが濃
度ピーク密度で第２の深さ３０で注入され、それは第１
の深さ２８よりも小さい。その後、リンイオンＰ2 は濃
度ピーク密度で第２および第１の深さ３０および２８よ
りも小さい第３の深さ３２で注入される。
【００２１】この発明の重要な利点は、第２の深さ３０
を中心とした薄い誘電体層を形成するのに必要な窒素の
注入である。チャネリングまたはテールの影響がたとえ
あってもほとんどないように窒素イオンＮは無定形化さ
れた領域３８に注入される。特に、注入のエッジまたは
最も深い部分は、窒素が予め無定形化されていないポリ
シリコンに注入される場合よりも注入された窒素が実質
的により少ない。このため、窒素は図７の仮線で示され
ているようなテール４０を形成することはない。予め無
定形化されていないポリシリコンへのＰ1 の注入によっ
て形成されたテール３６とは異なって、無定形化領域３
８に注入された窒素およびリンＰ2 のテールは実質的に
ない。続いて注入された窒素ＮおよびリンＰ2 において
テールがないために注入された領域間の微細境界線が確
実になり、その結果、注入された領域は互いに重なり合
わない。絶縁層および導電層を形成する注入された領域
は、その後に続くアニールが、得られた層の導電性およ
び絶縁性の特性を減らさないように、互いに離れた状態
であることが重要である。
を中心とした薄い誘電体層を形成するのに必要な窒素の
注入である。チャネリングまたはテールの影響がたとえ
あってもほとんどないように窒素イオンＮは無定形化さ
れた領域３８に注入される。特に、注入のエッジまたは
最も深い部分は、窒素が予め無定形化されていないポリ
シリコンに注入される場合よりも注入された窒素が実質
的により少ない。このため、窒素は図７の仮線で示され
ているようなテール４０を形成することはない。予め無
定形化されていないポリシリコンへのＰ1 の注入によっ
て形成されたテール３６とは異なって、無定形化領域３
８に注入された窒素およびリンＰ2 のテールは実質的に
ない。続いて注入された窒素ＮおよびリンＰ2 において
テールがないために注入された領域間の微細境界線が確
実になり、その結果、注入された領域は互いに重なり合
わない。絶縁層および導電層を形成する注入された領域
は、その後に続くアニールが、得られた層の導電性およ
び絶縁性の特性を減らさないように、互いに離れた状態
であることが重要である。
【００２２】図８を参照して、無定形化領域３８を再結
晶し、かつ注入ステップによって引起こされた格子の損
傷を完全に熱処理でなくすようにアニーリングステップ
が使用される。熱を基板１０に与えることによって、ト
ポグラフィ１２、複合（注入された）ポリシリコン層２
２はキャパシタの特性を帯びる。すなわち、注入された
リンイオンＰ1 およびＰ2 は電流がたとえばそこに接触
している金属層４４を介して供給されると電気的に活性
化し、導通する。第２の深さ３０およびそれの周りの高
い密度の窒素原子がシリコン原子と結合すると化学当量
のまたはそれに近い割合の窒化シリコンを形成する。窒
化シリコンが注入から導出されるにもかかわらず、堆積
された薄い膜の窒化シリコンと同じ利点を達成する。し
かしながら、注入された窒化シリコンは、従来の窒化シ
リコン層にはしばしば存在するピンホールがない。さら
に、窒化物は非常に小さな標準偏差で注入されかなり薄
い窒化シリコン層を達成する。窒化シリコン層はこの例
では厚さが５０Åかまたそれより少ないかであり得る。
注入された窒化物のチャネリングまたはテーリングを最
小にすることによって、薄い窒化シリコン誘電体形成が
確実にされる。窒化シリコンは好ましくはポリシリコン
２２の厚みの真ん中近くの層４６として形成される。エ
ネルギを非常に少ない量に低減することによって、窒素
のピークキャリア濃度は１×１０22より大きいかまたは
それに等しい所与のドーズ量のために非常に高い。
晶し、かつ注入ステップによって引起こされた格子の損
傷を完全に熱処理でなくすようにアニーリングステップ
が使用される。熱を基板１０に与えることによって、ト
ポグラフィ１２、複合（注入された）ポリシリコン層２
２はキャパシタの特性を帯びる。すなわち、注入された
リンイオンＰ1 およびＰ2 は電流がたとえばそこに接触
している金属層４４を介して供給されると電気的に活性
化し、導通する。第２の深さ３０およびそれの周りの高
い密度の窒素原子がシリコン原子と結合すると化学当量
のまたはそれに近い割合の窒化シリコンを形成する。窒
化シリコンが注入から導出されるにもかかわらず、堆積
された薄い膜の窒化シリコンと同じ利点を達成する。し
かしながら、注入された窒化シリコンは、従来の窒化シ
リコン層にはしばしば存在するピンホールがない。さら
に、窒化物は非常に小さな標準偏差で注入されかなり薄
い窒化シリコン層を達成する。窒化シリコン層はこの例
では厚さが５０Åかまたそれより少ないかであり得る。
注入された窒化物のチャネリングまたはテーリングを最
小にすることによって、薄い窒化シリコン誘電体形成が
確実にされる。窒化シリコンは好ましくはポリシリコン
２２の厚みの真ん中近くの層４６として形成される。エ
ネルギを非常に少ない量に低減することによって、窒素
のピークキャリア濃度は１×１０22より大きいかまたは
それに等しい所与のドーズ量のために非常に高い。
【００２３】図９を参照して、注入されたリンＰ1 およ
びＰ2 ならびに注入された窒素Ｎのアニールステップの
後のイオン濃度および深さの、グラフが示されている。
窒素の濃度はリンイオンＰ1 およびＰ2 の濃度より高い
ままである。ピーク密度は低減され、実質的にそれぞれ
の導電領域および絶縁領域にわたって延びる。リンイオ
ンＰ1 は下部導電プレート４８を形成し、リンＰ2 は上
部導電プレート５０を形成し、窒素がシリコンと結合
し、中間絶縁材料５２を形成する。導電プレート４８と
絶縁材料５２との間の接続点においてリン濃度のわずか
な減少がある。同様に、導電プレート５０と絶縁材料５
２との間のインタフェースで、リン濃度のわずかな減少
が示されている。リンイオンＰ1 はソース／ドレインｎ
+ 領域を形成するために使用される。
びＰ2 ならびに注入された窒素Ｎのアニールステップの
後のイオン濃度および深さの、グラフが示されている。
窒素の濃度はリンイオンＰ1 およびＰ2 の濃度より高い
ままである。ピーク密度は低減され、実質的にそれぞれ
の導電領域および絶縁領域にわたって延びる。リンイオ
ンＰ1 は下部導電プレート４８を形成し、リンＰ2 は上
部導電プレート５０を形成し、窒素がシリコンと結合
し、中間絶縁材料５２を形成する。導電プレート４８と
絶縁材料５２との間の接続点においてリン濃度のわずか
な減少がある。同様に、導電プレート５０と絶縁材料５
２との間のインタフェースで、リン濃度のわずかな減少
が示されている。リンイオンＰ1 はソース／ドレインｎ
+ 領域を形成するために使用される。
【００２４】リン濃度の減少の理由の一部は接続点での
窒素およびリンのクロス拡散に起因する。図１０に示さ
れているように、接続面にわたる拡散が各領域間のテク
スチュア化された境界線を引起こす。テクスチュア化さ
れた接続面は絶縁領域と導電領域との間の表面を増大す
る。面積の増加は、テクスチュア化された接続点５４に
よって示されているように、キャパシタンスの対応の直
接の増加を引起こす。図１０の詳しい図面は、図８から
取られたポリシリコン２２の小部分を示す。ポリシリコ
ン２２の残りの部分は絶縁領域５２と導電領域４８およ
び５０との間の同様のテクスチュア化を示す。この方法
は、絶縁領域および導電領域を堆積するのではなく注入
することによって、堆積によって引起こされた汚染を回
避しそれによってキャパシタの動作に悪影響を及ぼしや
すい絶縁領域のどのピンホールも最小にし得る。さらに
重要なことには、全キャパシタ構成は単結晶層から形成
され、それは好ましくはかなり薄くたとえばおよそ１０
００Åである。
窒素およびリンのクロス拡散に起因する。図１０に示さ
れているように、接続面にわたる拡散が各領域間のテク
スチュア化された境界線を引起こす。テクスチュア化さ
れた接続面は絶縁領域と導電領域との間の表面を増大す
る。面積の増加は、テクスチュア化された接続点５４に
よって示されているように、キャパシタンスの対応の直
接の増加を引起こす。図１０の詳しい図面は、図８から
取られたポリシリコン２２の小部分を示す。ポリシリコ
ン２２の残りの部分は絶縁領域５２と導電領域４８およ
び５０との間の同様のテクスチュア化を示す。この方法
は、絶縁領域および導電領域を堆積するのではなく注入
することによって、堆積によって引起こされた汚染を回
避しそれによってキャパシタの動作に悪影響を及ぼしや
すい絶縁領域のどのピンホールも最小にし得る。さらに
重要なことには、全キャパシタ構成は単結晶層から形成
され、それは好ましくはかなり薄くたとえばおよそ１０
００Åである。
【００２５】この発明の利益を有する当業者にはこの発
明がプレート型キャパシタを使用する集積回路を用いて
応用できると考えられ、さらにプレート型キャパシタは
プラナ、トレンチ、またはスタック型として構成され得
ることを理解されるであろう。さらに、示され開示され
たこの発明の形態は現在好ましい実施例として考えられ
ることもまた理解されたい。この開示の利益を有する当
業者には明らかであるように、様々な修正、および変更
が各々の処理ステップに特許請求の範囲で説明されたこ
の発明の精神および範囲を離れることなしになされ得
る。前掲の特許請求の範囲はすべてのそのような修正お
よび変更を含むことが解釈され、したがって、具体例お
よび図面か制限的な意味よりむしろ例示的な意味でみな
されることを意図されたい。
明がプレート型キャパシタを使用する集積回路を用いて
応用できると考えられ、さらにプレート型キャパシタは
プラナ、トレンチ、またはスタック型として構成され得
ることを理解されるであろう。さらに、示され開示され
たこの発明の形態は現在好ましい実施例として考えられ
ることもまた理解されたい。この開示の利益を有する当
業者には明らかであるように、様々な修正、および変更
が各々の処理ステップに特許請求の範囲で説明されたこ
の発明の精神および範囲を離れることなしになされ得
る。前掲の特許請求の範囲はすべてのそのような修正お
よび変更を含むことが解釈され、したがって、具体例お
よび図面か制限的な意味よりむしろ例示的な意味でみな
されることを意図されたい。
【図１】この発明に従った半導体基板の部分的上部表面
トポグラフィの断面図である。
トポグラフィの断面図である。
【図２】この発明に従ったその上に堆積されたポリシリ
コン層を有する部分的上部表面トポグラフィの断面図で
ある。
コン層を有する部分的上部表面トポグラフィの断面図で
ある。
【図３】この発明に従った第１の複数のリンイオンを受
取るように構成されたポリシリコン層の断面図である。
取るように構成されたポリシリコン層の断面図である。
【図４】この発明に従った複数の窒素イオンを受取るよ
うに構成されたポリシリコン層の断面図である。
うに構成されたポリシリコン層の断面図である。
【図５】この発明に従った第２の複数のリンイオンを受
取るように構成されたポリシリコン層の断面図である。
取るように構成されたポリシリコン層の断面図である。
【図６】この発明に従った第１の複数の注入されたリン
イオンのイオン濃度および深さのグラフ図である。
イオンのイオン濃度および深さのグラフ図である。
【図７】この発明に従った第１および第２の複数のリン
イオンおよび窒素イオンのイオン濃度および深さのグラ
フ図である。
イオンおよび窒素イオンのイオン濃度および深さのグラ
フ図である。
【図８】この発明に従った上層のポリシリコン層および
パターン化金属接触が熱ドライブされた部分的上部表面
トポグラフィの断面図である。
パターン化金属接触が熱ドライブされた部分的上部表面
トポグラフィの断面図である。
【図９】この発明に従った注入されかつその後で熱ドラ
イブされた第１および第２の複数のリンイオンおよび窒
素イオンのイオン濃度および深さのグラフ図である。
イブされた第１および第２の複数のリンイオンおよび窒
素イオンのイオン濃度および深さのグラフ図である。
【図１０】この発明に従ったポリシリコンの注入された
導電層とポリシリコンの注入された絶縁層との間のテク
スチュア化された接続面を示す図８の面積１０に沿った
詳しい図である。
導電層とポリシリコンの注入された絶縁層との間のテク
スチュア化された接続面を示す図８の面積１０に沿った
詳しい図である。
１２ 上部表面トポグラフィ ２２ ポリシリコン層 Ｐ1 第１の複数のリンイオン Ｎ 窒素イオン Ｐ2 第２の複数のリンイオン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 21/8242 Ｈ０１Ｌ 21/265 Ｐ 7735−4Ｍ 27/10 ６２１ Ｚ (72)発明者 モハンメド・アンジューム アメリカ合衆国、78747 テキサス州、オ ースティン、ジュピター・ヒルズ・ドライ ブ、10107 (72)発明者 クラウス・エイチ・クープ アメリカ合衆国、78621 テキサス州、エ ルギン、アール・１・ボックス・758・シ ィ（番地なし) (72)発明者 マウン・エイチ・キャウ アメリカ合衆国、78749 テキサス州、オ ースティン、ブラウン・ロック・トレイ ル、5907
Claims (15)
- 【請求項１】 キャパシタを製造するための方法であっ
て、 半導体基板上に上部表面トポグラフィを形成するステッ
プと、 前記上部表面トポグラフィの上にポリシリコン層を堆積
するステップと、 第１の複数のリンイオンを前記ポリシリコン層に前記ポ
リシリコン層の上部表面に対して第１の深さで濃度ピー
ク密度まで注入するステップとを含み、前記第１の複数
のリンイオンは前記ポリシリコン層の領域を無定形化す
るに十分なビームエネルギで前記第１の深さまで注入さ
れ、さらに、 複数の窒素イオンを前記ポリシリコン層に前記ポリシリ
コン層の上部表面に対して第２の深さで濃度ピーク密度
まで注入するステップを含み、前記第２の深さは前記第
１の深さよりも小さく前記窒素イオンは前記第１の深さ
より大きい深さへの前記窒素イオンのチャネリングを回
避すべく前記無定形化された領域内だけに注入され、さ
らに、 第２の複数のリンイオンを前記ポリシリコン層に前記ポ
リシリコンの上部表面に対して第３の深さで濃度ピーク
密度まで注入するステップを含み、前記第３の深さは第
２の深さよりも小さく前記第２の複数のリンイオンは前
記第２の深さよりも大きい深さへの前記第２の複数のリ
ンイオンのチャネリングを回避すべく前記無定形化され
た領域内だけで注入され、さらに、 複数のシリコン原子と結合して注入された第１および第
２の複数のリンイオンの導電性の第１および第２のリン
層間の窒化シリコンを形成する注入された前記窒素イオ
ンの絶縁性窒化シリコン層を含むキャパシタを形成する
ように、前記ポリシリコン層を熱ドライブするステップ
を含み、前記窒化シリコン層と前記リン層との間の接続
面は前記接続面を介する前記窒化シリコンとリンとの拡
散の結果として組織化され、さらに、前記窒化シリコン
の層内の導電経路が実質的になくなるように前記窒化シ
リコンは前記窒化シリコンの層内の拡散位置を占有す
る、キャパシタを製造するための方法。 - 【請求項２】 上部表面トポグラフィを形成する前記ス
テップは、前記基板上に成長するフィールド酸化膜領域
およびゲート酸化膜領域を含み、前記フィールド酸化膜
およびゲート酸化膜上に導体を堆積し、前記導体上に誘
電体を堆積するステップを含む、請求項１に記載の方
法。 - 【請求項３】 第１の複数のリンイオンを注入する前記
ステップは、 リン元素をイオン化し、 １×１０15原子／ｃｍ2 を超えるドーズ量で４０ｋｅｖ
の注入エネルギでリンイオンを加速するステップを含
み、ポリシリコン内に原子として存在する第１の複数の
リンイオンは２５０Åの深さにある、請求項１に記載の
方法。 - 【請求項４】 前記複数の窒素イオンを注入する前記ス
テップは、 窒素元素をイオン化し、 窒素イオンを５×１０15原子／ｃｍ2 のドーズ量で２．
４ｋｅｖの注入エネルギで加速させるステップを含み、
原子としてポリシリコン内に存在する第１の複数のリン
の濃度ピーク密度は８０Åの深さにある、請求項１に記
載の方法。 - 【請求項５】 前記第２の複数のリンイオンを注入する
ステップは、 リン元素をイオン化し、 リンイオンを１×１０13原子／ｃｍ2 のドーズ量で０．
５ｋｅｖの注入エネルギでリンイオンを加速するステッ
プを含み、原子としてポリシリコン内に存在する第１の
複数のリンイオンの濃度ピーク密度は２２Åの深さにあ
る、請求項１に記載の方法。 - 【請求項６】 前記熱ドライブステップは、 前記ポリシリコン層を６００℃を超える温度に数秒を超
える時間の間さらし、 この前掲のステップから、前記定形化された領域を再結
晶化しかつ前記窒素をシリコン原子に対して拡散させて
３．０より大きい誘電率を有する前記窒化シリコンの形
成を結果として生じるステップを含む、請求項１に記載
の方法。 - 【請求項７】 選択的に前記ポリシリコン層を除去しか
つ前記ポリシリコン層の上部表面の領域上にコンタクト
ウィンドウを形成するステップと、 前記リン層の１つへの電気的接続を完成すべく金属層を
前記コンタクトウィンドウに堆積するステップとをさら
に含む、請求項１に記載の方法。 - 【請求項８】 複数の窒素イオンおよび第１および第２
の複数のリンイオンを注入する前記ステップは、プラズ
マ強化を使用する注入を含む、請求項１に記載の方法。 - 【請求項９】 キャパシタを製造するための方法であっ
て、 上部表面トポグラフィを半導体基板上に形成するステッ
プと、 ポリシリコン層を前記上部表面トポグラフィ上に堆積す
るステップと、 第１の複数のリンイオンを前記ポリシリコン層の上部表
面に対して５２０Åの第１の深さで濃度ピーク密度ま
で、１×１０15原子／ｃｍ2 を超えるドーズ量でかつ前
記第１の深さよりも大きい深さまで前記ポリシリコン層
の領域を無定形化するに十分な４０ｋｅｖの注入エネル
ギで注入するステップと、 複数の窒素イオンを前記ポリシリコン層の上部表面に対
して８０Åの第２の深さで濃度ピーク密度まで、５×１
０15原子／ｃｍ2 のドーズ量でかつ２．４ｋｅｖの注入
エネルギで注入するステップとを含み、前記窒化シリコ
ンは前記第１の深さよりも大きい深さへの前記窒素イオ
ンのチャネリングを回避すべく前記無定形化された領域
内だけに注入され、さらに、 第２の複数の窒素イオンを濃度ピーク密度まで前記ポリ
シリコン層の上部表面に対して２２Åの第３の深さで、
１×１０13原子／ｃｍ2 のドーズ量で０．５ｋｅｖの注
入エネルギで注入するステップを含み、前記第２の複数
のリンイオンは第２の深さよりも大きい深さへの前記複
数のリンイオンのチャネリングを回避するように前記無
定形化された領域内だけに注入され、さらに、 シリコン原子と結合され、かつ注入された第１および第
２の複数のリンイオンの導電性第１および第２のリン層
間に構成された注入された窒素イオンの絶縁性窒化シリ
コン層を含むキャパシタを形成するように、前記ポリシ
リコン層を熱ドライブするステップを含み、前記窒化シ
リコン層と前記リン層との間の接続面は前記接続面を介
する窒化シリコンおよびリンの拡散の結果として組織化
され、さらに、前記窒化シリコン内の導電経路が実質的
になくなるように前記窒化シリコンが前記導電性窒化シ
リコン層内の拡散位置を占有する、キャパシタを製造す
るための方法。 - 【請求項１０】 上部表面トポグラフィを形成する前記
ステップは、フィールド酸化膜領域およびゲート酸化膜
領域を前記基板上で成長させ、導体を前記フィールド酸
化膜およびゲート酸化膜上に堆積し、さらに誘電体を前
記導体上に堆積するステップを含む、請求項９に記載の
方法。 - 【請求項１１】 前記リン層と前記窒化シリコンとの間
の前記組織化された接続面の結果前記キャパシタの面積
は増加する、請求項９に記載の方法。 - 【請求項１２】 前記導電性窒化シリコンはその中に導
電経路が実質的にない、請求項９に記載の方法。 - 【請求項１３】 前記熱ドライブステップは、前記ポリ
シリコン層を６００℃を超える温度に数秒を超える時間
の間さらし、これにより、３．０より大きい誘電率を有
する前記窒化シリコンを形成するように前記無定形化さ
れた領域を再結晶化し前記窒素をシリコン原子に対して
拡散するステップを結果として得るステップを含む、請
求項９に記載の方法。 - 【請求項１４】 前記ポリシリコン層を選択的に除去し
かつ前記ポリシリコン層の上部表面の領域上にコンタク
トウィンドウを形成するステップと、 前記リン層の１つへの電気的接続を完成すべく金属層を
前記コンタクトウィンドウに堆積するステップとをさら
に含む、請求項９に記載の方法。 - 【請求項１５】 複数の窒素イオンならびに第１および
第２の複数のリンイオンを注入する前記ステップはプラ
ズマ強化に使用する注入を含む、請求項９に記載の方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/239,453 US5429972A (en) | 1994-05-09 | 1994-05-09 | Method of fabricating a capacitor with a textured polysilicon interface and an enhanced dielectric |
| US239453 | 1994-05-09 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0851189A true JPH0851189A (ja) | 1996-02-20 |
Family
ID=22902195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7109464A Withdrawn JPH0851189A (ja) | 1994-05-09 | 1995-05-08 | キャパシタを製造するための方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5429972A (ja) |
| EP (1) | EP0682360A3 (ja) |
| JP (1) | JPH0851189A (ja) |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6507072B2 (en) | 1993-03-16 | 2003-01-14 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect semiconductor device and forming method thereof |
| US6001712A (en) * | 1993-03-16 | 1999-12-14 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect semiconductor device and forming method thereof |
| US5793076A (en) * | 1995-09-21 | 1998-08-11 | Micron Technology, Inc. | Scalable high dielectric constant capacitor |
| US5801104A (en) * | 1995-10-24 | 1998-09-01 | Micron Technology, Inc. | Uniform dielectric film deposition on textured surfaces |
| US5783470A (en) * | 1995-12-14 | 1998-07-21 | Lsi Logic Corporation | Method of making CMOS dynamic random-access memory structures and the like |
| KR0171098B1 (ko) * | 1995-12-19 | 1999-02-01 | 문정환 | 캐패시터 제조방법 |
| JP3125915B2 (ja) * | 1996-01-09 | 2001-01-22 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5754390A (en) | 1996-01-23 | 1998-05-19 | Micron Technology, Inc. | Integrated capacitor bottom electrode for use with conformal dielectric |
| JPH09307076A (ja) * | 1996-05-16 | 1997-11-28 | Nec Corp | 半導体装置の製造方法 |
| US5872049A (en) * | 1996-06-19 | 1999-02-16 | Advanced Micro Devices, Inc. | Nitrogenated gate structure for improved transistor performance and method for making same |
| US5882993A (en) | 1996-08-19 | 1999-03-16 | Advanced Micro Devices, Inc. | Integrated circuit with differing gate oxide thickness and process for making same |
| US5888295A (en) * | 1996-08-20 | 1999-03-30 | Micron Technology, Inc. | Method of forming a silicon film |
| US6528436B1 (en) | 1996-10-21 | 2003-03-04 | Micron Technology. Inc. | Method of forming silicon nitride layer directly on HSG polysilicon |
| US5770500A (en) * | 1996-11-15 | 1998-06-23 | Micron Technology, Inc. | Process for improving roughness of conductive layer |
| US5739064A (en) * | 1996-11-27 | 1998-04-14 | Micron Technology, Inc. | Second implanted matrix for agglomeration control and thermal stability |
| US6037639A (en) * | 1997-06-09 | 2000-03-14 | Micron Technology, Inc. | Fabrication of integrated devices using nitrogen implantation |
| US6249019B1 (en) | 1997-06-27 | 2001-06-19 | Micron Technology, Inc. | Container capacitor with increased surface area and method for making same |
| US5917213A (en) | 1997-08-21 | 1999-06-29 | Micron Technology, Inc. | Depletion compensated polysilicon electrodes |
| TW380295B (en) * | 1997-10-18 | 2000-01-21 | United Microelectronics Corp | Manufacturing method for DRAM capacitor dielectric |
| TW357430B (en) * | 1997-12-22 | 1999-05-01 | United Microelectronics Corp | Manufacturing method of capacitors |
| KR19990060472A (ko) * | 1997-12-31 | 1999-07-26 | 구본준 | 반도체소자의 산화막 형성방법 |
| US6268296B1 (en) * | 1997-12-31 | 2001-07-31 | Texas Instruments Incorporated | Low temperature process for multiple voltage devices |
| KR100258882B1 (ko) * | 1998-02-27 | 2000-06-15 | 김영환 | 반도체 소자의 제조 방법 |
| US6066525A (en) * | 1998-04-07 | 2000-05-23 | Lsi Logic Corporation | Method of forming DRAM capacitor by forming separate dielectric layers in a CMOS process |
| US6531364B1 (en) | 1998-08-05 | 2003-03-11 | Advanced Micro Devices, Inc. | Advanced fabrication technique to form ultra thin gate dielectric using a sacrificial polysilicon seed layer |
| US6177696B1 (en) | 1998-08-13 | 2001-01-23 | International Business Machines Corporation | Integration scheme enhancing deep trench capacitance in semiconductor integrated circuit devices |
| US6124164A (en) | 1998-09-17 | 2000-09-26 | Micron Technology, Inc. | Method of making integrated capacitor incorporating high K dielectric |
| US6373114B1 (en) | 1998-10-23 | 2002-04-16 | Micron Technology, Inc. | Barrier in gate stack for improved gate dielectric integrity |
| US6238998B1 (en) | 1998-11-20 | 2001-05-29 | International Business Machines Corporation | Shallow trench isolation on a silicon substrate using nitrogen implant into the side wall |
| US6159874A (en) * | 1999-10-27 | 2000-12-12 | Infineon Technologies North America Corp. | Method of forming a hemispherical grained capacitor |
| US6458714B1 (en) | 2000-11-22 | 2002-10-01 | Micron Technology, Inc. | Method of selective oxidation in semiconductor manufacture |
| US6819540B2 (en) * | 2001-11-26 | 2004-11-16 | Shipley Company, L.L.C. | Dielectric structure |
| US6967384B2 (en) * | 2003-12-12 | 2005-11-22 | International Business Machines Corporation | Structure and method for ultra-small grain size polysilicon |
| US7384853B2 (en) * | 2005-08-25 | 2008-06-10 | United Microelectronics Corp. | Method of performing salicide processes on MOS transistors |
| US7977172B2 (en) * | 2008-12-08 | 2011-07-12 | Advanced Micro Devices, Inc. | Dynamic random access memory (DRAM) cells and methods for fabricating the same |
| US8642440B2 (en) | 2011-10-24 | 2014-02-04 | International Business Machines Corporation | Capacitor with deep trench ion implantation |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6258673A (ja) * | 1985-09-09 | 1987-03-14 | Fujitsu Ltd | 半導体記憶装置 |
| US4682407A (en) * | 1986-01-21 | 1987-07-28 | Motorola, Inc. | Means and method for stabilizing polycrystalline semiconductor layers |
| US4774197A (en) * | 1986-06-17 | 1988-09-27 | Advanced Micro Devices, Inc. | Method of improving silicon dioxide |
| US5043780A (en) * | 1990-01-03 | 1991-08-27 | Micron Technology, Inc. | DRAM cell having a texturized polysilicon lower capacitor plate for increased capacitance |
| US5208176A (en) * | 1990-01-16 | 1993-05-04 | Micron Technology, Inc. | Method of fabricating an enhanced dynamic random access memory (DRAM) cell capacitor using multiple polysilicon texturization |
| US5082797A (en) * | 1991-01-22 | 1992-01-21 | Micron Technology, Inc. | Method of making stacked textured container capacitor |
| US5102832A (en) * | 1991-02-11 | 1992-04-07 | Micron Technology, Inc. | Methods for texturizing polysilicon |
| US5138411A (en) * | 1991-05-06 | 1992-08-11 | Micron Technology, Inc. | Anodized polysilicon layer lower capacitor plate of a dram to increase capacitance |
| US5250456A (en) * | 1991-09-13 | 1993-10-05 | Sgs-Thomson Microelectronics, Inc. | Method of forming an integrated circuit capacitor dielectric and a capacitor formed thereby |
| US5191509A (en) * | 1991-12-11 | 1993-03-02 | International Business Machines Corporation | Textured polysilicon stacked trench capacitor |
-
1994
- 1994-05-09 US US08/239,453 patent/US5429972A/en not_active Expired - Fee Related
-
1995
- 1995-05-01 EP EP95302951A patent/EP0682360A3/en not_active Withdrawn
- 1995-05-08 JP JP7109464A patent/JPH0851189A/ja not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0682360A3 (en) | 1998-05-20 |
| US5429972A (en) | 1995-07-04 |
| EP0682360A2 (en) | 1995-11-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0851189A (ja) | キャパシタを製造するための方法 | |
| US7179703B2 (en) | Method of forming shallow doped junctions having a variable profile gradation of dopants | |
| US6373113B1 (en) | Nitrogenated gate structure for improved transistor performance and method for making same | |
| US5372952A (en) | Method for forming isolated semiconductor structures | |
| US5424229A (en) | Method for manufacturing MOSFET having an LDD structure | |
| US6586798B1 (en) | High voltage MOS-gated power device | |
| US6537885B1 (en) | Transistor and method of manufacturing a transistor having a shallow junction formation using a two step EPI layer | |
| JPS63170969A (ja) | 非揮発性メモリ | |
| US4841347A (en) | MOS VLSI device having shallow junctions and method of making same | |
| KR19980069833A (ko) | 반도체 장치 및 그 제조방법 | |
| JPH05218081A (ja) | 浅い半導体接合の形成方法 | |
| JP2957757B2 (ja) | トランジスタ製作方法 | |
| US5672530A (en) | Method of making MOS transistor with controlled shallow source/drain junction | |
| US5683920A (en) | Method for fabricating semiconductor devices | |
| US5237196A (en) | Semiconductor device and method for manufacturing the same | |
| US7700431B2 (en) | Method for manufacturing a semiconductor device having polysilicon plugs | |
| JP2617477B2 (ja) | フローティングゲート型メモリデバイスおよび不揮発性メモリセルの製造方法 | |
| US5712196A (en) | Method for producing a low resistivity polycide | |
| KR101194884B1 (ko) | 반도체 소자 및 그 형성방법 | |
| TW200408074A (en) | Method of manufacturing a flash memory cell | |
| JP2624709B2 (ja) | 半導体装置の製造方法 | |
| KR20000062635A (ko) | 상보형 금속 산화 반도체 장치용 2중 게이트 구조 제조 방법 | |
| JP3588497B2 (ja) | 半導体装置の製造方法 | |
| KR100645839B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| JPS59178772A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020806 |