JP4256853B2 - 局所的に薄くしたフィンを有するフィン型ｆｅｔ及びその形成方法 - Google Patents
局所的に薄くしたフィンを有するフィン型ｆｅｔ及びその形成方法 Download PDFInfo
- Publication number
- JP4256853B2 JP4256853B2 JP2005059941A JP2005059941A JP4256853B2 JP 4256853 B2 JP4256853 B2 JP 4256853B2 JP 2005059941 A JP2005059941 A JP 2005059941A JP 2005059941 A JP2005059941 A JP 2005059941A JP 4256853 B2 JP4256853 B2 JP 4256853B2
- Authority
- JP
- Japan
- Prior art keywords
- fin
- gate
- thickness
- region
- type fet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims description 54
- 230000008569 process Effects 0.000 claims description 35
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 23
- 229910052710 silicon Inorganic materials 0.000 claims description 23
- 239000010703 silicon Substances 0.000 claims description 23
- 210000000746 body region Anatomy 0.000 claims description 19
- 239000000463 material Substances 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 16
- 238000000151 deposition Methods 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 12
- 150000004767 nitrides Chemical class 0.000 description 29
- 239000004020 conductor Substances 0.000 description 17
- 238000001020 plasma etching Methods 0.000 description 12
- 125000006850 spacer group Chemical group 0.000 description 12
- 230000008021 deposition Effects 0.000 description 10
- 238000001459 lithography Methods 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 8
- 238000001039 wet etching Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 238000009966 trimming Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 230000008719 thickening Effects 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 125000001475 halogen functional group Chemical group 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 230000003993 interaction Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 235000011114 ammonium hydroxide Nutrition 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000001010 compromised effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 230000005670 electromagnetic radiation Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000000609 electron-beam lithography Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-NJFSPNSNSA-N silicon-30 atom Chemical compound [30Si] XUIMIQQOPSSXEZ-NJFSPNSNSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin
Description
本発明の分野は、「フィン型ＦＥＴ（FinFET）」と呼ばれる、水平に配置したソースおよびドレイン領域間で半導体基板に対して垂直に延在するボディを有する電界効果トランジスタを製造する分野に関する。
金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Metal-Oxide-Semiconductor field effect transistor）技術は、今日用いられている最も有力な電子デバイス技術である。デバイスの世代間の性能向上は、一般に、デバイスのサイズを縮小し、その結果デバイス速度を上げることによって達成される。これは、一般に、デバイスの「スケーリング（scaling）」と呼ばれる。
超大規模集積（ＵＬＳＩ：ultra-large-scale integrated）回路は、一般に、１００万を超えるトランジスタ、更には数百万をも超えるトランジスタ等、多数のトランジスタを含み、これらが協働して電子構成要素のための様々な機能を実行する。トランジスタは、一般に、相補型金属酸化膜半導体電界効果トランジスタ（ＣＭＯＳＦＥＴ）であり、ソース領域とドレイン領域との間に配置されたゲート導体を含む。ゲート導体は、薄いゲート酸化物材料の上に設けられている。一般に、ゲート導体は、金属、ポリシリコン、またはポリシリコン／ゲルマニウム（ＳｉxＧｅ(1-x)）材料であり、ドレインとソースとの間のチャネル領域における電荷キャリアを制御して、トランジスタをオンおよびオフにする。トランジスタは、ＮチャネルＭＯＳＦＥＴまたはＰチャネルＭＯＳＦＥＴとすることができる。
バルク半導体型デバイスでは、ＭＯＳＦＥＴ等のトランジスタは、バルク基板の上面上に構築される。基板にドーピングしてソースおよびドレイン領域を形成し、ソースおよびドレイン領域間に導電層を設ける。導電層は、トランジスタのゲートとして動作する。ゲートは、ソースおよびドレイン領域間のチャネルにおける電流を制御する。トランジスタが小型化すると、トランジスタのボディ厚さ（または反転層の下の空乏層の厚さ）を縮小して、優れた短チャネル性能を達成するのは困難であるが、それを達成しなければならない。
ＭＯＳＦＥＴが１００ｎｍ未満のチャネル長まで小さくなると、従来のＭＯＳＦＥＴにいくつかの問題が生じる。特に、ＭＯＳＦＥＴのソースとドレインとの間の相互作用により、デバイスがオンまたはオフであることを制御するゲートの能力が低下する。この現象は、「短チャネル効果」（ＳＣＥ：short-channel-effect）と呼ばれる。
絶縁体上シリコン（ＳＯＩ：silicon-on-insulator）ＭＯＳＦＥＴでは、絶縁体（通常は二酸化シリコンであるが、これに限定されるわけではない）が、デバイスのアクティブ領域の下にあるように形成されている。これは、従来の「バルク」ＭＯＳＦＥＴがシリコン基板上に直接形成され、従ってアクティブ領域の下にシリコンを有するのとは異なる。
従来のＳＯＩ型デバイスは、バルク半導体型デバイスに関して述べたＭＯＳＦＥＴと同様のトランジスタを含む薄膜半導体基板に取り付けられた絶縁性基板を含む。絶縁性基板は、一般に、下部の半導体ベース層の上に埋め込み絶縁層を含む。半導体基板の薄膜の性質および埋め込み絶縁層の絶縁特性のため、絶縁性基板上のトランジスタは優れた性能特徴を有する。完全空乏化（ＦＤ：fully depleted）ＭＯＳＦＥＴでは、ボディ厚さが非常に小さいので、空乏領域は垂直の長さが限られ（limited vertical extension）、このためリンク効果（link effect）が排除され、ホット・キャリア劣化（hot carrier degradation）が小さくなる。ＳＯＩデバイスの優れた性能は、優れた短チャネル性能（すなわち小型トランジスタのプロセス変動に対する耐性）、理想に近いサブスレショルド電圧変動（すなわち小さいオフ状態電流漏れ(low off-state current leakage)のために良い）、および高い飽和電流に現れている。ＳＯＩは、チャネル下の領域を介したＭＯＳＦＥＴのソースおよびドレイン間の望ましくない結合を低減させるので、有利である。多くの場合、これを達成するために、ＭＯＳＦＥＴチャネル領域におけるシリコン全体が確実にゲートによって反転されるかまたは空乏される（完全空乏化ＳＯＩ ＭＯＳＦＥＴと呼ばれる）かのいずれかであり得るようにする。しかしながら、デバイスの大きさが縮小すると、これはますます難しくなる。なぜなら、ソースとドレインとの間の距離が小さくなり、従って、それらのチャネルとの相互作用がますます増大し、ゲート制御を低減させ、短チャネル効果（ＳＣＥ）を増大させるからである。
ダブルゲート（double-gate）ＭＯＳＦＥＴ構造は、デバイスに第２のゲートを配置し、チャネルの両側にゲートがあるようにするものであり、前途有望である。これによって、両側からチャネルのゲート制御が可能となり、ＳＣＥを低減させる。更に、双方のゲートを用いてデバイスをオンにした場合、２つの導電（「反転」）層が形成され、より多くの電流を流すことができる。ダブルゲート概念を拡大したものが、「サラウンド・ゲート（surround-gate）」または「ラップアラウンドゲート（wraparound-gate）」概念であり、この場合、ゲートが完全にまたはほとんど完全にチャネルを取り囲み、より良いゲート制御を与えるように、ゲートを配置する。
ダブルゲート電界効果トランジスタ（フィン型ＦＥＴ）では、デバイス・チャネルが、絶縁層（例えば酸化シリコン）上に立つ薄いシリコン・フィンを備え、ゲートはフィンの側面に接触している。このため、チャネルの側面上に反転層が形成され、チャネル膜は充分に薄く、２つのゲートがチャネル膜全体を制御し、ソースおよびドレインによるチャネル導電性の変化を制限するようになっている。
チャネル・フィン上のダブルゲートが、効果的にＳＣＥを抑制し、駆動電流を増大させる。更に、フィンは薄いので、ＳＣＥを抑制するためにフィンのドーピングは必要でなく、ドーピングされていないシリコンをデバイス・チャネルとして使用可能であり、このため、不純物散乱による移動度の低下が軽減する。更に、シリコン−ゲルマニウム合金または高融点金属または窒化チタン等のその化合物を用いることによって、ゲートの仕事関数を調節することにより、デバイスの閾値電圧を制御することができる。
一般に、小型のトランジスタを製造して、集積回路上の構成要素密度を高めることが望ましい。また、バイア、導電線、キャパシタ、抵抗、分離構造（isolation structures）、接点、相互接続（interconnects）等の集積回路構造の大きさを縮小することが望ましい。例えば、ゲート長を小さくした（ゲート導体の幅を小さくした）トランジスタを製造することは、大きな利点を有する可能性がある。幅を小さくしたゲート導体は、より接近させて形成することができ、これによってＩＣ上のトランジスタ密度を上げる。更に、幅を小さくしたゲート導体によって、いっそう小型のトランジスタを設計することができ、これによって、速度を上げ、トランジスタの電力要求を緩和する。
これまでは、集積回路上にトランジスタおよび他の構造を形成するため、リソグラフィ・ツールを用いている。例えば、リソグラフィ・ツールを利用して、ゲート導体、アクティブ線、導電線、バイア、ドープ領域（doped regions）、および集積回路に関連する他の構造を画定することができる。ほとんどの従来のリソグラフィ製造プロセスは、１００ｎｍ以上の寸法を有する構造または領域を画定することができるだけである。
従来のリソグラフィ製造プロセスの１つのタイプでは、基板または基板上の層を覆って、フォトレジスト・マスクを被覆する。フォトレジスト・マスクに、オーバーレイ・マスクを介して紫外光等の電磁放射を与えることによって、リソグラフィによりパターニングする。電子放射にさらされたフォトレジスト・マスクの部分は反応する（例えば硬化(cured)する）。フォトレジスト・マスクの硬化しない（uncured）部分を除去し、これによってオーバーレイマスクに対応したパターンをフォトレジスト・マスクに転写する。パターニングしたフォトレジスト・マスクを用いて、他のマスク層または構造をエッチングする。次いで、エッチングしたマスク層および構造を用いて、ドーピング領域、他の構造、バイア、線等を画定することができる。
集積回路上の構造または構造体の寸法が１００ｎｍまたは５０ｎｍ未満のレベルに達すると、リソグラフィ技法は構造体を精密かつ正確に画定することができない。例えば、上述のように、トランジスタに関連するゲート導体の幅（ゲート長）またはＳＯＩトランジスタに関連するアクティブ線の縮小は、著しく有利な効果を有する。将来のトランジスタ設計では、アクティブ線が５０ナノメートル未満の幅を有することが求められる可能性がある。
ダブルゲートＳＯＩ ＭＯＳＦＥＴは、大きい駆動電流および短チャネル効果に対する高い耐性（immunity）に関する利点のため、著しい注目を集めている。ダブルゲートＭＯＳＦＥＴが駆動電流を増大させることができる理由は、ゲートが２つ以上の層によってアクティブ領域を取り囲むからである（例えば、ダブルゲート構造のため、有効な合計ゲート幅が大きくなる）。しかしながら、細く高密度なアクティブ領域をパターニングすることは難しい。ゲート導体に関して上述したように、従来のリソグラフィ・ツールは、１００ｎｍまたは５０ｎｍ未満の寸法を有する構造または構造体としてアクティブ領域を正確かつ精密に画定することができない。
このため、より小型で、より高密度に配置されたアクティブ領域またはアクティブ線を含む集積回路または電子デバイスに対する要望がある。更に、アクティブ領域またはアクティブ線を画定するために従来のリソグラフィ技法を利用しないＵＬＳＩ回路に対する要望がある。更に、１００ナノメートル未満および５０ナノメートル未満（例えば２０〜５０ｎｍ）の少なくとも１つの形状寸法を有するアクティブ領域またはアクティブ線を画定するための、リソグラフィでない手法に対する要望がある。更に、約２０〜５０ｎｍの幅を有するアクティブ線に関連した多数の面を有するゲート導体を用いたトランジスタを有するＳＯＩ集積回路に対する要望がある。
本発明は、従来の平面ＭＯＳＦＥＴ技術およびその結果として得られる構造の拡張である、フィン型ＦＥＴトランジスタ構造を製造するためのプロセスに関する。
本発明は、Ｓ／Ｄ領域におけるフィンに比べ、トランジスタ・ボディ領域におけるフィンの厚さを小さくした、フィン型ＦＥＴトランジスタ構造を製造するためのプロセスに関する。
本発明の特徴は、ダマシン・アパーチャに形成した自己アラインメント・ゲートである。
本発明の特徴は、ゲート下のトランジスタ・ボディは薄い値に維持しつつ、エピタキシャル・シリコン成長によってＳ／Ｄ領域のフィンを厚くすることである。
本発明の特徴は、フィンの側壁をきれいにし厚くする一方で、ゲートを覆うゲート・スペーサの形成を可能とするゲート・スペーサ・プロセスの使用である。
本発明は、トランジスタのボディ領域において局所的に薄くしたフィンを製造するためのプロセスを記載する。局所的に薄くしたフィンの利点は、薄いフィンの機械的安定性の高さ（フィンの大部分は薄い領域よりも厚く強いので）、イオン注入によるハローおよび拡張部の形成、および、ゲートの外側の厚いフィン・ボディのため、シリコンの全てがアモルファス化するわけではなく、従って、アモルファス化したシリコンが再結晶することが可能なことである。
本発明の特徴は、ゲート・スペーサ材料（例えば窒素）および他の材料をフィンの側壁から除去する一方で、ゲートを保護するゲート・スペーサ・プロセスである。望ましくないスペーサ材料をフィンの側壁から除去することは、ゲート・スペーサの長いオーバーエッチングを必要とするので非常に難しい。また、フィンの側壁をきれいにするこのオーバーエッチングは、ゲートの上および上部側面上のコンフォーマル（conformal）なゲート・スペーサを消滅させ、これによって、ポリシリコン・ゲート材料が露出する。フィンの側壁をきれいにすることは、ゲートの外側のフィン厚さを増大させて直列抵抗を小さくするために必要である。ゲートからのポリシリコンがフィンのレベルで露出すると、その領域でゲート上にエピタキシャル成長が生じ、これがシリサイド化の間にゲートおよびソース／ドレインの短絡を引き起こす可能性がある。
ここで図１を参照すると、１組のフィン型ＦＥＴトランジスタを含む集積回路の一部が断面図で示されている。ウエハ１０は、バルク・シリコンまたはＳＯＩウエハとすることができる。ＳＯＩウエハが好適であるので、ここで例示する。基板１０の上に、従来のプロセスによって、埋め込み酸化物絶縁体（ＢＯＸ）層２０が形成されている。ＢＯＸ２０の上に、紙面に垂直に延在するシリコン３０のブロックが立っており、これがフィン型ＦＥＴのフィンを形成する。図１の断面図の面は、ソース／ドレイン（Ｓ／Ｄ）領域で切って見たものであり、図２は、以降のステップでトランジスタ・ゲートを配置する位置で切って見たものである。図３は、断面図１および２の位置を示す上面図である。断面図に示される水平寸法を、横断寸法と呼ぶ（そして、ブロック３０の水平寸法はフィンの厚さである）。説明の便宜のため、図３の上部を北と呼び、他の方向はこれに対応する。このため、図１は、北向きのフィンの北の端部で見た断面図である。以下の図では、断面ｎＡは１Ａと同じ位置であり、断面ｎＢは１Ｂと同じ位置である。
この例では、図示した１組の４つのフィンは、共通のゲートによって制御される。当業者は、所望ならば、別個のゲートを形成して１つ以上のフィンを制御可能であることを認めよう。本明細書中で用いる場合、「組」という言葉は、１つ以上を意味する。すなわち、１つのフィン型ＦＥＴは、１つ以上のフィンを有することができる。図は、フィン型ＦＥＴのためのシリコン・フィンを形成する、当業者に周知の従来の予備ステップの結果を示す。
シリコンまたは絶縁体上シリコン（ＳＯＩ）における細いフィン構造は、異なる方法で製造することができる、例えば、光リソグラフィの後に、異なるトリミング（trimming）技法（レジスト・トリミング、ハード・マスク・トリミング、酸化トリミング（これらのプロセスは、プラズマ・エッチングもしくはウエット・エッチングによるマスクの幅縮小、または酸化によるフィンの材料消費に基づく））、電子ビーム・リソグラフィ、または側壁像転写プロセス（sidewall image transfer processes）を行う。
ここに挙げる例では、この方法として側壁像転写プロセスを用いて、ＳＯＩに細いフィンを形成した。図１〜３は、埋め込み酸化物（ＢＯＸ：buried oxide）２０を有するバルク・ウエハ１０を示し、ＳＯＩ層３０は７０ｎｍである（ＳＯＩの可能な範囲は、１０ｎｍから２００ｎｍであるが、この範囲には限定されない）。層３０の表面を酸化させて、３００Åの熱酸化物３２（好ましい範囲は５０Å〜５００Å）を形成した。あるいは、いずれかの種類のＣＶＤプロセスを用いて酸化物を堆積することも可能である。
以下の記載では、図１〜３に示す構造を製造する、当業者に周知の従来の方法を例示する。他の方法も使用可能である。これらの初期ステップは、不必要な詳細を回避するため、図には示さない。最初に、ＣＶＤまたはスパッタ・プロセスによって、ウエハ表面に、後にフィン（フィン層３０の上の酸化物層３２）となる一時的アモルファス・シリコン（図示せず）を１５００Å（好適な範囲は５００Å〜３０００Å）堆積し、次いで、ハードマスクとしてＣＶＤ酸化物（図示せず）を５００Å（好適な範囲は１００Å〜２０００Å）堆積した。光リソグラフィおよびＲＩＥエッチング・プロセスを用いて、ＣＶＤ酸化物ハードマスクを形成し、ＣＶＤ酸化物ハードマスクを用いて、アモルファス・シリコン層、ＳＯＩの上の酸化物層３２上で停止して、後に続くコンフォーマル層（conformal layer）を支持する一時的構造を形成する。次いで、ＣＶＤプロセスを用いて、窒化物層（図示せず）を２００Å（好適な範囲は５０Å〜５００Å）コンフォーマルに堆積し、その後、ＲＩＥエッチング・プロセスを行って、アモルファス・シリコンの側面にＳｉＮスペーサ（側壁）を形成する。
次いで、プラズマ・エッチングまたはウエット・エッチングにより、アモルファス・シリコンを除去して、窒化物スペーサ構造を残す。スペーサ構造は、ハードマスクとして用いられて、下部の酸化物３２を構築し、その後、酸化物およびシリコン選択性プラズマ・エッチングまたはウエット・エッチング（例えば熱リン酸(hot phosphoric acid)）により除去することができる。次いで、構築した酸化物３２をハードマスクとして用いて、ＳＯＩ層にシリコン・フィン３０をエッチングし、この結果、図１〜３に示す例が得られる。次に、犠牲酸化物を熱成長させて、シリコン・フィン表面からＲＩＥの損傷を除去し、この時点で処理可能なフィン・ボディ・ドーピング注入のための遮蔽酸化物として作用する。フィン・ボディ・ドーピング注入は、フィン型ＦＥＴデバイスが機能するためには必要でないが、フィン型ＦＥＴ Ｖｔを設定するために有用である場合がある。
犠牲酸化物をウエット・エッチングにより除去し、その後、前洗浄および熱酸化またはＣＶＤ堆積プロセスを用いたゲート酸化物処理を行う。上述のプロセスの具体的な例は、同時係属中の米国特許出願（出願番号１０／７３０２３４）に示されている。
本発明は、厚いソース／ドレイン領域を有するフィン型ＦＥＴデバイスのための、制御された、局所的に薄いボディ・フィンを形成するためのプロセスを記載する。このプロセスの利点は、高いアスペクト比のフィンを、充分な安定性および低い拡張部抵抗で加工可能なことである。このプロセスは、シリコン・フィンを局所的に薄くするためのエッチング・ウインドウを画定することに基づく。フィン・ボディの厚さ制御は、直接ＦＥＴ閾値の変動を引き起こすので、フィン型ＦＥＴ加工における最も重要な要素の１つである。
図４および５は、フィン側壁に沿って犠牲酸化物３４を形成した結果を示す。酸化物は、５０Åの厚さ（好適な範囲は１０Å〜２００Å）に、熱的に成長させるか、または堆積する。次いで、フィンの周囲に、ＣＶＤ窒化物４０をコンフォーマルに堆積する。この厚さは、フィン間の空間が窒化物によって充填されるように選択すると好ましく、窒化物の厚さ範囲は５０Å〜１０００Åとすることができる。図４および５は、ボディ領域およびＳ／Ｄ領域における同じ構造を示す。
図６および７は、酸化物５０によってフィンを取り囲んだ結果を示す。以降のステップで窒化物４０が除去されると、酸化物５０がアパーチャ領域を画定する。
ＣＶＤ酸化物５０を、フィンの上の窒化物レベルに堆積し平坦化する。酸化物の平坦化のため、ＣＭＰまたはエッチバック技法を使用可能である。
図６および７は、双方の断面図に同じ構造があることを示す。
図８および９は、酸化物５０の平坦化した表面４２の上部に、少なくともＢＯＸ２０から表面４２までの高さの厚さを有する第２のＣＶＤ酸化物を堆積した結果を示す。この高さは、プロセスの後の段階でゲート窒化物スペーサを加工するために必要である。また、図６〜９の酸化物堆積を１度の堆積プロセスで行い、その後で平坦化ステップを行うことも可能であるが、停止させる窒化物層４０を有しない欠点があり、そのため酸化物の合計厚さ制御は悪くなり得る。この結果として、Ｓ／Ｄ領域およびゲート領域において同じ構造が示されている。
図１１は、フィンを局所的に薄くすることになる領域を示す。領域の画定は、リソグラフィ（光もしくは電子ビーム）、または側壁像転写技法によって実行可能である。フィン型ＦＥＴゲート領域の外側の回路領域（例えばＳ／Ｄ領域）を保護するために、所定位置に適切なマスク（例えばレジスト）を置いて、最初に酸化物５５をＲＩＥによって窒化物４０までエッチングし、次いで、窒化物４０を、ＲＩＥによって酸化物５０に選択的に埋め込み酸化物２０までエッチングして、トランジスタ・ボディのためのアパーチャを残す（図１４の上面図に示す）。図１０は、アパーチャ・エッチング・プロセスによってＳ／Ｄ領域が影響を受けないことを示す。
図１３は、フィンの側壁の酸化物３４をウエット・エッチング（ＨＦ）によって除去し、局所的に薄くするプロセスを適用して薄いフィン３５を生成した後の図１１のボディ領域を示す。局所的に薄くすることは、シリコンのウエット・エッチング（ＮＨ４ＯＨ化学作用）、ドライ・エッチング（等方性プラズマ）、または局所的酸化およびウエットもしくはドライ・エッチング技法による酸化物の除去によって、実行可能である。図１２は、Ｓ／Ｄ領域が不変であることを示す。図１４が示す上面図において、アパーチャ５３内に薄いボディ領域３５がある。図１４の左および右にあるブロック５５は、アパーチャ５３の外側の酸化物５５の一部を示す。図１２に示すように、酸化物５５は、図に示される領域の端から端まで左右に延在する。図１４において、酸化物５５は、中央部で切って示され、番号３２で示すフィンの上面を遮らずに示す。なぜなら、この上面はフィン３０上の酸化物キャップを示すからである。図１２に示すように、フィンは、窒化物４０内に埋め込まれている。
この時点において、フィン型ＦＥＴ加工を続けるための２つの一般的な方法がある。１つは、リソグラフィによってアラインメントしたゲートを用いるものであり、もう１つは、自己アラインメントしたゲートを用いるものである。リソグラフィによってアラインメントしたゲートを用いたフローでは、この後、フィンが幅広である領域において、犠牲酸化物を成長させ、窒化物を剥離する。次いで、標準的なフィン型ＦＥＴ加工を行う。ゲートは、リソグラフィによって、薄いフィン領域の上に画定される。
以下の段落では、自己アラインメント・ゲートの好適な実施形態によるプロセス・フローを説明する。
図１６は、フィン型ＦＥＴゲート６０を形成した結果を示す。まず、フィン３５の側壁上に、厚さ１０Å（好適な範囲は５Å（すなわち可能な限り薄い酸化物）〜１００Å（フィンの厚さに依存する））で、ゲート酸化物（フィン３５の縁３６として示す）を熱的に成長させる。あるいは、同様のターゲット範囲で、ゲート酸化物を堆積することも可能である。次いで、図１４に示すダマシン・アパーチャ５３内に、ゲート導体６０（ポリシリコン、アモルファス・シリコン、金属）を堆積し、ＣＭＰまたはエッチバック技法を用いて、酸化物５５のレベルまで平坦化する。図１５は、図１２と同じであり、このステップにおける作業がアパーチャ５３に限定されることを示す。
図１７は、フィンが幅広である領域において、酸化物５５の酸化物エッチング（ＲＩＥ）を窒化物４０のレベルまで行い、窒化物４０の窒化物エッチング（ＲＩＥ）を埋め込み酸化物２０まで行った後の、Ｓ／Ｄ領域におけるフィン型ＦＥＴ構造を示す。エッチングの領域を、図１７および１９のカッコ５１で示す。双方のエッチング・プロセスは、ゲート導体（フィン３０）材料に選択的である。
以下のプロセス・ステップは、任意選択的であり、先行するステップにおいてＳ／Ｄ領域をきれいにした後に実行可能である。すなわち、ゲート側壁の酸化（ターゲット３５Å、好適な範囲は１０Å〜１００Å）、ＣＶＤ酸化物ライナ堆積（ターゲット５０Å、好適な範囲は１０Å〜５００Å）である。正しいＶｔを設定し、短チャネル効果を制御するため、ハローおよび拡張部イオン注入を処理する。
本発明に従って、デバイスの抵抗を小さくするため、Ｓ／Ｄ領域のフィン３０を、それらの初期値よりも厚くする。上述のように、厚くするプロセスの後、ゲートがソースまたはドレインよりも短くないことが必要である。以下のステップにより、ゲート６０の下部に、フィン３０の高さまで位置する分離誘電体層を生成する。
図２１に線６２で示す窒化物ライナを、ゲートおよびフィンの上に堆積し（ターゲット４００Å、好適な範囲は５０Å〜１０００Å）、ＲＩＥによってエッチングして、ゲート導体に沿って窒化物スペーサを形成する。
窒化物６２のエッチングは方向性を有するので、窒化物をフィンの側壁から除去するために長い窒化物オーバーエッチングが必要であり、従って、窒化物エッチングは酸化物に対して極めて選択的でなければならない。窒化物エッチングの方向性が低いと、エッチングの横方向の成分はフィンをもっと速くきれいにするが、ゲート６０上に必要なスペーサを残さない。
このため、スペーサのエッチングは、ゲート６０およびフィン３０の上部からスペーサ６２を除去し、次いで、上部から、フィンおよびゲートの垂直表面に密着しているコンフォーマル層の部分を除去する。上に規定したゲートとフィンとの間の高さの差は、この時点で機能する。窒化物はフィンから除去されるので、厚くするプロセスを阻止しない。その期間中、窒化物はゲート６０の上部からも除去される。従って、ゲート６０およびフィン３０の相対的な高さに関する条件とは、フィンをきれいにする場合、窒化物６２が、ソースおよびドレイン材料の上の高さまで、ゲート６０の北および南の側面に密着したままであることである。
図２０に示す結果は、窒化物ライナ（nitride liner）がＢＯＸまで完全にエッチングされたＳ／Ｄ領域の開口があることを示す。ゲートでは、窒化物ＲＩＥは同じ距離に達しているが、ゲートの方が高いので、シリコン・フィン３０よりも大きい高さを有する窒化物スペーサが残る。図２１の紙面の前に、窒化物ライナの上面を表す点線６２で示される窒化物ライナがあり、図１７および１９にカッコ５１で示すアパーチャの端から橋までＥ−Ｗに延在する。
図２２は、フィン３０を拡大するエピタキシャル（エピ）成長の結果を示す。コンフォーマル窒化物６２、３４を除去した後、ウエット・エッチング（ＨＦ）によってフィン側壁３０上の酸化物を除去し、次いで、選択的なシリコンまたはシリコン−ゲルマニウム・エピタキシを用いて、フィンをもっと幅広に成長させて、材料６５を生成する。これは、酸化物ブロック５０間のアパーチャを充填しフィン３０を取り囲んでいるものとして示されている。また、エピタキシャル成長は、ポリが露出しているゲート導体の上部でも生じる。エピタキシャル充填６５は、フィン３０上の酸化物３２の上部と同じレベルにあるものとして示すが、この高さは重要でない。エピ６５は、部分的にのみ、酸化物キャップ３２と垂直方向に重複している場合がある。
図２４は、上面図を示し、エピ６５がフィン３０（フィン３０は酸化物３２の下にあるので、番号３２で示す）間の領域を充填している。また、エピ６５は、ゲート６０のＮおよびＳ側にライナを形成する。ゲート６０はエピ６５の下にあるので、点線の輪郭で示す。また、図２４において、窒化物ライナ６２は、エピ６５の直下にある。図２３は、図２１と同じであるが、ゲート６０の上にエピ６５が加わっている。
次のステップは、ソース／ドレイン・イオン注入、シリサイド化、接点形成プロセス、およびメタライゼーションである。
上述のプロセスに続けて、J.Kedzierski等のIEEETransactions on Electron Devices ｖ．５０ ｎ．４、２００３年４月、９５２〜９５８ページに記載されたもの、または、当技術分野において周知の、フィン上にゲートを配置し、次いで標準的な最終処理を行う他のいずれかの従来技術の方法等、標準的なフィン型ＦＥＴプロセスを行う。
本発明について単一の好適な実施形態に関連して説明してきたが、当業者は、特許請求の精神および範囲内で本発明を様々な形態で実施可能であることを認めよう。
Claims (12)
- ダブルゲート構造を有したフィン型ＦＥＴを形成する方法であって、
（ａ）シリコン基板上に、上面にキャップを備えフィン高さおよびフィン厚さを有する少なくとも１つのフィンを形成するステップと、
（ｂ）前記フィンのボディ領域内でのフィン厚さを薄くするステップと、
（ｃ）全体にわたって前記フィン高さよりも大きな、前記基板の上面からのゲート高さを有し、前記ボディ領域内で、薄くされた前記フィンの側壁および前記キャップを覆って前記フィンと交差するゲートを形成するステップと、
（ｄ）前記ゲート、前記キャップおよび前記フィンを覆ってコンフォーマル層を形成するステップと、
（ｅ）前記コンフォーマル層がソース／ドレイン領域内で前記フィンの側壁から除去されるまで前記コンフォーマル層を方向性エッチングしつつ、前記コンフォーマル層の部分を前記フィン高さのレベルまで前記ゲートの下部側面を覆うように残して、これによって残された前記部分からなるゲート・カバーを形成するステップと、
（ｆ）前記ゲート・カバーによって前記フィンから前記ゲートを分離し、前記キャップを維持しながら、前記フィンの前記ソース／ドレイン領域内でのフィン厚さを、前記フィンの側壁からのエピタキシャル成長により増大させるステップと
を備えることを特徴とする方法。 - 前記方法は、前記ステップ（ａ）後、前記ボディ領域および前記ソース／ドレイン領域にわたる前記フィンを覆って少なくとも１つの一時的な層を堆積するステップと、前記フィンの前記ボディ領域内で、前記一時的な層に、前記フィンの長手方向に対し交差するダマシン・アパーチャを形成するステップとをさらに備え、
前記ステップ（ｃ）は、前記ダマシン・アパーチャ内に前記ゲートを形成することを特徴とする、請求項１に記載の方法。 - 前記ステップ（ｂ）は、前記ダマシン・アパーチャ内で前記フィンを局所的に薄くし、これによって前記フィンのボディ領域内でのフィン厚さを、前記ステップ（ａ）で形成した前記フィン厚さより薄くすることを特徴とする、請求項２に記載の方法。
- 前記ステップ（ｆ）は、前記フィンの側壁上にエピタキシャル材料を堆積し、これによって前記ソース／ドレイン領域内での前記フィン厚さを、前記ステップ（ａ）で形成した前記フィン厚さより増大させることを特徴とする、請求項１に記載の方法。
- 前記ステップ（ｆ）は、前記フィンの側壁上にエピタキシャル材料を堆積し、これによって前記ソース／ドレイン領域内での前記フィン厚さを、前記ステップ（ａ）で形成した前記フィン厚さより増大させることを特徴とする、請求項２に記載の方法。
- 前記ステップ（ｆ）は、前記フィンの側壁上にエピタキシャル材料を堆積し、これによって前記ソース／ドレイン領域内での前記フィン厚さを、前記ステップ（ａ）で形成した前記フィン厚さより増大させることを特徴とする、請求項３に記載の方法。
- ダブルゲート構造を有したフィン型ＦＥＴであって、
シリコン基板上の、上面にキャップを備え、フィン高さおよびフィン厚さを有し、ボディ領域内でのフィン厚さが局所的に薄くされた少なくとも１つのフィンと、
全体にわたって前記フィン高さよりも大きな、前記基板の上面からのゲート高さを有し、前記ボディ領域内で、薄くされた前記フィンの側壁および前記キャップを覆って前記フィンと交差するように形成されたゲートと、
前記ゲート、前記キャップおよび前記フィンを覆って堆積されたコンフォーマル層がソース／ドレイン領域内で前記フィンの側壁から除去されるまで前記コンフォーマル層を方向性エッチングしつつ、前記コンフォーマル層の部分を前記フィン高さのレベルまで前記ゲートの下部側面を覆うように残して、これによって、残された前記部分として形成されたゲート・カバー層と、
前記ゲート・カバーによって前記ゲートから分離して形成され、前記ソース／ドレイン領域内での前記フィンのフィン厚さを増大する前記フィンの側壁からのエピタキシャル材料と、
を備えることを特徴とするフィン型ＦＥＴ。 - 前記ボディ領域および前記ソース／ドレイン領域にわたる前記フィンを覆う一時的な層に、前記ボディ領域内で前記フィンの長手方向に対し交差するように形成されたダマシン・アパーチャによって、前記ゲートが前記フィン型ＦＥＴの前記ボディ領域に対して自己アラインメントすることを特徴とする、請求項７に記載のフィン型ＦＥＴ。
- 前記ダマシン・アパーチャ内で前記フィンが薄くなり、これによって前記フィンの前記ボディ領域内でのフィン厚さが、前記ゲート・カバー層に接した領域内でのフィン厚さより薄くなっていることを特徴とする、請求項８に記載のフィン型ＦＥＴ。
- 前記フィンは、その側壁上に堆積された前記エピタキシャル材料の層を有し、これによって前記ソース／ドレイン領域内での前記フィン厚さが、前記ゲート・カバー層に接した領域内での前記フィン厚さより増大していることを特徴とする、請求項７に記載のフィン型ＦＥＴ。
- 前記フィンは、その側壁上に堆積された前記エピタキシャル材料の層を有し、これによって前記ソース／ドレイン領域内での前記フィン厚さが、前記ゲート・カバー層に接した領域内での前記フィン厚さより増大していることを特徴とする、請求項８に記載のフィン型ＦＥＴ。
- 前記フィンは、その側壁上に堆積された前記エピタキシャル材料の層を有し、これによって前記ソース／ドレイン領域内での前記フィン厚さが、前記ゲート・カバー層に接した領域内での前記フィン厚さより増大していることを特徴とする、請求項９に記載のフィン型ＦＥＴ。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/800,850 US7087471B2 (en) | 2004-03-15 | 2004-03-15 | Locally thinned fins |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005268782A JP2005268782A (ja) | 2005-09-29 |
| JP4256853B2 true JP4256853B2 (ja) | 2009-04-22 |
Family
ID=34920785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005059941A Active JP4256853B2 (ja) | 2004-03-15 | 2005-03-04 | 局所的に薄くしたフィンを有するフィン型ｆｅｔ及びその形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7087471B2 (ja) |
| JP (1) | JP4256853B2 (ja) |
| CN (1) | CN100361282C (ja) |
| TW (1) | TWI339406B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7028096B2 (ja) | 2018-07-26 | 2022-03-02 | 日本製鉄株式会社 | コークスの強度管理方法 |
Families Citing this family (46)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100598099B1 (ko) * | 2004-02-24 | 2006-07-07 | 삼성전자주식회사 | 다마신 게이트를 갖는 수직 채널 핀 전계효과 트랜지스터 및 그 제조방법 |
| KR20050108916A (ko) * | 2004-05-14 | 2005-11-17 | 삼성전자주식회사 | 다마신 공정을 이용한 핀 전계 효과 트랜지스터의 형성 방법 |
| KR100555573B1 (ko) * | 2004-09-10 | 2006-03-03 | 삼성전자주식회사 | Ｓｅｇ막에 의해 확장된 접합영역을 갖는 반도체 소자 및그의 제조방법 |
| US20060108667A1 (en) * | 2004-11-22 | 2006-05-25 | Macronix International Co., Ltd. | Method for manufacturing a small pin on integrated circuits or other devices |
| KR100594327B1 (ko) * | 2005-03-24 | 2006-06-30 | 삼성전자주식회사 | 라운드 형태의 단면을 가지는 나노와이어를 구비한 반도체소자 및 그 제조 방법 |
| JP4718908B2 (ja) * | 2005-06-14 | 2011-07-06 | 株式会社東芝 | 半導体装置および半導体装置の製造方法 |
| US7223650B2 (en) * | 2005-10-12 | 2007-05-29 | Intel Corporation | Self-aligned gate isolation |
| US7309626B2 (en) * | 2005-11-15 | 2007-12-18 | International Business Machines Corporation | Quasi self-aligned source/drain FinFET process |
| JP2007299951A (ja) * | 2006-04-28 | 2007-11-15 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2007299991A (ja) * | 2006-05-01 | 2007-11-15 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2008124423A (ja) | 2006-10-20 | 2008-05-29 | Oki Electric Ind Co Ltd | 半導体装置の製造方法及び半導体装置 |
| JP4473889B2 (ja) * | 2007-04-26 | 2010-06-02 | 株式会社東芝 | 半導体装置 |
| KR100855834B1 (ko) * | 2007-05-25 | 2008-09-01 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| TW200847292A (en) * | 2007-05-29 | 2008-12-01 | Nanya Technology Corp | Method of manufacturing a self-aligned FinFET device |
| US7923337B2 (en) | 2007-06-20 | 2011-04-12 | International Business Machines Corporation | Fin field effect transistor devices with self-aligned source and drain regions |
| CN100536092C (zh) * | 2007-09-21 | 2009-09-02 | 北京大学 | 一种利用外延工艺制备鳍形场效应晶体管的方法 |
| US20090124097A1 (en) * | 2007-11-09 | 2009-05-14 | International Business Machines Corporation | Method of forming narrow fins in finfet devices with reduced spacing therebetween |
| US20100327260A1 (en) * | 2008-02-16 | 2010-12-30 | Chungbuk National University Industry-Academic Cooperation Foundation | Single Electron Transistor Operating at Room Temperature and Manufacturing Method for Same |
| US8835261B2 (en) * | 2011-03-14 | 2014-09-16 | International Business Machines Corporation | Field effect transistor structure and method of forming same |
| US8236634B1 (en) | 2011-03-17 | 2012-08-07 | International Business Machines Corporation | Integration of fin-based devices and ETSOI devices |
| US8513131B2 (en) | 2011-03-17 | 2013-08-20 | International Business Machines Corporation | Fin field effect transistor with variable channel thickness for threshold voltage tuning |
| US20140035069A1 (en) * | 2011-06-04 | 2014-02-06 | Avalanche Technology Inc. | Field effect transistor having a trough channel |
| US8377779B1 (en) | 2012-01-03 | 2013-02-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of manufacturing semiconductor devices and transistors |
| US9093556B2 (en) * | 2012-08-21 | 2015-07-28 | Stmicroelectronics, Inc. | Multi-fin FINFET device including epitaxial growth barrier on outside surfaces of outermost fins and related methods |
| CN103839814B (zh) * | 2012-11-21 | 2016-12-21 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管的形成方法 |
| US8912609B2 (en) | 2013-05-08 | 2014-12-16 | International Business Machines Corporation | Low extension resistance III-V compound fin field effect transistor |
| US9263554B2 (en) * | 2013-06-04 | 2016-02-16 | International Business Machines Corporation | Localized fin width scaling using a hydrogen anneal |
| JP2014241386A (ja) * | 2013-06-12 | 2014-12-25 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法及び半導体装置 |
| US9502408B2 (en) | 2013-11-14 | 2016-11-22 | Globalfoundries Inc. | FinFET device including fins having a smaller thickness in a channel region, and a method of manufacturing same |
| US20150145042A1 (en) * | 2013-11-25 | 2015-05-28 | International Business Machines Corporation | Transistors having multiple lateral channel dimensions |
| WO2015099789A1 (en) | 2013-12-27 | 2015-07-02 | Intel Corporation | Technologies for selectively etching oxide and nitride materials and products formed using the same |
| US9293375B2 (en) | 2014-04-24 | 2016-03-22 | International Business Machines Corporation | Selectively grown self-aligned fins for deep isolation integration |
| US9209172B2 (en) * | 2014-05-08 | 2015-12-08 | International Business Machines Corporation | FinFET and fin-passive devices |
| US9087720B1 (en) | 2014-08-04 | 2015-07-21 | Globalfoundries Inc. | Methods for forming FinFETs with reduced series resistance |
| US9985112B2 (en) | 2015-02-06 | 2018-05-29 | International Business Machines Corporation | Sloped finFET with methods of forming same |
| US9443853B1 (en) | 2015-04-07 | 2016-09-13 | International Business Machines Corporation | Minimizing shorting between FinFET epitaxial regions |
| US9722043B2 (en) | 2015-06-15 | 2017-08-01 | International Business Machines Corporation | Self-aligned trench silicide process for preventing gate contact to silicide shorts |
| US9627378B2 (en) * | 2015-06-30 | 2017-04-18 | International Business Machines Corporation | Methods of forming FINFETs with locally thinned channels from fins having in-situ doped epitaxial cladding |
| US11018254B2 (en) * | 2016-03-31 | 2021-05-25 | International Business Machines Corporation | Fabrication of vertical fin transistor with multiple threshold voltages |
| US9947548B2 (en) | 2016-08-09 | 2018-04-17 | International Business Machines Corporation | Self-aligned single dummy fin cut with tight pitch |
| US9842840B1 (en) * | 2016-11-09 | 2017-12-12 | Micron Technology, Inc. | Transistors and memory arrays |
| US10593797B2 (en) * | 2018-06-26 | 2020-03-17 | International Business Machines Corporation | Vertical transport field effect transistor structure with self-aligned top junction through early top source/drain epitaxy |
| US10930768B2 (en) | 2018-10-18 | 2021-02-23 | Samsung Electronics Co., Ltd. | Low current leakage finFET and methods of making the same |
| US10957786B2 (en) | 2018-10-18 | 2021-03-23 | Samsung Electronics Co., Ltd. | FinFET with reduced extension resistance and methods of manufacturing the same |
| US10720502B2 (en) | 2018-10-22 | 2020-07-21 | International Business Machines Corporation | Vertical transistors having a layer of charge carriers in the extension region for reduced extension region resistance |
| US10685840B2 (en) | 2018-11-16 | 2020-06-16 | Globalfoundries Inc. | Gate structures |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6252284B1 (en) * | 1999-12-09 | 2001-06-26 | International Business Machines Corporation | Planarized silicon fin device |
| US6413802B1 (en) * | 2000-10-23 | 2002-07-02 | The Regents Of The University Of California | Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture |
| US6475869B1 (en) * | 2001-02-26 | 2002-11-05 | Advanced Micro Devices, Inc. | Method of forming a double gate transistor having an epitaxial silicon/germanium channel region |
| US6583469B1 (en) * | 2002-01-28 | 2003-06-24 | International Business Machines Corporation | Self-aligned dog-bone structure for FinFET applications and methods to fabricate the same |
| US6642090B1 (en) * | 2002-06-03 | 2003-11-04 | International Business Machines Corporation | Fin FET devices from bulk semiconductor and method for forming |
| US6864164B1 (en) * | 2002-12-17 | 2005-03-08 | Advanced Micro Devices, Inc. | Finfet gate formation using reverse trim of dummy gate |
| US6855607B2 (en) * | 2003-06-12 | 2005-02-15 | Advanced Micro Devices, Inc. | Multi-step chemical mechanical polishing of a gate area in a FinFET |
| US7045401B2 (en) * | 2003-06-23 | 2006-05-16 | Sharp Laboratories Of America, Inc. | Strained silicon finFET device |
| US6911383B2 (en) * | 2003-06-26 | 2005-06-28 | International Business Machines Corporation | Hybrid planar and finFET CMOS devices |
| US7005330B2 (en) * | 2003-06-27 | 2006-02-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method for forming the gate electrode in a multiple-gate transistor |
| US6812105B1 (en) * | 2003-07-16 | 2004-11-02 | International Business Machines Corporation | Ultra-thin channel device with raised source and drain and solid source extension doping |
| US7095065B2 (en) * | 2003-08-05 | 2006-08-22 | Advanced Micro Devices, Inc. | Varying carrier mobility in semiconductor devices to achieve overall design goals |
| JP4266138B2 (ja) * | 2003-08-11 | 2009-05-20 | パイオニア株式会社 | 情報記録装置及び最適レーザパワー検出方法 |
-
2004
- 2004-03-15 US US10/800,850 patent/US7087471B2/en not_active Expired - Lifetime
-
2005
- 2005-01-18 CN CNB2005100047066A patent/CN100361282C/zh active Active
- 2005-03-04 JP JP2005059941A patent/JP4256853B2/ja active Active
- 2005-03-08 TW TW094106871A patent/TWI339406B/zh not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7028096B2 (ja) | 2018-07-26 | 2022-03-02 | 日本製鉄株式会社 | コークスの強度管理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1674239A (zh) | 2005-09-28 |
| CN100361282C (zh) | 2008-01-09 |
| US7087471B2 (en) | 2006-08-08 |
| JP2005268782A (ja) | 2005-09-29 |
| US20050202608A1 (en) | 2005-09-15 |
| TW200601398A (en) | 2006-01-01 |
| TWI339406B (en) | 2011-03-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4256853B2 (ja) | 局所的に薄くしたフィンを有するフィン型ｆｅｔ及びその形成方法 | |
| US6933183B2 (en) | Selfaligned source/drain FinFET process flow | |
| JP4549828B2 (ja) | フィン型ｆｅｔにおいてフィンを形成するプルバック方法 | |
| US6924178B2 (en) | Oxide/nitride stacked in FinFET spacer process | |
| JP3974837B2 (ja) | 二重ゲート・トランジスタおよびその製造方法 | |
| US7470951B2 (en) | Hybrid-FET and its application as SRAM | |
| KR100585178B1 (ko) | 금속 게이트 전극을 가지는 ＦｉｎＦＥＴ을 포함하는반도체 소자 및 그 제조방법 | |
| US7488650B2 (en) | Method of forming trench-gate electrode for FinFET device | |
| US7300837B2 (en) | FinFET transistor device on SOI and method of fabrication | |
| CN100413039C (zh) | 形成FinFET装置中的栅极以及薄化该FinFET装置的沟道区中的鳍的方法 | |
| US20060088967A1 (en) | Finfet transistor process | |
| TWI662625B (zh) | 半導體元件及其製作方法 | |
| US7785944B2 (en) | Method of making double-gated self-aligned finFET having gates of different lengths | |
| US8227316B2 (en) | Method for manufacturing double gate finFET with asymmetric halo | |
| KR101112046B1 (ko) | 자기 정렬된 다마신 게이트 | |
| US20050199920A1 (en) | Fin field effect transistors with low resistance contact structures and methods of manufacturing the same | |
| US6833569B2 (en) | Self-aligned planar double-gate process by amorphization | |
| US8946075B2 (en) | Methods of forming semiconductor device with self-aligned contact elements and the resulting devices | |
| JP2005019996A (ja) | ハイブリッド・プレーナおよびＦｉｎＦＥＴＣＭＯＳデバイス | |
| US8940633B2 (en) | Methods of forming semiconductor device with self-aligned contact elements and the resulting devices | |
| EP2235745A1 (en) | Improved manufacturing method for planar independent-gate or gate-all-around transistors | |
| JP2006269975A (ja) | 半導体装置及びその製造方法 | |
| JP2006049627A (ja) | 半導体装置及びその製造方法 | |
| EP1563543A1 (en) | Two transistor nor device | |
| KR100690422B1 (ko) | 래핑된 게이트 ｍｏｓｆｅｔ 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071225 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080108 |
|
| RD12 | Notification of acceptance of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7432 Effective date: 20080201 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20080201 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080407 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080414 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080508 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080513 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080514 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090127 |
|
| RD14 | Notification of resignation of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7434 Effective date: 20090127 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090130 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120206 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4256853 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120206 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130206 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130206 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140206 Year of fee payment: 5 |