JP4549828B2 - フィン型ｆｅｔにおいてフィンを形成するプルバック方法 - Google Patents
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Description
本発明の分野は、「フィン型ＦＥＴ（ＦｉｎＦＥＴ）」と呼ばれる、水平方向に配置されたソースおよびドレイン領域間で半導体基板に対して垂直方向に延在するボディ（body）を有する電界効果トランジスタの製造の分野である。
金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Metal-Oxide-Semiconductor field effect transistor）技術は、今日用いられている有力な電子デバイス技術である。デバイスの世代間の性能向上は、通常、デバイスのサイズを縮小し、その結果デバイス速度が上がることによって達成される。これを、一般に、デバイスの「スケーリング（scaling）」と呼ぶ。
超大規模集積（ＵＬＳＩ：ultra-large-scaleintegrated）回路は、一般に、協働して電子コンポーネント用の様々な機能を実行する１００万以上のトランジスタおよび更に数百万のトランジスタ等、多数のトランジスタを含む。トランジスタは、通常、相補型金属酸化膜電界効果トランジスタ（ＣＭＯＳＦＥＴ：complementary metal oxide semiconductor field effect transistor）であり、これは、ソース領域とドレイン領域との間に配置されたゲート導体を含む。ゲート導体は、薄いゲート酸化物の上に設けられている。一般に、ゲート導体は、金属、ポリシリコン、またはポリシリコン／ゲルマニウム（ＳｉxＧｅ(1-x)）を材料とすることができ、これが、ドレインとソースとの間のチャネル領域における電荷キャリアを制御して、トランジスタをオンおよびオフに切り替える。トランジスタは、ＮチャネルＭＯＳＦＥＴまたはＰチャネルＭＯＳＦＥＴとすることができる。
バルク半導体型デバイスでは、ＭＯＳＦＥＴ等のトランジスタは、バルク基板の上面に形成される。基板にドーピングを行って、ソースおよびドレイン領域を形成し、ソースおよびドレイン領域間に導電層を設ける。導電層は、トランジスタのゲートとして動作する。ゲートは、ソースおよびドレイン領域間のチャネルにおける電流を制御する。トランジスタが小型化するにつれて、トランジスタのボディの厚さ（すなわち、反転チャネル（inversion channel）の下の空乏層の厚さ）を小さくしなければ、高い短チャネル性能を実現することはできない。
ＭＯＳＦＥＴのチャネル長が１００ｎｍ未満になると、従来のＭＯＳＦＥＴでは、いくつかの問題が発生する。具体的には、ＭＯＳＦＥＴのソースとドレインとの間の相互作用によって、デバイスがオンまたはオフになることを制御するゲートの能力が低下する。この現象は、「短チャネル効果（short-channel effect）」と呼ばれる。
シリコン・オン・インシュレータ（ＳＯＩ：silicon-on-insulator）ＭＯＳＦＥＴでは、デバイスのアクティブ領域の下に、絶縁体（通常は二酸化シリコンであるが、これに限定されない）が形成されている。これは、従来の「バルク」ＭＯＳＦＥＴが、シリコン基板上に直接形成され、従ってアクティブ領域の下にシリコンを有することとは異なる。
従来のＳＯＩ型デバイスは、バルク半導体型デバイスに関して述べたＭＯＳＦＥＴと同様のトランジスタを含む薄膜半導体基板に貼り付けた絶縁性基板（insulativesubstrate）を含む。絶縁性基板は、通常、下部の半導体ベース層の上に埋め込み絶縁層を含む。絶縁性基板上のトランジスタは、半導体基板の薄膜の性質および埋め込み絶縁層の絶縁特性のため、優れた性能特性を有する。完全空乏化（ＦＤ：fully depleted）ＭＯＳＦＥＴでは、ボディの厚さが非常に小さいので、空乏領域は制限された垂直方向のエクステンション（extension）を有し、それによってリンク効果を排除し、ホット・キャリア（hot carrier）劣化を低減する。ＳＯＩデバイスの優れた性能は、優れた短チャネル性能（すなわち、小さいサイズのトランジスタにおけるプロセス変動に対する耐性）、理想に近いサブスレッショルド電圧変化（すなわち、オフ状態での小さい電流漏れのために良い）、および高い飽和電流に明示されている。ＳＯＩは、チャネルの下の領域を介したＭＯＳＦＥＴのソースとドレインとの間の望ましくない結合を低減するので、有利である。これは、多くの場合、ＭＯＳＦＥＴチャネル領域の全シリコンをゲートによって確実に反転または空乏化させ得ることにより達成される（完全空乏化ＳＯＩ ＭＯＳＦＥＴと呼ばれる）。しかしながら、デバイス・サイズが変わると、これはだんだん難しくなる。なぜなら、ソースとドレインとの間の距離が短くなり、従って、それらはチャネルとの相互作用が増すようになり、ゲート制御を低減させ、短チャネル効果（ＳＣＥ）を増大させるからである。
ダブル・ゲート（double-gate）ＭＯＳＦＥＴ構造は、将来性がありデバイスに第２のゲートを配置し、チャネルの両側にゲートを置くようにする。これは、両側からのチャネルのゲート制御を可能とし、ＳＣＥを小さくする。更に、双方のゲートを用いてデバイスをオンした場合、２つの導電（「反転」）層が形成され、より多くの電流を流すことができる。ダブル・ゲートの概念を拡大したものが、「包囲ゲート（surround-gate）」または「ラップアラウンド・ゲート（wraparound-gate）」概念であり、ゲートが完全にまたはほぼ完全にチャネルを取り囲み、より優れたゲート制御を与えるようにゲートを配置する。
本発明によれば、従来のＭＯＳＦＥＴ製造プロセスと互換性のあるダブル・ゲート電界効果トランジスタ（ＦｉｎＦＥＴ）を製造する方法が提供される。デバイス・チャネルは、絶縁層（例えば酸化シリコン）上に立つ薄いシリコン・フィン（silicon fin）を備え、ゲートはフィンの側面に接触している。このため、反転層がチャネルの側面に形成され、チャネル膜は充分に薄く、２つのゲートがチャネル膜全体を制御し、ソースおよびドレインによるチャネル伝導度（conductivity）の変化を制限する。
チャネル・フィン上のダブル・ゲートは、ＳＣＥを効果的に抑え、駆動電流を増す。更に、フィンが薄いので、ＳＣＥを抑えるためにフィンのドーピングは必要でなく、ドーピングされていないシリコンをデバイス・チャネルとして使用可能であり、それによって、不純物拡散による移動度の劣化が抑制される。更に、シリコン−ゲルマニウム合金または高融点（refractory）金属または窒化チタン等のその化合物を用いてゲートの仕事関数を調整することによって、デバイスの閾値電圧を制御することができる。
一般に、集積回路上のコンポーネント密度を上げるために、より小型のトランジスタを製造することが望ましい。また、バイア（via）、導電配線（line）、キャパシタ、抵抗、分離構造、コンタクト（接点）、相互接続等、集積回路構造のサイズを小さくすることも望ましい。例えば、ゲート長の短い（ゲート導電体の幅が小さい）トランジスタを製造することで、大きな利点を得ることができる。幅の小さいゲート導電体は、接近させて形成することができ、それによってＩＣ上のトランジスタ密度を上げることができる。更に、幅の小さいゲート導電体は、より小さいトランジスタの設計を可能とし、それによってトランジスタの速度を高めると共に電力要求を小さくする。これまで、集積回路上にトランジスタおよび他の構造を形成するため、リソグラフィ・ツールが使用されている。例えば、リソグラフィ・ツールを用いて、ゲート導電体、アクティブ配線（line）、導電配線、バイア、ドーピング領域、および集積回路に関連した他の構造を画定することができる。ほとんどの従来のリソグラフィ製造プロセスでは、１００ｎｍ以上の寸法を有する構造または領域を画定することができるのみであった。
あるタイプの従来のリソグラフィ製造プロセスでは、基板または基板上の層に、フォトレジスト・マスクを被覆する。フォトレジスト・マスクは、オーバーレイ・マスク（overlay mask）を介して紫外光等の電磁放射を与えることによって、リソグラフィによりパターニングされる。電磁放射に露出されたフォトレジスト・マスクの部分は反応する（例えば硬化する）。フォトレジスト・マスクの硬化しない部分を除去し、それによって、オーバーレイに関連したパターンがフォトレジスト・マスクに移る。パターン形成されたフォトレジスト・マスクを用いて、他のマスク層または構造をエッチングする。次いで、エッチングされたマスク層および構造を用いて、ドーピング領域、他の構造、バイア、配線等を画定することができる。
米国特許出願 第１０／７３１５８４号
J. Kedzierski等、IEEE Transaction on Electron Device vol.50, No.4, ２００３年４月、９５２−９５８ページ
集積回路上の構造または構造体（feature）の寸法が１００ｎｍまたは５０ｎｍ未満のレベルに達すると、リソグラフィ技法では構造体を精密かつ正確に画定することができない。例えば、上述のように、トランジスタに関連したゲート導電体の幅（ゲート長）またはＳＯＩトランジスタに関連したアクティブ配線の幅の削減は、著しい有益な効果をもたらす。トランジスタの今後の設計では、アクティブ配線が５０ナノメートル未満の幅を有することが必要な場合がある。
ダブル・ゲートＳＯＩ ＭＯＳＦＥＴは、高い駆動電流および短チャネル効果に対する高い耐性に関連する利点のため、大きな注目を集めている。ダブル・ゲートＭＯＳＦＥＴは、ゲートが１つ以上の層によってアクティブ領域を取り囲むので、駆動電流を増大させることができる（例えば、ダブル・ゲート構造によって有効ゲート全幅が増大する）。しかしながら、狭く高密度のアクティブ領域のパターニングは難しい。ゲート導電体に関して上述したように、従来のリソグラフィ・ツールは、１０ｎｍまたは５０ｎｍ未満の寸法を有する構造または構造体のようなアクティブ領域を、精密かつ正確に画定することができない。
このため、より小さく、より高密度に配置されたアクティブ領域またはアクティブ配線を含む集積回路または電子デバイスに対する要望がある。更に、アクティブ領域またはアクティブ配線を画定するために従来のリソグラフィ技法を利用しないＵＬＳＩ回路に対する要望がある。更に、１００ナノメートル未満および５０ナノメートル未満（例えば２０〜４０ｎｍ）の少なくとも１つの形状寸法（topographic dimension）を有するアクティブ領域またはアクティブ配線を画定するための、リソグラフィでない手法に対する要望がある。更に、約２０〜５０ｎｍの幅を有するアクティブ配線に関連した多数の側面ゲート導電体を有するトランジスタを用いたＳＯＩ集積回路に対する要望がある。
本発明は、従来のプレーナ型（planar）ＭＯＳＦＥＴ技術の拡張であり結果として得られる構造であるＦｉｎＦＥＴトランジスタ構造を製造するためのプロセスを対象とする。
本発明は、ＦｉｎＦＥＴトランジスタ構造を製造するためのプロセスを対象とする。トランジスタ・ボディを含む垂直シリコン・スライス（フィンと呼ぶ）を、シリコン・ブロックに対して自己整合的（self-aligned）に画定するので、その結果フィンの幅はアライメント（alignment）における許容差に依存せず、材料の除去プロセスに依存する。
本発明の特徴は、１組のシリコン・ブロックを画定し、これを処理してＦｉｎＦＥＴトランジスタの２つのフィンを形成することである。
本発明の別の特徴は、フィンの最終位置間の材料のシリコンの大き過ぎるブロックから除去を行って、エッチングされていない材料としてフィンを残すことである。
本発明の別の特徴は、自己整合されたプロセスであり、フィンの幅の量だけハードマスク（hardmask）の幅が削減され、その結果材料除去プロセスによってフィンの幅が決定される。
本発明の更に別の特徴は、ある幅で第１のハードマスクを形成してこれを破棄し、第１のハードマスクの周囲に共形（conformal）材料を堆積することによって第２のハードマスクを形成するプロセスである。
本発明は、ＦｉｎＦＥＴデバイス用の制御された薄いボディ・フィンを形成するためのプロセスであり、フィンの厚さの均一性は、ステッパのアライメント（位置合わせ）に依存しない。このプロセスは、フィンの厚さを設定するハードマスクの幅を画定するプルバック・ステップ（pullback step）を用いる。フィン・ボディの厚さ制御は、直接にＦＥＴ閾値変動を生じさせるので、製造プロセスにおいて重要なファクタである。
本明細書では、プルバック・フィン・プロセスの２つの集積方式を記載する。第１の方式は、自己整合型ソース／ドレインのプロセス・フローで実施され、第２の方式は、ソース／ドレイン・ブロックのプロセス・フローで実施される。
各々の場合で、開始点はＳＯＩまたはバルク・シリコン・ウエハである。ＳＯＩウエハの場合、フィンの高さはシリコンの厚さによって決定する。基板がバルクであれＳＯＩであれ、フィンを含む半導体の層をフィン層と呼ぶ。
ここで図１を参照すると、１組のＦｉｎＦＥＴトランジスタを含むことになる集積回路の一部が断面図で示されている。ウエハ１０は、バルク・シリコンまたはＳＯＩウエハとすることができる。ＳＯＩウエハの方が好ましいので、ここで例示する。基板１０の上に、従来のプロセスによって、埋め込み酸化物絶縁（ＢＯＸ：buried oxide insulator）層２０が形成されている。ＢＯＸ２０の上に配置されているのはシリコン・ブロック５０であり、紙面に垂直に延出し、これがＦｉｎＦＥＴのフィンを形成する。断面図の面は、後のステップにおいてトランジスタ・ゲートを配置する位置に取られている。断面図に見られる水平寸法を、横断寸法（transverse dimension）と呼ぶ。
ブランケット（blanket）の注入（implant）は、いずれかの好都合な時点で行うことができる。
ＳＯＩシリコンの厚さの例示的な範囲は、１００Åから２０００Åである。熱拡散プロセスを用いて、シリコンの表面上に、熱酸化物５２を３００Åの厚さに成長させる（５０Å〜１０００Åの間の範囲）。あるいは、ＣＶＤプロセスを用いて、同じ厚さに酸化物を堆積させることも可能である。この酸化物上に、１０００Åの厚さで、ＣＶＤ窒化物キャップ５４を堆積する（３００Å〜２０００Åの範囲）。
図１に示す酸化物／窒化物スタック（stack）は、リソグラフィによってシリコン・ブロックを画定するように構成する。レジストを適所に置いて、第１のＲＩＥプラズマ・エッチングによって窒化物および酸化物をエッチングし、次いで、窒化物５４でシリコン層５０をマスクして、第２のＲＩＥプラズマ・エッチングによってシリコンをエッチングする。第１のエッチングの後にレジストが残っているか否かは、プロセス・パラメータの詳細に依存する。図１に、符号５６として構造の幅を示す。エッチングの化学的性質およびパラメータは従来のものであり、当業者には周知である。当技術分野において従来と同様、双方のエッチングは極めて直線的であるので９０度に近い角度で側壁が生成されることは重要である。垂直面の角度が大きくばらつくと、結果として、フィンおよび従ってトランジスタ・ボディの厚さのばらつきが生じる。
ＳＯＩウエハの場合、シリコン・エッチングは、酸化物に選択的な従来のエッチングあり、ＢＯＸ（buried oxide：埋め込み酸化物）上で停止する。バルク・シリコンの場合、シリコン・エッチングの時間を調整する。図１に、シリコン・フィン・ブロックを形成した結果を示す。この時点で、例えばイオン注入のようないずれかの種類の一方の側面（one-sided）だけのフィン処理を行うことによって、ＦｉｎＦＥＴデバイス設計の自由度を向上させることも可能である。
「一方の側面」という言葉を用いる理由は、各ブロック５０の左および右の垂直面が、最終構造において、別個のフィンの対応する側面になるからである。フィンの対向側の側面は、この段階ではブロック５０内に埋まっている。図５に、最終的なフィンの他方の側面の第１の露出を示す。この時点でイオン注入を用いると、図１に示す垂直面のみが影響を受ける。なぜなら、フィンの第２の露出面になるブロック５０の部分は覆われているからである。これを用いて、ＦｉｎＦＥＴの一側面に、他方の側面上とは異なるチャネルまたは閾値を形成することができる。
以下のステップで、シリコン・フィン・ブロック５０の中央部を除去し、外側部分をフィンとして残す。このため、寸法５６と図２に示す薄い寸法５３との差が、フィンの厚さを設定する。
ここで図２を参照すると、ウエット・エッチング・プロセス（例えばＨＦ ＥＧ（エチレングリコールを混合したフッ化水素酸））またはシリコンに選択的な等方性プラズマ・エッチングを用いて、パッド窒化物５４がプルバックされている。窒化物キャップ５４の双方の側面のプルバック（後退）量が、プロセスの後の段階におけるフィン・ボディの厚さを画定する。エッチング液の典型的な組成は、８０℃において４９％ＨＦが１に対しＥＧが約２５である。組成および温度は重要でなく、幅広い範囲のパラメータが良好に用いられる。
また、ＨＦ ＥＧは、酸化物もプルバックする。後に、その上に酸化物が堆積されるので、これは重要なことではない。
窒化物５４および酸化物５２を正確に同一の速度でエッチングすることは極めて実現するのが難しいが、このためにプルバック・ステップを必要としないことは本発明の有利な特徴である。
図３および図４では、ＣＶＤ酸化物膜７０（例えばＴＥＯＳ）が堆積されて、シリコン・ブロック５０間の空間を充填している。次いで、化学的機械研磨（ＣＭＰ：chemical-mechanical polishing）または他のいずれかの既知の平坦化技法によって、酸化物／シリコンの上部の窒化物５４まで、酸化物７０を平坦化する。この酸化物７０は、好ましくは、ＢＯＸよりも高いウエットまたはプラズマ・エッチング・レートを有するので、ＢＯＸは、後の酸化物エッチングにおいてエッチ・ストップ（etch stop）として機能する。膜７０を、第２のハードマスクと呼ぶ。
また、図３は、任意選択のリソグラフィ・ステップの結果も示す。このステップを用いて、窒化物／酸化物／シリコン・ブロック構造の一方側で、エッチ・ウインドウ５７を開設し、酸化物をエッチングする。このフィン除去ステップは、ＦｉｎＦＥＴについてより優れた電流量子化（current quantization）を行うため奇数のフィンを処理することができるので好都合である。当業者は、並列に接続されたいくつかのフィンから１つのＦｉｎＦＥＴトランジスタを形成可能であることを認識している。回路設計者は、各トランジスタごとに必要な電流を計算し、その電流を生成するために必要なフィンの数を特定する。ここに示すように、プルバック・プロセスを用いてフィンを処理する場合、各窒化物／酸化物／シリコン・ブロックごとに２つのフィンが形成される。
回路がトランジスタ電流量の影響を受けにくい場合、偶数のフィンのみを用いた構成（arrangement）を有することが好ましい場合がある。図３および４に準備中で示すフィン除去ステップは、回路の要求によってリソグラフィ・ステップの余分なコストを必要とする場合に用いられる。
図示のステップの結果、図５において画定されていたはずのアパーチャ５７の下のフィンは除去され（すなわち画定されず）、このブロックには１つのフィンが残される。アパーチャ５７のための酸化物エッチングの時間を調整し、シリコンの上方の、少なくとも窒化物５４の下の酸化物５２のレベルまでエッチングしなければならない。
次に、図４に示すように、ウエット・エッチング（例えば熱リン酸）またはプラズマ・エッチングを用いて、窒化物５４を除去する。同じ図４において、酸化物ＲＩＥエッチングを用いて、シリコン上の酸化物が除去されている。このエッチングは、極めて異方性が強く、シリコンを覆っている酸化物７０が横方向（lateral）に大きく除去されることを防ぐ。説明上の便宜のため、括弧６５は、シリコン・ブロック５０Ｂに形成されるフィンの公称幅を示し、ある場合にはアパーチャ６６の縁とブロック５０Ａの縁との差によって設定され、別の場合には、アパーチャ６３の１つの縁とブロック５０Ｂの縁５１Ｂとの差によって設定される。アパーチャ６６の幅６４は、窒化物キャップ（図２を参照）の削減した幅５３によって設定される。異なる参照番号を用いて、２つの寸法が正確に同一ではないことを強調している。
実際、酸化物５２のプルバックは窒化物５４のものと正確に同一ではないので、アパーチャ６６は、層５２の前の位置を通過する（pass through）と、層５４を通ったアパーチャ６６の部分よりもわずかに大きくなるかまたはわずかに小さくなる。この差が問題にならないことは好都合である。
例えば、アパーチャ６６が、層５２の前の位置を通過すると、これより高い位置に比べて大きくなる場合、エッチングの方向性による性質は、シリコン５０内にカットされるアパーチャが、その上の層５２の前の位置にあるより広いアパーチャによって幅が広がらないことを意味する。その位置でアパーチャ６６が小さくなる場合、層５０を通る（through）エッチングは、除去されているはずだった層５２の縁を通るエッチングによって、縁部で遅れる。これによって、アパーチャの下部にいくぶんの残留シリコンが残るが、標準的なオーバーエッチングによって、層５０におけるアパーチャの下部のかどは除去（clean up）される。
寸法６４の大きさのばらつきは、フィン・ボディの厚さ制御の別の変数であり、最終製品の均一性を低下させる。具体的な用途において、酸化物５２を除去するステップの間に酸化物７０の水平方向のエッチングを排除することが現実的でない場合、正味の寸法（net dimension）６４が正確であるように、窒化物のプルバック（後退量）の大きさを低減させることができる。なぜなら、横方向のエッチング成分は、固定バイアスとして見なされ、補償することができるからである。
９０ｎｍのグラウンドルール（groundrule）を有するプロセスでは、最終的なフィン厚さのばらつきがロット間ごとに３％（１シグマ）であり、ウエハ内のばらつきはわずか１％であることがわかっている。当業者は、この均一性の向上の結果、回路性能の改善が得られることを容易に認めるであろう。図４の左側では、アパーチャ６３の右側の縁は、シリコン・ブロック５０Ｂの縁５１Ｂからずれており、この量は、アパーチャ６６の右側の縁とシリコン５０Ａの縁５１Ａとの間のずれ（offset）とほぼ同一である。この場合、アパーチャ６３の左側の縁の位置は重要でない。
図５は、従来のＲＩＥエッチングにおいて、酸化物７０をマスクとして用いて、酸化物に選択的にシリコン・ブロック５０をエッチングした結果を示す。この場合も、ＲＩＥエッチングによって、ほぼ直線的な（例えばシリコン・ブロック５０の水平面にほぼ垂直な）フィン５５のシリコン側壁を生成するため、寸法６５が均一であることは重要である。図３のアパーチャ５７のため、左側のアパーチャにはフィンは１つのみである。
このように、これまで論じてきたプロセス（図１から５に示す）は、シリコン・ブロック５０に画定される一対のフィンの外側縁部間の距離に等しい幅を有するシリコン・ブロックを画定することを含む。そのステップにおいて用いるハードマスク（窒化物５４および酸化物５２）を、フィンの幅に対応した幅の量だけ、各側面でプルバックする。一般に、各側面のプルバック量は正確に等しいわけではない。なぜなら、他のプロセスからいくぶんのエッチング・バイアスがあり得るからである。
図６は、ウエット・エッチング（例えばＨＦ）またはプラズマ・エッチングを用いて酸化物７０を除去し、シリコン・フィン構造５５が残るようにした結果を示す。エッチング・プロセスは、シリコンおよびＢＯＸに対して選択的である。ＬＰＣＶＤ ＴＥＯＳ酸化物の通常の充填材料は、ＨＦにおいて熱酸化物よりも４倍を超える速度でエッチングするので、充填材料とＢＯＸとの間には明らかな差がある。
プロセスは、続けて、米国特許出願第 １０／７３１５８４ 号に示す自己整合型ソース／ドレインのプロセス・フローを行う。または、ＦｉｎＦＥＴ上にゲートを配置するための他の従来のプロセスを行う。
残りの図は、概して前述のプロセス・フローと同様の代替的なプロセスを例示する。
開始点は、図１に示すものと同じであり、ＳＯＩまたはシリコン・バルク基板および酸化物および窒化物スタックを用いる。
図７において、基板１０、ＢＯＸ２０、ＳＯＩ層５０、パッド酸化物５２、およびパッド窒化物５４を有する同じ基礎ウエハ構造が、図１に示す実施形態に比較して正反対にパターニングされている。ここではブロック領域をエッチングするが、前の実施形態では、ブロック領域は残っていた。幅１６４を有する２つのフィン分離アパーチャ１１０は、前のものにおける幅６４と例示的に同じであり、ＢＯＸ２０までエッチングされている。
図８は、図２におけるものと同じ技法を用いた窒化物のプルバックによるアパーチャ１１５の形成を示す。このステップの結果、アパーチャ１１５の下部は、フィン間の間隙の寸法１６４を有し、アパーチャ１１５の上部は、一対のフィンの外側−外側寸法である縁部間の間隙（spacing）１５６を有するように拡張されている。寸法１６５（窒化物のプルバック量）は、以降の処理ステップにおいてＳＯＩ５０に形成されるフィンの厚さである。
図９は、別の酸化物層１８０を堆積し平坦化し、アパーチャ１１５を充填した結果を示す。酸化物１８０は、フィンの外側の縁を画定するためのハードマスクとなる。この時点で、図３および４に示すものと同じプロセスを用いて、奇数のフィンを形成することも可能であろう。
図１０、１１、および１２は、ソース／ドレイン・ブロック５０がリソグフラフィにより構成された、双方の実施形態に適用される代替的なステップを示す。このステップは、本開示の図１の前に実行することができる。図１０は上面図を示し、２つの酸化物ブロック１８０は北（Ｎ）−南（Ｓ）方向に延出し、２つのブロック５４は、東（Ｅ）−西（Ｗ）方向に延出してフィンの端部を覆っている。最終的なフィンは、ブロック１８０のＮ−Ｓ方向の縁部の下に形成される。図１０は、窒化物５４、酸化物５２、およびシリコン５０を通してアパーチャをエッチングし、それらを酸化物によって充填してブロック１８０を形成する予備ステップの後を示す。また、図１１および１２に図１０の２つの断面図を示す。このステップでは、窒化物５４が構造の中央でエッチングされており、ここに、酸化物の選択的ＲＩＥを用いて配線９Ｃに沿ってゲートを配置することになる。窒化物５４は、図１０の上部および下部で、ソース／ドレイン・ブロック領域においてハードマスクとして残り、これは、後のステップにおけるシリコン・エッチングがフィン間のＥ−Ｗ方向の横断接続を切断することを防ぐ。この任意選択的なステップの目的は、１組のフィンのソースおよびドレインを全て結合し、個別のフィンが保持するよりも大きな電流容量を有するトランジスタをまとめて形成することである。「１組の」という言葉は、特許請求の範囲において用いる場合、１つ以上を意味し、一対のフィンに限定されない。
図１２は、酸化物ブロック１８０が形成され、シリコン層５０の上部に酸化物５２の上から突出していることを示す。ブロック１８０は、後続のフィンを画定する酸化物／シリコン・エッチング・ステップにおいて、ハードマスクとして機能する。図１１は、窒化物が構造のＮおよびＳの端部に残ることを示し、このため、層５０のＥ−Ｗの部分は残って、その領域においてフィン対を接続する。当業者は、図１〜５のプロセスを、フィンの端部で層５０のＥ−Ｗの部分を維持するように容易に適合させることができるであろう。
図１５では、シリコン５０の上の酸化物５２はエッチングされており、シリコン５０はフィン領域の外側で除去されているので、こうして４つのフィン５５が画定されている。図１３は、上面図を示す。図１４は、構造の北（Ｎ）および南（Ｓ）の端部が不変であり、酸化物１８０と窒化物５４および以前のステップで存在したいずれかのレジスト・ブロックの残存量によって形成されたハードマスクによって保護されていることを示す。層５２はブロック１８０よりもはるかに薄いので、層５２の除去中にブロック１８０の一部が除去されるか否かは重要でない。また、図１４は、酸化物／シリコン層がハードマスクの外側で削除されている（trimmed）ことを示す。図１５は、図１２における酸化物５２およびＳＯＩ５０がエッチングされたの後に結果として得られる構造を示し、酸化物１８０がハードマスクとして機能する。フィンを形成する際には方向性の高いエッチングを用いるので、酸化物のわずかな横方向のエッチングは重大ではない（更に、ブロック１８０の幅を設定する際にバイアスとして扱うことができる）。以前の実施形態（例えば図６）と同様、フィン５５は、シリコン・ブロック５０をエッチングすることによって形成される。要約すると、広げたアパーチャ１１５を充填してフィン・ブロックの一側面およびフィン５５を保護した酸化物１８０を、前と同じシリコン・エッチング・プロセスによって画定した。
図１３〜１５の後のステップは、酸化物１８０の除去である。酸化物１８０は、例えばＴＥＯＳのような堆積された酸化物であり、ＢＯＸよりも速い速度で従来のプロセスでエッチングするので、エッチング・レートの差に基づいて、ＢＯＸを酸化物エッチングにさらすことができる。
図１６〜１８は、堆積した酸化物とＢＯＸ２０との間の酸化物の選択比が低すぎる場合に、シリコン構造間に堆積した酸化物１８０を除去するための代替的な方法を示す。代替的な方法では、上述したものと同じ方法で追加のＣＶＤ酸化物１９０を堆積して平坦化するので、図１８では、新しい酸化物１９０によって囲まれた酸化物１８０が示されている。また、このプロセス・フローは、シリコン・フィンが、次のステップで窒化物エッチングの間に露出されるのを防ぐ。例えば熱リン酸での窒化物エッチングは、結果として、表面ピッチング（pitting）を生じる可能性がある。例えばプラズマ・エッチングのような別のシリコンおよび酸化物選択性エッチングを用いて窒化物を除去した場合、これらのステップは必要でなくなる。
図１９〜２１は、清浄（cleanup）動作の結果を示し、窒化物５４はエッチングされ、酸化物１９０および１８０は、ウエットまたは蒸気のＨＦベースのエッチング液を用いて、または酸化物プラズマ・エッチングによって、シリコンに対して選択的に除去されている。また、酸化物の第１部分（例えば１９０）をエッチングし、次いで窒化物５４を除去し、その後にＢＯＸまで別の酸化物エッチングを行うことも可能である。これによって、酸化物エッチングの間にＢＯＸまでのオーバーエッチングを防ぐ。図２１は、分離したフィン５５を示し、図２０は、フィン対を接続する接続ブロック５５を示す。
そして、記載したプロセスの各々は、継続して、Ｊ．Ｋｅｄｚｉｅｒｓｋｉ等のIEEE Transactions on Electron Devices vol.50, No.4、２００３年４月、９５２〜９５８ページに記載されたもの等の標準的なＦｉｎＦＥＴプロセス、または他のいずれかの、当技術分野においては周知の、フィン上にゲートを配置し、次いで標準的な後工程（back end processing）処理を行う。
本発明について、単一の好適な実施形態に関連付けて説明したが、特許請求の精神および範囲内で、本発明を様々な変形で実施可能であることは、当業者には認められるであろう。
Claims (11)
- 基板から延出した少なくとも２つのフィンを形成する方法であって、
ａ）前記基板上に半導体層を設けるステップと、
ｂ）前記半導体層上に第１のハードマスクを堆積し、前記第１のハードマスクに少なくとも１つのアパーチャを形成するステップと、
ｃ）前記少なくとも１つのアパーチャが形成された前記第１のハードマスクを介して前記半導体層をパターニングすることによって、前記少なくとも１つのアパーチャを前記半導体層内に延出させ、前記半導体層から前記少なくとも１つのアパーチャの側面に位置する２つの半導体領域を有する半導体ブロックを形成するステップと、
ｄ）前記２つの半導体領域の各々の上の前記第１のハードマスクの一部分を除去することによって、前記２つの半導体領域の各々の対応する一部分を所定の幅だけ露出させ、前記半導体層の前記少なくとも１つのアパーチャの横方向の寸法に対し、前記第１のハードマスクの前記少なくとも１つのアパーチャの横方向の寸法を拡張するステップと、
ｅ）前記半導体層内に延出され、横方向の寸法が拡張された前記少なくとも１つのアパーチャ内に第２のハードマスクを形成するステップと、
ｆ）前記第１のハードマスクの一部分をエッチングして前記第１のハードマスクからブロックマスクを形成するステップと、
ｇ）前記ブロック・マスクおよび前記第２のハードマスクを介して前記半導体ブロックをエッチングして、前記２つの半導体領域の各々から前記所定の幅を有する２つのフィンを少なくとも形成するステップと、
を備え、
前記ステップ（ｆ）は、前記第１のハードマスクのうち、後に前記２つの半導体領域の各々から形成される前記２つのフィンの端部を横断する領域を前記ブロック・マスクとして残すステップである、
方法。 - 前記寸法を拡張するステップは、ウエット・エッチング剤によって前記第１のハードマスクの実質的に垂直な側面をエッチングするステップを備える、請求項１に記載の方法。
- 前記第１のハードマスクは、酸化物層と該酸化物上に堆積した窒化物層を備える、請求項２に記載の方法。
- 前記半導体層はシリコンから成り、前記ウエット・エッチング剤はＨＦおよびＥＧの混合物である、請求項３に記載の方法。
- 前記ブロック・マスクを介して前記半導体ブロックをエッチングすることにより、前記２つの半導体領域の各々から形成された前記２つのフィンの端部が分離されてしまうことが防がれることを特徴とする、請求項１に記載の方法。
- 前記ブロック・マスクを介して前記半導体ブロックをエッチングすることにより、前記２つの半導体領域の各々から形成された前記２つのフィンの端部が分離されてしまうことが防がれることを特徴とする、請求項２に記載の方法。
- 基板から延出した少なくとも２つのフィンを形成する方法であって、
ａ）前記基板上に半導体層を設けるステップと、
ｂ）前記半導体層上に第１のハードマスクを堆積し、前記第１のハードマスクに少なくとも２つのアパーチャを形成するステップと、
ｃ）前記第１のハードマスクを介して前記半導体層をパターニングすることによって、前記少なくとも２つのアパーチャを前記半導体層内に延出させ、前記半導体層に少なくとも２つのフィン分離アパーチャを形成し、前記半導体層から該２つのフィン分離アパーチャの間に位置する半導体領域を有する半導体ブロックを形成するステップと、
ｄ）少なくとも前記半導体領域の上の前記第１のハードマスクの一部分を除去することによって、前記少なくとも２つのアパーチャの横方向の寸法を各々拡張するステップと、
ｅ）前記拡張された前記少なくとも２つのアパーチャ及び前記少なくとも２つのフィン分離アパーチャに少なくとも２つの第２のハードマスクを形成するステップと、
ｆ）前記第１のハードマスクの一部分をエッチングして前記第１のハードマスクからブロック・マスクを形成するとともに、前記少なくとも２つの第２のハードマスクの間に、隣接したフィン間のフィン分離距離に等しい幅を有する少なくとも１つのエッチング・アパーチャを形成するステップと、
ｇ）前記ブロック・マスクおよび前記第２のハードマスクを介して前記半導体ブロックをエッチングして、前記半導体領域から２つのフィンを少なくとも形成するステップと、
を備え、
前記ステップ（ｆ）は、前記第１のハードマスクのうち、後に前記半導体領域から形成される前記２つのフィンの端部を横断する領域を前記ブロック・マスクとして残すステップである、
方法。 - 前記寸法を各々拡張するステップは、ウエット・エッチング剤によって前記第１のハードマスクの実質的に垂直な側面をエッチングするステップを備える、請求項７に記載の方法。
- 前記半導体層はシリコンから成り、前記ウエット・エッチング剤はＨＦおよびＥＧの混合物である、請求項８に記載の方法。
- 前記ブロック・マスクを介して前記半導体ブロックをエッチングすることにより、前記半導体領域の各々から形成された前記２つのフィンの端部が分離されてしまうことが防がれることを特徴とする、請求項７に記載の方法。
- 前記ブロック・マスクを介して前記半導体ブロックをエッチングすることにより、前記半導体領域から形成された前記２つのフィンの端部が分離されてしまうことが防がれることを特徴とする、請求項８に記載の方法。
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