CN1326217C - 在FinFET中形成鳍片的方法 - Google Patents

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Abstract

一种具有FinFET的集成电路的形成方法，包括形成亚光刻鳍片的方法，其中掩模限定包括一对鳍片从而宽度减小或后退达每侧上一个鳍片厚度的硅块，之后第二掩模形成在第一掩模周围，由此在除去第一掩模之后，开口留在第二掩模中，第二掩模具有一对鳍片之间分离距离的宽度。当穿过开口蚀刻硅时，鳍片由第二掩模保护，由此通过后退步骤限定了鳍片厚度。一种可选方法使用了相反极性的光刻，首先光刻地限定两个鳍片之间的中心蚀刻开口，然后通过后退步骤扩展开口宽度，由此采用耐蚀刻的栓塞填充的拓宽的开口限定该对鳍片的外部边缘，由此设置了鳍片宽度而不需要对准步骤。

Description

在FinFET中形成鳍片的方法
技术领域
本申请涉及具有垂直于水平设置的源和漏区之间的半导体衬底而延伸的本体的场效应晶体管的制造方法，该场效应晶体管称作“FinFET”。
背景技术
金属氧化物半导体场效应晶体管(MOSFET)技术是当今使用的主要电子器件技术。通常通过减小器件的尺寸从而提高了器件速度实现了各代器件之间的性能提高。这通常称作器件“按比例缩小”。
超大规模集成(ULSI)电路通常包括大量的晶体管，例如多于一百万的集成电路以及甚至几百万的晶体管协作执行用于电子部件的多种功能。晶体管通常为互补金属氧化物半导体场效应晶体管(CMOSFET)，包括设置在源区和漏区之间的栅极导体。栅极导体提供在薄栅极氧化物材料上。通常，栅极导体可以是金属、多晶硅、或多晶硅/锗(SixGe(1-x))材料，控制漏和源之间沟道区中的电荷载流子以使晶体管导通和截止。晶体管可以是N沟道MOSFET或P沟道MOSFET。
在体半导体型器件中，如MOSFET的晶体管建于体衬底的顶面上。掺杂衬底形成源和漏区，导电层提供在源区和漏区之间。导电层起晶体管的栅极作用；栅极控制源和漏区之间沟道中的电流。随着晶体管变得越来越小，晶体管的体厚度(或反型沟道下面耗尽区的厚度)必须按比例缩小以获得优异的短沟道性能。
随着MOSFET按比例缩小到100nm以下的沟道长度，常规的MOSFET存在以下问题。特别是，MOSFET的源和漏之间的相互作用使栅极控制器件导通或截止的能力变差。该现象称作“短沟道效应”。
绝缘体上硅(SOI)MOSFET形成有位于器件有源区下面的绝缘体(通常但不限于二氧化硅)，这与直接形成在硅衬底上的常规“体”MOSFET不同，因此在有源区下面有硅。
常规的SOI型器件包括粘附到薄膜半导体衬底的绝缘基板，薄膜半导体衬底含有与针对体半导体型器件介绍的MOSFET类似的晶体管。绝缘基板通常包括底半导体基底层上的埋置绝缘层。由于半导体衬底的薄膜性质以及埋置绝缘层的绝缘性，绝缘基板上的晶体管具有优异的性能特性。在全耗尽的(FD)MOSFET中，体厚度很小由此耗尽区具有有限的垂直延伸，由此消除了连接(link)效应并降低了热载流子退化。SOI器件的优异性能显示在优异的短沟道性能(即，在小尺寸晶体管中耐工艺变化)、近似理想的亚阈值电压摆动(即，对于低截止状态电流泄露良好)以及高饱和电流。由于SOI降低了穿过沟道下面区域MOSFET的源和漏之间不希望的耦合，因此SOI很有利。通常通过确保MOSFET沟道区中的所有硅通过栅极反型或耗尽(称作全耗尽SOI MOSFET)可以实现。然而随着器件尺寸按比例缩小，这变得越来越困难，是由于源和漏之间的距离减小，因此它们与沟道越来越多地相互反应，降低了栅极控制并增加了短沟道效应(SCE)。
双栅极MOSFET结构很有希望，是由于它在器件中设置了第二栅极，由此在沟道的任何一侧上都有栅极。这使得栅极可以控制两侧的沟道，降低了SCE。此外，当使用两个栅极导通器件时，形成了两个导通(“反型”)层，允许更多电流流动。双栅极概念的延伸是“环绕栅极”或“卷绕栅极”概念，其中将栅极设置得使它完全或几乎完全环绕栅极，提供了较好的栅极控制。
根据本发明，提供一种与常规的MOSFET制备工艺兼容的双栅极场效应晶体管(FinFET)的制备方法。器件沟道包括直立在绝缘层(例如，硅氧化物)上的薄硅鳍片(fin)，栅极接触鳍片的两侧。由此反型层形成在沟道的两侧上，沟道膜足够薄，由此两个栅极控制了整个沟道膜并通过源和漏调制沟道电导率的调节。
沟道鳍片上的双栅极有效地抑制了SCE并增强了驱动电流。而且，由于鳍片很薄，因此鳍片的掺杂不需要抑制SCE，并且未掺杂的硅可以用作器件沟道，由此由于杂质扩散降低了迁移率。而且，通过使用硅-锗合金或难熔金属或如氮化钛的其化合物调节栅极的功函数，可以控制器件的阈值电压。
通常，需要制造较小的晶体管以增加集成电路上的元件密度。还需要降低集成电路结构的尺寸，这些集成电路电路结构例如过孔、导线、电容器、电阻器、隔离结构、接触、互连等。例如，制备具有减小栅极长度(栅极导体宽度减小)的晶体管具有显著优点。具有减小宽度的栅极导体可以形成得更紧密，由此增加了IC上的晶体管密度。而且，具有减小宽度的栅极导体允许设计更小的晶体管，由此增加了速度并降低了晶体管需要的功率。
到目前为止，利用光刻装置在集成电路上形成晶体管和其它结构。例如，光刻装置可以用于限定栅极导体、有源线导体线、过孔、掺杂区以及与集成电路有关的其它结构。大多数的传统光刻制备工艺仅能够限定具有100nm或更大尺寸的结构或区域。
在一种类型的常规光刻制造工艺中，光致抗蚀剂掩模涂覆在衬底上或衬底上的层上。通过提供如紫外线的电磁辐射穿过覆盖的掩模，光刻地构图光致抗蚀剂掩模。暴露到电子辐射的部分光致抗蚀剂掩模反应(例如，固化)。除去光致抗蚀剂掩模的固化部分，由此将与覆盖物相关的图形转置到光致抗蚀剂掩模。构图的光致抗蚀剂掩模用于蚀刻其它掩模层或结构。蚀刻的掩模层和结构进而用于定义掺杂区、其它结构、过孔、线等。
随着集成电路上的结构或特征尺寸达到100nm或50nm以下的级别，光刻技术已不能精确地和准确地定义结构。例如，如上所述，减小与晶体管有关的栅极导体的宽度(栅极长度)或与SOI晶体管有关的有源线具有显著的有利效果。将来的晶体管设计将要求有源线具有小于50纳米的宽度。
双栅极SOI MOSFET相当受重视是由于它具有高驱动电流和对短沟道效应高度不敏感有关的优点。双栅极MOSFET能够增加驱动电流是由于栅极通过至少一层环绕有源区(例如，由于双栅极结构，有效的栅极总宽度增加)。然而，窄构图、致密的有源区提出挑战。如上针对栅极导体所述，由于结构或特征具有100nm或50nm以下的尺寸，因此常规的光刻装置不能精确并准确地定义有源区。
由此，需要包括更小更致密设置的有源区或有源线的集成电路或电子器件。而且，需要不能利用常规的光刻技术限定有源区或有源线的ULSI电路。进而，需要一种非光刻方法限定具有至少一个小于100纳米和小于50纳米(例如，20-50nm)形貌尺寸的有源区或有源线。再者，需要一种SOI集成电路，具有与约20到50nm宽度的有源线相关的多侧面栅极导体的晶体管。
本发明涉及一种作为常规的平面MOSFET技术延伸的制备FinFET晶体管结构的制备工艺及所得结构。
发明内容
本发明涉及FinFET晶体管结构的制备工艺，其中相对于硅块(block)以自对准方式限定含有晶体管本体的垂直硅薄片(称作鳍片)，由此鳍片宽度不取决于对准的裕度，而是取决于材料除去工艺。
本发明的一个特点是定义一组将处理形成FinFET晶体管的两个鳍片的硅块。
本发明的另一特点是从过大尺寸的硅块上除去鳍片的最终位置之间的材料，留下鳍片成为未蚀刻的材料。
本发明的另一特点是自对准工艺，其中硬掩模的宽度减小鳍片宽度的量，由此通过材料除去工艺确定鳍片的宽度。
本发明的另一特点是以下工艺：形成的第一硬掩模具有将被废弃的宽度，通过沿第一硬掩模淀积共形材料形成第二硬掩模。
附图说明
图1示出了在形成本发明的工艺中的初始步骤的剖面图，示出了将形成两个鳍片的硅块。
图2示出了减小硬掩模宽度的后退(pull-back)操作之后的相同区域。
图3A示出了除去其中一个鳍片产生奇数个鳍片的可选步骤之后的区域。
图3B示出了剥离硬掩模之后的区域。
图4示出了蚀刻掉块从而形成鳍片之后的区域。
图5示出了准备形成晶体管栅极的一组鳍片。
图6示出了可选方法中的第一步骤。
图7示出了拓宽开口。
图8示出了用第二掩模填充开口。
图9A、9B和9C示出了剥离氮化物之后鳍片端部和中间的剖面图。
图10A、10B和10C示出了蚀刻器件层之后鳍片端部和中间的剖面图。
图11A、11B和11C示出了淀积可选层之后鳍片端部和中间的剖面图。
图12A、12B和12C示出了清除残留氧化物之后鳍片端部和中间的剖面图。
具体实施方式
本发明介绍了对于FinFET器件形成受控制的薄本体鳍片的工艺，其中鳍片的厚度均匀性不取决于步进器的对准。工艺使用了后退步骤，限定硬掩模的宽度，设置了鳍片的厚度。鳍片本体的厚度控制是制备工艺中的关键因素，因为它直接导致FET阈值变化。
本说明书介绍了两种后退鳍片工艺的集成方案，第一方案在自对准的源/漏工艺流程中实行，第二方案在源/漏遮挡工艺流程中实行。
在每种情况中，起始点为SOI或体硅晶片。在SOI晶片的情况中，鳍片高度由硅的厚度决定。含有鳍片的半导体层将称作鳍片层，无论衬底是体硅或SOI。
现在参考图1，示出了含有一组FinFET晶体管的一部分集成电路的剖面图。晶片10可以是体硅或SOI晶片。优选SOI晶片并在这里示出。在衬底10上，通过常规的工艺形成埋置的氧化物绝缘体(BOX)层20。设置在BOX20上的是垂直于纸面而延伸的硅块50，将形成FinFET鳍片。穿过在后面的步骤中将放置晶体管栅极的位置截取剖面的平面。在剖面图中出现的水平尺寸称作横向尺寸。
在任何方便的时间进行覆盖(blanket)注入。
SOI硅厚度的示例性范围为100到2000。使用热扩散工艺在硅的表面上生长厚度300(范围在50-1000之间)的热氧化物52。或者，使用CVD工艺淀积相同厚度的氧化物。在氧化物上淀积厚度1000(范围300-2000)的CVD氮化物帽盖54。
在图1中示出的氧化物/氮化物叠层已经光刻形成结构，从而定义了硅块。借助原位的抗蚀剂，在第一RIE等离子体蚀刻中蚀刻氮化物和氧化物，然后在第二RIE等离子体蚀刻中蚀刻硅，氮化物54掩蔽了硅层50。第一蚀刻之后是否保留任何抗蚀剂将取决于具体的工艺参数。结构的宽度显示为图1中的括号56。蚀刻的化学试剂和参数为常规的，如同本领域中的技术人员公知的。重要的是和常规的一样，两次蚀刻很直，由此产生接近90度的侧壁角。垂直面角度的显著变化将导致鳍片的厚度由此晶体管本体厚度变化。
在SOI晶片的情况中，硅蚀刻为对氧化物有选择性并终止在BOX(埋置氧化物)上的常规蚀刻。在体硅的情况中，硅蚀刻被定时。形成硅鳍片块的结果显示在图1中。此时，还可以进行任何种类的一侧鳍片处理，例如离子注入，由此增加了FinFET器件设计的自由度。
使用术语“一侧”是由于每个块50的左和右垂直表面变成最终结构中分离鳍片的对应侧。在该阶段鳍片的相反侧埋置于块50内。图4示出了最终鳍片的另一侧的第一次曝光。如果此时使用离子注入，那么仅图1中所示的垂直表面受影响，因为将变成鳍片第二露出表面的那部分块50被覆盖。这可用于使FinFET一侧上的沟道或阈值与另一侧上的不同。
在下面的步骤中，将除去硅鳍片块50的中心部分，留下外侧部分作为鳍片。由此，图2所示的尺寸56和较薄尺寸53之间的差异设置了鳍片的厚度。
现在参考图2，使用湿蚀刻工艺(例如HF EG(混有乙二醇的氢氟酸))或对硅有选择性的各向同性等离子体蚀刻，后退衬垫氮化物54。氮化物帽盖54任何一侧上后退的量定义了工艺中以后的鳍片本体厚度。
蚀刻流体的典型成分为80摄氏度下约25份EG对一份的49％HF。成分和温度不是很关键，可以为宽范围的参数。
HF EG还后退了氧化物。由于以后在它顶部将存在淀积的氧化物，因此不是很关键。
本发明的一个有利特点是不需要后退步骤蚀刻以完全相同的速率蚀刻氮化物54和氧化物52，这很难实现。
在图3A和3B中，已经淀积了CVD氧化物膜70(例如，TEOS)以填充硅块50之间的空间。然后通过化学机械抛光(CMP)或任何其它公知的平面化技术平面化氧化物70到氧化物/硅顶部上的氮化物54。该氧化物70优选具有比BOX高的湿或等离子体蚀刻速率，由此BOX将作为未来氧化物蚀刻中的蚀刻终止层。膜70称作第二硬掩模。
图3A还示出了用于开出蚀刻窗口57以蚀刻氮化物/氧化物/硅块结构一侧上氧化物的可选光刻步骤的结果。该鳍片除去步骤能够方便地处理偶数的鳍片，对于FinFET具有良好的电流量化。本领域中的技术人员应该意识到可以由几个并联连接的鳍片形成一个FinFET晶体管电路设计者将计算每个晶体管所需的电流并指定所需的鳍片数目以产生该电流。如果使用后退工艺处理鳍片，如这里所示，对于每个氮化物/氧化物/硅块，形成了两个鳍片。
如果电路对晶体管电流的大小不是很敏感，那么优选具有仅奇数鳍片的布局。当根据电路的要求需要额外的光刻步骤时，将使用图3A和3B中所示的鳍片除去步骤。所显示的步骤结果为应已在图4中限定的开口57下面的鳍片将被除去(或未限定)，为该块留下一个鳍片。用于开口57的氧化物蚀刻被计时并至少向下蚀刻到硅顶部上氮化物54下面的氧化物52层面。
接下来，如图3B所示，使用湿蚀刻(例如，热磷酸)或等离子体蚀刻除去氮化物54。在相同的图3B中，通过氧化物RIE蚀刻除去硅顶部上的氧化物。该蚀刻为很强的各向异性以避免显著横向除去覆盖硅的氧化物70。为了方便曝光，括号65表示将在硅块50B中形成的鳍片标准宽度，一种情况中由开口66的边缘与块50的边缘差异设置，另一情况中由开口63的一边边缘与块50B的边缘51B的差异设置。开口66的宽度64已由氮化物帽盖的减小宽度53设置(参见图2)。不同的参考数字用于强调两个尺寸不完全相同。
实际上，氧化物52的后退与氮化物54的后退不完全相同，所以开口66将稍大或稍小，因为它穿过层52的前面(former)位置而不是穿过层54的那部分开口66。有利的是该差异不是很重要。如果开口66例如较大，由于它穿过层52的前面位置而不是更高，蚀刻的方向性意味着通过它之上层52前面位置中较宽的开口，硅50中的开口切口宽度没有增加。如果该位置中的开口66较小，那么通过蚀刻穿过应已除去的层52边缘，穿过层50的蚀刻在边缘处将被延迟。这将在开口底部留下一些残留的硅，但是标准的过蚀刻将清除层50中开口的底部角落。
尺寸64的数值变化将改变了鳍片的本体厚度控制并降低最终产品的一致性。如果在特定的应用中，除去氧化物52的步骤期间几乎没有消除氧化物70的水平蚀刻，氮化物后退的程度减少，以使净尺寸64正确，因为横向蚀刻分量被认为是固定的偏移并被补偿。
现已发现，对于具有90nm基本准则的工艺，批与批相比，最终鳍片厚度变化为3％(1西格玛)，并且晶片内的变化仅1％。本领域中的技术人员容易理解一致性提高将提高电路性能。在图3B的左侧，开口63具有从硅块50B的边缘51B偏移的右边缘，偏移量基本上等于开口66的右边缘与硅50的边缘51A之间的偏移量。此时开口63左边的位置不重要。
图4示出了在常规的RIE蚀刻中，使用氧化物70作为掩模对氧化物有选择性蚀刻硅块50的结果。同样，重要的是RIE蚀刻产生了鳍片55的基本上直的硅侧壁(例如，基本上垂直于硅块50的水平表面)，由此，尺寸65均匀。由于图3A中的开口57，因此在左开口中仅有一个鳍片。
由此，如上讨论的工艺(图1到4中所示)涉及限定硅块，硅块具有的宽度等于在硅块50中将定义的一对鳍片的外边缘之间的距离。在该步骤中使用的硬掩模(氮化物54和氧化物52)在每侧上后退的量正比于鳍片的宽度。每侧上后退的量通常不确切相等，因为存在来自其它工艺的一些蚀刻偏差。
图5示出了使用湿蚀刻(例如，HF)或等离子体蚀刻除去氧化物70的结果，由此硅鳍片结构55留下。蚀刻工艺对硅和BOX有选择性。在HF中，LPCVD TEOS氧化物的典型填充材料的蚀刻比热氧化物快四倍，由此填充物和BOX之间存在显著差异。
采用这里作为参考引入的共同待审专利申请YOR920030380中所示的自对准源/漏SARC2工艺流程继续工艺，或者采用在FinFET上放置栅极的任何其它常规工艺继续工艺。
其余的图示出了通常类似于之前介绍的工艺流程的可选工艺。
起始点与图1中介绍的相同，采用SOI或硅本体衬底以及氧化物和氮化物叠层。
在图6中，与图1中介绍的实施例相比，用相反极性构图具有衬底10、BOX20、SOI层50、衬垫氧化物52以及衬垫氮化物54的基本相同晶片结构。这里蚀刻了块区域，而在以上的实施例中，保留了块区域。具有宽度164的与以前示例性介绍的宽度64相同的两个鳍片分离开口110已向下蚀刻到BOX20。
图7示出了使用图2中所示的相同技术后退氮化物以形成开口115。该步骤的结果是开口115的下部具有鳍片之间间距的尺寸164，开口115的上部已扩展到具有一对鳍片的外部到外部尺寸大小的边缘之间的间距156。尺寸165(氮化物后退的量)为在随后的处理步骤中要形成在SOI50中的鳍片厚度。
图8示出了淀积和平面化氧化物180的另一层、填充开口115的结果。氧化物180将是限定鳍片外边缘的硬掩模。此时，通过使用与图3A和3B中介绍的相同工艺产生奇数量的鳍片。
图9A、9B和9C示出了应用到其中光刻地形成源/漏块50结构的两个实施例的替代步骤。该步骤可以在本公开中图1之前进行。图9A示出了两个南北延伸的氧化物块180和E-W延伸的两个块54并覆盖鳍片的端部的顶视图。最终的鳍片将形成在块180的N-S边缘下面。图9A示出，穿过氮化物54、氧化物52和硅50蚀刻出开口并用氧化物填充它们以形成块180的初始步骤之后。图9还包括两个表示为9B和9C的剖面。在该步骤中，使用氧化物选择性RIE在将设置栅极的结构中间沿线9C蚀刻氮化物54。氮化物54留下作为图9A的顶部和底部源/漏块区域中的硬掩模，它可以防止在以后的步骤中硅蚀刻切断鳍片之间的东西横向连接。该可选步骤的目的是将一组鳍片的源和漏联系在一起，集中形成具有的电流容量高于单独的鳍片承载值的晶体管。单词“一组”意味着如下面的权利要求书中使用的一个或多个，不限于鳍片对。
图9C示出了已形成的氧化物块180，从硅层50的顶部的氧化物52上伸出。块180将在将限定鳍片的随后氧化物/硅蚀刻步骤中作为硬掩模。图9B示出了留在结构的N和S端部的氮化物，由此层50的E-W部分将保持连接该区域中的鳍片对。本领域中的技术人员能够容易采用图1到4的工艺以保持鳍片端部层50的E-W部分。
在图10C中，已蚀刻了硅50顶部上的氧化物52并且除去了鳍片区域外的硅50，由此限定四个鳍片55。图10A又示出了顶视图。图10B示出了结构的N和S端没有改变，由氧化物180形成的硬掩模和氮化物54以及在以前的步骤中存在的任何残留抗蚀剂块保护。由于层52比块180薄很多，除去层52期间除去了一些块180也没有关系。图10B还示出了硬掩模之外被修整的氧化物/硅层。图10C示出了蚀刻了图9C中的氧化物52和SOI50之后的所得结构，氧化物180作为硬掩模。由于形成鳍片使用了有高度方向性的蚀刻，因此氧化物的轻微横向蚀刻不是很显著(并且可以作为设置块180宽度时的偏置处理)。类似于前一实施例(例如图5)，通过蚀刻硅块50形成鳍片55。总之，氧化物180填充了变宽的开口115以保护鳍片块的一侧，和以前一样，鳍片55由相同的硅蚀刻工艺限定。
图10之后的步骤将是除去氧化物180。氧化物180为淀积的氧化物，示例性为TEOS，在常规的工艺中以比BOX快的速率蚀刻，由此工艺可以依靠不同的蚀刻速率以将BOX暴露到氧化物蚀刻。
图11示出了淀积的氧化物和BOX20之间的氧化物选择性过低的情况中，除去硅结构之间淀积的氧化物180的替代方式。在替代方法中，与以上介绍的相同方式淀积和平面化附加的CVD氧化物190，由此图11C示出了由新氧化物190环绕的氧化物180。该工艺流程还防止了在下一步骤的氮化物蚀刻期间暴露硅鳍片。例如在热磷酸中的氮化物蚀刻导致表面凹坑。如果使用另一硅和氧化物选择性蚀刻，例如等离子体蚀刻除去氮化物，那么不需要这些步骤。
图12示出了清除操作的结果，其中蚀刻氮化物54并使用湿或汽相的HF基蚀刻化学试剂，或通过氧化物等离子体蚀刻相对于硅选择性地除去氧化物190和180。还可以蚀刻氧化物的第一部分(例如190)，然后除去氮化物54，之后接向下蚀刻另一氧化物腐蚀向下至BOX。这可以防止氧化物蚀刻期间过蚀刻到BOX内。图12C示出了分开的鳍片55，图12B示出了连接鳍片对的连接块55。
然后对每个介绍的工艺继续标准的FinFET工艺，例如J.Kedzierski等人IEEE Transactions on Electron Devices v.50 n.42003年四月952-958页的工艺，或者将栅极设置在鳍片上的任何其它便利方法，然后进行本领域中公知的标准背端处理。
虽然参考单个优选实施例介绍了本发明，但是本领域中的技术人员应该认识到可以在下面权利要求书的精神和范围内以多种方式实施本发明。

Claims (26)

1.一种形成至少一个从衬底延伸的鳍片的方法，包括以下步骤：
在所述衬底上提供半导体的鳍片层；
在所述鳍片层上淀积第一硬掩模；
构图所述鳍片层以形成至少一个鳍片块；
将所述至少一个鳍片块上的所述第一硬掩模的横向尺寸减小一个大于或等于两个鳍片厚度尺寸的量；
在所述第一硬掩模周围和相邻处形成第二硬掩模；
除去所述第一硬掩模，在所述第二硬掩模中留下至少一个蚀刻开口，所述第二硬掩模具有的宽度等于相邻鳍片之间鳍片的分离距离；以及
穿过所述至少一个开口蚀刻所述鳍片层以形成所述至少一个鳍片。
2.根据权利要求1的方法，其中所述减小的步骤包括用湿蚀刻蚀刻所述第一硬掩模的垂直侧面。
3.根据权利要求2的方法，其中所述第一硬掩模包括氧化层之上的氮化物层。
4.根据权利要求3的方法，其中所述鳍片层包括硅并且所述湿蚀刻为氢氟酸HF和乙二醇EG的混合物。
5.根据权利要求1的方法，还包括在所述形成所述第二硬掩模的步骤之后和所述除去所述第一硬掩模的步骤之前光刻地限定在至少一个鳍片块的一侧之上延伸的开口。
6.根据权利要求2的方法，还包括在所述形成所述第二硬掩模的步骤之后和所述除去所述第一硬掩模的步骤之前光刻地限定在至少一个鳍片块的一侧之上延伸的开口。
7.根据权利要求1的方法，还包括光刻地限定所述至少一个鳍片块的终端部分上的掩模，由此防止所述至少一个鳍片块的所述终端部分被隔开。
8.根据权利要求2的方法，还包括光刻地限定所述至少一个鳍片块的终端部分上的掩模，由此防止所述至少一个鳍片块的所述终端部分被隔开。
9.根据权利要求5的方法，还包括光刻地限定所述至少一个鳍片块的终端部分上的掩模，由此防止所述至少一个鳍片块的所述终端部分被隔开。
10.一种形成从衬底延伸的鳍片的方法，包括以下步骤：
在所述衬底上提供半导体的鳍片层；
在所述鳍片层上淀积第一硬掩模并在所述第一硬掩模中形成至少一个开口；
穿过所述第一硬掩模构图所述鳍片层，由此将所述至少一个开口延伸到所述鳍片层内，并限定两个与所述鳍片层中至少一个开口侧面相接的鳍片块；
通过除去所述两个鳍片块的每一个上所述第一硬掩模的一部分，相对于所述鳍片层中所述至少一个开口的横向尺寸，使所述第一硬掩模中所述至少一个开口的横向尺寸扩展，由此露出具有预定宽度的所述两个鳍片块的每一个的对应部分；
在所述至少一个蚀刻开口内形成第二硬掩模；
除去所述第一硬掩模；以及
穿过所述第二硬掩模构图所述鳍片层，从而由所述两个鳍片块的每一个形成具有所述预定宽度的鳍片。
11.根据权利要求10的方法，其中所述扩展步骤包括采用湿蚀刻蚀刻所述第一硬掩模的基本垂直的侧面。
12.根据权利要求11的方法，其中所述第一硬掩模包括氧化层之上的氮化物层。
13.根据权利要求12的方法，其中所述鳍片层包括硅并且所述湿蚀刻为氢氟酸HF和乙二醇EG的混合物。
14.根据权利要求10的方法，还包括在所述形成所述第二硬掩模的步骤之后和所述除去所述第一硬掩模的步骤之前光刻地限定邻近所述第二硬掩模一侧的开口。
15.根据权利要求11的方法，还包括在所述形成所述第二硬掩模的步骤之后和所述除去所述第一硬掩模的步骤之前光刻地限定邻近所述第二硬掩模一侧的开口。
16.根据权利要求10的方法，还包括光刻地限定所述两个鳍片块的终端部分上的掩模，由此防止所述两个鳍片块的所述终端部分被隔开。
17.根据权利要求11的方法，还包括光刻地限定所述两个鳍片块的终端部分上的掩模，由此防止所述两个鳍片块的所述终端部分被隔开。
18.根据权利要求14的方法，还包括光刻地限定所述两个鳍片块的终端部分上的掩模，由此防止所述两个鳍片块的所述终端部分被隔开。
19.一种形成从衬底延伸的鳍片组的方法，包括以下步骤：
在所述衬底上提供半导体的鳍片层；
在所述鳍片层上淀积第一硬掩模；
用一组鳍片分隔开口构图所述鳍片层，以形成一组鳍片块；
将所述鳍片层之上的所述鳍片分隔开口的横向尺寸扩展大于或等于两个鳍片的厚度的量；
采用第二硬掩模填充所述鳍片分隔开口；
除去所述第一硬掩模，在所述第二硬掩模中留下至少一组蚀刻开口，所述第二硬掩模具有的宽度等于相邻鳍片之间的鳍片分离距离；以及
穿过所述蚀刻开口蚀刻所述鳍片层以形成所述鳍片组。
20.根据权利要求19的方法，其中所述扩展步骤包括采用湿蚀刻蚀刻所述第一硬掩模的基本垂直的侧面。
21.根据权利要求20的方法，其中所述鳍片层包括硅并且所述湿蚀刻为氢氟酸HF和乙二醇EG的混合物。
22.根据权利要求19的方法，还包括在所述形成所述第二硬掩模的步骤之后和所述除去所述第一硬掩模的步骤之前光刻地限定在一组鳍片块之一的一侧之上延伸的开口。
23.根据权利要求20的方法，还包括在所述形成所述第二硬掩模的步骤之后和所述除去所述第一硬掩模的步骤之前光刻地限定在一组鳍片块之一的一侧之上延伸的开口。
24.根据权利要求19的方法，还包括光刻地限定所述一组鳍片块的终端部分上的掩模，由此防止了所述一组鳍片块的所述终端部分被隔开。
25.根据权利要求20的方法，还包括光刻地限定所述一组鳍片块的终端部分上的掩模，由此防止了所述一组鳍片块的所述终端部分被隔开。
26.根据权利要求24的方法，还包括光刻地限定所述一组鳍片块的终端部分上的掩模，由此防止了所述一组鳍片块的所述终端部分被隔开。
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Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6909151B2 (en) * 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
DE10348007B4 (de) * 2003-10-15 2008-04-17 Infineon Technologies Ag Verfahren zum Strukturieren und Feldeffekttransistoren
US7268058B2 (en) * 2004-01-16 2007-09-11 Intel Corporation Tri-gate transistors and methods to fabricate same
US7154118B2 (en) * 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US7579280B2 (en) * 2004-06-01 2009-08-25 Intel Corporation Method of patterning a film
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7348284B2 (en) 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US7332439B2 (en) * 2004-09-29 2008-02-19 Intel Corporation Metal gate transistors with epitaxial source and drain regions
US7361958B2 (en) * 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
US20060086977A1 (en) * 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7518196B2 (en) * 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US20060202266A1 (en) * 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) * 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) * 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7402875B2 (en) 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
US7323374B2 (en) * 2005-09-19 2008-01-29 International Business Machines Corporation Dense chevron finFET and method of manufacturing same
US7928005B2 (en) * 2005-09-27 2011-04-19 Advanced Micro Devices, Inc. Method for forming narrow structures in a semiconductor device
US20070090416A1 (en) * 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7479421B2 (en) * 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US20070090408A1 (en) * 2005-09-29 2007-04-26 Amlan Majumdar Narrow-body multiple-gate FET with dominant body transistor for high performance
KR100675288B1 (ko) * 2005-11-04 2007-01-29 삼성전자주식회사 다중 채널 트랜지스터들을 갖는 반도체 소자의 제조방법들및 그에 의해 제조된 반도체 소자들
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
US7396711B2 (en) * 2005-12-27 2008-07-08 Intel Corporation Method of fabricating a multi-cornered film
US20070166971A1 (en) * 2006-01-17 2007-07-19 Atmel Corporation Manufacturing of silicon structures smaller than optical resolution limits
US20070166903A1 (en) * 2006-01-17 2007-07-19 Bohumil Lojek Semiconductor structures formed by stepperless manufacturing
US7264743B2 (en) * 2006-01-23 2007-09-04 Lam Research Corporation Fin structure formation
US7666796B2 (en) * 2006-03-23 2010-02-23 Intel Corporation Substrate patterning for multi-gate transistors
US7407890B2 (en) * 2006-04-21 2008-08-05 International Business Machines Corporation Patterning sub-lithographic features with variable widths
US20070275532A1 (en) * 2006-05-24 2007-11-29 International Business Machines Corporation Optimized deep source/drain junctions with thin poly gate in a field effect transistor
US7462916B2 (en) * 2006-07-19 2008-12-09 International Business Machines Corporation Semiconductor devices having torsional stresses
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
KR100816753B1 (ko) * 2006-10-09 2008-03-25 삼성전자주식회사 반도체 소자의 형성방법
US20080157225A1 (en) * 2006-12-29 2008-07-03 Suman Datta SRAM and logic transistors with variable height multi-gate transistor architecture
US7923337B2 (en) * 2007-06-20 2011-04-12 International Business Machines Corporation Fin field effect transistor devices with self-aligned source and drain regions
JP2009081420A (ja) * 2007-09-07 2009-04-16 Nec Electronics Corp 半導体装置の製造方法
US20090256207A1 (en) * 2008-04-14 2009-10-15 International Business Machines Corporation Finfet devices from bulk semiconductor and methods for manufacturing the same
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
CN102569202B (zh) * 2010-12-16 2014-07-30 中芯国际集成电路制造(北京)有限公司 静态随机存储器的制造方法
US8637359B2 (en) * 2011-06-10 2014-01-28 International Business Machines Corporation Fin-last replacement metal gate FinFET process
US8853013B2 (en) 2011-08-19 2014-10-07 United Microelectronics Corp. Method for fabricating field effect transistor with fin structure
US8580643B2 (en) * 2011-08-24 2013-11-12 Globalfoundries Inc. Threshold voltage adjustment in a Fin transistor by corner implantation
US9048260B2 (en) 2011-12-31 2015-06-02 Intel Corporation Method of forming a semiconductor device with tall fins and using hard mask etch stops
US20140151757A1 (en) * 2012-12-03 2014-06-05 International Business Machines Corporation Substrate-templated epitaxial source/drain contact structures
US9293345B2 (en) * 2013-08-16 2016-03-22 Globalfoundries Inc. Sidewall image transfer with a spin-on hardmask
US9412603B2 (en) 2013-11-19 2016-08-09 Applied Materials, Inc. Trimming silicon fin width through oxidation and etch
CN106463536B (zh) * 2014-06-26 2021-12-10 英特尔公司 具有带有经掺杂的子鳍部区域的ω形鳍部的非平面半导体器件及其制造方法
CN104134695A (zh) * 2014-07-15 2014-11-05 华为技术有限公司 隧穿场效应晶体管及隧穿场效应晶体管的制备方法
US11043492B2 (en) * 2016-07-01 2021-06-22 Intel Corporation Self-aligned gate edge trigate and finFET devices
US10204781B1 (en) 2018-02-14 2019-02-12 Applied Materials, Inc. Methods for bottom up fin structure formation
US10439047B2 (en) 2018-02-14 2019-10-08 Applied Materials, Inc. Methods for etch mask and fin structure formation

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1090090A (zh) * 1992-12-10 1994-07-27 三星电子株式会社 半导体存储器的制造方法
US6391782B1 (en) * 2000-06-20 2002-05-21 Advanced Micro Devices, Inc. Process for forming multiple active lines and gate-all-around MOSFET
US6417047B1 (en) * 1999-09-20 2002-07-09 Kabushiki Kaisha Toshiba Manufacturing method of a non-volatile semiconductor memory device having isolation regions
US6642090B1 (en) * 2002-06-03 2003-11-04 International Business Machines Corporation Fin FET devices from bulk semiconductor and method for forming
US6645797B1 (en) * 2002-12-06 2003-11-11 Advanced Micro Devices, Inc. Method for forming fins in a FinFET device using sacrificial carbon layer

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3572713B2 (ja) * 1995-04-11 2004-10-06 ソニー株式会社 半導体量子細線デバイスの製造方法
US6492212B1 (en) * 2001-10-05 2002-12-10 International Business Machines Corporation Variable threshold voltage double gated transistors and method of fabrication
US6911383B2 (en) * 2003-06-26 2005-06-28 International Business Machines Corporation Hybrid planar and finFET CMOS devices
JP3860582B2 (ja) * 2003-07-31 2006-12-20 株式会社東芝 半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1090090A (zh) * 1992-12-10 1994-07-27 三星电子株式会社 半导体存储器的制造方法
US6417047B1 (en) * 1999-09-20 2002-07-09 Kabushiki Kaisha Toshiba Manufacturing method of a non-volatile semiconductor memory device having isolation regions
US6391782B1 (en) * 2000-06-20 2002-05-21 Advanced Micro Devices, Inc. Process for forming multiple active lines and gate-all-around MOSFET
US6642090B1 (en) * 2002-06-03 2003-11-04 International Business Machines Corporation Fin FET devices from bulk semiconductor and method for forming
US6645797B1 (en) * 2002-12-06 2003-11-11 Advanced Micro Devices, Inc. Method for forming fins in a FinFET device using sacrificial carbon layer

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Termination date: 20181118

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