JP2005268782A - 局所的に薄くしたフィンを有するフィン型fet及びその形成方法 - Google Patents
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Abstract
【解決手段】 フィン型FET集積回路において、フィンは、ボディ領域におけるボディ厚さを小さくし、次いでボディの外側のS/D領域において厚く形成して、導電性を向上させる。厚くすることはエピタキシャル堆積によって行い、一方、ゲートの下部をゲート・カバー層によって被覆して、フィン・レベルでゲートが厚くなることを防止し、これにより、S/Dに対してゲートを短くすることができる。
【選択図】 図23
Description
Claims (20)
- フィン型FETを形成する方法であって、
シリコン基板上に、フィン高さおよびフィン厚さを有する少なくとも1つのフィンを形成するステップと、
前記フィン高さよりも大きいゲート高さを有し、ボディ領域において前記フィンと交差するゲートを形成するステップと、
前記ゲートおよびフィンを覆ってコンフォーマル層を形成するステップと、
前記フィンのソース/ドレイン領域において前記コンフォーマル層が除去されるまで前記コンフォーマル層を直接エッチングし、これによって、前記フィン高さまで前記ゲートを覆ってゲート・カバーを形成するステップと、
前記ゲート・カバーによって前記1組のフィンから前記ゲートを分離しながら、前記フィン厚さを増大させるステップと、
を備えることを特徴とする方法。 - 前記ゲート高さが、前記コンフォーマル層の前記エッチング・ステップの後に前記ゲート・カバーが前記フィン高さ以上の高さを有するようになっていることを特徴とする、請求項1に記載の方法。
- 前記フィン型FETを覆って少なくとも1つの一時的な層を堆積するステップと、
前記フィンのボディ領域において、前記一時的な層に、前記フィンと交差するダマシン・アパーチャを形成するステップと、
前記ダマシン・アパーチャ内にゲートを形成するステップと、
を更に備えることを特徴とする、請求項1に記載の方法。 - 前記フィン型FETを覆って少なくとも1つの一時的な層を堆積するステップと、
前記フィンのボディ領域において、前記一時的な層に、前記フィンと交差するダマシン・アパーチャを形成するステップと、
前記ダマシン・アパーチャ内にゲートを形成するステップと、
を更に備えることを特徴とする、請求項2に記載の方法。 - 前記ダマシン・アパーチャにおいて前記フィンを薄くし、これによって前記フィンのボディ領域において初期フィン厚さを薄くするステップを更に備えることを特徴とする、請求項3に記載の方法。
- 前記ダマシン・アパーチャにおいて前記フィンを薄くし、これによって前記フィンのボディ領域において初期フィン厚さを薄くするステップを更に備えることを特徴とする、請求項4に記載の方法。
- 前記フィン上にエピタキシャル材料を堆積し、これによって初期フィン厚さを増すステップを更に備えることを特徴とする、請求項3に記載の方法。
- 前記フィン上にエピタキシャル材料を堆積し、これによって初期フィン厚さを増すステップを更に備えることを特徴とする、請求項4に記載の方法。
- 前記フィン上にエピタキシャル材料を堆積し、これによって初期フィン厚さを増すステップを更に備えることを特徴とする、請求項5に記載の方法。
- 前記フィン上にエピタキシャル材料を堆積し、これによって初期フィン厚さを増すステップを更に備えることを特徴とする、請求項6に記載の方法。
- フィン型FETであって、
シリコン基板上の、フィン高さおよびフィン厚さを有する少なくとも1つのフィンと、
前記フィン高さよりも大きいゲート高さを有し、ボディ領域において前記フィンと交差するように形成されたゲートと、
前記ゲートおよびフィンを覆って堆積されたコンフォーマル層をエッチングすることによって形成されたゲート・カバー層と、
前記コンフォーマル層が、前記フィンのソース/ドレイン領域において前記コンフォーマル層が除去されるまで直接エッチングされ、これによって、前記フィン高さまで前記ゲートを覆ってゲート・カバーを形成する、前記コンフォーマル層と、
前記ゲート・カバーによって前記1組のフィンから前記ゲートを分離(isolated)しながら、前記フィン厚さを増大させるエピタキシャル材料と、
を備えることを特徴とするフィン型FET。 - 前記ゲート高さが、前記コンフォーマル層の前記エッチング・ステップの後に前記ゲート・カバーが前記フィン高さ以上の高さを有するようになっていることを特徴とする、請求項11に記載のフィン型FET。
- 前記フィンのボディ領域において、一時的な層に、前記フィンと交差するダマシン・アパーチャにおいて、前記ゲートが前記フィン型FETのボディに対して自己アラインメントすることを特徴とする、請求項11に記載のフィン型FET。
- 前記フィンのボディ領域において、一時的な層に、前記フィンと交差するダマシン・アパーチャにおいて、前記ゲートが前記フィン型FETのボディに対して自己アラインメントすることを特徴とする、請求項12に記載のフィン型FET。
- 前記ダマシン・アパーチャにおいて前記フィンを薄くし、これによって前記フィンのボディ領域において初期フィン厚さを薄くすることを特徴とする、請求項13に記載のフィン型FET。
- 前記ダマシン・アパーチャにおいて前記フィンを薄くし、これによって前記フィンのボディ領域において初期フィン厚さを薄くすることを特徴とする、請求項14に記載のフィン型FET。
- 前記フィンはエピタキシャル材料の層を有し、これによって初期フィン厚さを増すことを特徴とする、請求項13に記載のフィン型FET。
- 前記フィンはエピタキシャル材料の層を有し、これによって初期フィン厚さを増すことを特徴とする、請求項14に記載のフィン型FET。
- 前記フィンはエピタキシャル材料の層を有し、これによって初期フィン厚さを増すことを特徴とする、請求項15に記載のフィン型FET。
- 前記フィンはエピタキシャル材料の層を有し、これによって初期フィン厚さを増すことを特徴とする、請求項16に記載のフィン型FET。
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