CN100361282C - Finfet及其制造方法 - Google Patents
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Abstract
在FinFET集成电路中，翅片在本体具有减小的本体厚度，然后在本体外侧的S/D区域加厚，从而改善传导率。加厚过程是利用外延沉积完成的，同时栅极下部由栅极分隔层覆盖，避免栅极在翅片高度下加厚，这可以相对于S/D缩短栅极。
Description
技术领域
本发明的领域是制造场效应晶体管，该晶体管具有在水平放置的源极和漏极区域之间垂直于半导体衬底延伸的本体，称作“FinFET(翅片场效应晶体管)”。
背景技术
金属氧化物半导体场效应晶体管(MOSFET)技术是当今在用的重要电子器件技术。器件代之间的性能提升通常借助于减小器件的尺寸来实现，导致器件速度增加。这通常称为器件“缩放”。
超大规模集成(ULSI)电路通常包括许多晶体管，比如一百万个晶体管以上，甚至数百万个晶体管，共同完成电子元件的各种功能。所述晶体管通常是互补金属氧化物半导体场效应晶体管(CMOSFET)，包括位于源极和漏极之间的栅极导体。所述栅极导体位于薄栅极氧化物材料上。通常，栅极导体可以是金属，多晶硅，或多晶硅/锗(SixGe(1-x))材料，控制漏极和源极之间沟道区域内的电荷载流子，使晶体管接通和断开。所述晶体管可以是N沟道MOSFET或P沟道MOSFET。
在体式(bulk)半导体型器件中，晶体管比如MOSFET，形成在体式衬底的顶面上。所述衬底掺杂而形成源极和漏极区域，在所述源极和漏极区域之间设有导电层。所述导电层作为晶体管的栅极；该栅极控制源极和漏极区域之间沟道中的电流。随着晶体管变小，晶体管的本体厚度(或反型沟道下方的耗尽层厚度)必须按比例缩小，从而实现优良的短沟道性能。
当MOSFET缩小到沟道长度在100nm之下时，普通的MOSFET遇到多个问题。尤其是，MOSFET的源极和漏极之间的相互作用降低了栅极控制器件接通或关断的能力。这种现象称为“短沟道效应”。
绝缘体上硅(SOI)MOSFET具有在器件有源区域下方的绝缘体(通常是，但不限于，二氧化硅)，不同于普通的“体式”MOSFET，该“体式”MOSFET直接在硅衬底上形成，因此具有在有源区域下方的硅。
普通的SOI型器件包括连接于薄膜半导体衬底的绝缘衬底，所述半导体衬底包含类似于针对体式半导体型器件描述的MOSFET的晶体管。所述绝缘衬底通常包括在下部半导体基层上方的埋入绝缘层。由于半导体衬底的薄膜性质和埋入的绝缘层的绝缘性能，在绝缘衬底上的晶体管具有优良的性能特点。在完全耗尽(FD)的MOSFET中，本体厚度如此小，以至耗尽区域具有有限的垂直延伸，从而消除了连接效应，减轻了热载体退化。SOI器件的优良性能表现在优良的短沟道性能(即，对小型晶体管中工艺变化的抵抗能力)，接近理想的亚阈值电压波动(即，适于关断状态的低电流泄漏)，和高饱和电流。SOI是有益的，因为它减轻了不希望出现的MOSFET源极和漏极之间通过沟道下方区域的耦合。这通常借助于确保MOSFET沟道区域的所有硅都可以通过栅极反转或耗尽(称作完全耗尽的SOI MOSFET)。然而，随着器件尺寸缩小，这变得越来越难，因为源极和漏极之间的距离减小，所以它们愈加与所述沟道互相作用，降低了栅极控制，增加了短沟道效应(SCE)。
双栅极MOSFET结构是有希望的，因为它在器件中设有第二栅极，从而在沟道的每一侧有栅极。这可以实现从两侧进行沟道的栅极控制，减轻SCE。此外，当器件使用两个栅极接通时，形成两个导体(“反转”)层，可以允许更大的电流流过。双栅极概念的延伸是“围绕栅极”或“卷绕栅极”概念，其中栅极这样放置，即它完全或几乎完全围绕所述沟道，从而实现更好的栅极控制。
在双栅极场效应晶体管(FinFET)中，器件的沟道包含直立在绝缘层(例如二氧化硅)上的薄硅翅片，其中栅极接触所述翅片的侧面。这样在沟道的侧面上形成反转层，其中沟道薄膜足够薄，而使两栅极控制整个沟道薄膜，且通过源极和漏极限制沟道传导率的调节。
在沟道翅片上的双栅极有效地抑制了SCE，并增加驱动电流。而且，因为翅片较薄，所以翅片的掺杂不必抑制SCE，且未掺杂的硅可以用作器件沟道，从而减轻由于杂质溅射造成的迁移率下降。而且，可以通过利用硅-锗合金或难熔金属或其化合物，比如氮化钛调节栅极的功函数，控制所述器件的阈值电压。
通常，希望制造较小的晶体管来增加集成电路上的元件密度。也希望减小集成电路结构的尺寸，比如通路，导线，电容，电阻，隔离结构，触点，互连等。例如，制造具有减小的栅极长度(栅极导体的减小宽度)的晶体管可具有明显的益处。具有减小宽度的栅极导体可以更紧密地一起形成，从而增加IC上的晶体管密度。而且，具有减小宽度的栅极导体可以允许设计更小的晶体管，从而增加速度和减小晶体管的功率需求。
至今，利用光刻印刷工具形成集成电路上的晶体管和其他结构。例如，可以利用光刻印刷工具形成栅极导体，有源导线，通路，掺杂区域，和其他与集成电路相应的结构。最普通的光刻印刷制造工艺仅能形成尺寸为100nm或更大的结构或区域。
在一种类型的普通光刻印刷制造工艺中，光致抗蚀剂掩膜涂敷在衬底上或衬底上方的层上。光致抗蚀剂掩膜通过经由覆盖掩膜提供电磁辐射(比如紫外光)而光刻印刷形成图案。光致抗蚀剂的暴露于电磁辐射的所述部分反应(例如固化)。光致抗蚀剂掩膜的未固化部分被去除，从而将与覆盖层相应的图案置换到光致抗蚀剂掩膜上。利用形成图案的光致抗蚀剂掩膜来蚀刻其他掩膜层或结构。蚀刻的掩膜层和结构又可以用于形成掺杂区域，其他结构，通路，线路等。
随着集成电路上的结构或特征的尺寸达到100nm或50nm之下的级别，光刻印刷技术不能精确地限定所述特征。例如，如上所述，与晶体管相应的栅极导体宽度(栅极长度)或与SOI晶体管相应的有源线路宽度的减小具有明显的有利作用。晶体管的未来设计可能需要有源线路具有小于50纳米的宽度。
双栅极SOI MOSFET已经受到明显的关注，由于它具有高驱动电流和短沟道效应的高免疫性。双栅极MOSFET能增加驱动电流，因为栅极围绕所述有源区域一层以上(例如，由于双栅极结构造成有效栅极总宽度增加)。然而，对窄、密的有源区域图案化是具挑战性的。如上所述对于栅极导体，普通的光刻印刷工具不能精确地限定有源区域，比如尺寸在100nm或50nm之下的结构或特征。
这样，需要一种集成电路或电子器件，包括更小，更密集放置的有源区域或有源线路。而且，需要一种ULSI电路，该电路不利用普通的光刻印刷技术来限定有源区域或有源线路。而且，需要一种用于限定具有至少一个小于100纳米和小于50纳米(例如，20-50nm)的地形尺寸的有源区域或有源线路的非光刻印刷方案。而且，需要一种SOI集成电路，其中晶体管具有多个与宽度约20至50nm的有源线路相应的侧面栅极导体。
本发明涉及一种制造FinFET晶体管结构的工艺，它是普通的平面MOSFET技术的延伸，本发明还涉及形成的结构。
发明内容
本发明提供了一种制造FinFET的方法，包含步骤：在硅衬底上形成至少一个翅片，该翅片具有翅片高度和翅片厚度；形成栅极，该栅极具有大于所述翅片高度的栅极高度，且在所述翅片的本体区域与所述翅片相交；在所述栅极和翅片上形成共形层；定向蚀刻所述栅极和翅片上的所述共形层，直到去除了所述翅片的源极/漏极区域中的所述共形层，从而在所述栅极上形成栅极分隔层直到所述翅片的高度；以及通过沉积外延材料增加所述翅片厚度，同时所述栅极与所述翅片通过所述栅极分隔层隔离。其中，所述栅极高度使得在蚀刻所述共形层的所述步骤之后，所述栅极分隔层具有大于或等于所述翅片高度的高度。
本发明还提供了一种FinFET，包含至少一个在硅衬底上的具有翅片高度和翅片厚度的翅片；栅极，该栅极具有大于所述翅片高度的高度，且在所述翅片的本体区域与所述翅片相交而形成；通过蚀刻沉积在所述栅极和翅片上的共形层而形成的栅极分隔层；所述栅极和翅片上的所述共形层已经定向蚀刻，直到从所述翅片的源极/漏极区域去除了所述共形层，从而在所述栅极上形成所述栅极分隔层，直到所述翅片的高度；增加所述翅片厚度的外延材料，同时所述栅极与所述翅片通过所述栅极分隔层隔离。其中，所述栅极高度使得在蚀刻所述共形层的所述步骤之后，所述栅极分隔层具有大于或等于所述翅片高度的高度。
本发明涉及一种用于制造FinFET晶体管结构的工艺，其中与S/D区域的翅片相比，晶体管本体区域的翅片厚度减小。
本发明的特征是一种在镶嵌孔内形成的自对准栅极。
本发明的特征是通过外延硅生长使S/D区域中的翅片加厚，同时栅极下方的晶体管本体保持较薄值。
本发明的特征是使用能形成覆盖栅极的栅极分隔层，同时翅片的侧壁清除和加厚的栅极分隔层工艺。
附图说明
图1A和1B以剖面图的形式示出了在本发明的工艺的初级步骤，示出了在形成栅极之前形成的翅片。图1C是示出了其他图的位置的顶视图。
图2示出了在沉积共形衬层之后的翅片。
图3A和3B示出了在填充翅片区域直到共形衬层高度的沉积和平坦化步骤之后的翅片。
图4A和4B示出了在沉积第二氧化物层之后与图3A和3C对应的区域。
图5A和5B示出了在形成用于晶体管栅极的镶嵌孔之后的前述图。
图6A-6C示出了使晶体管本体区域的翅片变薄的结果。
图7A和7B示出了形成晶体管栅极的结果。
图8A-8C示出了在蚀刻第二氧化物层和在栅极导体区域外侧的共形衬层之后的结果。
图9A，9B和9C示出了在栅极上沉积和共形衬层的蚀刻，从而露出S/D区域的翅片。
图10A和10B示出了在S/D区域的翅片上外延沉积附加硅之后翅片端部和中间的剖面图。
详细描述
本发明描述了一种在晶体管本体区域的局部变薄的翅片的制造工艺。局部变薄的翅片的优点是：薄翅片的更高机械稳定性(因为大多数翅片比所述薄区域更厚和强度更大)；通过离子注入形成晕圈和延伸部分；且因为在栅极外侧的较厚翅片本体，不是所有的硅都是非晶的，所以非晶硅可以再结晶。
本发明的特征是栅极分隔层工艺，该工艺保护了栅极，同时翅片侧壁清除了栅极分隔层材料(例如氮化物)和其他材料。从翅片侧壁上清除不想要的分隔层材料相当困难，因为需要栅极分隔层长时间过蚀刻。这种清洁翅片侧壁的过蚀刻还消耗了栅极顶部和上侧面的共形栅极分隔层，从而露出多晶硅栅极材料。清洁的翅片侧壁是增加栅极外侧的翅片厚度，从而减小串联电阻所必需的。如果栅极的多晶硅在翅片的高度暴露，那么也将在所述区域在栅极上外延生长，且可能在硅化过程中导致栅极和源极/漏极缩短。
现在参照图1，以剖面图的形式示出了集成电路的一部分，该电路将包含一组FinFET晶体管。晶片10可以是体式硅或SOI晶片。SOI晶片是优选的，且在此示出。在衬底10上方，已经通过普通的工艺形成埋入的氧化物绝缘体(BOX)层20。位于BOX 20顶上的是垂直于纸平面延伸的硅块30，该硅块将形成FinFET的翅片。图1A中剖面的平面是经源极/漏极(S/D)区域作出的，在图1B中是经在后续步骤中放置晶体管的位置作出的。图1C是示出了剖面1A和1B的位置的顶视图。在剖面图中出现的水平尺寸将称作横向尺寸(且块30的水平尺寸是翅片的厚度)。为便于解释，图1C的上方称作北，其他方向对应。这样，图1A是在翅片的北端作出的向北看到的剖面图。在下面的附图中，剖面nA将处于与1A相同的位置，剖面nB将处于与1B相同的位置。
在该示例中，示出的一组四个翅片将受公共栅极的控制。本领域的技术人员将明白，如果需要，可以形成分离的栅极来控制一或多个翅片。如在此所使用的，术语组指的是一或多个；即FinFET可具有一或多个翅片。附图示出了形成FinFET的硅翅片的本领域技术人员公知的普通初级步骤的结果。
硅或绝缘体上硅中的窄翅片结构可以不同的方式制造，例如通过随后是不同的修整技术(抗蚀剂修整，硬掩膜修整，氧化层修整(这些工艺基于通过等离子蚀刻或湿法蚀刻，或通过氧化进行的翅片材料消耗造成的宽度减小))光学光刻印刷，电子束光刻印刷或侧壁图像转印工艺。
在示出的示例中，侧壁图像转印工艺用作形成SOI上的窄翅片的方法。图1示出了体式晶片10，具有70nm的SOI层30的埋入氧化物(BOX)20(SOI的可能范围是约10nm至200nm，但不限于该范围)。层30的表面已经氧化而形成300Δ的热氧化物32(优选范围50Δ-500Δ)。或者，氧化物也可以使用任何CVD工艺沉积。
下面的论述阐述了本领域技术人员公知的制造图1所示结构的普通方法。也可以使用其他方法。这些初始步骤没有在附图中示出，以避免不必要的细节。最初，在将形成翅片的晶片表面(在翅片层30顶部的氧化物层32)上通过CVD或溅射工艺沉积1500Δ(优选范围500Δ-3000Δ)的临时非晶硅(未示出)，随后是沉积500Δ(优选范围100Δ-2000Δ)CVD氧化物(未示出)作为硬掩膜。使用光学光刻印刷和RIE蚀刻工艺形成CVD氧化物硬掩膜的结构，且使用CVD氧化物硬掩膜，所述非晶硅层停止在SOI顶部的氧化物层32上，形成支撑随后的共形层的临时结构。然后使用CVD工艺共形地沉积200Δ(优选范围50Δ-500Δ)的氮化物层(未示出)，随后通过RIE蚀刻工艺在所述非晶硅的侧面上形成SiN分隔层(侧壁)。
然后利用等离子蚀刻或湿法蚀刻去除所述非晶硅，留下后面的氮化物分隔层结构。所述分隔层结构用作硬掩膜，形成下方的氧化物32，且可以随后通过氧化物和硅选择性等离子蚀刻或湿法蚀刻(例如热磷酸)去除。然后形成结构的氧化物32用作硬掩膜，蚀刻SOI层上的硅翅片30，形成图1所示的示例。接着，使牺牲氧化物热生长，而去除硅翅片表面的RIE损害，并作为此时可以进行的翅片本体掺杂注入的屏蔽氧化物。翅片本体掺杂注入不必使FinFET器件工作，而是可用于设定FinFET的Vt。
通过湿法蚀刻去除牺牲氧化物，随后是利用热氧化或CVD沉积工艺的预清除和栅极氧化过程。上述工艺的具体示例在共同未决的专利申请代理案号YOR920030433US1中示出，转让给其受让人，且通过引用而包含，并为简化起见在该说明书中省略。
本发明描述了一种形成用于具有较厚源极/漏极区域的FinFET器件的受控的、局部变薄的翅片本体。这种工艺的优点是可以加工具有充分稳定性和低延伸电阻的高纵横比的翅片。所述工艺基于形成用于使硅翅片局部变薄的蚀刻窗口。翅片本体的厚度控制是FinFET加工过程中最关键的因素之一，因为它直接导致FinFET阈值变化。
图2A和2B示出了沿翅片侧壁形成牺牲氧化物34的结果。所述氧化物是热生长或沉积至50Δ的厚度(优选范围10Δ-200Δ)。然后，在翅片周围共形地沉积CVD氮化物40。所述厚度优选这样选择，即在翅片之间的间隔由氮化物填充，氮化物的厚度范围可以是50Δ至1000Δ。图2A和2B示出了本体区域和S/D区域中的相同结构。
图3A和3B示出了围绕具有氧化物50的翅片的结果，当在后一步骤中去除氮化物40之时，所述氧化物将形成孔区域。
在翅片顶部，CVD氧化物50沉积并平坦化至氮化物的高度。CMP或深腐蚀技术可以用于氧化物平坦化过程。
图3A和3B示出在两剖面图中有相同的结构。
图4A和4B示出了在氧化物50的平坦化表面42顶部上沉积第二CVD氧化物的结果，具有至少为从BOX 20至表面42的高度的厚度。这一高度是在后续工艺中加工栅极氮化物分隔层所必需的。在图3和4中的氧化物沉积也可以在一层沉积工艺中完成，随后是平坦化步骤，缺点是没有使氮化物层40停止，所以氧化物的总体厚度控制可能较差。结果示出了S/D区域和栅极区域的相同结构。
图5B示出了翅片将局部变薄的区域。区域定义可以通过光刻印刷(光学或电子束)，或侧壁图像转印技术完成。利用适当位置的适当掩膜(例如抗蚀剂)保护FinFET栅极区域外侧的电路区域(例如S/D区域)，氧化物55首先通过RIE向下蚀刻至氮化物40，然后氮化物40通过RIE向下蚀刻至埋入氧化物20，所述蚀刻对氧化物50有选择性，留下用于晶体管本体的孔(在图6C的顶视图中示出)。图5A示出S/D区域不受孔蚀刻工艺的影响。
图6B示出了在通过湿法蚀刻(HF)已经去除了翅片侧壁的氧化物34，且局部减薄工艺已经施加而形成更薄的翅片35之后，图5B的本体区域。局部减薄可以通过湿法(NH4OH化学)，干式(各向同性等离子体)蚀刻硅或通过局部氧化，并通过湿法或干式蚀刻技术去除所述氧化物而完成。图6A示出了未变化的S/ID区域。图6C示出了在孔53内的更薄本体区域35的顶视图。在图6C的左侧和右侧的块55示出了在孔53外侧的氧化物55的一些部分。如图6A所示，氧化物55从左向右延伸过图中所示的区域。在图6C中，氧化物55示为中心部分的切口，从而示出翅片的无阻挡的顶视图，由标记32表示，因为顶视图示出了翅片30上的氧化物盖。所述翅片嵌入在氮化物40内，如图6A所示。
此时，有两种普通方式继续FinFET加工，一种具有光刻印刷对准的栅极，另一种具有自对准的栅极。具有光刻印刷对准的栅极的流程后续为牺牲氧化物的生长和在翅片更宽区域剥离氮化物。然后是标准的FinFET加工。该栅极通过光刻印刷在薄翅片区域上限定。
下面描述自对准栅极的优选实施例的工艺流程。
图7B示出了形成FinFET栅极60的结果。首先，栅极氧化物(示为翅片35的边缘36)在翅片35的侧壁上热生长，厚度为10Δ(优选范围5A(或最薄的可能氧化物)至100Δ(取决于翅片厚度))。或者，可以沉积类似目标范围的栅极氧化物。然后在图6C所示的镶嵌孔53内沉积栅极导体60(多晶硅，非晶硅，金属)，且向下平坦化至氧化物55的高度，使用CMP或深腐蚀技术。图7A与图6A相同，示出了在该步骤中的动作限于孔53。
图8A示出了在氧化物55向下蚀刻(RIE)至氮化物40的高度和氮化物40向下蚀刻(RIE)至翅片30更宽的区域内的埋入氧化物20之后S/D区域的FinFET结构。蚀刻区域在图8A和8C中用括号51表示。两种蚀刻工艺对栅极导体(翅片30)的材料有选择性。
下面的工艺步骤是任选的，可以在前面的步骤中清除S/D区域之后进行：栅极侧壁的氧化(目标35A，优选范围10Δ-100Δ)，CVD氧化物衬层沉积(目标50Δ，优选范围10Δ-500Δ)。为设定正确的Vt，并控制短沟道效应，进行晕圈和延伸部分离子注入。
根据本发明，S/D区域的翅片30将比其最初值更厚，以便减小器件的电阻。如上所述，在加厚工艺之后，栅极必须不短于源极或漏极。下述步骤在栅极60的下部分上形成隔离电介质层，直到翅片30的高度。
在图9B中用线62表示的氮化物衬层沉积在栅极和翅片上(目标400Δ，优选范围50Δ-1000Δ)，且通过RIE蚀刻，而形成沿栅极导体的氮化物分隔层。
因为氮化物62的蚀刻是方向性的，需要长时间的氮化物过蚀刻来清楚翅片侧壁上的氮化物，所以氮化物蚀刻必须对氧化物有非常强的选择性。如果氮化物蚀刻具有较小方向性，蚀刻的横向部分将快速地清除翅片，但不会留下栅极60上所需的分隔层。
因此，分隔层蚀刻从栅极60和翅片30顶部去除分隔层62，然后继续从顶部去除所述共形层的一部分，所述共形层附着于翅片和栅极的竖直表面上。在上述栅极和翅片之间的高度差此时开始起作用。从翅片上去除氮化物，而使其不阻碍加厚工艺。在此期间，氮化物也将从栅极60的上部分上去除。所以，栅极60和翅片30的相对高度的情况是，当翅片清除时，氮化物62保持附着于栅极60的北侧和南侧，直到源极和漏极材料上方的高度。
在图9A中所示的结果是在S/D区域有开口且其中氮化物衬层已经向下蚀刻至BOX。在栅极中，氮化物RIE蚀刻已经进行了相同的距离，但因为栅极更高，所以留有氮化物分隔层，该层具有比硅翅片30更高的高度。在图9B的平面前面，将有氮化物衬层，由表示氮化物衬层的顶面的虚线62表示，从东向西延伸跨过在图8中用括号51表示的孔。
图10A示出了扩展翅片30的外延(epi)生长的结果。在清除了共形氮化物62，34之后，翅片侧壁30上的氧化物通过湿法蚀刻(HF)去除，然后利用选择性硅或硅-锗外延生长而形成材料65，翅片变得更宽，示为填充氧化物块50之间的孔和围绕翅片30。外延生长还出现在栅极导体的上部，在此露出多晶硅(poly)。外延填充部分65示为与翅片30上的氧化物32顶部高度相同，但该高度不严格。Epi 65可以仅部分覆盖竖直的氧化物盖32。
图10C示出了顶视图，其中epi65填充翅片30之间的区域(用标记32表示，因为翅片30在氧化物32下方)。Epi 65还形成栅极60的N和S侧上的衬层。栅极60用虚轮廓线示出，因为它在epi 65下方。在图10C中，氮化物衬层62也直接位于epi65下方。图10B与图9B相同，其中增加了栅极60顶部的epi65。
下面的步骤是源极/漏极离子注入，硅化，触点形成工艺和金属化。
然后每一所述工艺后续有标准的FinFET工艺，比如在J.Kedzierski等的“电子器件学报”v.50 n.4 2003年4月，第952-958页中所述，或任何其他削减翅片上的栅极的方便方法，然后执行本领域公知的标准后端处理。
虽然已经根据一个优选实施例描述了本发明，但本领域的技术人员将认识到本发明可以在下述权利要求的主旨和范围内以各种样式实施。
Claims (10)
1.一种制造FinFET的方法，包含步骤：
在硅衬底上形成至少一个翅片，该翅片具有翅片高度和翅片厚度；
形成栅极，该栅极具有大于所述翅片高度的栅极高度，且在所述翅片的本体区域与所述翅片相交；
在所述栅极和翅片上形成共形层；
定向蚀刻所述栅极和翅片上的所述共形层，直到去除了所述翅片的源极/漏极区域中的所述共形层，从而在所述栅极上形成栅极分隔层直到所述翅片的高度；以及
通过沉积外延材料增加所述翅片厚度，同时所述栅极与所述翅片通过所述栅极分隔层隔离；
其中，所述栅极高度使得在蚀刻所述共形层的所述步骤之后，所述栅极分隔层具有大于或等于所述翅片高度的高度。
2.如权利要求1所述的方法，其特征在于在形成栅极之前还包含步骤：
在所述FinFET上沉积至少一个氧化物层；
在所述翅片的本体区域中与所述翅片相交的所述氧化物层上形成镶嵌孔；
在所述镶嵌孔内形成栅极。
3.如权利要求1所述的方法，其特征在于在形成栅极之前还包含步骤：
在所述FinFET上沉积至少一个氧化物层；
在所述翅片的本体区域中与所述翅片相交的所述氧化物层上形成镶嵌孔；
在所述镶嵌孔内形成栅极。
4.如权利要求2所述的方法，其特征在于还包含步骤：使所述镶嵌孔内的所述翅片变薄，从而减小所述翅片本体区域的初始翅片厚度。
5.如权利要求3所述的方法，其特征在于还包含步骤：使所述镶嵌孔内的所述翅片变薄，从而减小所述翅片本体区域的初始翅片厚度。
6.一种FinFET，包含至少一个在硅衬底上的具有翅片高度和翅片厚度的翅片；
栅极，该栅极具有大于所述翅片高度的高度，且在所述翅片的本体区域与所述翅片相交而形成；
通过蚀刻沉积在所述栅极和翅片上的共形层而形成的栅极分隔层；
所述栅极和翅片上的所述共形层已经定向蚀刻，直到从所述翅片的源极/漏极区域去除了所述共形层，从而在所述栅极上形成所述栅极分隔层，直到所述翅片的高度；
增加所述翅片厚度的外延材料，同时所述栅极与所述翅片通过所述栅极分隔层隔离；
其中，所述栅极高度使得在蚀刻所述共形层的所述步骤之后，所述栅极分隔层具有大于或等于所述翅片高度的高度。
7.如权利要求6所述的FinFET，其特征在于在所述翅片的本体区域中与所述翅片相交的氧化物层的镶嵌孔内，所述栅极与所述翅片自对准。
8.如权利要求6所述的FinFET，其特征在于在所述翅片的本体区域中与所述翅片相交的氧化物层的镶嵌孔内，所述栅极与所述翅片自对准。
9.如权利要求7所述的FinFET，其特征在于所述翅片在所述镶嵌孔内变薄，从而减小所述翅片本体区域内的初始翅片厚度。
10.如权利要求8所述的FinFET，其特征在于所述翅片在所述镶嵌孔内变薄，从而减小所述翅片本体区域内的初始翅片厚度。
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|---|---|---|---|
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|---|---|
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|---|---|---|---|
| CNB2005100047066A Active CN100361282C (zh) | 2004-03-15 | 2005-01-18 | Finfet及其制造方法 |
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|---|---|
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| TW (1) | TWI339406B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104217962A (zh) * | 2013-06-04 | 2014-12-17 | 国际商业机器公司 | 晶体管以及制造晶体管的方法 |
Families Citing this family (46)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100598099B1 (ko) * | 2004-02-24 | 2006-07-07 | 삼성전자주식회사 | 다마신 게이트를 갖는 수직 채널 핀 전계효과 트랜지스터 및 그 제조방법 |
| KR20050108916A (ko) * | 2004-05-14 | 2005-11-17 | 삼성전자주식회사 | 다마신 공정을 이용한 핀 전계 효과 트랜지스터의 형성 방법 |
| KR100555573B1 (ko) * | 2004-09-10 | 2006-03-03 | 삼성전자주식회사 | Ｓｅｇ막에 의해 확장된 접합영역을 갖는 반도체 소자 및그의 제조방법 |
| US7608503B2 (en) * | 2004-11-22 | 2009-10-27 | Macronix International Co., Ltd. | Side wall active pin memory and manufacturing method |
| KR100594327B1 (ko) * | 2005-03-24 | 2006-06-30 | 삼성전자주식회사 | 라운드 형태의 단면을 가지는 나노와이어를 구비한 반도체소자 및 그 제조 방법 |
| JP4718908B2 (ja) * | 2005-06-14 | 2011-07-06 | 株式会社東芝 | 半導体装置および半導体装置の製造方法 |
| US7223650B2 (en) * | 2005-10-12 | 2007-05-29 | Intel Corporation | Self-aligned gate isolation |
| US7309626B2 (en) * | 2005-11-15 | 2007-12-18 | International Business Machines Corporation | Quasi self-aligned source/drain FinFET process |
| JP2007299951A (ja) | 2006-04-28 | 2007-11-15 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2007299991A (ja) * | 2006-05-01 | 2007-11-15 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2008124423A (ja) | 2006-10-20 | 2008-05-29 | Oki Electric Ind Co Ltd | 半導体装置の製造方法及び半導体装置 |
| JP4473889B2 (ja) * | 2007-04-26 | 2010-06-02 | 株式会社東芝 | 半導体装置 |
| KR100855834B1 (ko) * | 2007-05-25 | 2008-09-01 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| TW200847292A (en) * | 2007-05-29 | 2008-12-01 | Nanya Technology Corp | Method of manufacturing a self-aligned FinFET device |
| US7923337B2 (en) | 2007-06-20 | 2011-04-12 | International Business Machines Corporation | Fin field effect transistor devices with self-aligned source and drain regions |
| CN100536092C (zh) * | 2007-09-21 | 2009-09-02 | 北京大学 | 一种利用外延工艺制备鳍形场效应晶体管的方法 |
| US20090124097A1 (en) * | 2007-11-09 | 2009-05-14 | International Business Machines Corporation | Method of forming narrow fins in finfet devices with reduced spacing therebetween |
| JP2011512668A (ja) * | 2008-02-16 | 2011-04-21 | チュンブク ナショナル ユニヴァーシティ インダストリー−アカデミック コーポレイション ファウンデーション | 常温で動作する単電子トランジスタ及びその製造方法 |
| US8835261B2 (en) * | 2011-03-14 | 2014-09-16 | International Business Machines Corporation | Field effect transistor structure and method of forming same |
| US8236634B1 (en) * | 2011-03-17 | 2012-08-07 | International Business Machines Corporation | Integration of fin-based devices and ETSOI devices |
| US8513131B2 (en) | 2011-03-17 | 2013-08-20 | International Business Machines Corporation | Fin field effect transistor with variable channel thickness for threshold voltage tuning |
| US20140035069A1 (en) * | 2011-06-04 | 2014-02-06 | Avalanche Technology Inc. | Field effect transistor having a trough channel |
| US8377779B1 (en) | 2012-01-03 | 2013-02-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of manufacturing semiconductor devices and transistors |
| US9093556B2 (en) * | 2012-08-21 | 2015-07-28 | Stmicroelectronics, Inc. | Multi-fin FINFET device including epitaxial growth barrier on outside surfaces of outermost fins and related methods |
| CN103839814B (zh) * | 2012-11-21 | 2016-12-21 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管的形成方法 |
| US8912609B2 (en) | 2013-05-08 | 2014-12-16 | International Business Machines Corporation | Low extension resistance III-V compound fin field effect transistor |
| JP2014241386A (ja) * | 2013-06-12 | 2014-12-25 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法及び半導体装置 |
| US9502408B2 (en) | 2013-11-14 | 2016-11-22 | Globalfoundries Inc. | FinFET device including fins having a smaller thickness in a channel region, and a method of manufacturing same |
| US20150145042A1 (en) * | 2013-11-25 | 2015-05-28 | International Business Machines Corporation | Transistors having multiple lateral channel dimensions |
| US20170004975A1 (en) | 2013-12-27 | 2017-01-05 | Intel Corporation | Technologies for selectively etching oxide and nitride materials and products formed using the same |
| US9293375B2 (en) | 2014-04-24 | 2016-03-22 | International Business Machines Corporation | Selectively grown self-aligned fins for deep isolation integration |
| US9209172B2 (en) * | 2014-05-08 | 2015-12-08 | International Business Machines Corporation | FinFET and fin-passive devices |
| US9087720B1 (en) | 2014-08-04 | 2015-07-21 | Globalfoundries Inc. | Methods for forming FinFETs with reduced series resistance |
| US9985112B2 (en) * | 2015-02-06 | 2018-05-29 | International Business Machines Corporation | Sloped finFET with methods of forming same |
| US9443853B1 (en) | 2015-04-07 | 2016-09-13 | International Business Machines Corporation | Minimizing shorting between FinFET epitaxial regions |
| US9722043B2 (en) | 2015-06-15 | 2017-08-01 | International Business Machines Corporation | Self-aligned trench silicide process for preventing gate contact to silicide shorts |
| US9627378B2 (en) * | 2015-06-30 | 2017-04-18 | International Business Machines Corporation | Methods of forming FINFETs with locally thinned channels from fins having in-situ doped epitaxial cladding |
| US11018254B2 (en) * | 2016-03-31 | 2021-05-25 | International Business Machines Corporation | Fabrication of vertical fin transistor with multiple threshold voltages |
| US9947548B2 (en) | 2016-08-09 | 2018-04-17 | International Business Machines Corporation | Self-aligned single dummy fin cut with tight pitch |
| US9842840B1 (en) * | 2016-11-09 | 2017-12-12 | Micron Technology, Inc. | Transistors and memory arrays |
| US10593797B2 (en) * | 2018-06-26 | 2020-03-17 | International Business Machines Corporation | Vertical transport field effect transistor structure with self-aligned top junction through early top source/drain epitaxy |
| JP7028096B2 (ja) | 2018-07-26 | 2022-03-02 | 日本製鉄株式会社 | コークスの強度管理方法 |
| US10930768B2 (en) | 2018-10-18 | 2021-02-23 | Samsung Electronics Co., Ltd. | Low current leakage finFET and methods of making the same |
| US10957786B2 (en) | 2018-10-18 | 2021-03-23 | Samsung Electronics Co., Ltd. | FinFET with reduced extension resistance and methods of manufacturing the same |
| US10720502B2 (en) | 2018-10-22 | 2020-07-21 | International Business Machines Corporation | Vertical transistors having a layer of charge carriers in the extension region for reduced extension region resistance |
| US10685840B2 (en) | 2018-11-16 | 2020-06-16 | Globalfoundries Inc. | Gate structures |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6413802B1 (en) * | 2000-10-23 | 2002-07-02 | The Regents Of The University Of California | Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture |
| US6583469B1 (en) * | 2002-01-28 | 2003-06-24 | International Business Machines Corporation | Self-aligned dog-bone structure for FinFET applications and methods to fabricate the same |
| WO2003103019A2 (en) * | 2002-06-03 | 2003-12-11 | International Business Machines Corporation | Fin fet devices from bulk semiconductor and method for forming |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6252284B1 (en) * | 1999-12-09 | 2001-06-26 | International Business Machines Corporation | Planarized silicon fin device |
| US6475869B1 (en) * | 2001-02-26 | 2002-11-05 | Advanced Micro Devices, Inc. | Method of forming a double gate transistor having an epitaxial silicon/germanium channel region |
| US6864164B1 (en) * | 2002-12-17 | 2005-03-08 | Advanced Micro Devices, Inc. | Finfet gate formation using reverse trim of dummy gate |
| US6855607B2 (en) * | 2003-06-12 | 2005-02-15 | Advanced Micro Devices, Inc. | Multi-step chemical mechanical polishing of a gate area in a FinFET |
| US7045401B2 (en) * | 2003-06-23 | 2006-05-16 | Sharp Laboratories Of America, Inc. | Strained silicon finFET device |
| US6911383B2 (en) * | 2003-06-26 | 2005-06-28 | International Business Machines Corporation | Hybrid planar and finFET CMOS devices |
| US7005330B2 (en) * | 2003-06-27 | 2006-02-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method for forming the gate electrode in a multiple-gate transistor |
| US6812105B1 (en) * | 2003-07-16 | 2004-11-02 | International Business Machines Corporation | Ultra-thin channel device with raised source and drain and solid source extension doping |
| US7095065B2 (en) * | 2003-08-05 | 2006-08-22 | Advanced Micro Devices, Inc. | Varying carrier mobility in semiconductor devices to achieve overall design goals |
| JP4266138B2 (ja) * | 2003-08-11 | 2009-05-20 | パイオニア株式会社 | 情報記録装置及び最適レーザパワー検出方法 |
-
2004
- 2004-03-15 US US10/800,850 patent/US7087471B2/en not_active Expired - Lifetime
-
2005
- 2005-01-18 CN CNB2005100047066A patent/CN100361282C/zh active Active
- 2005-03-04 JP JP2005059941A patent/JP4256853B2/ja active Active
- 2005-03-08 TW TW094106871A patent/TWI339406B/zh not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6413802B1 (en) * | 2000-10-23 | 2002-07-02 | The Regents Of The University Of California | Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture |
| US6583469B1 (en) * | 2002-01-28 | 2003-06-24 | International Business Machines Corporation | Self-aligned dog-bone structure for FinFET applications and methods to fabricate the same |
| WO2003103019A2 (en) * | 2002-06-03 | 2003-12-11 | International Business Machines Corporation | Fin fet devices from bulk semiconductor and method for forming |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104217962A (zh) * | 2013-06-04 | 2014-12-17 | 国际商业机器公司 | 晶体管以及制造晶体管的方法 |
| CN104217962B (zh) * | 2013-06-04 | 2017-07-21 | 国际商业机器公司 | 晶体管以及制造晶体管的方法 |
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