JP5232360B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は、液晶素子や有機発光素子を用いた画像表示装置、特に低温ポリシリコン技術を用いた駆動回路内蔵型の画像表示装置の製造方法およびこの製造方法で製造した画像表示装置に関する。

液晶素子を用いた画像表示装置（以下、ディスプレイとも称する）、すなわち液晶表示装置（液晶ディスプレイ）は、薄型、低消費電力という特性から、テレビ受像機やパソコンなどの各種情報機器のモニターに広く用いられている。特に、近年のモバイル機器用の液晶表示装置は、高画質化、高精細化の追及と同時に、高機能化、薄型軽量化、低コスト化といった付加価値が求められている。そこで、液晶表示装置と同一ガラス基板上に低温ポリシリコン膜を用いた薄膜トランジスタ（以下、ＴＦＴとも称する）を用いてタイミングコントローラや画素を駆動するドライバ（駆動回路）を組み込んだ、所謂システムインディスプレイの開発が盛んになってきた。

ＴＦＴは、従来から液晶ディスプレイにおける画素の駆動に用いられている。従来は、キャリア移動度（以下、単に移動度とも称する）の低いアモルファスシリコン材料を用いていた。駆動回路駆動用のＴＦＴには高い駆動能力が要求されるため、より移動度の高いシリコン材料を用いることが望ましい。

この要求に対する最も大きな障害は、ディスプレイ生産においては大型ガラス基板を用いることである。このためＴＦＴを作製するプロセス温度はガラスの耐熱温度に規定されてしまう。しかし近年、６００℃以下の低温プロセスでガラス基板上のポリシリコン結晶化とＴＦＴの作製を可能とする技術が実用化されるようになった。

現在、低温ポリシリコンを結晶化する方法として、アモルファスシリコン膜に高出力のエキシマレーザをパルス照射して、大面積のシリコン膜を溶融し、再結晶化するエキシマレーザアニーリング法（ｅｘｃｉｍｅｒ ｌａｓｅｒ ａｎｎｅａｌｉｎｇ:ＥＬＡ法）が主流である。このＥＬＡ法は結晶成長方向を制御していないため、結晶粒界の方向はランダムで，粒径は０．２〜０．８μｍ程度と小さい。しかも、粒界部分が盛り上がって表面ラフネスが大きい結晶粒が形成される。

この粒界はＴＦＴの電流駆動特性や素子の信頼性を制限するため、より単結晶に近いポリシリコンを結晶化する技術も検討されている。その一例として、非特許文献１のＳＥＬＡＸ（Ｓｅｌｅｃｔｉｖｅｌｙ Ｅｎｌａｒｇｉｎｇ Ｌａｓｅｒ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）法が開示されている。この方法は、連続発振（ＣＷ）レーザや、パルス周波数が極めて高い数十ＭＨｚ以上の擬似ＣＷレーザ光を用いて、基板に成膜したシリコン膜に照射したレーザ（または、シリコン膜を成膜した基板を載置するステージ）を基板面に対して一方向に移動（走査）させる方法である。

このレーザの走査により、結晶が一方向に沿って成長する。結晶粒界は成長方向に対しほぼ平行に形成される。従って粒界における盛り上がりが生じないため，表面が平坦な膜となる。その結晶粒は、幅が０．２〜０．８μｍで、長さが２〜８μｍ程度の帯状になる。このような結晶粒の形状から、結晶成長方向とその垂直方向に対して電気伝導に異方性が生じる。すなわち、結晶成長方向の電気伝導は、キャリアが横断する結晶粒界の密度が低下するため、移動度が高くなる。

ＣＷレーザ光としては、例えば、１０６４ｎｍの固体レーザの波長を５３２ｎｍに変換したものを用いる。ＣＷレーザ光または擬似ＣＷレーザ光の出力は、何れもパルスエキシマレーザに比較して小さい。従って、効率的に結晶化がなされるようにビーム形状を整形する必要がある。すなわち、基板上に照射するレーザのビーム形状は、レーザの走査方向に対して垂直方向に長軸を持つ細長い矩形とする。これにより、一度に処理できる領域を拡大してスループットを向上させようとしている。その矩形の長辺は、レーザ出力にも依存するが、１００μｍ以下であることが多い。そのため、ＣＷレーザを用いたアニールでの結晶化は、高性能なＴＦＴが必要となる周辺回路部分のみを選択的に行う。
国際電子デバイス学会予稿集(2001年)第747頁から第750頁（International Electron Devices Meeting (Washington DC, 2001) PP747-751）

ＥＬＡ法やＣＷレーザアニールまたはその他の方法に限らず、レーザを用いたアニールによる結晶化方法に共通した問題点として、不純物混入がある。特に、炭素、窒素、酸素(Ｃ，Ｎ，Ｏ)不純物の汚染源は、基板表面の下地層（下地絶縁膜）または前駆半導体膜自身の他に、結晶化雰囲気中にも存在する。そのため、結晶化過程におけるこれらの不純物の混入が避けられない。

不純物排除のためには、真空中での一貫プロセスが有効である。しかし、真空中での一貫プロセスを大型基板に適用することは、コスト的に困難である。これらＣ，Ｎ，Ｏ不純物がポリシリコン結晶性やＴＦＴ特性に及ぼす影響については、これまで十分明らかにされていない。本発明者らは、Ｃ，Ｎ，Ｏ不純物がＴＦＴ特性へ及ぼす影響を調べるために、次の実験を行った。

厚さ０．６ｍｍのガラス基板上に、下地絶縁膜として厚さ１４０ｎｍの窒化シリコン（ＳｉＮ）膜と、厚さ１００ｎｍの酸化シリコン（ＳｉＯ）膜とを成膜する。その上に前駆半導体膜として厚さ５０ｎｍのアモルファスシリコン膜をプラズマＣＶＤ法により順次成膜した。前駆半導体膜の成膜後、４００℃のアニールによりアモルファスシリコン中の水素を低減し、アモルファスシリコン前駆半導体膜を故意にＣ，Ｎ，Ｏで汚染させるために、ＳｉＯ保護膜を成膜してから１×１０¹⁸ｃｍ^-3から２×１０²⁰ｃｍ^-3の濃度でＣ，Ｎ，Ｏをイオン注入した。ＳｉＯ保護膜をエッチングで除去した後、通常のＣＷレーザアニール結晶化とＴＦＴ作製プロセスを行った。ａｓ-ｄｅｐｏｓｉｔｅｄ状態のアモルファスシリコン膜は、可能な限り不純物濃度が低くなる条件で成膜することにより、Ｃ、Ｎ、Ｏ不純物注入の影響が分かり易いようにした。

図１は、ＴＦＴ特性の結果をドレイン電圧０．１Ｖで測定した移動度とイオン注入不純物濃度の関係を説明する図である。横軸にアモルファスシリコンに注入したＣ、Ｎ、Ｏ不純物濃度を、縦軸にＴＦＴの電界効果移動度を取って示す。不純物を注入しない参照資料を×で示す。図１は、Ｃ、Ｎ、Ｏいずれかで前駆半導体膜を汚染させることにより移動度が低下することを表している。特に、Ｃ汚染試料の移動度低下が著しく、１×１０²⁰ｃｍ^-3の汚染では、参照試料よりも２０％以上の低下が観られた。この原因を調べるために、結晶化したポリシリコン中の不純物の質量分析を行った。

図２は、前駆半導体とそれを結晶化したポリシリコンについての不純物（Ｃ、Ｎ、Ｏ）の濃度プロファイルの説明図である。図２(ａ)、図２（ｂ）、図２(ｃ)、図２(ｄ)は、それぞれＣ、Ｎ、Ｏを１×１０²⁰ｃｍ^-3注入した試料、および不純物注入無しの参照試料の深さ方向の不純物濃度プロファイルを結晶化前後で表している。図２に示した結果は、ＣＷレーザ結晶化の結果を示している。

各試料のＣ濃度の変化を観ると、全ての試料においてＣ濃度が増加している。図２(a)の１×１０²⁰ｃｍ^-3注入のＣ汚染試料では、１×１０²⁰ｃｍ^-3から１．２×１０²⁰ｃｍ^-3と増加し、図２(ｂ)、図２(ｃ)、図２(ｄ)の試料では、元のＣ濃度１×１０¹⁸ｃｍ^-3から１．５×１０¹⁹ｃｍ^-3に増加した。これらの結果から、結晶化におけるポリシリコン中のＣは、アモルファスシリコン前駆半導体膜に元々注入されたＣに加えて、レーザでアモルファスシリコンが溶融したときに、表面汚染のCが内部に浸透して増加することが分かった。図２(ｂ)、図２(ｃ)、図２(ｄ)の試料のように、故意的なＣ汚染が無い場合、レーザアニールしたポリシリコンのＣ汚染は、結晶化で溶融したときに表面から取り込むものが主となる。なお，不純物濃度は表面または界面で高くなっているため，膜中の最も濃度が低い部分を指している。

それに対して、Ｎ、Ｏ不純物の場合は、溶融と再結晶化の過程で、表面汚染の取り込みと同時に、内部から不純物を掃き出す効果あることを新たに見出した。従って、深さ方向の濃度プロファイルは、膜中濃度は低くなり、表面と界面の濃度が高くなる性質がある。Ｎ，Ｏを注入した汚染試料においては、それぞれの試料に注入したＮ、Ｏが掃き出されて、膜内部の濃度は元より低くなる。故意的なＮ、Ｏ汚染がない試料の場合には、結晶化過程でＮとＯの取り込みが行われて濃度が増加する。

Ｎ，Ｏのそれぞれの濃度は、注入無しでそれぞれ１．５×１０¹⁷ｃｍ^-3、１×１０¹⁸ｃｍ^-3であったのが、２．５×１０¹⁷ｃｍ^-3、８×１０¹⁸ｃｍ^-3となる。この値は，Ｎ，Ｏ注入試料を結晶化した後の濃度と大きな差は無い。つまり、Ｎ,ＯはＣと異なり、表面汚染または下地絶縁膜の構成元素の取り込みと掃き出しが同時に行われるため、結晶化後の膜中の濃度はある一定範囲の値になる。これがＣに比較して移動度低下が少ない理由と考えられる。このＮ、Ｏの掃き出しの効果は、シリコン中におけるＮ、Ｏの固溶限界が低いために起こると考えられる。

この実験において、ポリシリコンの電気特性と不純物の関係について、もう一点重要な知見を得た。それは、前駆半導体膜であるアモルファスシリコンにＮ注入を施すことにより、低抵抗のｎ型またはｐ型半導体層が得られることである。一般に、ＴＦＴに用いる薄層のポリシリコンを低抵抗化することは技術的に困難である。キャリア濃度を上げるために燐（Ｐ）またはホウ素（Ｂ）を高濃度にイオン注入すると、結晶性が劣化するためアニールしても回復しなくなる。

通常のＴＦＴ作製方法におけるｎ型またはｐ型半導体層の形成においては、アモルファスシリコンをレーザアニールして、ポリシリコンの結晶化を行い、その後にソース，ドレイン領域にＰまたはＢのイオン注入と，活性化アニールを行う。これに対して発明者らの実験では、レーザ結晶化の前に、アモルファスシリコンにＮ注入の工程を挿入することで、低抵抗層の半導体膜が得られることを見出した。

本実験における故意にＮ注入したアモルファスシリコン試料では、図２（ｂ）に示した通り、下地絶縁膜との界面に結晶化でＮが蓄積する。そのＮ蓄積が、Ｐのイオン注入で破壊された結晶性回復の核となり、高い移動度が得られる。このときＰがドナーとして働く確率すなわち活性化率は、Ｎ注入無しの参照試料とほとんど同じである。

図３は、ｎ型半導体膜のシート抵抗とＣ，Ｎ，Ｏ注入量の関係を説明する図である。Ｃ，Ｏについては低抵抗化する効果は全く無いが、１×１０¹⁹ｃｍ^-3のＮ注入を施した試料のシート抵抗は、参照試料よりも最大４０％以上低下した。ただし、Ｎ注入濃度にも最適範囲があり、１×１０²⁰ｃｍ^-3という高濃度の場合に低抵抗化していない。その原因は、ＮがポリシリコンのＣＷレーザのアニールによる結晶化を阻害するためと考えられる。これは図１における移動度低下で示した通りであり、ドーパントの注入前のポリシリコンの結晶性が劣っているためである。また、ＣＷレーザのアニールによる結晶化におけるＮ掃き出しの効果は十分でないので、ポリシリコン膜中のＮ濃度が他試料より高くなっており、純粋に不純物として結晶格子を乱しているとも考えられる。

このようにｎ層半導体膜が低抵抗化する条件として、ＣＷレーザのアニールによる結晶化した後のポリシリコンと、下地との界面において、Ｎが蓄積していることが重要である。Ｎのイオン注入を，前駆半導体膜ではなく、ＣＷレーザアニールによる結晶化後のポリシリコンにした場合、Ｎは膜中に均一に広がった状態となるが、この場合でも低抵抗化の効果は確認できる。ただし、この効果は小さかった。

この場合のＮは、不純物として結晶格子を乱す要因にもなるからである。なお、レーザアニールによる結晶化における界面のＮ蓄積は、ＥＬＡ法よりもＣＷレーザのアニールによる方が効果的であり、ＥＬＡ法だけでは緩やかな変化の濃度プロファイルとなり、ＣＷレーザアニールのような急峻なピークにはならない。

ポリシリコンＴＦＴの用途は、ほとんどが液晶パネルや有機ＥＬなどのディスプレイ用であり、その画素の駆動および周辺の回路に用いられる。特に、液晶パネルにおいては、より速い画像表示が求められているため、回路用ＴＦＴに高いｏｎ、off比が求められている。先に述べたように、不純物の汚染度は，これらＴＦＴの性能に直接的影響を及ぼすため，結果的に液晶パネル周辺に作り込む回路、または液晶パネル自体の性能を決める要因ともなる。

従って、本発明の目的は、前述の実験結果から得られた不純物に関する知見にもとづいて、高いｏｎ、ｏｆｆ比で、低抵抗ｎ型（またはｐ型）半導体層のＴＦＴを備えた高精細かつなめらかな動画表示を可能とした画像表示装置を得ることにある。

本発明者等は、ポリシリコンのレーザアニールによる結晶化におけるＣ，Ｎ，Ｏ不純物の影響について検討した結果、以下の３点を見出した。
（１）前駆半導体膜中または結晶化過程で取り込まれるＣ，Ｎ，Ｏ不純物は、いずれもＴＦＴの移動度を低下させる。
（２）レーザアニールによる溶融と再結晶化の過程では、Ｃ，Ｎ，Ｏ不純物の取り込みと掃き出しが同時に起こっており、各不純物ごとに特徴的な濃度プロファイルのポリシリコン膜になる。すなわち、Ｃ不純物では取り込みの効果が大きく、Ｎ，Ｏ不純物では掃き出しの効果から表面と界面の濃度が高いプロファイルとなる。
（３）ポリシリコンと下地絶縁膜との界面に蓄積したＮ不純物が、ドーパントの活性化アニールにおける結晶性の回復力を高めることによって、高移動度の低抵抗半導体膜を形成させる。なお、レーザアニール方法として特にＣＷレーザを用いることは界面にＮ蓄積させるための効率の良い方法となっている。

従って、上記目的を達成するための本発明の第１の特徴は、下地絶縁膜との界面にＮ不純物を蓄積させたポリシリコンを用いて、低抵抗ｎ型（またはｐ型）半導体膜を形成して、ＴＦＴ作製に用いることである。Ｎ蓄積をソース領域とドレイン領域のみに施せば、特に高いｏｎ、ｏｆｆ比という目的を効果的に達成できる。ＬＤＤ（ＬｉｇｈｔｙＤｏｐｅｄ Ｄｒａｉｎ）構造に用いても効果的で有る。また、この半導体膜は、ＴＦＴに関わり無く低抵抗膜が入用な用途に用いることができる。

また、本発明の第２の特徴は、Ｃ、Ｎ、Ｏ不純物の汚染濃度を限定してＴＦＴに使用することである。レーザアニール結晶過程中では、Ｃ、Ｎ、Ｏ不純物の取り込みと掃き出しが起こっていることを見出した。従って、前駆半導体膜中の汚染、下地絶縁膜の汚染、結晶化の雰囲気、結晶化のレーザアニール条件など、ポリシリコンの不純物濃度に影響する要因は多く、全てを規定することは難しい。よって、ポリシリコン中の許容不純物濃度を決めることにした。

図１、図２から、参照試料と同レベルの汚染ということで、Ｃ濃度 ≦ ２×１０¹⁹ｃｍ^-3、Ｎ濃度 ≦ ３×１０¹⁷ｃｍ^-3、Ｏ濃度 ≦ ７×１０¹⁸ｃｍ^-3が望ましい汚染レベルである。ただし、前駆半導体の成膜条件を検討して、Ｃ濃度 ≦ ３×１０¹⁹ｃｍ^-3、Ｎ濃度 ≦ ５×１０¹⁷ｃｍ^-3、Ｏ濃度 ≦ ３×１０¹⁹ｃｍ^-3のポリシリコンの場合が実用レベルの最低限必要な条件とした。ただし、各濃度はポリシリコン中の最も濃度が低いところで規定している。

本発明によれば、低抵抗ｎ型またはｐ型半導体層を得ることが可能となる。その低抵抗膜をＴＦＴのソース領域、ドレイン領域に用いて高いｏｎ／ｏｆｆ比を可能とする。その結果、高精細かつ滑らかな動画を表示可能な画像表示装置が得られる。

以下、本発明による裁量の実施形態につき、実施例の図面を参照して詳細に説明する。

図４は、本発明の実施例１を説明する低抵抗半導体層の製造工程を示す図である。また、図５は、図４の工程に対応した基板の断面図である。以下、図４と図５を用いて本発明の実施例１を説明する。厚さ０．６ｍｍのガラス基板ＧＬＳの上に、下地絶縁膜（アンダーコート）ＵＤＣとして、厚さ１４０ｎｍの窒化シリコン（ＳｉＮ）膜と、厚さ１００ｎｍの酸化シリコン（ＳｉＯ）膜とを成膜し、その上部に前駆半導体膜ＰＣＦとして、厚さ５０ｎｍのアモルファスシリコン膜をプラズマＣＶＤ法により順次成膜する（Ｐ−１:アモルファスＳｉ膜形成）。

下地絶縁膜ＵＣＬは、ＳｉＯのみ、またはＳｉＮのみでもよく、その厚さもレーザアニールで溶融する厚さの範囲ならば、応用に適した厚さを用いればよい。この下地絶縁膜ＵＣＬは本実施例の低抵抗化方法の効果を左右するものではない。また、前駆半導体膜ＰＣＦは、ＣＶＤ(ｃｈｅｍｉｃａｌｖａｐｏｒｄｅｐｏｓｉｔｉｏｎ)で成膜したアモルファス半導体膜でも良いし、前記アモルファス半導体膜の全面にエキシマレーザを照射し、多結晶化した膜、またはそれ以外の方法(例えばＣＶＤで成膜する)で作製したポリシリコン半導体膜でも良い。また、シリコンを主成分とするアモルファスまたは多結晶の混晶半導体を用いても良い。

通常のＴＦＴ作製工程ならば、前駆半導体膜ＰＣＦの成膜後に、必要に応じて４００℃のアニールによりアモルファスシリコン中の水素を低減した後、レーザアニール結晶化によりポリシリコンＰＳＩを形成する。しかし、本実施例の低抵抗膜については、図４に示した通り、レーザアニール結晶化前に３０ｎｍの薄いＳｉＯ絶縁物の保護膜ＰＯＩを付けてからＮをイオン注入する（Ｐ−２:Ｎ注入）。Ｎのイオン注入は２５ｋｅＶのエネルギーで１×１０¹⁴ｃｍ^-2の濃度である。Ｎ注入後は、絶縁物をエッチングで除去する。

レーザアニールによる結晶化は、ＥＬＡ法とＣＷレーザを用いるアニール方法の、何れを用いても低抵抗化に効果的であるが、ＣＷレーザを用いた方が、より効果が大きい。ＣＷレーザは、波長５３２ｎｍのものをラインビーム形状に整形して、前駆半導体膜ＰＣＦに照射した（Ｐ−３:レーザ結晶化）。

このラインビームを横方向（ラインビームの長軸に交差する方向、一般には直交方向）へ移動させることにより、レーザの走査方向に，表面が平坦で結晶粒径が大きく、粒幅のそろったポリシリコンを結晶成長させる。このとき、エネルギービームを移動させても良いし、結晶成長方向と反対の方向へ試料を移動させても良い。レーザ照射条件として，レーザ照射部分の面積を、操作方向５μｍ、ビーム幅約５０μｍと設定して、走査速度を３００ｍｍ/Ｓとした。この値は前駆半導体膜となるアモルファスシリコンの厚さと、その他にレーザ光源の出力、基板の熱伝導率，下地絶縁膜の厚さなどで決まる。

本実施例で作製したポリシリコン半導体膜ＰＳＩは、通常のＣＷレーザのアニール方法と同様の横方向成長（レーザの走査方向に沿った方向への結晶成長）をするため、主にレーザの上記走査方向と平行な結晶粒界が形成される。その結晶粒の大きさは、面積比で６０％以上の領域で、幅０．２μｍ、長さ３μｍ以上となり、通常のＮ注入無しのＣＷレーザアニール結晶と区別できない。また、ＡＦＭ(ａｔｏｍｉｃ ｆｏｒｃｅ ｍｉｃｒｏｓｃｏｐｅ)によって解析した表面ラフネスの高低差も、５ｎｍ以下で、通常の膜と変わらなかった。

ポリシリコンの結晶化の後には、ドーパントをイオン注入するための保護膜ＰＯＩとしてＳｉＯをプラズマＣＶＤで堆積した。ＴＦＴを作製するときはこのＳｉＯがゲート絶縁膜となる。ｎ型ドーパントとしてＰを、１×１０¹⁵ｃｍ^-2の濃度で注入する（Ｐ−４:ｎ型ドーパント注入）。これを５００℃でアニールして活性化させて（Ｐ−５:活性化アニール）、ｎ型半導体の低抵抗膜を作製する。結晶成長方向で測定したシート抵抗は、Ｎ注入無しの参照用試料では４５４Ω／□であったのに対し、本実施例では２３８Ω／□と、４０％以上低い抵抗が得られた。また、ドーパントとしてＢを注入するとｐ型の低抵抗膜が得られた。

本実施例で用いた波長５３２ｎｍのレーザ装置は、半導体レーザで励起されたＹＶＯ結晶から得られる波長１０６４ｎｍのレーザ光を、ＳＨＧ（Ｓｅｃｏｎｄａｒｙ Ｈａｒｍｏｎｉｃｓ Ｇｅｎｅｒａｔｉｏｎ）波長変換素子により波長５３２ｎｍに変換して出力する固体レーザ装置である。ただし、その他のＣＷレーザとして、より短波長のレーザ、例えば波長４０８ｎｍのものを用いることもできる。その場合は、シリコンを主成分とする半導体膜が高い吸収係数を示すため、基板の熱的ダメージが小さくなる。また固体レーザのほか、ＧａＮ系の半導体レーザや，ガスなどのＣＷレーザ、発振周波数が数十ＭＨｚ以上のいわゆる擬似ＣＷレーザがある。

レーザ装置の使用方法として、実施例１に挙げた典型的な使用法以外でも本発明の本質から外れない使用法は広くある。例えば、本実施例のようにレーザ光のビーム形状をライン状のビームとした方が、レーザのパワーを効率的に使用できるが、丸型のビームなどを用いることもできる。また、単一のレーザ装置の代わりに、複数のレーザ装置を並列して用いることで、結晶化できる範囲が拡大できる。また、エキシマレーザなどのパルス光の強度分布を試料平面上２次元的に変調させて，横方向成長させる方法でも低抵抗のポリシリコン膜を作製できる。

以上の実施例は、ＣＷレーザを用いるか、または結晶成長の方向を制御したレーザ結晶化の例である。しかし、本発明はランダムな成長方向のエキシマパルスレーザーを用いても効果がある。この場合は、レーザ強度が大きいため大面積化が可能となり低コストの製造に向いている。

実施例1では，前駆半導体膜であるアモルファスシリコン膜にＮを導入する方法をイオン注入としたが，他の方法でＮを導入しても本発明の技術思想を逸脱しない。例えば、アモルファスシリコン膜をプラズマＣＶＤ法で成膜する過程において、Ｎを含む不純物ガスを流すなど、Ｎが多量に存在する雰囲気として，膜中に取り込まれるようにする方法でもよい。

また、ポリシリコンの結晶化をレーザアニール方法以外で行っても良い。結晶化の方法としては、ポリシリコンをガラス基板上の下地絶縁膜に直接成膜する方法がある。ただし、この方法では、下地絶縁膜との界面にＮを蓄積させる条件でポリシリコンを成膜するのが望ましいが、Ｎを高濃度かつ急峻に導入するための不純物ガスの制御をする必要がある。従って、その制御が困難な場合には、Ｎがポリシリコン膜の深さ方向に均一に導入されることも止むを得ない。その場合でも一定の低抵抗化の効果がある。

また、低抵抗化の効果を最大にすることよりも、コストを優先して工程を増やさないようにする場合には、結晶化前のＮ導入を止めて、結晶化後のポリシリコンにＮ注入をしてもよい。ｎ型またはｐ型ドーパントと同時に注入すれば、工程は増えない。ただし、この場合は、Ｎ濃度は膜厚方向に均一に導入されるが、一定の効果は期待できる。

実施例１ではｎ型（またはｐ型）低抵抗膜の製造工程を説明した。実施例３では、この低抵抗膜を用いたＴＦＴの製造工程について説明する。図６は、本発明の実施例３を説明するＴＦＴの製造工程図である。また、図７は、ＴＦＴの断面模式図である。なお、図６(a)の工程図のうち、図４の低抵抗膜製造工程と共通する項目は太枠で表している。

図６と図７を用いて実施例３を説明する。実施例１と同様に、厚さ０．６ｍｍのガラス基板ＧＬＳの上に，厚さ１４０ｎｍの窒化シリコン（ＳｉＮ）膜と、厚さ１００ｎｍの酸化シリコン（ＳｉＯ）膜と、前駆半導体膜ＰＣＦとして厚さ５０ｎｍのアモルファスシリコン膜を、プラズマＣＶＤ法により順次成膜する（Ｐ−１:アモルファスＳｉ膜形成）。Ｎイオン注入のため３０ｎｍのＳｉＯ保護膜ＰＯＩを成膜する。さらに、低抵抗化したい領域以外をホトリソグラフィー法（以下、ホトリソと略称する）でマスクしてから（Ｐ−２:ホトリソマスク形成）、Ｎ注入を施す（Ｐ−３:Ｎ注入）。少なくともＴＦＴのソース領域Ｓとドレイン領域Ｄとなる領域は、ホトリソの開口部としてＮが注入されるようにする。

ホトリソマスクとＳｉＯ保護膜を除去した後（Ｐ−４:ホトリソマスク除去）、ＣＷレーザを用いたアニールで前駆半導体からポリシリコン膜ＰＳＩを結晶化する（Ｐ−５:レーザ結晶化）。

ホトリソとドライエッチングによって、ポリシリコンを島状に加工した後（Ｐ−６:ポリシリコン島加工）、ゲート絶縁膜ＧＩを堆積する（Ｐ−７:ゲート絶縁膜形成）。さらに、この上に、モリブデン・タングステン（ＭｏＷ）からなる金属膜をスパッタにより堆積し、これをホトリソによりゲート電極ＧＴに加工する。このとき、ゲート配線も加工される（Ｐ−８:ゲート電極形成）。

次に、レジストをマスクとして、所定の位置にリン（Ｐ）およびボロン（Ｂ）からなる不純物を注入（Ｐ−９:ｎ型ドーパント注入）した後、ＳｉＯからなる層間絶縁膜ＬＩをプラズマＣＶＤで堆積する（Ｐ−１０:層間絶縁膜形成）。これを５００℃でアニールし、注入したＰおよびＢ不純物を活性化してＴＦＴのソース及びドレインを形成する（Ｐ−１１:活性化アニール）。ソース、ドレインおよびゲート電極とのコンタクト穴を、層間絶縁膜ＬＩとゲート絶縁膜ＧＩをエッチングして形成する（Ｐ−１２:コンタクト穴形成）。

さらに、ＭｏＷとアルミニウム（Ａｌ）の積層からなる金属膜をスパッタにより堆積し、ホトリソを用いてアルミニウム配線Ａｌを形成する（Ｐ−１３:Ａｌ配線形成）。さらに、プラズマＣＶＤを用いてＳｉＮからなる保護膜ＳＩＮを形成し（Ｐ−１４:保護膜形成）、４００℃アニールにより終端処理（Ｐ−１５:終端アニール）を行う。液晶画素に用いられるＴＦＴの場合は、さらにスルーホール及び端子部分のＳｉＮ保護膜ＳＩＮを開口したのち、ＩＴＯからなる透明電極をスパッタで堆積し、ホトリソにより画素電極に加工する。以上が本発明の低抵抗膜をソース，ドレインに用いたＴＦＴの工程である。

上記の実施例におけるＮ注入では，低抵抗化したい領域のみホトリソの開口部を作ったが、この工程を省いて全面にＮを注入することも可能である。この場合にはＮ不純物がチャネル部分の移動度を低下させるが、ＴＦＴの要求仕様とコストに合わせて、ポリシリコン結晶化方法と本発明の適用箇所を選択できる。

本実施例では基本的構造のＴＦＴを例としたが、ゲート端にソース領域とドレイン領域よりも低濃度の領域を設けたＬＤＤ領域にも適用可能である。この場合、ＬＤＤ領域のキャリア濃度を増加させること無しに移動度を増加させるため、電界集中の問題を起こさずに、低抵抗化することが可能となる。

図８は、本発明の低抵抗膜を応用する対象の一つである液晶表示装置の説明図である。この図８は、複数の（ここでは、４枚）液晶表示装置（正確には、液晶表示装置を構成する液晶パネル）が基板ＧＬＳ上に形成されている様子を示しており、後の工程で分離するときの切断位置ＣＵＴを太い破線で示している。表示装置の個々の領域は、画像を表示する画素領域ＰＸＤと、画素のＴＦＴを駆動する回路領域、接続端子が形成される端子領域ＥＬＤを有している。

回路領域を大まかに分類すると、ゲート線に走査信号を印加するゲート線駆動回路領域ＧＣＲと、信号線に表示信号を供給する信号線駆動回領域ＤＣＲとなっている。これらのＴＦＴが用いられている領域のうち、最も本発明のＴＦＴを必要とするのが、信号線駆動回領域ＤＣＲの一部の領域である。ここには、デジタル信号処理の回路を構成しているＴＦＴが作製されるため、高速性が必要とされ、高いオン電流、低いしきい値が要求される。一方、画素のスイッチ素子のＴＦＴのように、液晶に電圧を印加して階調を出すため、低リーク電流、高耐圧特性が必要なＴＦＴもある。

上記したように、画像表示装置を作製するためには、仕様の異なるＴＦＴを同一ガラス基板に同時に形成する必要がある。それに対して、ポリシリコンの結晶化方法を、ＥＬＡ法とＣＷレーザアニール法を領域ごとに使い分けるという方法がある。また、本発明の低抵抗化を、どこの領域に適用するかという使い分けもできる。典型的な実施例としては、ＣＷレーザアニール法はレーザ強度が小さいため、大面積の結晶化にはスループットが悪く、コスト的に不向きである。

従って、本発明を適用する領域は，最も高性能なＴＦＴが必要な領域である。すなわち、高速性が要求される信号線駆動回領域ＤＣＲの一部のみで、しかもＣＷレーザアニール法で結晶化した領域ＣＷＤである。残りの画素領域ＰＸＤとゲート線駆動回路領域ＧＣＲには、本発明を適用することなく、ＥＬＡ法で結晶化するというのが一般的である。ただし、装置全体のコストなども考慮して、ＴＦＴ製造方法を選択することができる。

図９は、本発明による画像表示装置の一例としての液晶表示装置の構成例を模式的に説明する展開斜視図である。ＴＦＴ側のガラス基板ＧＬＳ上に、マトリクス状に配置された複数の画素電極ＰＸＬ、上記画素電極に表示信号を入力する回路ＤＳＲ及びＧＳＲ、及び画像表示のために必要な回路群ＣＩＲを形成する。このガラス基板ＧＬＳの上に、配向膜ＬＯを印刷法により塗布する。これを乾燥して配向処理を施す。

一方、カラーフィルタ側のガラス基板ＧＬＳの内面に対向電極ＩＴＯ、カラーフィルタＣＦおよび配向膜ＬＯを塗布した対向基板を貼り合わせる。対向基板を貼り合わせてから、対向する両配向膜ＬＯの間に、液晶ＬＩＱを真空注入により充填し、周辺を封止剤ＳＥＡにより液晶を封止する。

その後、上面と背面にそれぞれ偏光板ＤＥＦを貼り付け、バックライトＢＫＬを装着して液晶表示装置（液晶パネル）が完成する。この液晶パネルの端子部分の接続や、個々の基板に切断して各個の液晶パネルに分割して（基板切断）、液晶パネルとする。この液晶パネルは透過型の液晶表示装置を構成する。なお、液晶をＴＦＴ基板に滴下して後に、対向基板を貼り合わせる方法もある。

なお、以下では、カラーフィルタ基板を用いた液晶表示装置を例として説明するが、アクティブ・マトリクス基板側にカラーフィルタを形成した形式の液晶表示装置にも同様に適用できる。

上記の液晶パネルでは、従来はガラス基板上に搭載された画像表示部の外部にＬＳＩチップとして搭載されていた高速回路群を、同一ガラス基板内に作りこむことが可能となる。これにより、ＬＳＩチップコストの削減、パネル周辺部の非画素領域の削減が可能となる。また、ＬＳＩチップ設計、製造の時点で行われていた回路のカスタム化がパネル製造工程で行うことが可能となる。

なお，本実施例では透過型の液晶表示装置を例として説明したが、反射型あるいは部分的に反射型の画素が形成された半透過型液晶表示装置についても同様である。本実施例の液晶表示装置と同様に、有機ＥＬ表示装置を製造することができる。

図１０は、本発明の画像表示装置の第２例としての有機ＥＬ表示装置の構成例を説明する展開斜視図である。また、図１１は、図１０に示した構成要素を一体化したときの有機ＥＬ表示装置の平面図である。前記したアクティブ・マトリクス基板ＧＬＳに有する画素電極上に有機ＥＬ素子を形成する。有機ＥＬ素子は、画素電極表面から順次、ホール輸送層、発光層、電子輸送層、陰極金属層などを蒸着した積層体から構成される。このような積層層を形成したアクティブ・マトリクス基板ＧＬＳの画素領域ＰＡＲの周囲にシール材を配置し、封止基板ＳＵＢＸまたは封止缶で封止する。

この有機ＥＬ表示装置は、そのドレイン側駆動回路領域ＤＤＲ、ゲート側駆動回路ＧＤＲ、およびその他の周辺回路ＣＴＬに、外部信号源からの表示用信号をプリント基板ＰＬＢで供給する。上側ケースであるシールドフレームＳＨＤと下側ケースＣＡＳで一体化して有機ＥＬ表示装置とする。有機ＥＬ表示装置用のアクティブ・マトリクス駆動では，有機ＥＬ素子が電流駆動発光方式であるために、良質な画像の提供には高性能の画素用ＴＦＴの採用が必須である。

また、駆動回路領域に形成する回路も高速、高精細化には必須である。本発明を適用したアクティブ・マトリクス基板は、このような要求を満たす高い性能を有している。そのアクティブ・マトリクス基板を用いた有機ＥＬ表示装置は本実施例の特長を最大限に発揮する表示装置の１つである。

実施例４においては、本発明を画像表示用の半導体装置へ応用する方法を説明したが，発明の効果が顕著に示される製品例として、小型テレビ、携帯電話、デジタル携帯端末ＰＤＡなどの画像表示部、映写機ＣＡＭのヴューファインダ部、その他デジタルスチールカメラや、プロジェクタ、車載用ナヴィゲーションシステム等などがある。

本発明は、上記した画像表示装置に限らず、特許請求の範囲に記載の構成、および実施例に記載の構成に限定されるものではなく、本発明の技術思想を逸脱することなく種々の変更が可能である。すなわち、本発明は各種の半導体装置に適用可能であり、必ずしも画素を必要とする画像表示用の半導体装置に限るものではなく、回路のみが形成された半導体装置の形成にも適用することができる。なお、基板に回路のみを形成する場合は、各回路領域の全てをアモルファスシリコン膜に直接ＣＷレーザを照射して結晶化した半導体膜で形成することもでき、パルスエキシマレーザ光の照射を不要とすることもできる。

ＴＦＴ特性の結果をドレイン電圧０．１Ｖで測定した移動度とイオン注入不純物（Ｃ、Ｎ、Ｏ）濃度の関係を説明する図である。 前駆半導体とそれを結晶化したポリシリコンについての不純物（Ｃ、Ｎ、Ｏ）の濃度プロファイルの説明図である。 ｎ型半導体膜のシート抵抗とＣ，Ｎ，Ｏ注入量の関係を説明する図である。 本発明の実施例１を説明する低抵抗半導体層の製造工程を示す図である。 図４の工程に対応した基板の断面図である。 本発明の実施例３を説明する薄膜トランジスタの製造工程図である。 薄膜トランジスタの断面模式図である。 本発明の低抵抗膜を応用する対象の一つである液晶表示装置の説明図である。 本発明による画像表示装置の一例としての液晶表示装置の構成例を模式的に説明する展開斜視図である。 本発明の画像表示装置の第２例としての有機ＥＬ表示装置の構成例を説明する展開斜視図である。 図１０に示した構成要素を一体化したときの有機ＥＬ表示装置の平面図である。

符号の説明

ＧＬＳ・・・ガラス基板
ＵＤＣ・・・下地膜
ＰＣＦ・・・前駆半導体膜
ＰＳＩ・・・ポリシリコン膜
ＰＯＩ・・・ＳｉＯ保護膜
Ｓ・・・ソース
Ｄ・・・ドレイン
ＧＩ・・・ゲート絶縁膜
ＧＴ・・・ゲート電極
ＬＩ・・・層間絶縁膜
ＳＩＮ・・・ＳｉＮ保護膜
Ａｌ・・・Ａｌ配線
ＣＷＤ・・・ＣＷレーザ光照射領域
ＰＸＤ・・・画素領域
ＧＣＲ・・・ゲート線駆動回路領域
ＤＣＲ・・・信号線駆動回路領域
ＥＬＤ・・・端子領域
ＣＵＴ・・・基板切断位置
ＤＥＦ・・・偏光板
ＩＴＯ・・・対向電極
ＣＦ・・・カラーフィルタ
ＳＥＡ・・・シール材
ＬＯ・・・配向膜
ＬＩＱ・・・液晶
ＣＩＲ・・・周辺回路群
ＰＸＬ・・・画素回路
ＧＳＲ・・・ゲートシフトレジスタ
ＢＫＬ・・・バックライト
ＤＳＲ・・・ドレインシフトレジスタ
ＳＨＤ・・・シールドフレーム
ＳＵＢＸ・・・封止基板
ＰＡＲ・・・画素領域
ＤＤＲ・・・ドレイン側駆動回路
ＧＤＲ・・・ゲート側駆動回路
ＳＵＢ・・・絶縁体（ガラス）基板
ＰＬＢ・・・プリント基板
ＣＴＬ・・・DDR、GDRに搭載できなかった周辺回路
ＣＡＳ・・・カソード。

Claims (2)

1. 基板と、該基板の上に有する下地絶縁膜と、前記下地絶縁膜の上に形成された結晶性を有するシリコンを主成分とした半導体層からなる積層構造を有する画像表示装置の製造方法において、
   前記下地絶縁膜との界面近傍に高濃度の窒素が蓄積している前記半導体層に，ｎ型またはｐ型のドーパントをイオン注入したのち、
   活性化のアニールによって低抵抗のｎ型またはｐ型の半導体層とし、
   前記低抵抗としたｎ型またはｐ型の半導体層を、少なくとも薄膜トランジスタのソースとドレインの一部に用い、
   前記薄膜トランジスタのソース領域とドレイン領域、またはチャネル領域とソース領域およびドレイン領域の間で、ソース領域とドレイン領域より低いドーパント濃度の領域の、少なくとも一部の領域にはレーザアニール前にイオン注入された窒素が下地絶縁膜との界面に蓄積されており、かつ前記結晶性を有するシリコンを主成分とした半導体結晶層に窒素を注入する前にチャネル領域にマスクをして窒素注入を防ぐことを特徴とする画像表示装置の製造方法。
2. 請求項１において、
   前記薄膜トランジスタのソース領域とドレイン領域、またはチャネル領域とソース領域イン領域の間で、ソース領域とドレイン領域より低いドーパント濃度の領域の、少なくとも一部の下地界面における窒素の蓄積が、チャネル領域部分の窒素蓄積より高濃度であることを特徴とする画像表示装置の製造方法。

Images