JP3244387B2 - 薄膜半導体装置 - Google Patents
薄膜半導体装置Info
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- JP3244387B2 JP3244387B2 JP20166694A JP20166694A JP3244387B2 JP 3244387 B2 JP3244387 B2 JP 3244387B2 JP 20166694 A JP20166694 A JP 20166694A JP 20166694 A JP20166694 A JP 20166694A JP 3244387 B2 JP3244387 B2 JP 3244387B2
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Description
【０００１】
【産業上の利用分野】この発明は、液晶表示装置（以
下、ＬＣＤと略記する。）に適用される薄膜半導体装置
に関し、大面積で高精細なマトリクス表示装置に用いる
ことができる薄膜半導体装置に関するものである。
下、ＬＣＤと略記する。）に適用される薄膜半導体装置
に関し、大面積で高精細なマトリクス表示装置に用いる
ことができる薄膜半導体装置に関するものである。
【０００２】
【従来の技術】近年、高画質・高精細の実現を目的とし
て、その画素或いは周辺回路の駆動デバイスである薄膜
トランジスタ（以下、ＴＦＴと略記する。）の種々の高
性能化技術が開発されている（例えば、「フラットパネ
ルディスプレイ１９９０」１４６頁〜１５５頁参照）。
このうち、特に、デバイス特性を左右する活性層材料の
高品質化技術としては、例えば、１９９３年秋季応用物
理学会講演予稿集２７ｐ−ＺＷ−１１に記載されている
ように、非晶質シリコン（以下、ａ−Ｓｉと略記す
る。）膜を出発材料としたエキシマレーザアニール法に
よる多結晶シリコン（以下、ｐｏｌｙ−Ｓｉと略記す
る。）薄膜材料の開発により、そのデバイス特性の著し
い進展が報告されている。
て、その画素或いは周辺回路の駆動デバイスである薄膜
トランジスタ（以下、ＴＦＴと略記する。）の種々の高
性能化技術が開発されている（例えば、「フラットパネ
ルディスプレイ１９９０」１４６頁〜１５５頁参照）。
このうち、特に、デバイス特性を左右する活性層材料の
高品質化技術としては、例えば、１９９３年秋季応用物
理学会講演予稿集２７ｐ−ＺＷ−１１に記載されている
ように、非晶質シリコン（以下、ａ−Ｓｉと略記す
る。）膜を出発材料としたエキシマレーザアニール法に
よる多結晶シリコン（以下、ｐｏｌｙ−Ｓｉと略記す
る。）薄膜材料の開発により、そのデバイス特性の著し
い進展が報告されている。
【０００３】一方、このようなＴＦＴを基板にマトリク
ス状に複数配列する場合は、従来、例えば、図５に示す
ような構造としていた。すなわち、ガラス、石英等から
なる基板１０１上にａ−Ｓｉ膜をレーザアニール法によ
って再結晶化されたｐｏｌｙ−Ｓｉ膜１０２が形成され
た後、この上に二酸化シリコン（ＳｉＯ2 ）からなるゲ
ート絶縁絶膜１０３、ｐｏｌｙ−Ｓｉまたはａ−Ｓｉか
らなるゲート電極１０４が設けられ、このゲート電極１
０４をマスクとして、燐（Ｐ）、硼素（Ｂ）、砒素（Ａ
ｓ）等の不純物がｐｏｌｙ−Ｓｉ膜１０２内に注入さ
れ、ソース、ドレイン領域１０５、１０６が夫々設けら
れる。そして、ＳｉＯ2 からなる層間絶縁膜１０７が設
けられ、この絶縁膜１０７に設けられたコンタクトホー
ルを介してソース、ドレイン領域１０５、１０６とコン
タクトする取り出し電極１０８が設けられている。
ス状に複数配列する場合は、従来、例えば、図５に示す
ような構造としていた。すなわち、ガラス、石英等から
なる基板１０１上にａ−Ｓｉ膜をレーザアニール法によ
って再結晶化されたｐｏｌｙ−Ｓｉ膜１０２が形成され
た後、この上に二酸化シリコン（ＳｉＯ2 ）からなるゲ
ート絶縁絶膜１０３、ｐｏｌｙ−Ｓｉまたはａ−Ｓｉか
らなるゲート電極１０４が設けられ、このゲート電極１
０４をマスクとして、燐（Ｐ）、硼素（Ｂ）、砒素（Ａ
ｓ）等の不純物がｐｏｌｙ−Ｓｉ膜１０２内に注入さ
れ、ソース、ドレイン領域１０５、１０６が夫々設けら
れる。そして、ＳｉＯ2 からなる層間絶縁膜１０７が設
けられ、この絶縁膜１０７に設けられたコンタクトホー
ルを介してソース、ドレイン領域１０５、１０６とコン
タクトする取り出し電極１０８が設けられている。
【０００４】この図５に示すように、従来、基板１０１
に複数のＴＦＴをマトリクス状に配列する場合、各ＴＦ
Ｔの構造は同一の構造となっている。
に複数のＴＦＴをマトリクス状に配列する場合、各ＴＦ
Ｔの構造は同一の構造となっている。
【０００５】従って、レーザアニール等の局所的なアニ
ールにより作成した半導体薄膜（ｐｏｌｙ−Ｓｉ）に不
均一な部分が生じた場合、この不均一な部分を素子の活
性層に用いると、デバイス特性にバラツキが生じてしま
うため、予め各素子位置が不均一な部分にかからないよ
うな工夫を必要としていた。
ールにより作成した半導体薄膜（ｐｏｌｙ−Ｓｉ）に不
均一な部分が生じた場合、この不均一な部分を素子の活
性層に用いると、デバイス特性にバラツキが生じてしま
うため、予め各素子位置が不均一な部分にかからないよ
うな工夫を必要としていた。
【０００６】
【発明が解決しようとする課題】前述したように、レー
ザアニール法では、高品質な半導体薄膜（ｐｏｌｙ−Ｓ
ｉ）が得られるが、レーザ光の照射面積はせいぜい十数
ｍｍ角であり、数インチ以上の大面積な薄膜半導体基板
を作成するためには、レーザ光を走査させるか、もしく
はステップ状に重複してアニールする必要がある。
ザアニール法では、高品質な半導体薄膜（ｐｏｌｙ−Ｓ
ｉ）が得られるが、レーザ光の照射面積はせいぜい十数
ｍｍ角であり、数インチ以上の大面積な薄膜半導体基板
を作成するためには、レーザ光を走査させるか、もしく
はステップ状に重複してアニールする必要がある。
【０００７】レーザ光を走査させた場合、作成された半
導体薄膜は、走査方向に良好な均一膜質を得るが、走査
方向に垂直な方向では、この方向のレーザ重複ピッチに
対応する部分に膜質の低下部が出現し、同方向の均一性
が阻害される問題があった。
導体薄膜は、走査方向に良好な均一膜質を得るが、走査
方向に垂直な方向では、この方向のレーザ重複ピッチに
対応する部分に膜質の低下部が出現し、同方向の均一性
が阻害される問題があった。
【０００８】このレーザの重複ピッチに対応する膜質の
低下部は、ステップ状に重複アニールした場合の重複部
にも生じる。例えば、ａ−Ｓｉ膜を出発材料としたエキ
シマレーザアニール法によるｐｏｌｙ−Ｓｉ薄膜の作成
を例に取ると、ａ−Ｓｉ膜をレーザ再結晶化した際、そ
の再結晶化ｐｏｌｙ−Ｓｉ領域と周辺ａ−Ｓｉ領域の境
界にａ−Ｓｉ／ｐｏｌｙ−Ｓｉ混在層が形成され、これ
が原因となって重複部の膜質を低下させていると考えら
れている（例えば、１９９３年春季応用物理学会講演予
稿集１ａ−ＺＳ−２参照）。
低下部は、ステップ状に重複アニールした場合の重複部
にも生じる。例えば、ａ−Ｓｉ膜を出発材料としたエキ
シマレーザアニール法によるｐｏｌｙ−Ｓｉ薄膜の作成
を例に取ると、ａ−Ｓｉ膜をレーザ再結晶化した際、そ
の再結晶化ｐｏｌｙ−Ｓｉ領域と周辺ａ−Ｓｉ領域の境
界にａ−Ｓｉ／ｐｏｌｙ−Ｓｉ混在層が形成され、これ
が原因となって重複部の膜質を低下させていると考えら
れている（例えば、１９９３年春季応用物理学会講演予
稿集１ａ−ＺＳ−２参照）。
【０００９】従って、この半導体薄膜（ｐｏｌｙ−Ｓ
ｉ）を用いて作成した素子特性においても膜の均質性は
反映され、すなわち、走査方向には良好な均一性を得る
が、走査方向に垂直な方向では、レーザの重複ピッチに
対応する特性の低下した素子が周期的に出現し、基板全
体での素子特性の不均一性が生じていた。この結果、こ
の薄膜半導体素子基板をＬＣＤの画素駆動用に用いた場
合、素子特性の不均一性に起因する画質の低下を招いて
いた。更に、周辺駆動回路等の回路に用いた場合、特性
の低下した素子の特性が律速して、高性能な回路特性を
得ることが難しかった。
ｉ）を用いて作成した素子特性においても膜の均質性は
反映され、すなわち、走査方向には良好な均一性を得る
が、走査方向に垂直な方向では、レーザの重複ピッチに
対応する特性の低下した素子が周期的に出現し、基板全
体での素子特性の不均一性が生じていた。この結果、こ
の薄膜半導体素子基板をＬＣＤの画素駆動用に用いた場
合、素子特性の不均一性に起因する画質の低下を招いて
いた。更に、周辺駆動回路等の回路に用いた場合、特性
の低下した素子の特性が律速して、高性能な回路特性を
得ることが難しかった。
【００１０】この発明は上記した問題点に鑑み、素子構
造と基板上での配置からの工夫により、エキシマレーザ
の走査アニールで作成した半導体薄膜における膜質低下
部での素子特性を向上させ、基板全体での特性の均一性
を改善することにより、特性不均一性に起因した問題を
解決しようとするものである。
造と基板上での配置からの工夫により、エキシマレーザ
の走査アニールで作成した半導体薄膜における膜質低下
部での素子特性を向上させ、基板全体での特性の均一性
を改善することにより、特性不均一性に起因した問題を
解決しようとするものである。
【００１１】
【課題を解決するための手段】この発明は、絶縁性基板
上に均質な膜質と低下した膜質とが一定周期で存在する
半導体薄膜が形成され、この半導体薄膜に複数の半導体
素子をマトリクス状に配置した薄膜半導体装置におい
て、半導体薄膜の膜質の均質な領域に作成する半導体素
子のゲートを単一ゲート構造とし、膜質の低下した領域
に作成する半導体素子のゲートを複数ゲート構造とする
ことを特徴とする。
上に均質な膜質と低下した膜質とが一定周期で存在する
半導体薄膜が形成され、この半導体薄膜に複数の半導体
素子をマトリクス状に配置した薄膜半導体装置におい
て、半導体薄膜の膜質の均質な領域に作成する半導体素
子のゲートを単一ゲート構造とし、膜質の低下した領域
に作成する半導体素子のゲートを複数ゲート構造とする
ことを特徴とする。
【００１２】更に、この発明は、単一ゲート構造を有し
た半導体素子の列の間に、複数ゲート構造を有した半導
体素子を配置するように構成する。
た半導体素子の列の間に、複数ゲート構造を有した半導
体素子を配置するように構成する。
【００１３】また、この発明は、複数の薄膜半導体素子
を均質な膜質と低下した膜質とが一定周期で存在する半
導体薄膜が形成された基板にマトリクス状に配置する薄
膜半導体装置において、半導体薄膜の膜質の均質な領域
に作成する薄膜半導体素子のゲートを単一ゲート構造と
し、膜質の低下した領域に作成する薄膜半導体素子のゲ
ートを複数ゲート構造とし、単一ゲート構造を有した薄
膜半導体素子の列の間に、複数ゲート構造を有した薄膜
半導体素子の列を配置する。そして、その複数ゲート構
造を有した薄膜半導体素子のソース・ドレイン間の長さ
を、前記単一ゲート構造の薄膜半導体素子のソース・ド
レイン間の長さと同一とし、複数ゲート構造を有した薄
膜半導体素子の実効的なチャネル長を単一ゲート構造を
有した薄膜半導体素子のチャネル長よりも短くすると良
い。
を均質な膜質と低下した膜質とが一定周期で存在する半
導体薄膜が形成された基板にマトリクス状に配置する薄
膜半導体装置において、半導体薄膜の膜質の均質な領域
に作成する薄膜半導体素子のゲートを単一ゲート構造と
し、膜質の低下した領域に作成する薄膜半導体素子のゲ
ートを複数ゲート構造とし、単一ゲート構造を有した薄
膜半導体素子の列の間に、複数ゲート構造を有した薄膜
半導体素子の列を配置する。そして、その複数ゲート構
造を有した薄膜半導体素子のソース・ドレイン間の長さ
を、前記単一ゲート構造の薄膜半導体素子のソース・ド
レイン間の長さと同一とし、複数ゲート構造を有した薄
膜半導体素子の実効的なチャネル長を単一ゲート構造を
有した薄膜半導体素子のチャネル長よりも短くすると良
い。
【００１４】
【作用】本発明の素子構造では、活性層となる半導体薄
膜の膜質に応じて、この箇所に作成する薄膜半導体素子
のゲート数を変化させる、すなわち半導体薄膜の膜質の
均質な領域に作成する薄膜素子のゲートを単一ゲート構
造とし、膜質の低下した領域のゲートを複数ゲート構造
としている。その結果、膜質の低下した素子におけるオ
フ時のリーク電流を均質の領域の素子と同程度にまで低
減させることが可能となる。
膜の膜質に応じて、この箇所に作成する薄膜半導体素子
のゲート数を変化させる、すなわち半導体薄膜の膜質の
均質な領域に作成する薄膜素子のゲートを単一ゲート構
造とし、膜質の低下した領域のゲートを複数ゲート構造
としている。その結果、膜質の低下した素子におけるオ
フ時のリーク電流を均質の領域の素子と同程度にまで低
減させることが可能となる。
【００１５】また、本発明の前記複数ゲート構造の薄膜
半導体素子でのソース、ドレイン間の長さを単一ゲート
構造の薄膜半導体素子のソース、ドレイン間の長さと同
一とすることで、その実効的なチャネル長は短くなり、
この結果、膜質の低下した領域の素子におけるオン電流
は膜質の均一な領域の素子と同程度まで向上させること
ができる。
半導体素子でのソース、ドレイン間の長さを単一ゲート
構造の薄膜半導体素子のソース、ドレイン間の長さと同
一とすることで、その実効的なチャネル長は短くなり、
この結果、膜質の低下した領域の素子におけるオン電流
は膜質の均一な領域の素子と同程度まで向上させること
ができる。
【００１６】これらの結果、膜質の低下した領域の素子
におけるオフ電流・オン電流が共に膜質の均質な領域の
素子と同程度まで改善することで、基板全体での素子特
性の均一性が改善される。
におけるオフ電流・オン電流が共に膜質の均質な領域の
素子と同程度まで改善することで、基板全体での素子特
性の均一性が改善される。
【００１７】
【実施例】図１は本発明の薄膜半導体装置における素子
配列の一例を示す断面図である。図１に示すように、ガ
ラス、石英等からなる基板１上にａ−Ｓｉ膜をレーザア
ニール法によって再結晶化したｐｏｌｙ−Ｓｉ膜が設け
られる。前述したように、ａ−Ｓｉ膜をレーザ再結晶化
した際、レーザ重複部の膜質が低下し、膜質の低下した
領域３ａと膜質の均質な領域３ｂが混在する。そして、
通常のフォトリソグラフィ工程により膜質低下領域３ａ
と均質な領域３ｂがそれぞれ素子アイランド化され、こ
れらの上に二酸化シリコン（ＳｉＯ2 ）からなるゲート
絶縁絶膜４が設けられている。
配列の一例を示す断面図である。図１に示すように、ガ
ラス、石英等からなる基板１上にａ−Ｓｉ膜をレーザア
ニール法によって再結晶化したｐｏｌｙ−Ｓｉ膜が設け
られる。前述したように、ａ−Ｓｉ膜をレーザ再結晶化
した際、レーザ重複部の膜質が低下し、膜質の低下した
領域３ａと膜質の均質な領域３ｂが混在する。そして、
通常のフォトリソグラフィ工程により膜質低下領域３ａ
と均質な領域３ｂがそれぞれ素子アイランド化され、こ
れらの上に二酸化シリコン（ＳｉＯ2 ）からなるゲート
絶縁絶膜４が設けられている。
【００１８】膜質が低下した領域３ａに形成されたゲー
ト絶縁膜４上にｐｏｌｙ−Ｓｉまたはａ−Ｓｉからなる
複数ゲート電極６’これ以外の均質な領域３ｂに形成さ
れたゲート絶縁膜４上にｐｏｌｙ−Ｓｉまたはａ−Ｓｉ
からなる単一ゲート電極６がそれぞれ形成する。
ト絶縁膜４上にｐｏｌｙ−Ｓｉまたはａ−Ｓｉからなる
複数ゲート電極６’これ以外の均質な領域３ｂに形成さ
れたゲート絶縁膜４上にｐｏｌｙ−Ｓｉまたはａ−Ｓｉ
からなる単一ゲート電極６がそれぞれ形成する。
【００１９】これらゲート電極６、６’をそれぞれマス
クとして、燐（Ｐ）、硼素（Ｂ）、砒素（Ａｓ）等の不
純物がｐｏｌｙ−Ｓｉ膜３ａ、３ｂ内に注入され。ソー
ス、ドレイン領域８、９が夫々設けられる。そして、Ｓ
ｉＯ2 からなる層間絶縁膜１０が設けられ、この絶縁膜
１０に設けられたコンタクトホール１１を介してソー
ス、ドレイン領域８、９とコンタクトする取り出し電極
１２が設けられている。
クとして、燐（Ｐ）、硼素（Ｂ）、砒素（Ａｓ）等の不
純物がｐｏｌｙ−Ｓｉ膜３ａ、３ｂ内に注入され。ソー
ス、ドレイン領域８、９が夫々設けられる。そして、Ｓ
ｉＯ2 からなる層間絶縁膜１０が設けられ、この絶縁膜
１０に設けられたコンタクトホール１１を介してソー
ス、ドレイン領域８、９とコンタクトする取り出し電極
１２が設けられている。
【００２０】次に、この発明の製造例を図２に従い更に
説明する。図２は本発明の一実施例における薄膜半導体
装置の製造プロセス手順を示す断面図である。以下で
は、レーザアニールにより形成したｐｏｌｙ−Ｓｉ薄膜
を活性層とするＴＦＴ基板の製造を例にとり説明する。
説明する。図２は本発明の一実施例における薄膜半導体
装置の製造プロセス手順を示す断面図である。以下で
は、レーザアニールにより形成したｐｏｌｙ−Ｓｉ薄膜
を活性層とするＴＦＴ基板の製造を例にとり説明する。
【００２１】まず、図２（ａ）に示すように、無アルカ
リガラス、石英等の絶縁性基板１に出発材料となるａ−
Ｓｉ膜２を被着形成する。本実施例では、石英基板１上
にＳｉ2 Ｈ6 ガスを用いた減圧ＣＶＤ法により、形成温
度４５０℃で膜厚５００Åのａ−Ｓｉ膜２を形成した。
リガラス、石英等の絶縁性基板１に出発材料となるａ−
Ｓｉ膜２を被着形成する。本実施例では、石英基板１上
にＳｉ2 Ｈ6 ガスを用いた減圧ＣＶＤ法により、形成温
度４５０℃で膜厚５００Åのａ−Ｓｉ膜２を形成した。
【００２２】次に図２（ｂ）に示すように、エキシマレ
ーザ２０の走査アニールによりａ−Ｓｉ膜２を溶融再結
晶化し、ｐｏｌｙ−Ｓｉ薄膜３を形成する。本実施例で
は、ビームサイズ３．５ｍｍ角（ビーム内均一性±５
％）のＸｅＣｌエキシマレーザ（波長λ＝３０８ｎｍ）
を用い、表１の条件で走査アニールを行った。この時、
ビーム走査方向と垂直な方向の重複ピッチを３ｍｍとし
た。このような走査アニールは、ＡｒＦ（λ＝１９３ｎ
ｍ）、ＫｒＦ（λ＝２４８ｎｍ）、ＸｅＦ（λ＝３５１
ｎｍ）等のエキシマレーザによっても同様に行えること
は言うまでもない。
ーザ２０の走査アニールによりａ−Ｓｉ膜２を溶融再結
晶化し、ｐｏｌｙ−Ｓｉ薄膜３を形成する。本実施例で
は、ビームサイズ３．５ｍｍ角（ビーム内均一性±５
％）のＸｅＣｌエキシマレーザ（波長λ＝３０８ｎｍ）
を用い、表１の条件で走査アニールを行った。この時、
ビーム走査方向と垂直な方向の重複ピッチを３ｍｍとし
た。このような走査アニールは、ＡｒＦ（λ＝１９３ｎ
ｍ）、ＫｒＦ（λ＝２４８ｎｍ）、ＸｅＦ（λ＝３５１
ｎｍ）等のエキシマレーザによっても同様に行えること
は言うまでもない。
【００２３】この走査アニールの結果、図３（ａ）に示
すように、レーザ走査方向と垂直な方向にライン状の膜
質低下領域３ａとこれ以外の均質な領域３ｂが形成され
る。このライン状の膜質低下領域３ａは、本実施例のア
ニール条件では３ｍｍ毎に生じた。
すように、レーザ走査方向と垂直な方向にライン状の膜
質低下領域３ａとこれ以外の均質な領域３ｂが形成され
る。このライン状の膜質低下領域３ａは、本実施例のア
ニール条件では３ｍｍ毎に生じた。
【００２４】
【表１】
【００２５】次に図２（ｃ）に示すように、ｐｏｌｙ−
Ｓｉ薄膜３を通常のフォトリソグラフィ工程により膜質
低下領域３ａと均質な領域３ｂをそれぞれ素子アイラン
ド化した後、ゲート絶縁膜４を被着形成する。本実施例
では、ゲート絶縁膜４として、常圧ＣＶＤ法により形成
温度４５０℃で膜厚１０００ÅのＳｉＯ2 膜を被着形成
した。
Ｓｉ薄膜３を通常のフォトリソグラフィ工程により膜質
低下領域３ａと均質な領域３ｂをそれぞれ素子アイラン
ド化した後、ゲート絶縁膜４を被着形成する。本実施例
では、ゲート絶縁膜４として、常圧ＣＶＤ法により形成
温度４５０℃で膜厚１０００ÅのＳｉＯ2 膜を被着形成
した。
【００２６】次に、図２（ｄ）に示すように、単一ゲー
ト電極６及び複数ゲート電極６’を形成する。この時、
前記膜質が低下した領域３ａに形成された素子アイラン
ド上に複数ゲート電極６’これ以外の均質な領域３ｂに
形成された素子アイランド上に単一ゲート電極６をそれ
ぞれ形成する。本実施例では、まず、Ｓｉ2 Ｈ6 ガスを
用いた減圧ＣＶＤ法により形成温度４５０℃で膜厚５０
００Åのａ−Ｓｉ膜を形成した後、フォトリソグラフィ
工程によりパターニングした。
ト電極６及び複数ゲート電極６’を形成する。この時、
前記膜質が低下した領域３ａに形成された素子アイラン
ド上に複数ゲート電極６’これ以外の均質な領域３ｂに
形成された素子アイランド上に単一ゲート電極６をそれ
ぞれ形成する。本実施例では、まず、Ｓｉ2 Ｈ6 ガスを
用いた減圧ＣＶＤ法により形成温度４５０℃で膜厚５０
００Åのａ−Ｓｉ膜を形成した後、フォトリソグラフィ
工程によりパターニングした。
【００２７】ここでは、複数ゲート電極６’を２本のゲ
ート構成とし、図２（ｄ）に示す各ゲート電極６、６’
の形成サイズを表２のようにした。また、図３（ｂ）に
示すように、前記ライン状の膜質低下領域３ａに複数ゲ
ートの素子列が並ぶよう、単一ゲート電極６のマトリク
ス列中に、３ｍｍ毎の一定周期で複数ゲート電極６’の
列を設けた。なお、Ｌ1は、ソース、ドレイン間距離
（チャネル長）、Ｌ2は、複数ゲート電極６’の２つの
ゲート間の距離である。
ート構成とし、図２（ｄ）に示す各ゲート電極６、６’
の形成サイズを表２のようにした。また、図３（ｂ）に
示すように、前記ライン状の膜質低下領域３ａに複数ゲ
ートの素子列が並ぶよう、単一ゲート電極６のマトリク
ス列中に、３ｍｍ毎の一定周期で複数ゲート電極６’の
列を設けた。なお、Ｌ1は、ソース、ドレイン間距離
（チャネル長）、Ｌ2は、複数ゲート電極６’の２つの
ゲート間の距離である。
【００２８】
【表２】
【００２９】続いて、単一ゲート電極６および複数ゲー
ト電極６’をマスクとして、燐（Ｐ）、硼素（Ｂ）、砒
素（Ａｓ）等の不純物イオン７を注入し、これを熱やビ
ームエネルギー等で活性化させることで、ソース、ドレ
イン８、９およびゲート電極６、６’の各層を形成す
る。本実施例では、イオン注入によりＰ+ を加速電圧１
２０ｋｅＶ、ドーズ量２×１０15ｃｍ-2で注入し、活性
化をＸｅＣｌエキシマレーザにより室温、３００ｍＪ／
ｃｍ2 、２ｓｈｏｔｓで行った。
ト電極６’をマスクとして、燐（Ｐ）、硼素（Ｂ）、砒
素（Ａｓ）等の不純物イオン７を注入し、これを熱やビ
ームエネルギー等で活性化させることで、ソース、ドレ
イン８、９およびゲート電極６、６’の各層を形成す
る。本実施例では、イオン注入によりＰ+ を加速電圧１
２０ｋｅＶ、ドーズ量２×１０15ｃｍ-2で注入し、活性
化をＸｅＣｌエキシマレーザにより室温、３００ｍＪ／
ｃｍ2 、２ｓｈｏｔｓで行った。
【００３０】次に、図２（ｅ）に示すように、保護膜１
０を被着形成し、コンタクトホール１１を形成する。本
実施例では、保護膜１０として常圧ＣＶＤ法により形成
温度３５０℃で膜厚７０００ÅのＰＳＧを形成し、フォ
トリソグラフィ工程によりコンタクトホール１１を開口
した。
０を被着形成し、コンタクトホール１１を形成する。本
実施例では、保護膜１０として常圧ＣＶＤ法により形成
温度３５０℃で膜厚７０００ÅのＰＳＧを形成し、フォ
トリソグラフィ工程によりコンタクトホール１１を開口
した。
【００３１】続いて、ソース、ドレイン領域８、９上に
取り出し電極１２を形成する。本実施例では、電極材料
として真空蒸着法で膜厚０．８〜１μｍのアルミニウム
（Ａｌ）膜を被着し、フォトリソグラフィ工程で電極パ
ターンに形成した。
取り出し電極１２を形成する。本実施例では、電極材料
として真空蒸着法で膜厚０．８〜１μｍのアルミニウム
（Ａｌ）膜を被着し、フォトリソグラフィ工程で電極パ
ターンに形成した。
【００３２】図４は、エキシマレーザの走査アニールに
より作成したｐｏｌｙ−Ｓｉ薄膜を用い、図１に示す構
造の本発明の薄膜半導体装置と図５に示す構造の従来の
薄膜半導体装置におけるレーザの走査と垂直な方向に配
置した各ＴＦＴの特性分布の比較を示した特性図であ
る。同図における破線の特性分布は、図５のような構造
の単一ゲート電極構造のＴＦＴのみを基板に配置したと
きの従来例である。
より作成したｐｏｌｙ−Ｓｉ薄膜を用い、図１に示す構
造の本発明の薄膜半導体装置と図５に示す構造の従来の
薄膜半導体装置におけるレーザの走査と垂直な方向に配
置した各ＴＦＴの特性分布の比較を示した特性図であ
る。同図における破線の特性分布は、図５のような構造
の単一ゲート電極構造のＴＦＴのみを基板に配置したと
きの従来例である。
【００３３】この分布が示すように、レーザ走査と垂直
方向の重複ピッチに対応した素子特性が周期的に低下
し、すなわち、オン電流が低下、オフ電流が増加、オン
／オフ電流比が低下する。これに対し、本発明は図３の
ように、重複ピッチに対応して周期的に生ずるｐｏｌｙ
−Ｓｉ薄膜の膜質低下領域に複数ゲート構造のＴＦＴを
膜質良好領域に単一ゲート構造のＴＦＴがそれぞれ形成
するように適用すると、図４の実線のような本発明特性
となる。すなわち、膜質低下領域のＴＦＴでは、複数ゲ
ート構造を適用しているため、オフ電流は低下する。更
に、ソース、ドレイン間の長さを単一ゲート構造のＴＦ
Ｔと同一とするため、複数ゲートを設けた分、実効的な
チャネル長は小さくなり、オン電流は増加し、オフ電流
低下と合わせてオン／オフ電流比は改善される。この結
果、レーザ走査と垂直方向の素子特性分布の均一性が改
善される。
方向の重複ピッチに対応した素子特性が周期的に低下
し、すなわち、オン電流が低下、オフ電流が増加、オン
／オフ電流比が低下する。これに対し、本発明は図３の
ように、重複ピッチに対応して周期的に生ずるｐｏｌｙ
−Ｓｉ薄膜の膜質低下領域に複数ゲート構造のＴＦＴを
膜質良好領域に単一ゲート構造のＴＦＴがそれぞれ形成
するように適用すると、図４の実線のような本発明特性
となる。すなわち、膜質低下領域のＴＦＴでは、複数ゲ
ート構造を適用しているため、オフ電流は低下する。更
に、ソース、ドレイン間の長さを単一ゲート構造のＴＦ
Ｔと同一とするため、複数ゲートを設けた分、実効的な
チャネル長は小さくなり、オン電流は増加し、オフ電流
低下と合わせてオン／オフ電流比は改善される。この結
果、レーザ走査と垂直方向の素子特性分布の均一性が改
善される。
【００３４】
【発明の効果】以上説明したように、本発明の薄膜半導
体装置は、基板全体での素子特性の均一性が改善された
結果、エキシマレーザ・アニール法による半導体薄膜の
高品質性がより活かされる。すなわち、本発明装置をＬ
ＣＤ等の画素駆動用に適用した場合、素子特性の不均一
性に起因していた画質の低下がなく、より高精細な画質
が実現できる。
体装置は、基板全体での素子特性の均一性が改善された
結果、エキシマレーザ・アニール法による半導体薄膜の
高品質性がより活かされる。すなわち、本発明装置をＬ
ＣＤ等の画素駆動用に適用した場合、素子特性の不均一
性に起因していた画質の低下がなく、より高精細な画質
が実現できる。
【００３５】更に、回路に適用した場合、特性低下素子
による律速がなく、高性能な回路特性を得ることができ
る。例えば、１３段のリングオシレータ回路の動作特性
を例に取ると、従来装置で最大１ＭＨｚ程度の動作周波
数しかえられなかったものが、本発明装置の適用により
最大２０ＭＨｚ程度の動作周波数の高速動作特性を得る
ことができた。
による律速がなく、高性能な回路特性を得ることができ
る。例えば、１３段のリングオシレータ回路の動作特性
を例に取ると、従来装置で最大１ＭＨｚ程度の動作周波
数しかえられなかったものが、本発明装置の適用により
最大２０ＭＨｚ程度の動作周波数の高速動作特性を得る
ことができた。
【図１】本発明の薄膜半導体装置における素子配列の一
例を示す断面図である。
例を示す断面図である。
【図２】本発明の一実施例における薄膜半導体装置の製
造プロセス手順を示す断面図である。
造プロセス手順を示す断面図である。
【図３】本発明の薄膜半導体装置における素子配列の一
例を示す斜視図である。
例を示す斜視図である。
【図４】本発明の薄膜半導体装置と従来の薄膜半導体装
置におけるレーザの走査と垂直な方向に配置した各ＴＦ
Ｔの特性分布の比較を示した特性図である。
置におけるレーザの走査と垂直な方向に配置した各ＴＦ
Ｔの特性分布の比較を示した特性図である。
【図５】従来の薄膜半導体装置における素子配列の一例
を示す断面図である。
を示す断面図である。
１ 基板 ２ ａ−Ｓｉ ３ ｐｏｌｙ−Ｓｉ ３ａ 膜質低下領域 ３ｂ 均質領域 ４ ゲート絶縁膜 ６ 単一ゲート電極 ６’ 複数ゲート電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/20 H01L 21/336 G02F 1/1368
Claims (4)
- 【請求項１】 絶縁性基板上に均質な膜質と低下した膜
質とが一定周期で存在する半導体薄膜が形成され、この
半導体薄膜に複数の半導体素子をマトリクス状に配置し
た薄膜半導体装置において、半導体薄膜の膜質の均質な
領域に作成する半導体素子のゲートを単一ゲート構造と
し、膜質の低下した領域に作成する半導体素子のゲート
を複数ゲート構造とすることを特徴とする薄膜半導体装
置。 - 【請求項２】 単一ゲート構造を有した半導体素子の列
の間に、複数ゲート構造を有した半導体素子を配置した
ことを特徴とする請求項１に記載の薄膜半導体装置。 - 【請求項３】 複数の薄膜半導体素子を均質な膜質と低
下した膜質とが一定周期で存在する半導体薄膜が形成さ
れた基板にマトリクス状に配置する薄膜半導体装置にお
いて、半導体薄膜の膜質の均質な領域に作成する薄膜半
導体素子のゲートを単一ゲート構造とし、膜質の低下し
た領域に作成する薄膜半導体素子のゲートを複数ゲート
構造とし、単一ゲート構造を有した薄膜半導体素子の列
の間に、複数ゲート構造を有した薄膜半導体素子の列を
配置したことを特徴とする薄膜半導体装置。 - 【請求項４】 前記複数ゲート構造を有した薄膜半導体
素子のソース・ドレイン間の長さを、前記単一ゲート構
造の薄膜半導体素子のソース・ドレイン間の長さと同一
とし、複数ゲート構造を有した薄膜半導体素子の実効的
なチャネル長を単一ゲート構造を有した薄膜半導体素子
のチャネル長よりも短くしたことを特徴とする請求項３
に記載の薄膜半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20166694A JP3244387B2 (ja) | 1994-08-26 | 1994-08-26 | 薄膜半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20166694A JP3244387B2 (ja) | 1994-08-26 | 1994-08-26 | 薄膜半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0864832A JPH0864832A (ja) | 1996-03-08 |
| JP3244387B2 true JP3244387B2 (ja) | 2002-01-07 |
Family
ID=16444888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20166694A Expired - Fee Related JP3244387B2 (ja) | 1994-08-26 | 1994-08-26 | 薄膜半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3244387B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09293793A (ja) | 1996-04-26 | 1997-11-11 | Mitsubishi Electric Corp | 薄膜トランジスタを有する半導体装置およびその製造方法 |
-
1994
- 1994-08-26 JP JP20166694A patent/JP3244387B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0864832A (ja) | 1996-03-08 |
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