JPH0467679A - 電界効果トランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［発明の目的］ （産業上の利用分野） 本発明は半導体装置及びその製造方法に係わり、特に電
界効果トランジスタ及びその製造方法に関する。 （従来の技術） 最近、半導体集積回路の高集積化が一段と進み、半導体
素子の微細化が著しい。 中でも、ＭＯ５型ＦＥＴ等の電界効果トランジスタ（Ｆ
ＥＴ）の微細化は代表的なものであり、サブミクロンオ
ーダーの素子の試作が盛んに行わ化してくると、ソース
とドレインの間には局所的に電界集中が起こり、ホット
キャリアの発生を招いてしまう。その結果、素子の誤動
作が起こり、半導体装置としての信頼性が全く損なわれ
てしまうという問題があった。 この問題を解決するＦＥＴとしてＬＤＤ（Ｌｉｇｈｔｌ
ｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造のＦＥＴがある。第
１４図は従来のＬＤＤ構造のｎチャネルＭＯ５型ＦＥＴ
の構成を示す断面図である。この図に示すように、ｐ型
の半導体基板１４１表面には、チャネル部１４１ａを介
してｎ型のソース１４３ａ及びドレイン１４３ｂが形成
される。また、チャネル部１４１ａ側のソース１４３ａ
とドレイン１４３ｂにはそれらよりも不純物濃度か低い
ｎ型の導電層（ＬＤＤｎ　　層）１４２ａ、１４２ｂが
それぞれ形成される。さらにまた、基板１４１表面には
ゲート絶縁膜１４４が形成され、このゲート絶縁膜１４
４を介してチャネル部１４１ａ上にゲート電極１４５が
形成される。ここで、前記ＬＤＤｎ−層１４２ａ及び１
４２ｂの一部は、このゲート電極１４５の一部とオーバ
ーラツプしている。 さらに、ゲート電極１４５．ソース１４３　ａ。 ドレイン１４３ｂはその上に形成される層間絶縁膜１４
７で絶縁されてそれぞれの電極１４８に接続される。ま
た、１４９はゲート電極１４５側壁に形成された窒化膜
であり、１４６は素子分離用のフィールド絶縁膜である
。この様なＬＤＤ構造のＦＥＴであれば、ＬＤＤｎ−層
１４２ａ。 １４２ｂがソース１４３ａ及びドレイン１４３ｂとチャ
ネル１４１ａとの間に介在するので、これらの間の電界
集中を緩和することができる。 しかしながら、上記ＬＤＤ構造のＦＥＴには次の問題が
あった。すなわち、半導体素子の微細化に伴い、ＬＤＤ
ｎ−層とゲート電極間のオーバーラツプ面積をかせぐこ
とができなくなり、ソースとドレイン間の電界集中が生
じやすくなってしまう。このため、半導体装置としての
信頼性が損なわれ硫まうという問題があった。逆に、前
記オーバーラツプ面積をかせぐため、ＬＤＤｎ　　層を
ゲート電極下部に広く形成しようとすると、チャネル長
が短くなり、ショートチャネル効果を高めてしまうとい
う問題があった。 （発明が解決しようとする課題） 以上のように、従来の電界効果トランジスタは、ソース
とドレイン間に局所的に電界集中か起こりやすいという
問題を持っていた。またこの問題を解決しようとすると
、ショートチャネル効果を高めてしまうという問題があ
った。本発明は上記実情に鑑みてなされたものであり、
ショートチャネル効果を高めることなくソースとドレイ
ン間の電界集中を抑制した電界効果トランジスタとその
製造方法を提供することを目的とする。 ［発明の構成コ （課題を解決するだめの手段） 前述した問題を解決するため、本発明は、表面に段差部
が形成される半導体基板と、この段差部の側壁に形成さ
れる前記半導体基板と反対の導電型の１対の第１の導電
層と、前記段差部を除く％− 前記半導体基板の表面部分にＦＩＩＪ記１対の第１の導
電層とそれぞれ接続するように形成される、前記第１の
導電層と同じ導電型でこの導電層よりも高い導電性を有
する１対の第２の導電層と、前記段差部の表面に形成さ
れる絶縁膜と、この絶縁膜を介して前記第１の導電層と
対向し、かつ前記段差部を被覆するように形成された制
御電極とを備えたことを特徴とする電界効果トランジス
タを提供する。 また本発明は、一導電型の半導体基板に段差部を形成す
る工程と、前記段差部の側壁に対向する基板と逆導電型
の１対の第１の導電層を形成する工程と、前記段差部の
両側の基板表面に前記第１の導電層のそれぞれと接続さ
れ、前記第１の導電層よりも高い導電性を有する１対の
第２の導電層を形成する工程と、前記段差部及び前記第
２の導電層の形成される基板表面に絶縁膜を形成する工
程と、前記段差部に形成した絶縁膜を介して前記段差部
を被覆する制御電極を形成する工程とを含む電界効果ト
ランジスタの製造方法を提供する。 半導体基板の表面に形成される段差部の側壁に、この半
導体基板に対して反対の導電型の１対の第１の導電層が
形成され、この第１の導電層を被覆するように制御電極
が設けられるので、この制御電極と前記第１の導電層間
のオーバーラツプ面積をかせぐことができる。従って、
１対の第２の導電層間で、電界集中が起こらず、ホット
キャリアの発生は防止される。従って、素子の誤動作は
起こらず、半導体装置としての信頼性は向上する。 さらに、前述した構造の電界効果トランジスタであれば
、チャネルは１対の第１の導電層間の段差部の表面に形
成されるのでチャネルが短くなることはなく、ショート
チャネル効果も起こらない。 また、本発明による製造方法であれば、前述したように
ショートチャネル効果や電界集中が起こらず、信頼性が
高い電界効果トランジスタを製造することができる。 （実施例） 以下、本発明の詳細をｎチャネルＭＯ８型ＦＥＴを例に
とった実施例を用いて説明する。 第１の実施例 第１図は、本発明による電界効果トランジスタの第１の
実施例のｎチャネルＭＯ３型ＦＥＴの構成を示す断面図
である。 この図において、１はｐ型半導体基板であり、この半導
体基板１上には凸状の突起部１ａが形成されている。こ
の突起部１ａの側壁部の両側には１対の第１の導電層と
して、ｎ−型の導電層（ＬＤＤｎ　　層）２ａ、２ｂが
形成される。さらに、突起部１ａの両側の半導体基板１
の表面には、１対の第２の導電層として、ＬＤＤｎ−層
２ａ。 ２ｂより不純物濃度が高い（即ち、導電性が高い）ｎ型
のソース及びドレイン拡散層３ａ、３ｂが形成され、こ
れらはそれぞれＬＤＤｎ−層２ａ。 ２ｂと接続する。 一方、前記突起部１ａ及び半導体基板１の表面には絶縁
膜４が形成され、突起部１ａには前記突起部１ａを覆う
ようにゲート電極５が形成される。 また、上記構造の素子上には層間絶縁膜７が設けられ、
ソース３ａ、　　ドレイン３ｂ、ゲート電極５をそれぞ
れ引き出すための電極８ａ、８ｂ、８ｃが層間絶縁膜７
を貫通して形成される。 以上の構造を有するＦＥＴであれば、ゲート電極５がＬ
ＤＤｎ−層２ａ、２ｂを広く覆うので、従来のＬＤＤ構
造のＦＥＴに比べてソース、ドレイン間の局所的な電界
集中が抑制され、これによりホットキャリアの発生は防
止される。さらに、この時チャネル部１ｂの長さを短く
することはなく、ショートチャネル効果を抑えることが
できる。 次に、上述した本発明の第１の実施例による電界効果ト
ランジスタの製造方法を説明する。 第２図は前述した本発明による電界効果トランジスタの
第１の実施例を製造するための本発明による電界効果ト
ランジスタの製造方法の第１の実施例を示す工程断面図
である。 まず、第２図（ａ）に示すように、ｐ型半導体基板１上
にＣＶＤ酸化膜２１を堆積し、更にその上にレジストパ
ターン２２を形成してゲート形成予定部を覆う。 次に、第２図（ｂ）に示すようにレジストパターン２２
をマスクにして、異方性エツチングを用い、レジストパ
ターン２２の下部以外のＣＶＤ膜２１を選択的に除去す
る。 性エツチングを行い、基板１に凸状の突起部１ａが形成
されるようにエツチングを行う。なお、ここで、この高
さは非常に低い（例えばゲート長の数％程度）。 さらに、第２図（ｄ）に示すように、基板１の露出した
表面に酸化膜２３ａ、２３ｂを形成し、基板１に対して
逆導電型すなわちｎ型の不純物２４を基板１に対して斜
めに回転イオン注入する。その結果、この図に示すよう
に低濃度のソース部（ＬＤＤｎ−層）２ａ、低濃度のド
レイン部（ＬＤＤｎ−層）２ｂが突起部１ａの側壁部に
形成される。ここで、酸化膜２３ａ、２３ｂは基板１表
面の損傷を防止するために用いられる。 次に、第２図（ｅ）示すように基板１に対して逆導電型
すなわちｎ型の不純物２５を前記ＬＤＤロー層よりも高
濃度となるように基板１に対して垂直にイオン注入する
。その結果、この図に示すように、ｎ型のソース及びド
レイン領域３ａ。 ３ｂが形成される。 次に、第２図（ｆ’）に示すように、エツチングにより
ＣＶＤ膜２１及び酸化膜２３ａ、２３ｂを除去する。さ
らに、第２図（ｇ）に示すように、基板１の表面にゲー
ト絶縁膜となる酸化膜４を形成し、その上にゲート電極
となる導電層例えばポリシリコン層５を堆積する。 次に、第２図（ｈ）に示すように基板１の突起部１ａを
覆う様にポリシリコン層５をパターニングし、ゲート電
極５を形成する。 最後に、全面に層間絶縁膜７を堆積した後、この絶縁膜
７にソース３ａ、　　ドレイン３ｂ、ゲート電極５とそ
れぞれ接続するコンタクト孔を開口し、電極８ａ、８ｂ
、８ｃを形成する。 その結果、前述した第１図に示される本発明による電界
効果トランジスタの第１の実施例が完成する。この製造
方法により前述した効果を有する電界効果トランジスタ
の実施例装置を容易に製造することができる。 第３図は、本発明による前記電界効果トランジスタの製
造方法の他の実施例を示す工程断面図である。以下、第
３図乃至第１３図において、同一の部分には同一の符号
を符して示し、詳細な説明は省略する。 まず、第２図（ａ）〜（ｄ）に示す工程と同様の工程を
経た後、第３図（ａ）に示すように全面に絶縁膜３１を
例えばＣＶＤ法により被覆する。次に、この絶縁膜３１
に対して異方性エツチングを行うことにより、ゲート電
極５及び基板ｌの突起部１ａの側壁に絶縁膜３１を残存
せしめる（第３図（ｂ））。 さらに、この第３図（ｂ）に示すように前述した側壁の
絶縁膜３１及びＣＶＤ膜２１をマスクにして基板１に対
して垂、直にｎ型不純物３２のイオン注入を行い、ＬＤ
Ｄｎ　　層２ａ、２ｂより不純物濃度が高いｎ型のソー
ス及びドレイン（第２図の導電層）３３ａ、３３ｂをそ
れぞれ形成する。 次に、第３図（Ｃ）に示すように前記ＣＶＤ膜２１、酸
化膜２３ａ、２３ｂ絶縁膜３１を除去した物、前記第１
の実施例（第２図（ｇ）以下）と同様の工程を経た後、
ゲート絶縁膜４及びゲート電極５を形成し鯵番、ソース
３３ａ、３３ｂ、　ゲート電極５とそれぞれ接続する電
極８ａ、８ｂ、８Ｃを形成して、第３図（ｄ）に示す本
発明による電界効果トランジスタの実施例が完成する。 この方法によれば、前記第１の実施例と比べ、工程的に
は複雑になるが、ＬＤＤｎ−層２ａ、２ｂを長くとりた
い場合には有効である。この実施例方法により形成した
実施例装置も第１の実施例に示した装置とほぼも同様の
効果がある。 次に、第４図は本発明による前記電界効果トランジスタ
の製造方法のさらに他の実施例を示す工程断面図である
。 第４図（ａ）に示すように、まず半導体基板１上に酸化
膜４１を形成して、さらにこの上にレジストパターン４
２を設ける。さらに、このレジストパターン４２をマス
クにしてｎ型の不純物４３を基板１に対して垂直に高加
速度でイオン注入して基板１深くまでＬＤＤｎ　　層（
第１の導電層）４４ａ、４４ｂを形成する。 次に、第４図（ｂ）に示すようにレジストパターン４２
及び酸化膜４１を除去する。さらに、第４図（Ｃ）に示
すように全面にＳ　ｉ　０２　ＣＶＤ膜４５を形成し、
その上に突起部を形成するためのレジストパターン４６
を前記ＬＤＤｎ−層４４ａ及び４４ｂにまたがるように
形成する。 次に、第４図（ｄ）に示すように前記レジストパターン
４６をマスクにしてＣＶＤ膜４５を選択的にエツチング
し、これをパターンに加工する。さらに、第４図（ｅ）
に示すようにパターン加工されたＣＶＤ膜４５をマスク
にして、基板１を異方的にエツチング加工して、凸状の
突起部勾１ａを杉板１表面にはＬＤＤｎ　　層４４ａ、
４４ｂの一部が残存するようにする。 次に、第４図（ｆ’）に示すように、露出した基板１の
表面を酸化膜４７ａ、４７ｂで被覆した後、ＣＶＤ膜４
５をマスクにしてｎ型の不純物４８を基板１に対して垂
直にイオン注入する。これにより、前記ＬＤＤｎ−層４
４ａ、４４ｂより不純物濃度が高いｎ型のソース、ドレ
イン領域（第２の導電層）４９ａ、４９ｂを突起部１ａ
の両側に前記残存せしめたＬＤＤｎ−層４４ａ、４４ｂ
とオフセットにならないようにオーバーラツプさせてそ
れぞれ形成する。 次に、第４図（ｇ）に示すようにＣＶＤ膜４５を除去し
た後、第１の実施例で述べた第２図（ｇ）以降の工程と
同様の工程を行うことにより、第４図（ｈ）に示す本発
明による電界効果トランジスタの実施例が完成する。こ
の実施例に示した方法により形成した装置も第１の実施
例装置とほぼ同様の効果を有する。但し、ｎ　　ＬＤＤ
層を斜めからのイオン注入で行う場合と比べると、ゲー
ト電極５とのオーバーラツプ領域を凸部の上部まで広（
とれるのでよい。 この実施例方法に示すように、半導体基板に段差部を形
成する工程は、半導体基板上に第１の導電層等を形成し
た後に行ってもよい。 第２の実施例 第５図は本発明による電界効果トランジスタの第２の実
施例の構成を示す断面図である。 この図に示す実施例装置が第１図に示した第１の実施例
装置と異なる点は、ゲート電極が５ａ。 ５ｂ、５ｃの３つの領域に分かれている点である。 すなわち、この図に示すように、ゲート電極５ａは絶縁
膜４ａを介してＬＤＤｎ　　層２ａ及びｎ型のソース領
域３ａと、ゲート電極５ｂは絶縁膜４ｂを介してＬＤＤ
ｎ−層２ｂ及びｎ型のドレイン領域３ｂと、ゲート電極
５ｃは絶縁膜４Ｃを介して基板１の突起部１ａの上面と
それぞれ対向する。 また、ゲート電極５ａ、５ｂ、５ｃはこの３つの領域に
またがった電極８ｃにより同じ電位に保たれ、チャネル
部１ｂ及びＬＤＤｎ　　層２ａ、２ｂを流れるキャリア
の制御を行う。 以上の構造を有する実施例装置であれば、前述した第１
の実施例における実施例装置と同様の効果がある。 なおここで、前記ゲート電極５ａ、５ｂ、５ｃ上にそれ
ぞれ独立して電極を設け、これら３つの電極の電位を独
立して制御してもよい。この場合、電界集中の場所をド
レインから別の場所に移動せしめる効果が期待てきる。 次に、第５図に示した本発明による電界効果トランジス
タの本発明による製造方法の実施例を説明する。 第６図は、その実施例を示す工程断面図である。 まず、第６図（ａ）に示すようにｐ型半導体基板１上に
ゲート絶縁膜４ｃとなる酸化膜例えば５ｉ０２６１を形
成し、その上にゲート電極５ｃとなる導電層例えばポリ
シリコン層６２．ＣＶＤ膜６３をこの順に堆積する。更
にその上に、レジストパターン６４を形成し、これによ
り、ゲートを形成しようとする部分を覆う。 次に第６図（ｂ）に示すように、レジストパタン６４を
マスクにしてＣＶＤ膜６３に対して異方性エツチングを
行った後、レジストパターン６４を除去する。さらに、
ＣＶＤ膜６３をマスクとして、基板１に凸状の突起部１
ａが形成されるまでエツチングを行う（第６図（Ｃ））
。この結果、ポリシリコン層６２はゲート電極５Ｃに、
酸化膜６１はゲート絶縁膜４Ｃに加工される。 次に、第６図（ｄ）に示すように露出した基板１の表面
及びゲート電極５Ｃの側面に、酸化膜例えば５ｉＯ２６
４ａ、６４ｂを形成する。さらに、ｎ型の不純物６５を
基板１に対して斜めに回転イオン注入することにより、
少なくとも前記突起部１ａの側壁に、ＬＤＤｎ−層２ａ
、２ｂを形成する。 次に、第６図（ｅ）に示すように基板１に対して垂直に
不純物６６をイオン注入しｎ型のソース及びドレイン領
域３ａ、３ｂを形成する。 次に、第６図（ｆ）に示すようにＣＶＤ膜６３及び酸化
膜６４ａ、６４ｂをエツチングにより除去した後、ゲー
ト絶縁膜４ａ、４ｂとなる絶縁膜６７を基板１の露出し
た表面及びゲート電極５Ｃ表面に形成し、さらに全面に
ゲート電極５ａ、５ｂとなる導電層例えばポリシリコン
層６８を堆積する（第６図（ｇ））。 次に、第６図（ｈ）に示すように異方性工・ソチングに
より、ゲート電極５Ｃ及び突起部１ａの側部にポリシリ
コン層６８を残存せしめ、ゲート電極５ａ、５ｂを形成
する。最後に、前述した第１の実施例の方法と同様にし
て、層間絶縁膜７及びコンタクト層８ａ、８ｂ、８ｃを
設ける。この結果、第５図に示す本発明による電界効果
トランジスタの第２の実施例が完成する。なお、ここで
は、電極８ｃはゲート電極５ａ、５ｂ、５ｃにまたがる
ように形成されるが、ゲート電極５ａ、５ｂ、５Ｃに対
して別々にコンタクト孔を形成し、これらのゲート電極
５ａ、５ｂ、５ｃそれぞれに対して電極を独立して設け
てもよい。この実施例方法も第１の実施例に示した方法
とほぼ同様の効果を有する。 次に、第５図に示した本発明の第２の実施例による電界
効果トランジスタの製造方法の他の実施例を説明する。 第７図は、その工程断面図である。 まず、前述した第６図（ａ）〜（ｄ）と同様の工程を行
った後、ＣＶＤ膜６３及び酸化膜６４ａ。 ６４ｂをエツチングにより選択除去する（第７図（ａ）
。 次に、全面に絶縁膜７１及び導電層例えばポリシリコン
層７２を下からこの順に形成しく第７図（ｂ））、その
後、第７図（Ｃ）に示す如く異方性エツチングを行って
、基板１の突起部１ａの側部にポリシリコン層７２を残
存せしめて、ゲート電極５Ｃ及びゲート電極５ａ、５ｂ
を形成する。さらにｎ型の不純物７３をゲート電極５ａ
、５ｂ、５ｃをマスクとして基板１に対して垂直にイオ
ン注入し、第７図（ｄ）に示す如くｎ型のソース及びド
レイン領域（第２の導電層）７４ａ、７４ｂを形成する
。 以下、第６図（ｈ）以降の工程と同様の工程を行うこと
により、層間絶縁膜７及び電極ｇａ、　　８ｂ。 ８Ｃを設ける。この結果、本発明による電界効果トラン
ジスタの第２の実施例が完成する。この実施例装置が第
４の実施例にお１うる装置と異なる点はＬＤＤｎ−層２
ａ、２ｂが前述した第２の実施例の装置と比べて長くな
っているという点であり、法により形成した装置も第１
の実施例とほぼ同様の効果を有する。 第３の実施例 第８図は本発明による電界効果トランジスタの第３の実
施例及びその製造方法の実施例を説明するための工程断
面図である。 まず前述した第１図（ａ）及び（ｂ）と同様の工程を経
た後、Ｌ／シストパターン２２を除去して、さらにＳ　
ｉ　０２　ＣＶＤＩ摸２１をマスクにして等方的なエツ
チングを行う。この時、ＣＶＤ膜２１の下面のエツジ部
２１ａが露出するとともに、基板１の表面にはテーパー
状の突起部１ａ′が形成される（第８図（ａ））。 次に、第８図（ｂ）に示すように、露出した基板１の表
面を酸化膜８１ａ、８１ｂで覆い、ｎ型の不純物８２を
基板１に対して垂直にイオン注入すこの時、前記突起部
１ａ′のテーパーにはＣＶＤ膜２１がマスクとなるため
、イオン注入は行なわれない。 次に、第８図（Ｃ）に示すようにＣＶＤ膜２１及び酸化
膜８１ａ、ｉｌｂに対して等方的なエツチングを行い、
酸化膜８１ａ、８１ｂを除去するとともに、ＣＶＤ膜２
１をその下面のエツジ部２１ａが前記テーパー状の突起
部１ａ′の上面のエツジ部と一致する（ＣＶＤ膜２１が
前記テーパーのマスクとならないように）までエツチン
グ加工する（第８図（Ｃ））。 次に、第ζ図（ｄ）に示すように、露出した基板１の表
面を再度酸化膜８４ａ、８４ｂで覆った後、ｎ型の不純
物８５を基板１に対して斜めに回転イオン注入すること
によりテーパー状の突起部１ａ　の側壁部に第１の導電
層としてＬＤＤｎ層８６ａ、８６ｂを形成する。 次に、第８図（ｅ）に示すようにエツチングによりＣＶ
Ｄ膜２１及び酸化膜８４ａ、８４ｂを除去した後、第１
図（ｇ）以降の工程と同様の工程により、第８図＜ｒ＞
に示す本発明による電界効果トランジスタの第３の実施
例を完成する。なお、ここで４′はゲート絶縁膜５′は
ゲート電極である。 この実施例装置は、突起部の形状がテーパー状であるこ
との他は、第１の実施例における実施例装置と同様であ
る。また、この実施例における方法及び装置は、第１の
実施例での方法及び装置とほぼ同様の効果を有するが、
前記第１及び第２の実施例と比較して、突起部はテーパ
ー状となっているので、電界集中が起こりにくいという
点て優れている。 第４の実施例 第９図は本発明による電界効果トランジスタの第４の実
施例の構成を示す断面図である。 この図に示す実施例装置が第１図に示した実施例装置と
異なる点は、基板１の表面に形成される段差が凸状の突
起部ではなく凹状の開口部となっている点である。 すなわち、具体的にはｐ型半導体基板１の表面には開口
部９１が設けられ、この開口部の底面には、前記ｐ型半
導体基板１よりも大幅に不純物濃度が高いｐ型の導電層
（第３の導電層）９２が設けられる。この導電層９２は
チャネルの一部に相当し、その不純物濃度を調節するこ
とにより、電界効果トランジスタのしきい値電圧を設定
する。 さらに、前記開口部９１の側壁には第１の導電層として
ｎ型の低濃度の不純物拡散層（ＬＤＤｎ　　ＦＪ）９３
ａ、９３ｂが形成され、その周囲の基板１の表面には第
２の導電層としてｎ型のソース９４ａ、ドレイン９４ｂ
が形成される。また、開口部９１の表面を含む基板１の
表面には絶黛膜（ゲート絶縁膜）９５が形成され、この
絶縁膜９５を介して前記開口部９１を埋め込むようにゲ
ート電極９６が形成される。 この構成の実施例装置であれば、ゲート電極９６が開口
部９１の側壁に形成されるＬＤＤｎ層９３ａ、９３ｂに
より広く覆われるので、前述した第１の実施例の装置と
ほぼ同様の効果がある。 しかも、前記第１．第２．第３の実施例と異なり、ソー
ス９４ａ、ドレイン９４ｂの間隔を大きく確保てきるの
で、バンチスルーの問題も防止することができる曇とい
う効果が得られる。 次に上述した電界効果型トランジスタの実施例の製造方
法について説明する。 第１０図は、その工程断面図である。 まず、第１０図（ａ）に示すように、素子分離用のフィ
ールド絶縁膜（図示せず）の形成されたｐ型半導体基板
の表面に酸化膜例えば酸化シリコン膜１０１．窒化膜例
えば窒化シリコン膜１０２゜及びレジストパターン１０
３を下からこの順に形成する。 次に前記パターン１０３に従って窒化膜１０２゜酸化膜
１０１を異方性エツチングによりエツチングし、さらに
基板１の表面を前記レジストパターン１０３及びその下
のパターン加工された窒化シリコンＨ１０２及び酸化シ
リコン膜１０１をマスクと

【、て反応性イオンエツチン
グ等により異方的にエツチング加工し、開口部９１を形
成する（第１０図（ｂ））。 次に第１０図（ｅ）に示すように、レジストパターン１
０３を除去し、た後、開口部９１の基板１の露出した表
面（この場合、開口部９１の表面）を酸化１−て、酸化
膜１０３を形成する。さらに、第１ｏ図（ｄ）に示すよ
うに、開口部９１を埋め込むよ″）にレジスト層１０４
を酸化シリコン膜の上に形成する。 次に、このレジスト層１０４を異方性エツチングでエツ
チングしてゆき、開口部９１の底部にの７声しジスト層
１０４を残存せしめる（第１０図（ｅ））。 次に、前記開口部９１内の露出した酸化膜１０３をフッ
化アンモニウムの溶液エツチング等で除去する。この時
、底部の酸化膜はレジスト１０４により保護されてエツ
チングされない。さらに第１０図（ｒ）に示すように、
残存するレジスト層１０４を除去【７、開口部９１を埋
め込むように全面に絶縁膜例えばＡｓ５Ｇ等のガラス１
０５を形成した後、熱拡散により開口部の側壁にＬＤＤ
ｎ″″層９３ａ、９３ｂを形成する。 次に、第１０図（ｇ）に示すように、Ａｓ　５Ｇ１０５
及び酸化膜１０３をエツチングにより除去する。なお、
ここで窒化シリコン膜１０２は、素子分離用のフィール
ド絶縁膜（図示せず）がエツチングされないようにそれ
を保護する役割を果たす。 さらに、開口部９１の表面を再び酸化膜１０６で被覆し
た後、ｐ型の不純物１０７を基板１に対して垂直にイオ
ン注入して、開口部９１の底面（チャネル領域）にｌ）
型の導電層９２を形成する（第１０図（ｈ））。 次に、第１０図（ｉ）に示すように、窒化シリコ〉膜１
０２．酸化シリコン膜１０１．及び酸化膜１０６を選択
的にエツチング除去した後、第１０図（ｊ）に示すよう
に、全面に絶縁膜（ゲート絶縁膜）９５及びゲート電極
となる導電層例えばポリシリコン層９６をこの順に形成
する。 次に第１０図（ｋ）に示すようにポリシリコン層９６を
加工してゲート電極９６とした後、このゲート電極９６
をマスクとしてｎ型の不純物１０８を基板１に対して垂
直にイオン注入する。 その結果、第１０図（１）に示すように、ｎ型のが ７、／　−、−、ｚ、　９４　ａ及びドレイン９４ｂ％
形成される。 最後に、第１の実施例の工程と同様の工程を経て、第９
図に示す本発明による電界効果トランジスタの第４の実
施例を完成する。 以上の様にして形成した電界効果トランジスタであれば
、前述したように、第１の実施例と同様の効果がある。 次に、前述した本発明による電界効果トランジスタの第
４の実施例を製造するための本発明の電界効果トランジ
スタの他の製造方法について説明する。 第１１図はその製造方法の実施例を示す工程断面図であ
る。 まず、第１０図（ａ）及び（ｂ）に示した工程と同様の
工程を行った後、レジストパターン１０３を除去し、さ
らに開口部９Ｊを埋め込むように全面に絶縁膜例えば酸
化シリコン膜１１１を形成する（第１１図（ａ））。 次に、第１１図（ｂ）に示すように、異方性エツチング
を行って、開口部９１の底部のみに酸化シリコン膜１】
１を残存せしめる。さらに、第１０図（ｒ〉以降の工程
と同様の工程を行うことにより、本発明による電界効果
トランジスタの第４の実施例を完成することができる。 この実施例方法であれば、前記実施例方法と比べて工程
的に簡単であり、また、底部に残存せしめる酸化シリコ
ン膜の膜厚を厚めにすることができるので、その後の、
Ａｓ５Ｇ膜１０５かラノ固相拡散時にチャネル領域９２
へＡｓが拡散することがないので優れている。 次に、本発明による第４の実施例の電界効果トランジス
タを製造するためのさらに他の製造方法の実施例につい
て説明する。 第１２図はその製造方法の実施例を示す工程断面図であ
る。 まず、第１２図（ａ）に示すように素子分離用のフィー
ルド絶縁膜（図示せず）が形成されたｐ型半導体基板１
の上に絶縁膜９５ａ及びレジストノくターン１２１をこ
の順に形成した後、第１２図（ｂ）に示すようにレジス
トパターン１２１をマスクとして、基板１に開口部９１
が形成されるまで異方性エツチングを行う。 次に第１２図（ｅ）に示すようにレジストパターン１２
１を除去し、開口部９１の表面に酸化膜１２２を形成し
た後、ｎ型の不純物１２３を基板１に対して斜めに回転
イオン注入する。その結果、第１２図（ｄ）に示すよう
に開口部９１の側壁にＬＤＤｎ”−層９３ａ、９３ｂが
形成される。 更に、この第１２図（ｄ）に示すようにｐ型の不純物１
２４を基板１に対して垂直にイオン注入することにより
、第１２図（ｅ）に示されるｐ型の導電層９２を開口部
９１の底面に形成する。 さらに同第１２図（ｄ）に示すように前記酸化膜１２２
を除去した後、再び、ゲート絶縁膜９５ｂを開口部９１
の表面に形成する。 次に、第１０図（ｉ）に示したのと同様の工程により、
全面にゲート電極となる導電層例えばポリシリコン層９
６を形成し、その後、第１０図に示した実施例の工程と
同様の工程により、本発明による電界効果トランジスタ
の第４の実施例による電界効果トランジスタを完成する
。 これにより形成した電界効果トランジスタであれば、第
１の実施例と同様の効果がある。 第５の実施例 第１３図は本発明による電界効果トランジスタの第５の
実施例及びその製造方法を説明するための工程断面図で
ある。 まず、第１３図（ａ）に示すように、素子分離用のフィ
ールド絶縁膜（図示せず）が形成されたｐ型半導体基板
１の上に酸化膜１３１及び５ｉ０２ＣＶＤ膜１３２をこ
の順に形成した後、これらをパターン加工する。 次に第１３図（ｂ）に示すように、前記パターン化され
た酸化膜１３１及びＣＶＤ膜１３２の端部の下側の基板
１がエツチングされるように等方性のエツチングを行い
テーパー状の開口部１３３を形成する。さらに、第１３
図（Ｃ）に示すように開口部１３３の表面に酸化膜１３
４を形成した後、ｐ型の不純物１３５を基板１に対して
垂直にイオン注入する。この結果ｐ型の導電層９２が開
口部１３３の底面に形成される。 次に第１３図（ｄ）に示すようにＣＶＤ膜１３２゜酸化
膜１３１，１３４を選択的に除去した後、第１３図（ｅ
）に示すように再び全面に酸化膜１３６を形成した後、
ｎ型の低濃度の不純物１３７を基板に対して斜めに回転
イオン注入する。この結果、次に第１３図（ｒ）に示す
ように酸化膜１３６を除去した後、第１０図における（
ｊ）以降の工程と同様の工程を経て、第１３図（ｇ）に
示される本発明による電界効果トランジスタの第５の実
施例を完成する。ここで９５′はゲート絶縁膜、９６′
はゲート電極である。 この実施例に示される方法により形成した電界効果トラ
ンジスタでも第１の実施例と同様の効果が得られる。 なお、本発明は上記実施例に限定されることはない。例
えば、段差部の形状は、基板の表面か加工されて形成さ
れる様々な形状を有する突起部５開口部等のうちで、適
宜選択可能である。例えば逆テーパー状の突起部、開口
部であってもよい。 また、絶縁膜、ＣＶＤ膜、導電層、ｎ型及びｐ型の不純
物、基板等の材料は適宜変更可能である。 さらに、イオン注入や回転イオン注入による損傷を防止
するために、基板の表面に設けられる酸化膜も他の材料
で置き換えることができる。 さらにまた、本発明は上述したｎチャネルＭＯ５型ＦＥ
Ｔに限られず、ｐチャネルＭ　ＯＳ型ＦＥＴや、他の電
界効果トランジスタ例えばＭ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔ等に
対しても適用可能である。 その他、本発明の要旨を逸脱しない範囲で種々変形して
実施することができる。 ［発明の効果コ 本発明によれば、ショートチャネル効果を高めることな
く、ゲート電極と第１の導電層、具体的にはＬＤＤｎ−
層との間のオーバーラツプ面積をかせぐことかできる。 従って半導体素子を微細化しても、しきい値電圧を安定
に保つことができる。 さらにソースとドレイン間の局所的な電界集中を抑制す
ることができ、ホットキャリアの発生を防止し、信頼性
を向上させることができる。

【図面の簡単な説明】

第１図は本発明による電界効果トランジスタの第１の実
施例のｎチャネルＭＯＳ型ＦＥＴの構成を示す断面図、
第２図、第３図、第４図は前記実施例を製造するための
本発明による電界効果トランジスタの製造方法の実施例
を示す工程断面図。 第５図は本発明による電界効果トランジスタの第２の実
施例の構成を示す断面図、第６図、第７図は本発明によ
る電界効果トランジスタの第２の実施例の製造方法を示
す工程断面図、第８図は、本発明による電界効果トラン
ジスタの第３の実施例及びその製造方法を説明するため
の工程断面図。 第９図は、本発明による電界効果トランジスタの第４の
実施例を説明するのための断面図、第１０図乃至第１２
図はその製造方法を説明するための工程断面図、第１３
図は、本発明の他の実施例を説明するための工程断面図
、第１４図は従来のＬＤＤ構造のｎチャネルＭＯＳ型Ｆ
ＥＴの構成を示す断面図である。 １．１４１・・・ｐ型半導体基板、ｌａ、ｌａ’・・・
突起部、ｌｂ、　　１４１ａ−・・チャネル部、２ａ、
２ｂ、４４ａ、４４ｂ、８６ａ、８６ｂ、９３ａ。 ９３ｂ、１３８ａ、１３８ｂ、１４２ａ、１４２ｂ　・
＝　Ｌ　Ｄ　Ｄ　ｎ　　層、３ａ、３３ａ、４９ａ、７
４ａ、８３ａ、９４ａ、１４３ａ・−ソース、３ｂ。 ３３ｂ、４９ｂ、７４ｂ、８３ｂ、９４ｂ。 １４３　ｂ−・・ドレイン、４，４ａ、４ｂ、４ｃ。 ４’、９５．９５’、１４４・・・ゲート絶縁膜、５゜
５ａ、　　５ｂ、　　５ｃ、　　５’　　、　　９６．
　９６’　　、　　１４５・・・ゲート電極、７，１４
７・・層間絶縁膜、８ａ。 ８ｂ、８ｃ、　　１４Ｂ−・・電極、２１，４５，６３
゜１３２・・ＣＶＤ膜、２２，４２，４６，１０３゜１
２１　＝レジストパターン、２３ａ、２３ｂ。 ４１、　４７ａ、　　４７ｂ、　　６１．　６４ａ、　
　６４ｂ８１ａ、　　８１ｂ、　　８４ａ、　　８４ｂ
、　　１０１゜１０６．１２２，１３１，１３４，１３
６・・・酸化膜　　２４．　２５．　３２．　４３．　
４８．　６５．　６６゜７３、　８２．　８５．　１０
８．　１２３．　１３７　・・・ｎ型の不純物、１０７
，１２４，１３５・・・ｐ型の不純物、３１，６７．７
１，９５，１０５・・・絶縁膜６２．６８．７２・・・
導電層（ポリシリコン層）。 ９１・・・開口部、９２・・・ｐ型の導電層、１０１゜
１１１・・・酸化シリコン膜、１０２・・・窒化シリコ
ン膜、１０４・・・レジスト層、１３３・・・テーパー
状の開口部。 ｌｂ 第１図

Claims (9)

【特許請求の範囲】
1. （１）表面に段差部が形成される半導体基板と、この段
   差部の側壁に形成される前記半導体基板と反対の導電型
   の１対の第１の導電層と、前記段差部を除く前記半導体
   基板の表面部分に、前記１対の第１の導電層とそれぞれ
   接続するように形成される、前記第１の導電層と同じ導
   電型でこの導電層よりも高い導電性を有する１対の第２
   の導電層と、前記段差部の表面に形成される絶縁膜と、
   この絶縁膜を介して前記第１の導電層と対向し、かつ前
   記段差部を被覆するように形成された制御電極とを備え
   たことを特徴とする電界効果トランジスタ。
2. （２）前記段差部は凸型であることを特徴とする請求項
   （１）記載の電界効果トランジスタ。
3. （３）前記制御電極は３つの領域に分割されており、各
   々の制御電極は同電位に保持されることを特徴とする請
   求項（２）記載の電界効果トランジスタ。
4. （４）前記段差部は凹型であることを特徴とする請求項
   （１）記載の電界効果トランジスタ。
5. （５）前記段差部の底面に相当する前記半導体基板の表
   面部分に、前記半導体基板と同じ導電型でこの半導体基
   板よりも高い導電性を有する第３の導電層が形成される
   ことを特徴とする請求項（４）記載の電界効果トランジ
   スタ。
6. （６）一導電型の半導体基板に段差部を形成する工程と
   、前記段差部の側壁に対向する基板と逆導電型の１対の
   第１の導電層を形成する工程と、前記段差部の両側の基
   板表面に前記第１の導電層のそれぞれと接続され、前記
   第１の導電層よりも高い導電性を有する１対の第２の導
   電層を形成する工程と、前記段差部及び前記第２の導電
   層の形成される基板表面に絶縁膜を形成する工程と、前
   記段差部に形成した絶縁膜を介して前記段差部を被覆す
   る制御電極を形成する工程とを含む電界効果トランジス
   タの製造方法。
7. （７）前記段差部を形成する工程は凸型の段差部を形成
   する工程であることを特徴とする請求項（６）記載の電
   界効果トランジスタの製造方法。
8. （８）前記段差部を形成する工程は凹型の段差部を形成
   する工程であることを特徴とする請求項（６）記載の電
   界効果トランジスタの製造方法。
9. （９）前記第１の導電層を形成する工程は、回転イオン
   注入または熱拡散により不純物を前記段差部の側壁に導
   入せしめる工程であることを特徴とする請求項（６）記
   載の電界効果トランジスタの製造方法。