WO2009148180A1 - 半導体装置 - Google Patents

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WO2009148180A1
WO2009148180A1 PCT/JP2009/060416 JP2009060416W WO2009148180A1 WO 2009148180 A1 WO2009148180 A1 WO 2009148180A1 JP 2009060416 W JP2009060416 W JP 2009060416W WO 2009148180 A1 WO2009148180 A1 WO 2009148180A1
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region
layer
base
type diffusion
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恵司 三田
政男 高橋
新井　貴雄
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三洋電機株式会社
三洋半導体株式会社
三洋半導体製造株式会社
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    • H01L29/732—Vertical transistors
    • H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor

Definitions

  • the present invention relates to a vertical PNP transistor used as a power semiconductor element, and relates to a semiconductor device that improves current capability, reduces the transistor area, and further reduces leakage current to a substrate.
  • FIG. 6 (A) is a plan view for explaining a conventional vertical PNP transistor.
  • FIG. 6 (B) is a diagram for explaining a conventional vertical PNP transistor, and is a cross-sectional view in the direction of the CC line shown in FIG. 6 (A).
  • the region surrounded by the solid line 62 is the formation region of the vertical PN P transistor 61.
  • the area surrounded by solid lines 63 and 64 is the P-type diffusion layer as the collector area
  • a region surrounded by a solid line 64 is an N-type diffusion layer 66 as a base region.
  • a region surrounded by a solid line 67 is a P-type diffusion layer 68 as an emitter region.
  • the region surrounded by the solid line 69 is the N-type diffusion layer 70 as the base derivation region.
  • an N-type epitaxial layer 72 is formed on a P-type semiconductor substrate 71.
  • An N-type buried layer 73 is formed on the substrate 71 1 and the epitaxial layer 72, and a P-type buried layer 74 is formed on the buried layer 73.
  • the P type diffusion layer 65 is connected to the buried layer 74, and the buried layer 74 is used as a collector region.
  • An N-type diffusion layer 66 is formed in a region surrounded by the P-type diffusion layer 65, and the diffusion layer 66 includes a P-type diffusion layer 68 and an N-type diffusion layer.
  • FIG. 7 is a cross-sectional view for explaining a conventional vertical PNP transistor.
  • an N-type epitaxial layer 83 is formed on a P-type silicon substrate 82. Made. An N-type buried layer 8 4 and a P-type buried layer 8 5 are formed on the substrate 8 2 and the epitaxial layer 8 3. In the epitaxial layer 83, P-type diffusion layers 86 and 87 as collector regions and an N-type diffusion layer 88 as base regions are formed. P-type diffusion layer 8 6,
  • collector electrodes 9 9, 1 0 0, emitter electrodes 1 0 1, and base electrodes 1 0 2 are formed. Disclosure of the invention
  • the vertical PNP transistor 61 is turned on by applying a voltage to the base electrode so that a potential difference of 0.7 V or more is generated between the base and emitter regions. Operate. At this time, holes injected from the P-type diffusion layer 68 serving as the emitter region move through the N-type diffusion layer 66 toward the N-type diffusion layer 70 serving as the base extraction region.
  • the path R 1 has a high concentration region on the surface of the N-type diffusion layer 66 as a path, has a low parasitic resistance, and has a short moving distance. Therefore, the potential drop in the path R 1 is small.
  • the path R 2 has a deep portion of the N-type diffusion layer 66 as a path, and a path in which the impurity concentration of the N-type diffusion layer 66 is lower than the path R 1 is a path. Further, the route R 2 has a longer moving distance than the route R 1. As a result, the path R 2 has a higher potential drop than the path R 1. Further, the route R 3 has a longer moving distance than the route R 2, and the potential drop is larger than that of the route R 2.
  • the potential drop is small in the region indicated by hatching in FIG. 6 (A), and the region effectively functions as the emitter region of the vertical PNP transistor 61.
  • the region facing the N-type diffusion layer 70 as the base derivation region is mainly a region that effectively functions as an emitter region. Therefore, in order to increase the current capability of the vertical PNP transistor 61, it is necessary to increase the region where the potential drop in the emitter region is small.
  • the region where the potential drop is small increases. Therefore, N type diffusion layer 70 and P type diffusion layer There is a problem that it is difficult to reduce the device size.
  • a region that effectively functions as an emitter region indicated by hatching is not necessarily located in the vicinity of the P-type diffusion layer 65 as a collector region.
  • holes injected from the emitter region travel a relatively long distance and reach the collector region, increasing parasitic resistance.
  • the region that functions effectively as the emitter region is not necessarily located near the collector region, and the current capability of the vertical PNP transistor 61 is difficult to improve.
  • a power supply voltage (13.0 V) is applied to the emitter electrode 1001, and a voltage almost equal to the power supply voltage is applied to the collector electrodes 99, 100 (the potential difference from the power supply voltage is 0.3 V or less. Voltage (12.9 V)) is applied, and a desired voltage is applied to the base electrode 102.
  • a power supply voltage (13.0 V) is applied to the electrode 98 connected to the epitaxial layer 83 located outside the P type diffusion layers 86, 87.
  • 12.3 V is applied to the base electrode 10 2, and the forward voltage is applied between the emitter and the pace region, whereby the vertical PNP transistor 81 is turned on.
  • the voltage (1 2. IV) applied to the base electrode 10 2 is lowered and the base current is increased, the N-type buried layer 84, the P-type buried layer 85, and the N-type diffusion layer A parasitic NPN transistor T r 4 consisting of 8 8 (hereinafter referred to as parasitic T r 4) is turned on.
  • 1 2.9 V is applied to the P-type buried layer 85 as the base castle, and 1 2. IV is applied to the N-type diffusion layer 8 8 as the emitter region.
  • 13.0 V is applied to the N type buried layer 84.
  • N-type diffusion layers 10 3 and 104 including epitaxy layers 83 located outside P-type diffusion layers 86
  • P-type diffusion layers 8 6 and N-type diffusion layers 8 A voltage equivalent to the parasitic T r 4 is applied to the parasitic NPN transistor T r 5 (hereinafter referred to as “parasitic r 5”) consisting of eight.
  • the parasitic T r 5 has two factors that hinder transistor operation. The first factor is as follows. By arranging the P-type diffusion layer 89 around the N-type diffusion layer 90, the parasitic resistance in the emitter region of the parasitic Tr 5 becomes high. The voltage applied to the PN junction region between the emitter region and the base region is reduced. The second factor is as follows.
  • P-type diffusion layer 8 6 is used as the collector region of vertical PNP transistor 8 1 Therefore, the impurity concentration becomes high.
  • the electrons injected from the N-type diffusion layer 8 8 as the emitter region of the parasitic Tr 5 are highly likely to recombine with the holes in the P-type diffusion layer 8 6 as the base region. . Due to these factors, the parasitic T r 4 is turned on preferentially over the parasitic T r 5.
  • parasitic T r 6 a parasitic PNP transistor T r 6 (hereinafter referred to as parasitic T r 6) composed of a P-type substrate 82, an N-type buried layer 84, and a p-type buried layer 85 is turned on. .
  • 11.5 V is applied to the N-type buried layer 84 as the base region
  • 12.9 V is applied to the P-type buried layer 85 as the emitter region.
  • 0 V is applied to the P-type substrate 82.
  • the parasitic T r 6 continues to be turned on.
  • the vertical PNP transistor 81 when the vertical PNP transistor 81 is used in the saturation region, current leaks from the power supply line to the ground line, and the potential of the substrate 82 set to the ground potential changes. In addition, there is a risk of malfunction due to latch-up of peripheral circuits formed on the same substrate 82. As a result, the high-power circuit has a problem that the vertical PNP transistor 81 having the structure shown in FIG. 7 is difficult to use due to the leakage current.
  • the semiconductor device of the present invention is made in view of the above-described circumstances, and is based on a base diffusion layer, an emitter diffusion layer formed so as to overlap with the base diffusion layer, and the base diffusion layer.
  • the emitter diffusion layer is disposed between the second regions. .
  • a plurality of emitter regions are arranged in a region partitioned by the collector region.
  • the area that effectively functions as the emitter area increases, and the current capability is improved while reducing the device size.
  • the area where the collector area and the emitter area are sealed increases. This structure shortens the distance traveled by holes injected from the emitter region, reduces parasitic resistance, and improves current capability.
  • the collector region is composed of a plurality of diffusion layers having different impurity concentrations and diffusion widths.
  • the contact hole is mainly disposed only on the diffusion layer used as the collector region of the vertical PNP transistor. This structure reduces the parasitic resistance in the collector region of the vertical PNP transistor.
  • the P-type semiconductor substrate and the collector region are separated by the N-type diffusion layer to which the power supply voltage is applied, thereby preventing leakage current to the substrate.
  • FIG. 1 is a plan view for explaining a semiconductor device in an embodiment of the present invention
  • FIG. 2 is a plan view for explaining a semiconductor device in an embodiment of the present invention
  • FIG. BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a diagram for explaining a semiconductor device in an embodiment of the present invention, and is a cross-sectional view in the AA line direction shown in FIG. 1, and FIG. FIG. 5 is a cross-sectional view taken along the line BB in FIG. 1, and FIG. 5 (A) is a circuit diagram for explaining a circuit in which the semiconductor device according to the embodiment of the present invention is used.
  • FIG. 5 (B) is a diagram for explaining the leakage current to the substrate in the embodiment of the present invention, and FIG.
  • FIG. 6 is a diagram for explaining the semiconductor device according to the conventional embodiment.
  • Fig. 6 (A) is a plan view
  • Fig. 6 (B) is a cross-sectional view.
  • FIG. 7 is a cross-sectional view for explaining a semiconductor device according to a conventional embodiment.
  • FIG. 1 is a plan view for explaining a vertical PNP transistor according to the present embodiment.
  • FIG. 2 is a diagram for explaining the vertical PNP transistor in this embodiment.
  • FIG. FIG. 3 is a view for explaining the vertical PNP transistor according to the present embodiment, and is a cross-sectional view taken along the line AA shown in FIG.
  • FIG. 4 is a diagram for explaining the vertical PNP transistor in the present embodiment, and is a cross-sectional view in the direction of the line BB shown in FIG.
  • FIG. 5 (A) is a circuit diagram for explaining a circuit in which the vertical PNP transistor in the present embodiment is used.
  • FIG. 5 (B) is a diagram for explaining the leakage current to the substrate in the vertical PNP transistor in this embodiment.
  • the solid line 1 indicates the end of the isolation region, and the region surrounded by the solid line 1 is the formation region of the vertical PNP transistor.
  • the region surrounded by the dotted lines 2 and 3 represents an N-type diffusion layer formed in the epitaxial layer between the isolation region and the collector region.
  • the region surrounded by solid lines 4 and 5 shows the P-type diffusion layer as the collector region.
  • Regions surrounded by dotted lines 6 and 7 indicate N-type diffusion layers as base regions, respectively.
  • Regions surrounded by solid lines 8 to 15 indicate P-type diffusion layers as emitter regions.
  • the regions surrounded by the dotted lines 16 and 17 indicate N-type diffusion layers as base derivation regions, respectively.
  • the collector region is mainly composed of a first diffusion layer that functions as the collector region of the vertical PNP transistor and a second diffusion layer that functions mainly as the base region of the parasitic NPN transistor.
  • the first diffusion layer extends in the Y-axis direction on the paper surface and has a P-type diffusion layer 18 having a diffusion width W 1 and a P-type layer having a diffusion width W 2 extending in the X-axis direction on the paper surface.
  • the diffusion layer 1 is composed of 9 to 21.
  • the second diffusion layer is formed around the first diffusion layer and includes a P-type diffusion layer 22 having a diffusion width W 3.
  • a P-type diffusion layer 22 is arranged in a circle around the base region. The diffusion width satisfies the relationship W l ⁇ W 2> W 3.
  • the P-type diffusion layers 19 to 21 are orthogonal to the P-type diffusion layer 18 and are arranged at regular intervals in the Y-axis direction on the paper surface.
  • the P-type diffusion layers 18 to 21 as the first diffusion layer are arranged in a fishbone shape.
  • the emitter region surrounded by the solid lines 8 to 15 is arranged in a region partitioned by the P-type diffusion layers 18 to 2 2, and the three surrounding directions are arranged in the P-type diffusion layers 18 to 2 2. Opposite one of. Although the details will be described later, in the emitter region surrounded by solid lines 8 to 15, the sand-like hatched region functions effectively as the vertical emitter region of the vertical PNP transistor.
  • the formation area is reduced by being divided into multiple areas, but the area that functions effectively increases,
  • the current capability of the vertical PNP transistor is improved.
  • the current capacity is improved while reducing the formation region of the emitter region, and the device size of the vertical PNP transistor is reduced.
  • at least one P-type diffusion layer 19 to 21 may be formed as long as it has a structure that divides the emitter region.
  • the base derivation region surrounded by the dotted lines 16 and 17 extends in the Y-axis direction on the paper surface and is arranged symmetrically with respect to the P-type diffusion layer 18.
  • the three directions around the base lead-out region are opposite to the P-type diffusion layer 22.
  • the region where the base lead-out region and the P-type diffusion layer 22 directly face each other without passing through the emitter region is increased.
  • the parasitic N P N transistor T r 1 hereinafter referred to as parasitic T r 1 (hereinafter referred to as parasitic T r 1) (see Fig. 3) is turned on.
  • the P-type diffusion layer 22 is disposed on the substrate layer 2 4 (see Fig. 3).
  • the vicinity of the surface mainly serves as a current path for the parasitic T r 1, so that the substrate 2 3 (third Leakage current is prevented.
  • the base region is arranged in a comb-teeth shape so as to face the bushbone shape of the collector region with the region where the base derivation region is arranged as an axis.
  • the base region is arranged symmetrically with respect to the P-type diffusion layer 18.
  • the emitter region is disposed in the comb region of the base region.
  • the area marked with X in the rectangle indicates the contact hole formation area.
  • contact holes are arranged on the P type diffusion layer 18, but no contact holes are arranged on the P type diffusion layer 22.
  • the contact holes may or may not be disposed on the P-type diffusion layers 19 to 21.
  • the diffusion width W 3 of the diffusion layer 22 is narrower than the diffusion width W 1 of the diffusion layer 18. Although details will be described later, the diffusion width W 3 of the diffusion layer 22 is narrowed, so that the diffusion layer 22 becomes a current path of the parasitic T r 1 and leakage current to the substrate 23 is prevented.
  • the diffusion layers 18 to 21 have a higher impurity concentration and a wider diffusion width than the diffusion layer 22 and mainly function as the collector region of the vertical PNP transistor. In the collector region of the vertical PNP transistor, contact resistance and parasitic resistance are reduced. Further, as described above, the P-type diffusion layers 18 to 21 are arranged in the vicinity of the periphery of the emitter region. This structure shortens the current path of the vertical PNP transistor, reduces the parasitic resistance of the vertical PNP transistor, and improves the current capability. Contact holes are also formed on the emitter region, the base derivation region, and the region surrounded by the dotted lines 2 and 3 (N-type diffusion layer). In FIG. 1, these contact holes are omitted.
  • Figure 2 shows one area of a vertical: PNP transistor.
  • the emitter region is divided into regions divided by P-type diffusion layers 18 to 20 and 2 2.
  • the base region the region surrounded by the dotted line 6
  • the region for forming the PN junction region increase on the side surface in the X-axis direction of the paper. Then, holes injected from the emitter region easily move in a high impurity concentration region near the surface of the base region.
  • the diffusion width W 4 is a region that effectively functions as a ⁇ miter region. This is because in other emitter regions, in order for the injected holes to reach the base derivation region, the deeper part of the base region having a low impurity concentration is used as a movement path, and the movement path becomes longer. This is because the parasitic resistance in the movement path increases and the potential drop increases.
  • the area where the injected holes can move near the surface of the base region also increases in the divided region of the emitter region, that is, in the side surface of the emitter region in the X-axis direction of the paper.
  • the diffusion width W 5 becomes a region that effectively functions as the emitter region, and the region that functions effectively as the emitter region increases. This is because when the emitter region is divided, a region near the surface of the base region, which has a high impurity concentration and a low parasitic resistance, increases as a hole movement path.
  • the difference between the potential drop is small (for example, about 0.3 V) in the area of X mark 1 and X mark 2 to mark 4 shown in the figure, and the area of X mark 2 force to mark 4 also functions effectively as a ⁇ mitter area. It becomes an area to do.
  • the P-type diffusion layers 19 and 20 as collector regions are arranged between the emitter regions, so that the distance between the effectively functioning emitter region and the collector region is shortened. Also, the distance traveled until the holes injected from the emitter region reach the collector region is shortened. This reduces the parasitic resistance and improves the current capability of the vertical PNP transistor.
  • the vertical transistor area is the same and the emitter region is divided by the collector region (structure shown in Fig. 1), and the emitter region is not divided by the collector region (Fig. 6 ( Compare the structure shown in A). In this case, I CMAX (the collector current at which the current gain ratio (h FE) is 1/2) is 1.8 A in both structures.
  • V ce voltage between collector and emitter region
  • V ce voltage between collector and emitter region
  • the emitter regions indicated by solid lines 8, 11, 12, and 15 are located at the corners respectively, and the regions facing the P-type diffusion layer 22 are Have.
  • the P-type diffusion layer 22 is a region that does not function effectively as the collector region of the vertical PNP transistor.
  • the region facing the P-type diffusion layers 19, 2 1 is a region having a small parasitic resistance between the emitter-pace regions.
  • the effective function region is, for example, L-shaped.
  • the P-type diffusion layers 18 to 2 1 are opposed to each other, and the effective functioning region has, for example, a square shape close to a square. .
  • Fig. 3 shows a cross-sectional view in the direction of the AA line shown in Fig. 1.
  • Vertical PNP transistors are mainly composed of P-type single crystal silicon substrate 23, N-type epitaxial layer 24, N-type buried layer 25, P-type buried layer 26, P-type buried layer 2 7 to 2 9 as collector region, N-type buried layer 30 as base region N-type buried layer 3 1, P-type diffusion layers 18 and 22 as a collector region, N-type diffusion layers 3 2 and 3 3 as a base region, and P-type as an emitter region Diffusion layers 34 and 3 5 and N-type diffusion layers 3 6 and 3 7 as base derivation regions, N It consists of a mold diffusion layer 38.
  • the N-type epitaxial layer 24 is formed on the P-type substrate 23.
  • the specific resistance value of the substrate 23 is about 40 to 60 Q ′ c Hi, and a P-type impurity concentration of about 3.0 X 10 14 is used.
  • the N type buried layer 25 is formed across the substrate 23 and the epitaxial layer 24.
  • the N type buried layer 25 is formed deeper than the P type buried layer 27 in the substrate 23.
  • the N-type buried layer 25 forms a PN junction region with each of the substrate 2 3 and the P-type buried layer 27, and PN junction between the substrate 2 3 and the P-type buried layer 27. To separate.
  • a P-type buried layer 26 is formed on the entire surface of the chip, for example, from the surface of the substrate 23 to a depth of about 15 to 20 m.
  • the P-type buried layer 26 is formed by ion-implanting a P-type impurity, for example, boron (B) at an introduction amount of 1. OX 1 0 12 to 1.0 X 10 14 Z cm 2 . Therefore, the P-type buried layer 26 is a low impurity concentration diffusion region, and in the region overlapping with the N-type diffusion region, the overlap region is an N-type region. Then, by forming a P-type buried layer 26 on the substrate 23, an increase in ground resistance is prevented and problems such as ups and downs are solved.
  • the impurity concentration of the P-type buried layer 26 can be variously modified so as to obtain a desired ground resistance.
  • the P type buried layer 27 is formed across the substrate 23 and the epitaxial layer 24. Then, a P-type buried layer 27 is formed on the substrate 23 and the epitaxial layer 24, and the collector resistance is reduced.
  • the P type buried layers 28 and 29 are formed in the epitaxial layer 24 and overlap with the P type buried layer 27.
  • the P type buried layer 29 is formed in a ring shape near the end of the P type buried layer 27.
  • the N type buried layer 30 rises from the upper surface of at least the P type buried layer 27 to the surface side of the epitaxial layer 24.
  • the N type buried layer 31 is formed in a ring shape at the end of the N type buried layer 25.
  • a P-type buried layer 29 is disposed around the N-type buried layer 30, and the N-type buried layer 30 and the P-type buried layer 29 have a partial region. Superimpose.
  • the N type buried layer 31 is disposed around the P type buried layers 27 to 29.
  • the rising width of the P-type buried layer 27 is suppressed by about 1.5 to 3.5 ⁇ to secure the desired base region width Vertical PNP transition A star is formed. It is also possible to reduce the thickness of the epitaxial layer 24 while maintaining the breakdown voltage characteristics of the vertical PNP transistor by securing a desired pace region width. And device size (thickness direction size) can be reduced.
  • the P-type diffusion layers 1 8 and 2 2 are formed in the epitaxial layer 2 4 by, for example, an ion implantation method.
  • the P type diffusion layers 1 8 and 2 2 are connected to the P type buried layers 2 8 and 2 9.
  • the diffusion width W 1 (see FIG. 1) of the P-type diffusion layer 18 is wider than the diffusion width W 3 (see FIG. 1) of the P-type diffusion layer 22 and is P-type.
  • the impurity concentration of the diffusion layer 18 is higher than the impurity concentration of the P-type diffusion layer 22.
  • the diffusion width is about 40 m, and the impurity concentration is from 5.0 X 1 0 1 8 to 2.0 X 1 0 2 ° / It is about cm 3 . Also, near the surface of the P-type diffusion layer 22, the diffusion width is about 7 m, and the impurity concentration is from 5.0 X 1 0 1 7 to 1.0 X 1 0 1 9 Z cm 3 Degree.
  • the N-type diffusion layers 3 2 and 3 3 are formed in the epitaxial layer 2 4.
  • the N-type diffusion layers 3 6 and 3 7 are formed in the N-type diffusion layers 3 2 and 3 3 and are used as pace derivation regions. By forming the N-type diffusion layers 3 6 and 3 7, the contact resistance is reduced.
  • the N-type diffusion layers 3 2 and 3 3 correspond to the regions surrounded by the dotted lines 6 and 7 in FIG. 1, and the N-type diffusion layers 3 6 and 3 7 are the dotted lines 1 6 and 6 in FIG. 1 corresponds to the area surrounded by 7.
  • the P type diffusion layers 3 4 and 3 5 are formed in the N type diffusion layers 3 2 and 3 3.
  • the P-type diffusion layers 3 4 and 3 5 correspond to the regions surrounded by the solid lines 9 and 13 in FIG.
  • the N-type diffusion layer 3 8 is formed in the epitaxial layer 24.
  • the N-type diffusion layer 38 is formed in a circular shape so as to surround the P-type diffusion layer 22.
  • the N type diffusion layer 3 8 and the N type buried layer 3 1 are connected. That is, the N-type diffusion layer 3 8 is arranged on the outer periphery of the P-type diffusion layer 2 2 that is the collector region, and the surface of the epitaxial layer 24 is inverted by applying a voltage higher than the collector voltage. The collector current is prevented from flowing to the substrate 23 through the isolation region.
  • the N type diffusion layer 38 corresponds to the region surrounded by the dotted lines 2 and 3 in FIG.
  • An insulating layer 39 is formed on the epitaxial layer 24. Then, for example, contact holes 40 to 46 are formed in the insulating layer 39 by dry etching using a CHF 3 or CF 4 gas.
  • an aluminum alloy for example, A 1—Si film is selectively formed.
  • the electrodes 4 7 and 4 8, the collector electrode 4 9, the emitter electrodes 50 and 51, and the base electrodes 5 2 and 5 3 are formed.
  • the P type diffusion layers 34 and 35 as the emitter region are not arranged between the P type diffusion layer 22 and the N type diffusion layers 36 and 37. Has an area. Although details will be described later, in this region, when the vertical P NP transistor is turned on, the N type diffusion layer 38 (including the N type epitaxial layer 24 located outside the P type diffusion layer 22) is included. ); Parasitic T r 1 composed of P-type diffusion layer 2 2 and N-type diffusion layer 36, 3 7 (including N-type epitaxial layer 24 located inside P-type diffusion layer 22) By actively turning on the, the leakage current to the substrate 23 can be prevented.
  • FIG. 4 shows a cross-sectional view along the line B-B shown in FIG. 1, and the same reference numerals are given to the components of the vertical PNP transistor described with reference to FIG.
  • the P-type diffusion layers 19 to 22 are connected to the P-type buried layers 29 and 54 to 56.
  • P-type buried layers 29, 5 4 to 56 are connected to P-type buried layers 27, and
  • P-type diffusion layers 19 to 21 are mainly used for collector regions of vertical PNP transistors. Function as.
  • the diffusion width W 2 (see Fig. 1) of the P-type diffusion layers 19 to 21 is moderate near the surface, and the impurity concentration is 5.
  • OX 1 0 18 to 2.0 X 1 For example, it is formed by ion implantation so as to be about 20 / cm 3 .
  • the collector region is arranged between the divided emitter regions, the current path from the holes injected from the emitter region to the collector region is shortened, and the parasitic resistance is reduced. Reduced. By dividing the emitter region, the formation region is reduced, but the effective emitter region is increased and the parasitic resistance is reduced, thereby improving the current capability of the vertical PNP transistor.
  • the collector electrode is not formed on the P-type diffusion layers 19 to 21, but the present invention is not limited to this case.
  • a collector electrode may be disposed on the P-type diffusion layers 19 to 21 to further reduce the parasitic resistance in the collector region.
  • a circuit in which the vertical PNP transistor described above is used in the saturation region will be described.
  • the vertical PNP transistor and the parasitic transistor driven in the vertical PNP transistor will be described.
  • a power supply voltage V 1 (for example, 1 3. OV) is applied to the emitter electrode of the vertical PNP transistor.
  • the collector electrode is voltage-adjusted by a resistor R 1 (for example, 1 2 3 ⁇ 4: ⁇ ), and is approximately equal to the power supply voltage V 1 (a voltage having a potential difference from the power supply voltage V 1 of 0.3 V or less (for example, 1 2. 9 V)) is applied.
  • a desired voltage for example, 12.3 V
  • V 2 the base electrode by the variable voltage V 2
  • V 1 the power supply voltage
  • the electrodes 47 and 48 connected to the epitaxial layer 24 located outside the saddle-shaped diffusion layer 22.
  • parasitic Tr 1 (see Fig. 3) is turned on. To do.
  • a parasitic NPN transistor T r 2 (hereinafter referred to as parasitic T) consisting of an N-type buried layer 25, a P-type buried layer 27, and an N-type buried layer 30 is used.
  • r 2 is also applied with a voltage almost equal to the parasitic T r 1.
  • the parasitic T rl is narrower than the parasitic T r 2 and has a lower impurity concentration in the base region.
  • the base current is reduced and the current increase rate (h FE) is increased.
  • the parasitic T r 1 is turned on, and the region near the surface of the epitaxial layer 24 where the P-type diffusion layer 22 is arranged mainly serves as a current path for the parasitic T r l.
  • a parasitic PNP transistor T r 3 (hereinafter referred to as a parasitic T r 3) composed of a P-type substrate 23, an N-type buried layer 25, and a P-type buried layer 27 is The forward voltage for operating the junction region is not applied to the PN junction region between the N type buried layer 25 as the base region and the P type buried layer 27 as the emitter region. .
  • the leakage current to the substrate 23 can be prevented by suppressing the ON operation of the parasitic Tr 3.
  • current can be prevented from flowing from the power line to the ground line, and the potential of the substrate 23 set to the ground potential can be prevented from changing. A malfunction due to latch-up of the formed peripheral circuit is prevented.
  • Fig. 5 (B) the vertical PNP transistor of the present embodiment indicated by a solid line and the slave indicated by a dotted line.
  • the leakage current to the substrate when driven in the saturation region is shown.
  • the horizontal axis shows the base current of the vertical PNP transistor, and the vertical axis shows the leakage current to the substrate in the vertical PNP transistor.
  • the measurement conditions such as the size of each vertical PNP transistor and the applied voltage are virtually the same.
  • the structure of the vertical PNP transistor of this embodiment is the same as that described above with reference to FIGS.
  • the structure of the vertical PNP transistor of the conventional embodiment is that, as described with reference to FIG. 7, the P-type diffusion layer 89 as the emitter region is the N-type diffusion as the base derivation region. It is a structure surrounding the layer 90 in a ring shape.
  • the P-type diffusion layers 86 and 87 as the collector region have substantially the same impurity concentration and diffusion width.
  • the parasitic T rl when the parasitic T rl (see Fig. 3) is turned on, the parasitic T r 2 (see Fig. 3) is turned on. Leakage current to the substrate 2 3 (see Fig. 3) can be prevented.
  • leakage current to the substrate 8 2 in the vertical PNP transistor according to the conventional embodiment, for example, leakage current to the substrate 8 2 (see FIG. 7) can be prevented until the base current is 3 O mA.
  • the pace current is increased, the leakage current to the substrate 82 increases. This is because the base current of the vertical PNP transistor increases, and a potential drop occurs in the N-type buried layer 84 (see Fig. 7). This is because the base potential of the parasitic T r 6 (see FIG. 7) is lowered, so that the parasitic T r 6 is turned on and the current value of the parasitic T r 6 is increased.
  • the epitaxial layer 24 becomes a parasitic current path near the surface. Then, the potential drop in the N-type buried layer 25 (see Fig. 3) is suppressed, and the on-state of the parasitic Tr 3 (see Fig. 3) is suppressed, so that the substrate 23 (see Fig. 3) (See Fig. 3).
  • the P-type diffusion layers 18 to 21 as the collector region have a wider diffusion width and higher impurity concentration than the P-type diffusion layer 22 as the collector region.
  • the present invention is not limited to this case.
  • the substrate 2 3 It is also possible to obtain the effect of preventing leakage current to the.
  • the effect of preventing leakage current to the substrate 23 only in the structure in which the P-type diffusion layer 18 to 21 has a higher impurity concentration than the P-type diffusion layer 22 as the collector region. You may get it.
  • various modifications can be made without departing from the scope of the present invention.

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Abstract

　デバイスサイズを縮小し、基板へのリーク電流を防止する半導体装置を提供する。コレクタ領域としてのＰ型の拡散層１８から２２が、エミッタ領域を区画するように配置される。そして、Ｐ型の拡散層２２は、Ｐ型の拡散層１８から２１よりも不純物濃度が低く、その拡散幅が狭く形成される。この構造により、有効に機能するエミッタ領域が増大し、デバイスサイズを縮小しつつ、電流能力が向上される。そして、所望の寄生トランジスタを積極的に動作させることで、基板へのリーク電流が防止される。

Description

明 細 書
半導体装置 技術分野
本発明は、 パワー用半導体素子として用いられる縦型 PNP トランジスタに関し、 電流能 力を向上させ、 トランジスタ面積を縮小し、 更に、 基板へのリーク電流を低減する半導体 装置に関する。 背景技術
特開平 8 - 1 4 8 5 74号公報では、 下記の縦型 PNP トランジスタ 7 1が開示されて いる。 そして、 第 6図 （A) は、 従来の縦型 PNP トランジスタを説明するための平面図 である。 第 6図 （B) は、 従来の縦型 PNP トランジスタを説明するための図であり、 第 6図 （A) に示す C— C線方向の断面図である。
第 6図 （A) に示す如く、 実線 6 2で囲まれた領域が、 縦型 PN P トランジスタ 6 1の 形成領域である。 実線 6 3、 64で囲まれた領域が、 コレクタ領域としての P型の拡散層
6 5である。 実線 64で囲まれた領域が、 ベース領域としての N型の拡散層 6 6である。 実線 6 7で囲まれた領域が、 ェミッタ領域としての P型の拡散層 6 8である。 実線 6 9で 囲まれた領域が、 ベース導出領域としての N型の拡散層 70である。
第 6図 （B) に示す如く、 P型の半導体基板 7 1上に N型のェピタキシャル層 7 2が形 成される。 N型の埋込層 7 3が、 基板 7 1及ぴェピタキシャル層 7 2に形成され、 P型の 埋込層 74が、 埋込層 7 3上に形成される。 P型の拡散層 6 5が、 埋込層 74と連結し、 埋込層 74はコレクタ領域として用いられる。 そして、 P型の拡散層 6 5に囲まれた領域 には、 N型の拡散層 6 6が形成され、 拡散層 6 6には P型の拡散層 68及ぴ N型の拡散層
70が形成される。
特開 2 0 04— 20 7 70 2号公報では、 下記の縦型 P N P トランジスタ 8 1が開示さ れている。 そして、 第 7図は、 従来の縦型 PNP トランジスタを説明するための断面図で ある。
第 7図に示す如く、 P型のシリ コン基板 8 2上には、 N型のェピタキシャル層 8 3が形 成される。 基板 8 2とェピタキシャル層 8 3には、 N型の埋込層 8 4と P型の埋込層 8 5 とが形成される。 そして、 ェピタキシャル層 8 3には、 コレクタ領域としての P型の拡散 層 8 6、 8 7及びベース領域としての N型の拡散層 8 8が形成される。 P型の拡散層 8 6、
8 7は、 P型の埋込層 8 5と連結する。 そして、 N型の拡散層 8 8には、 ェミッタ領域と しての P型の拡散層 8 9及ぴベース導出領域としての N型の拡散層 9 0が形成される。 そして、 ェピタキシャル層 8 3上には、 酸化膜 9 1が形成される。 コンタク トホール 9 2から 9 7が、 酸化膜 9 1に形成される。 コンタク トホール 9 2から 9 7を介して、 電極
9 8、 コレクタ電極 9 9、 1 0 0、 エミッタ電極 1 0 1及びベース電極 1 0 2が形成され る。 発明の開示
第 6図 （A)、 ( B ) に示すように、 縦型 P N P トランジスタ 6 1は、 ベース一エミッタ 領域間に 0 . 7 V以上の電位差が生じるように、 ベース電極に電圧が印加され、 オン動作 する。 このとき、 ェミッタ領域である P型の拡散層 6 8から注入された正孔は、 ベース導 出領域である N型の拡散層 7 0へ向けて、 N型の拡散層 6 6を移動する。 そして、 経路 R 1は、 N型の拡散層 6 6表面の高濃度領域を経路とし、 寄生抵抗が低く、 移動距離も短い ため、経路 R 1での電位降下は小さい。経路 R 2は、 N型の拡散層 6 6の深部を経路とし、 経路 R 1よりも N型の拡散層 6 6の不純物濃度が低い領域が経路となる。 更に、 経路 R 2 は、 経路 R 1 よりも移動距離が長くなる。 その結果、 経路 R 2は、 経路 R 1よりも電位降 下が増大する。 また、 経路 R 3は、 更に、 経路 R 2よりも移動距離が長くなり、 経路 R 2 よりも電位降下が增大する。
この構造により、 第 6図 （A ) に斜線のハッチングで示す領域では電位降下が小さく、 縦型 P N P トランジスタ 6 1のエミッタ領域として有効に機能する領域となる。 つまり、 ベース導出領域としての N型の拡散層 7 0 と対向する領域が、 主に、 ェミッタ領域として 有効に機能する領域となる。 そのため、 縦型 P N P トランジスタ 6 1の電流能力を增大さ せるためには、ェミッタ領域での電位降下が小さい領域を増大させる必要がある。そして、 従来の構造では、 N型の拡散層 7 0と P型の拡散層 6 8とが対向する領域を増大させるこ とで、 上記電位降下の小さい領域が增大する。 そのため、 N型の拡散層 7 0と P型の拡散 層 6 8とを延在させる必要があり、 デバイスサイズが縮小し難いという問題がある。 更に、 縦型 PNP トランジスタ 6 1では、 斜線のハッチングで示すェミッタ領域として 有効に機能する領域が、 必ずしもコレクタ領域としての P型の拡散層 6 5の近傍に位置し ない。 この構造により、 ェミッタ領域から注入された正孔は、 比較的に長い距離を移動し てコレクタ領域に到達するため、 寄生抵抗が增大する。 そして、 ェミッタ領域として有効 に機能する領域が、 必ずしもコレクタ領域の近傍に位置せず、 縦型 PNP トランジスタ 6 1の電流能力が向上し難いという問題がある。
第 7図に示す縦型 PNP トランジスタ 8 1を飽和領域にて使用する場合に発生する問題 を説明する。 例えば、 ェミッタ電極 1 0 1に電源電圧 （1 3. 0 V) が印加され、 コレク タ電極 9 9、 1 00に電源電圧とほぼ同等な電圧 （電源電圧との電位差が 0. 3 V以下の 電圧 （1 2. 9 V)) が印加され、 ベース電極 1 02には所望な電圧が印加される。 尚、 P 型の拡散層 8 6、 8 7の外側に位置するェピタキシャル層 8 3と接続する電極 9 8には、 電源電圧 （1 3. 0 V) が印加される。
先ず、 ベース電極 1 0 2に 1 2. 3 Vを印加し、 ェミッタ—ペース領域間が順方向電圧 となることで、 縦型 PNP トランジスタ 8 1がオン動作する。 そして、 ベース電極 1 0 2 に印加される電圧 （1 2. I V) を下げ、 ベース電流を増大させると、 N型の埋込層 84、 P型の埋込層 8 5及び N型の拡散層 8 8から成る寄生 NPNトランジスタ T r 4 (以下、 寄生 T r 4と呼ぶ。） がオン動作する。 このとき、 ベース領城としての P型の埋込層 8 5に は 1 2. 9 Vが印加され、 ェミッタ領域としての N型の拡散層 8 8には 1 2. I Vが印加 され、 コレクタ領域としての N型の埋込層 8 4には 1 3. 0 Vが印加される。
一方、 N型の拡散層 1 0 3、 1 04 (P型の拡散層 8 6の外側に位置するェピタキシャ ル層 8 3を含む）、 P型の拡散層 8 6及ぴ N型の拡散層 8 8から成る寄生 NP Nトランジス タ T r 5 (以下、寄生丁 r 5と呼ぶ。）にも、実質、寄生 T r 4と同等な電圧が印加される。 しかしながら、 寄生 T r 5では、 トランジスタ動作を阻害する 2つの要因が存在する。 第 1の要因は以下の通りである。 N型の拡散層 90の周囲に P型の拡散層 8 9が配置される ことで、 寄生 T r 5のエミッタ領域での寄生抵抗が高くなる。 そして、 エミッタ領域とベ ース領域との PN接合領域に印加される電圧が低下することである。 第 2の要因は以下の 通りである。 P型の拡散層 8 6は、 縦型 P N P トランジスタ 8 1のコレクタ領域として用 いられるため、 その不純物濃度は高くなる。 そして、 寄生 T r 5のエミッタ領域としての N型の拡散層 8 8から注入された電子は、 ベース領域としての P型の拡散層 8 6内の正孔 と再結合する確立が高いことである。 こう した要因により、 寄生 T r 4が、 寄生 T r 5よ り も優先的にオン動作する。
次に、 寄生 T r 4がオン動作することで、 N型の埋込層 8 4では電位降下 （1 3 . 0 V から 1 1 . 5 Vへと電位降下） が起こる。 そして、 P型の基板 8 2、 N型の埋込層 8 4及 ぴ p型の埋込層 8 5から成る寄生 P N P トランジスタ T r 6 (以下、 寄生 T r 6 と呼ぶ。） がオン動作する。 このとき、 ベース領域としての N型の埋込層 8 4には 1 1 . 5 Vが印加 され、 エミッタ領域としての P型の埋込層 8 5には 1 2 . 9 Vが印加され、 コレクタ領域 としての： P型の基板 8 2には 0 Vが印加される。 その結果、 寄生 T r 6は、 オン動作し続 ける。
つまり、 縦型 P N P トランジスタ 8 1を飽和領域にて使用することで、 電源ラインから グランドラインへと電流がリークし、 グランド電位に設定された基板 8 2の電位が変動し てしまう。 そして、 同一の基板 8 2に形成された周辺回路のラッチアップによる誤動作を 招く恐れがある。 その結果、 高出力用回路では、 第 7図に示す構造の縦型 P N P トランジ スタ 8 1は、 上記リーク電流により使用し難いという問題がある。
従って、 本発明の半導体装置は、 上述した各事情に鑑みて成されたものであり、 ベ一ス 拡散層と、 前記ベース拡散層と重畳して形成されるェミッタ拡散層と、 前記ベース拡散層 の周囲に形成されるコレクタ拡散層とが形成される半導体層を有する半導体装置において、 前記コレクタ拡散層は、 前記ェミッタ拡散層の形成領域を複数領域へと区画する第 1の拡 散層と、 前記第 1の拡散層の周囲に形成される第 2の拡散層とを有し、 前記第 1の拡散層 は、 一方向に延在する第 1の領域と、 他方向に 1つ以上形成され、 且つ、 前記第 1の領域 と直交する第 2の領域とを有し、 前記第 2の拡散層は、 前記第 1の領域と連続し、 前記べ ース拡散層を囲むように配置され、 前記ェミッタ拡散層は、 前記第 2の領域間に配置され ることを特徴とする。
本発明では、 コレクタ領域により区画された領域に複数のエミッタ領域が配置される。 この構造により、 ェミッタ領域として有効に機能する領域が増大し、 デバイスサイズを縮 小しつつ、 電流能力が向上される。 また、 本発明では、 コレクタ領域とェミッタ領域とが封向する領域が增大する。 この構 造により、 ェミッタ領域から注入された正孔の移動距離が短くなり、 寄生抵抗が低減し、 電流能力が向上される。
また、 本発明では、 コレクタ領域は、 不純物濃度及び拡散幅の異なる複数の拡散層から 構成される。 この構造により、 寄生電流が半導体層表面近傍を流れ、 基板を含む寄生トラ ンジスタのオン動作を防止し、 基板へのリーク電流が防止される。
また、 本発明では、 主に、 縦型 P N P トランジスタのコレクタ領域として用いる拡散層 上にのみコンタク トホールが配置される。 この構造により、 縦型 P N P トランジスタのコ レクタ領域での寄生抵抗が低減される。
また、 本発明では、 電源電圧が印加された N型の拡散層により、 P型の半導体基板とコ レクタ領域とを分離することで、 基板へのリーク電流が防止される。 図面の簡単な説明
第 1図は本発明の実施の形態における半導体装置を説明するための平面図であり、 第 2 図は本発明の実施の形態における半導体装置を説明するための平面図であり、 第 3図は本 発明の実施の形態における半導体装置を説明するための図であり、 第 1図に示す A— A線 方向の断面図であり、 第 4図は本発明の実施の形態における半導体装置を説明するための 図であり、 第 1図に示す B— B線方向の断面図であり、 第 5図 （A ) は本発明の実施の形 態における半導体装置が用いられる回路を説明するための回路図であり、 第 5図 （B ) は 本発明の実施の形態における基板へのリーク電流を説明するための図であり、 第 6図は従 来の実施の形態である半導体装置を説明するための図であり、 第 6図 （A) は平面図であ り、 第 6図 （B ) は断面図であり、 第 7図は従来の実施の形態である半導体装置を説明す るための断面図である。 発明を実施するための最良の形態
以下に、 本発明の一実施の形態である半導体装置について、 第 1図から第 5図を参照し て説明する。 第 1図は、 本実施の形態における縦型 P N P トランジスタを説明するための 平面図である。 第 2図は、 本実施の形態における縦型 P N P トランジスタを説明するため の平面図である。 第 3図は、 本実施の形態における縦型 P N P トランジスタを説明するた めの図であり、 第 1図に示す A— A線方向の断面図である。 第 4図は、 本実施の形態にお ける縦型 P N P トランジスタを説明するための図であり、 第 1図に示す B— B線方向の断 面図である。 第 5図 （A) は、 本実施の形態における縦型 P N P トランジスタが用いられ る回路を説明するための回路図である。 第 5図 （B ) は、 本実施の形態における縦型 P N P トランジスタでの基板へのリーク電流を説明するための図である。
第 1図に示す如く、 実線 1は、 分離領域の端部を示し、 実線 1により囲まれた領域が縦 型 P N P トランジスタの形成領域となる。 点線 2、 3により囲まれる領域は、 分離領域と コレクタ領域との間のェピタキシャル層に形成される N型の拡散層を示す。 実線 4、 5に より囲まれる領域は、 コレクタ領域としての P型の拡散層を示す。 点線 6、 7により囲ま れる領域は、 それぞれベース領域としての N型の拡散層を示す。 実線 8から 1 5により囲 まれる領域は、 それぞれェミッタ領域としての P型の拡散層を示す。 そして、 点線 1 6、 1 7により囲まれる領域は、 それぞれベース導出領域としての N型の拡散層を示す。 コレクタ領域は、 主に、 縦型 P N P トランジスタのコレクタ領域として機能する第 1の 拡散層と、 主に、 寄生 N P Nトランジスタのベース領域として機能する第 2の拡散層とか ら構成される。 そして、 第 1の拡散層は、 紙面 Y軸方向に延在し、 拡散幅 W 1から成る P 型の拡散層 1 8と、 紙面 X軸方向に延在し、 拡散幅 W 2から成る P型の拡散層 1 9から 2 1から構成される。 第 2の拡散層は、 第 1の拡散層の周囲に形成され、 拡散幅 W 3から成 る P型の拡散層 2 2から構成される。 そして、 P型の拡散層 2 2、 ベース領域の周囲に一 環状に配置される。 尚、 拡散幅は、 W l≥W 2 > W 3の関係を満たす。
図示したように、 P型の拡散層 1 9から 2 1は、 P型の拡散層 1 8と直交し、 紙面 Y軸 方向に一定間隔で配置される。 このように第 1の拡散層である P型の拡散層 1 8から 2 1 は、 フィッシュボーン形状に配置される。 そして、 実線 8から 1 5により囲まれるェミツ タ領域は、 P型の拡散層 1 8から 2 2により区画された領域に配置され、 その周囲 3方向 が、 P型の拡散層 1 8から 2 2のいずれかと対向する。 詳細は後述するが、 実線 8から 1 5により囲まれるェミッタ領域では、 砂状のハッチング領域が、 縦型 P N P トランジスタ のヱミッタ領域として有効に機能する領域である。 つまり、 ェミッタ領域では、 複数領域 に区分されることでその形成領域は低減するが、 有効に機能する領域が増大することで、 縦型 P N P トランジスタの電流能力が向上される。 更に、 ェミッタ領域の形成領域を低減 しつつ、 電流能力を向上させ、 縦型 P N P トランジスタのデパイスサイズが低減される。 尚、 P型の拡散層 1 9から 2 1は、 少なく とも 1つ以上形成され、 エミッタ領域を区画す る構造であればよい。
—方、 点線 1 6、 1 7により囲まれるベース導出領域は、 紙面 Y軸方向に延在し、 P型 の拡散層 1 8に対し対称に配置される。 そして、 ベース導出領域の周囲 3方向は、 P型の 拡散層 2 2と対向する。 この構造により、 ベース導出領域と P型の拡散層 2 2とが、 エミ ッタ領域を介することなく直接対向する領域が増大する。 詳細は後述するが、 縦型 P N P トランジスタがオン動作することで、 寄生 N P Nトランジスタ T r 1 (以下、 寄生 T r 1 と呼ぶ。） （第 3図参照） がオン動作する。 そして、 P型の拡散層 2 2が配置されたピタキ シャル層 2 4 (第 3図参照） 表面近傍が、 主に、 寄生 T r 1の電流経路となることで、 基 板 2 3 (第 3図参照） へのリーク電流が防止される。 また、 ベース領域は、 ベース導出領 域が配置される領域を軸として、 上記コレクタ領域のブイッシュボーン形状と対向するよ うに櫛歯形状に配置される。 そして、 ベース領域は、 P型の拡散層 1 8に対し対称に配置 される。 ェミッタ領域は、 上記ベース領域の櫛歯領域の部分に配置される。
次に、 長方形内に X印が記載された領域は、 コンタク トホールの形成領域を示す。 そし て、 コレクタ領域では、 P型の拡散層 1 8上にはコンタク トホールは配置されるが、 P型 の拡散層 2 2上にはコンタク トホールは配置されない。 尚、 P型の拡散層 1 9から 2 1上 には、 コンタク トホールが配置される場合でも、 配置されない場合でも良い。
この構造により、拡散層 2 2の拡散幅 W 3は、拡散層 1 8の拡散幅 W 1よりも狭くなる。 詳細は後述するが、 拡散層 2 2の拡散幅 W 3が狭められることで、 拡散層 2 2は、 寄生 T r 1の電流経路となり、 基板 2 3へのリーク電流が防止される。
その一方で、 拡散層 1 8から 2 1は、 拡散層 2 2よりも髙不純物濃度であり、 拡散幅が 広い拡散層であり、 主に、 縦型 P N P トランジスタのコレクタ領域として機能する。 そし て、 縦型 P N P トランジスタのコレクタ領域では、 コンタク ト抵抗の低減、 寄生抵抗の低 減が実現される。 更に、 上述したように、 P型の拡散層 1 8から 2 1が、 ェミッタ領域の 周囲近傍に配置される。この構造により、縦型 P N P トランジスタの電流経路が短くなり、 縦型 P N P トランジスタの寄生抵抗が低減され、 電流能力が向上される。 尚、 エミッタ領域、 ベース導出領域及び点線 2、 3により囲まれる領域 （N型の拡散層） 上にもコンタク トホールが形成されるが、 第 1図では、 それらコンタク トホールを省略し て図示する。
第 2図では、 縦型: P N P トランジスタの一領域を示す。 実線 8、 9で示すように、 エミ ッタ領域が、 P型の拡散層 1 8から 2 0、 2 2により区画された領域に分割して配置され る。 この構造により、 ェミッタ領域では、 紙面 X軸方向の側面において、 ベース領域 （点 線 6で囲まれる領域） と P N接合領域を形成する領域が増大する。 そして、 ェミッタ領域 から注入された正孔は、 ベース領域の表面近傍である高不純物濃度の領域を移動し易くな る。
例えば、 第 6図 （A ) に示す従来の構造のように、 ェミ ッタ領域が、 紙面 Y軸方向に対 し区分されず、 1本のェミッタ領域として形成される場合について説明する。 この場合に は、 紙面 Y軸方向にェミッタ領域とベース導出領域とが対向する領域において、 例えば、 拡散幅 W 4が、 ヱミッタ領域として有効に機能する領域となる。 これは、 その他のェミツ タ領域では、 注入された正孔がベース導出領域に到達するためには、 低不純物濃度である ベース領域の深部を移動経路とし、 更に、 移動経路が長くなる。 そして、 移動経路におけ る寄生抵抗が大きくなり、 電位降下が大きくなるからである。
一方、 図示したように、 ェミッタ領域が、 紙面 Y軸方向に対し区分され、 複数の領域か ら構成される場合について説明する。 この場合には、 ェミッタ領域の分割された領域、 つ まり、 紙面 X軸方向のェミ ッタ領域の側面においても、 注入された正孔が、 ベース領域の 表面近傍を移動できる領域が増大する。 例えば、 拡散幅 W 5が、 ェミッタ領域として有効 に機能する領域となり、 ェミッタ領域として有効に機能する領域が増大する。 これは、 ェ ミッタ領域が分割されることで、 ベース領域の表面近傍であり、 高不純物濃度の寄生抵抗 の小さい領域が、 正孔の移動経路として増大するからである。 そして、 図示した X印 1 と X印 2から印 4の領域では、 電位降下の差は小さく （例えば、 0 . 3 V程度）、 X印 2力 ら 印 4の領域もヱミッタ領域として有効に機能する領域となる。
更に、 コレクタ領域と しての P型の拡散層 1 9、 2 0が、 ェミッタ領域間に配置される ことで、有効に機能するェミッタ領域とコレクタ領域間との離間距離が短くなる。そして、 エミッタ領域から注入された正孔が、 コレクタ領域まで到達するまでの移動距離も短くな り、 寄生抵抗が低減され、 縦型 PNP トランジスタの電流能力が向上される。 具体的には、 縦型トランジスタ面積が同一であり、 ェミッタ領域がコレクタ領域により 分割される構造 （第 1図に示す構造） と、 ェミッタ領域がコレクタ領域により分割されな い構造 （第 6図 （A) に示す構造） について比較する。 この場合には、 I CMAX (電流 增幅率 （h F E) が 1 /2になるコレクタ電流） は、 両構造においても 1. 8Aとなる。 また、 大電流 （3 A) を流す際の V c e (コレクタ一ェミッタ領域間の電圧） は、 ェミツ タ領域が分割される構造では 1. 5 Vとなり、 ェミッタ領域が分割されない構造では 1. 9 Vとなる。 この比較結果からも、 ェミ ッタ領域が分割される構造では、 I CMAXを低 下させることなく、 寄生抵抗が大幅に低減されることが分かる。 そして、 有効に機能する ェミ ッタ領域が増大することで、 縦型 PNP トランジスタの電流能力が向上されることが 分かる。
尚、 第 1図及び第 2図に示すように、 実線 8、 1 1、 1 2、 1 5で示すエミッタ領域は、 それぞれコーナー部に位置し、 P型の拡散層 2 2と対向する領域を有する。 上述したよう に、 P型の拡散層 22は、 縦型 PNP トランジスタのコレクタ領域として有効に機能しな い領域である。 更に、 実線 8、 1 1、 1 2、 1 5で示すェミッタ領域では、 P型の拡散層 1 9, 2 1 と対向する領域側が、 ェミッタ一ペース領域間の上記寄生抵抗の小さい領域と なる。 この構造により、 実線 8、 1 1、 1 2、 1 5で示すェミッタ領域では、 P型の拡散 層 2 2と対向する領域側が、 P型の拡散層 1 9、 2 1 と対向する領域側よりも有効機能す る領域が減少する。 そして、 実線 8、 1 1、 1 2、 1 5で示すェミ ッタ領域では、 有効機 能する領域が、 例えば、 L字形状となる。 一方、 実線 9、 1 0、 1 3、 1 4で示すエミッ タ領域では、それぞれ P型の拡散層 1 8から 2 1 と対向し、有効機能する領域が、例えば、 正方形に近い四方形状となる。
第 3図では、 第 1図に示す A— A線方向の断面図を示し、 縦型 PNP トランジスタは、 主に、 P型の単結晶シリ コン基板 2 3と、 N型のェピタキシャル層 24と、 N型の埋込層 2 5 と、 P型の埋込層 26と、 コレクタ領域としての P型の埋込層 2 7から 2 9と、 ベー ス領域としての N型の埋込層 3 0と、 N型の埋込層 3 1 と、 コレクタ領域としての P型の 拡散層 1 8、 22と、 ベース領域としての N型の拡散層 3 2、 3 3 と、 エミッタ領域とし ての P型の拡散層 34、 3 5と、 ベース導出領域としての N型の拡散層 3 6、 3 7と、 N 型の拡散層 3 8から構成される。
N型のェピタキシャル層 24は、 P型の基板 2 3上に形成される。 尚、 基板 2 3の比抵 抗値は、 4 0から 6 0 Q ' c Hi程度であり、 P型不純物濃度としては、 3. 0 X 1 014程 度のものが使用される。
N型の埋込層 2 5は、 基板 2 3とェピタキシャル層 24とに渡り形成される。 N型の埋 込層 2 5は、 P型の埋込層 2 7よりも基板 2 3の深部まで形成される。 そして、 N型の埋 込層 2 5は、 基板 2 3と P型の埋込層 2 7のそれぞれと PN接合領域を形成し、 基板 2 3 と P型の埋込層 2 7とを PN接合分離する。
P型の埋込層 2 6が、 チップ全面に形成され、 例えば、 基板 2 3表面から 1 5から 20 m程度の深さまで形成される。 P型の埋込層 2 6は、 P型不純物、 例えば、 ホウ素 （B) を導入量 1. O X 1 012から 1. 0 X 1 014Z c m2でイオン注入し、 形成される。 その ため、 P型の埋込層 2 6は、 低不純物濃度の拡散領域であり、 N型の拡散領域と重畳する 領域では、 その重畳領域は N型領域となる。 そして、 基板 2 3に P型の埋込層 2 6を形成 することでグランド抵抗の増大を防ぎ、 ヲツチアップ等の問題を解決する。 P型の埋込層 2 6の不純物濃度は、 所望のグランド抵抗となるように、 種々の設計変更が可能である。
P型の埋込層 2 7は、 基板 2 3とェピタキシャル層 24に渡り形成される。 そして、 P 型の埋込層 2 7が、 基板 23及ぴェピタキシャル層 24に形成され、 コレクタ抵抗が低減 される。
P型の埋込層 2 8、 2 9は、 ェピタキシャル層 24に形成され、 P型の埋込層 2 7と重 畳する。 そして、 P型の埋込層 2 9は、 P型の埋込層 2 7の端部近傍に一環状に形成され る。
N型の埋込層 30は、 少なく とも P型の埋込層 2 7の上面からェピタキシャル層 24表 面側へと這い上がる。 一方、 N型の埋込層 3 1は、 N型の埋込層 2 5の端部に一環状に形 成される。 そして、 N型の埋込層 3 0の周囲には、 P型の埋込層 2 9が配置され、 N型の 埋込層 3 0と P型の埋込層 2 9とは一部領域が重畳する。 また、 N型の埋込層 3 1は、 P 型の埋込層 2 7から 29の周囲に配置される。
この構造により、 N型の埋込層 3 0の形成領域では、 P型の埋込層 2 7の這い上がり幅 を 1. 5から 3. 5 μ πι程度抑制し、 所望のベース領域幅を確保した縦型 PNP トランジ スタが形成される。 所望のペース領域幅を確保することで縦型 P N P トランジスタの耐圧 特性を維持しつつ、 ェピタキシャル層 2 4の膜厚を薄くすることも可能である。 そして、 デバイスサイズ （厚み方向サイズ） の縮小が実現される。
P型の拡散層 1 8、 2 2は、 例えば、 イオン注入法により、 ェピタキシャル層 2 4に形 成される。 P型の拡散層 1 8、 2 2は、 P型の埋込層 2 8、 2 9と連結する。 図示したよ うに、 P型の拡散層 1 8の拡散幅 W 1 (第 1図参照） は、 P型の拡散層 2 2の拡散幅 W 3 (第 1図参照） よりも広く、 P型の拡散層 1 8の不純物濃度は、 P型の拡散層 2 2の不純 物濃度よりも高くなる。 具体的には、 P型の拡散層 1 8の表面近傍では、 その拡散幅が 4 0 m程度であり、 その不純物濃度が 5 . 0 X 1 0 1 8から 2 . 0 X 1 0 2 ° / c m 3程度で ある。 また、 P型の拡散層 2 2の表面近傍では、 その拡散幅が 7 m程度であり、 その不 純物濃度が 5 . 0 X 1 0 1 7から 1 . 0 X 1 0 1 9 Z c m 3程度である。
N型の拡散層 3 2、 3 3は、 ェピタキシャル層 2 4に形成される。 N型の拡散層 3 6、 3 7は、 N型の拡散層 3 2、 3 3に形成され、 ペース導出領域として用いられる。 N型の 拡散層 3 6、 3 7を形成することで、 コンタク ト抵抗が低減される。 尚、 N型の拡散層 3 2、 3 3は、 第 1図の点線 6、 7により囲まれる領域に対応し、 N型の拡散層 3 6、 3 7 は、 第 1図の点線 1 6、 1 7により囲まれる領域に対応する。
P型の拡散層 3 4、 3 5は、 N型の拡散層 3 2、 3 3に形成される。 尚、 P型の拡散層 3 4、 3 5は、 第 1図の実線 9、 1 3により囲まれる領域に対応する。
N型の拡散層 3 8は、 ェピタキシャル層 2 4に形成される。 N型の拡散層 3 8は、 P型 の拡散層 2 2を取り囲むように一環状に形成される。 N型の拡散層 3 8と N型の埋込層 3 1 とは連結する。 つまり、 N型の拡散層 3 8が、 コレクタ領域である P型の拡散層 2 2の 外周に配置され、 コレクタ電圧よりも高い電圧が印加されることで、 ェピタキシャル層 2 4表面が反転し、 コレクタ電流が分離領域を介して基板 2 3へと流れることを防止する。 尚、 N型の拡散層 3 8は、 第 1図の点線 2、 3により囲まれる領域に対応する。
絶縁層 3 9が、 ェピタキシャル層 2 4上に形成される。 そして、 例えば、 C H F 3また は C F 4系のガスを用いたドライエッチングにより、 絶縁層 3 9にコンタク トホール 4 0 から 4 6が形成される。
コンタク トホール 4 0から 4 6には、 アルミ合金、 例えば、 A 1— S i膜が選択的に形 成され、 電極 4 7、 4 8、 コレクタ電極 4 9、 エミッタ電極 5 0、 5 1及ぴベース電極 5 2、 5 3が形成される。
図示したように、縦型 P N P トランジスタでは、 P型の拡散層 2 2と N型の拡散層 3 6、 3 7との間に、 ェミッタ領域としての P型の拡散層 34、 3 5が配置されない領域を有す る。詳細は後述するが、この領域において、縦型 P NP トランジスタがオン動作する際に、 N型の拡散層 38 (P型の拡散層 2 2の外側に位置する N型のェピタキシャル層 24を含 む）、 ； P型の拡散層 2 2及ぴ N型の拡散層 36、 3 7 ( P型の拡散層 22の内側に位置する N型のェピタキシャル層 24を含む） により成る寄生 T r 1を積極的にオン動作させるこ とで、 基板 2 3へのリーク電流を防止できる。
第 4図では、 第 1図に示す B— B線方向の断面図を示し、 第 3図を用いて説明した縦型 P N P トランジスタの構成要素には同一の符番を付す。
図示の如く、 P型の拡散層 1 9から 2 2は、 P型の埋込層 2 9、 54から 5 6と連結す る。 P型の埋込層 2 9、 5 4から 5 6は、 P型の埋込層 2 7と連結し、 P型の拡散層 1 9 から 2 1は、 主に、 縦型 PNP トランジスタのコレクタ領域として機能する。 そして、 P 型の拡散層 1 9から 2 1の拡散幅 W 2 (第 1図参照） は、 その表面近傍では、 程 度であり、 不純物濃度が 5. O X 1 018から 2. 0 X 1 020/ c m3程度となるように、 例えば、 イオン注入法により形成される。
この構造により、 縦型 PNP トランジスタでは、 分割されたェミッタ領域間にコレクタ 領域が配置され、 ェミッタ領域から注入された正孔が、 コレクタ領域に到達するまでの電 流経路が短くなり、 寄生抵抗が低減される。 そして、 ェミッタ領域が分割されることで、 その形成領域は低減するが、 有効に機能するェミッタ領域が増大し、 寄生抵抗が低減する ことで、 縦型 PNP トランジスタの電流能力が向上される。
尚、 本実施の形態では、 P型の拡散層 1 9から 2 1上にはコレクタ電極が形成されてい ないが、 この場合に限定するものではない。 例えば、 P型の拡散層 1 9から 2 1上にコレ クタ電極を配置し、 更なる、 コレクタ領域での寄生抵抗が低減される場合でも良い。
第 5図 （A) に示す如く、 上述した縦型 PNP トランジスタが、 飽和領域で用いられる 回路について説明する。 尚、 第 3図を、 適宜、 参照し、 縦型 PNP トランジスタ及ぴ縦型 PNP トランジスタ内で駆動する寄生トランジスタについて説明する。 図示したように、縦型 PNP トランジスタのエミッタ電極には、電源電圧 V 1 (例えば、 1 3. OV) が印加される。 コレクタ電極には、 抵抗 R 1 (例えば、 1 2 ¾: Ω) により電 圧調整され、 電源電圧 V 1 とほぼ同等な電圧 （電源電圧 V 1 との電位差が 0. 3 V以下の 電圧 （例えば、 1 2. 9 V)) が印加される。 そして、 ベース電極には、 可変電圧 V 2によ り所望の電圧 （例えば、 1 2. 3 V) が印加され、 縦型 ΡΝΡ トランジスタがオン動作す る。 尚、 第 3図に示すように、 Ρ型の拡散層 2 2の外側に位置するェピタキシャル層 24 と接続する電極 4 7、 4 8には、 電源電圧 V 1が印加される。
次に、 縦型 ΡΝΡ トランジスタがオン動作し、 ベース電極に印加される電圧 （1 2. 1 V) を下げ、 ベース電流を増大させると、 上記寄生 T r 1 (第 3図参照） がオン動作する。 このとき、 第 3図に示すように、 N型の埋込層 2 5、 P型の埋込層 2 7及ぴ N型の埋込 層 30から成る寄生 NPNトランジスタ T r 2 (以下、 寄生 T r 2と呼ぶ。） にも寄生 T r 1 とほぼ同等な電圧が印加される。 しかしながら、 寄生 T r lは、 寄生 T r 2よりもべ一 ス幅が狭く、 ベース領域での不純物濃度も低いため、 ベース電流が低減されることで、 電 流增幅率 （h FE) が高くなる。 この構造により、 寄生 T r 1がオン動作し、 P型の拡散 層 22が配置されるェピタキシャル層 24表面近傍領域が、 主に、 寄生 T r lの電流経路 となる。
上述したように、縦型 PNP トランジスタがオン動作する際、寄生 T r 1がオン動作し、 寄生 T r 2がオン動作することを抑止できる。 そして、 寄生 T r 2の N型の埋込層 2 5に 電流が流れることを抑止し、 N型の埋込層 2 5での電位降下が抑止できる。 その結果、 ； P 型の基板 2 3、 N型の埋込層 2 5及ぴ P型の埋込層 2 7から成る寄生 PNP トランジスタ T r 3 (以下、 寄生 T r 3と呼ぶ。） では、 ベース領域としての N型の埋込層 2 5とェミツ タ領域としての P型の埋込層 2 7との PN接合領域に、 この接合領域が動作する順方向電 圧が印加されることがない。 そして、 寄生 T r 3のオン動作が抑止されることで、 基板 2 3へのリーク電流を防止できる。 つまり、 電源ラインからグランドラインへと電流がリ ^" クすることを防止し、 グランド電位に設定された基板 2 3の電位が変動することを防止で きる。 そして、 同一の墓板 2 3に形成された周辺回路のラッチアップによる誤動作が防止 される。
第 5図 （B) では、 実線で示す本実施の形態の縦型 PNP トランジスタと点線で示す従 来の実施の形態の縦型 P N P トランジスタにおいて、 それぞれ飽和領域にて駆動させた場 合の基板へのリーク電流を示す。 そして、 横軸は、 縦型 P N P トランジスタのベース電流 を示し、 縦軸は、 縦型 P N P トランジスタでの基板へのリーク電流を示す。 そして、 それ ぞれの縦型 P N P トランジスタサイズや印加される電圧等の測定条件は、 実質、 同等であ る。
尚、 本実施の形態の縦型 P N P トランジスタの構造は、 第 1図から第 4図を用いて上述 した構造である。 一方、 従来の実施の形態の縦型 P N P トランジスタの構造は、 第 7図を 用いて説明したように、 ェミッタ領域としての P型の拡散層 8 9が、 ベース導出領域とし ての N型の拡散層 9 0の周囲を一環状に囲む構造である。 更に、 コレクタ領域としての P 型の拡散層 8 6、 8 7の不純物濃度及ぴ拡散幅が、 実質、 同一となる構造である。
図示したように、 本実施の形態の縦型 P N P トランジスタでは、 寄生 T r l (第 3図参 照） がオン動作することで、 寄生 T r 2 (第 3図参照） のオン動作を抑止し、 基板 2 3 (第 3図参照） へのリーク電流を防止することができる。 一方、 従来の実施の形態の縦型 P N P トランジスタでは、 例えば、 ベース電流が 3 O m Aまでは基板 8 2 (第 7図参照） への リーク電流を防止することができる。 しかしながら、 ペース電流を増大させるにつれて、 基板 8 2へのリーク電流が増大する。 これは、 縦型 P N P トランジスタのベース電流が增 大することで、 N型の埋込層 8 4 (第 7図参照） での電位降下が起こる。 そして、 寄生 T r 6 (第 7図参照） のベース電位が低下することで、 寄生 T r 6がオン動作し、 寄生 T r 6の電流値が增大する動作に起因するからである。
つまり、 本実施の形態の縦型 P N P トランジスタでは、 第 1図に示すように、 コレクタ 領域としての; P型の拡散層 1 8から 2 2の不純物濃度、 拡散幅 （W 1カゝら W 3 ) を変える ことで、 ェピタキシャル層 2 4 (第 3図参照） 表面近傍が寄生電流経路となる。 そして、 N型の埋込層 2 5 (第 3図参照） での電位低下を抑业し、 寄生 T r 3 (第 3図参照） のォ ン動作を抑止することで、 基板 2 3 (第 3図参照） へのリーク電流を防止できる。
尚、 本実施の形態では、 コレクタ領域としての P型の拡散層 1 8から 2 1が、 コレクタ 領域としての P型の拡散層 2 2よりも、 その拡散幅が広く、 その不純物濃度が高い場合に ついて説明したが、 この場合に限定するものではない。 例えば、 P型の拡散層 1 8から 2 1が、 P型の拡散層 2 2よりも、 その拡散幅が広くなる構造のみにおいて、 上記基板 2 3 へのリーク電流を防止する効果を得る場合でも良い。 あるいは、 P型の拡散層 1 8から 2 1が、 コレクタ領域としての P型の拡散層 2 2よりも、 その不純物濃度が高くなる構造の みにおいて上記基板 2 3へのリーク電流を防止する効果を得る場合でも良い。 その他、 本 発明の要旨を逸脱しない範囲で、 種々の変更が可能である。

Claims

請 求 の 範 囲
1 . ベ一ス拡散層と、 前記ベース拡散層と重畳して形成されるェミッタ拡散層と、 前記 ベース拡散層の周囲に形成されるコレクタ拡散層とが形成される半導体層を有する半導体 装置において、
前記コレクタ拡散層は、 前記エミッタ拡散層の形成領域を複数領域へと区画する第 1の 拡散層と、 前記第 1の拡散層の周囲に形成される第 2の拡散層とを有し、
前記第 1の拡散層は、 一方向に延在する第 1の領域と、 他方向に 1つ以上形成され、 且 つ、 前記第 1の領域と直交する第 2の領域とを有し、
前記第 2の拡散層は、 前記第 1の領域と連続し、 前記ベース拡散層を囲むように配置さ れ、前記エミッタ拡散層は、前記第 2の領域間に配置されることを特徴とする半導体装置。
2 . 前記第 1の拡散層は、 前記第 2の拡散層よりも拡散幅が広く形成されることを特徴 とする請求の範囲第 1項に記載の半導体装置。
3 . 前記第 1の拡散層は、 前記第 2の拡散層よりも不純物濃度が濃く形成されることを 特徴とする請求の範囲第 1項または請求の範囲第 2項に記載の半導体装置。
4 . 前記ベース拡散層と重畳して形成されるベース導出拡散層とを有し、
前記第 2の拡散層は、 前記エミッタ拡散層を介さず前記ベース導出拡散層と対向する領 域を有することを特徴とする請求の範囲第 1項から請求の範囲第 3項のいずれか 1項に記 載の半導体装置。
5 . 前記半導体層上には絶縁層が形成され、
前記第 1の拡散層上の前記絶縁層にのみコレクタ電極と接続するためのコンタク トホー ルが形成されることを特徴とする請求の範囲第 1項から請求の範囲第 3項のいずれか 1項 に記載の半導体装置。
6 . 前記ベース拡散層と重畳して形成されるベース導出拡散層とを有し、
前記ベース導出拡散層は、 前記一方向に延在し、 且つ、 前記第 1の領域に対して対称に 配置され、
前記第 2の拡散層は、 前記エミッタ拡散層を介さず前記ベース導出拡散層と対向する領. 域を有することを特徴とする請求の範囲第 1項から請求の範囲第 3項のいずれか 1項に記 載の半導体装置。
7 . 前記半導体層には、 一導電型の前記コレクタ拡散層の周囲に形成される逆導電型の 拡散層とを有し、 前記逆導電型の拡散層には前記コレクタ拡散層よりも高い電位が印加さ れることを特徴とする請求の範囲第 1項から請求の範囲第 3項のいずれか 1項に記載の半 導体装置。
8 . 前記ェミッタ拡散層には、 ェミッタ領域として有効に機能する領域を有し、 前記有 効機能領域が、 前記第 2の領域と対向することを特徴とする請求の範囲第 1項から請求の 範囲第 7項のいずれか 1項に記載の半導体装置。
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