JP5940924B2 - 低電力で動作する半導体記憶装置 - Google Patents
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Description
しかしながら、(x,y,z)の組成比を変えても、結晶相の抵抗率は殆ど変わらず、界面層として採用できないのが実情である。
図1は、本発明の相変化メモリセルアレイの一構造を示す俯瞰図であり、図2は、図1中の面005に沿った断面図である。図1および図2に示す半導体記憶装置は半導体基板上に設けられでいるが、図1および図2では半導体基板は省略されている。半導体記憶装置は、上部電極(配線)001と、下部電極(配線)004と、上部電極(配線)001と下部電極(配線)004との間に挟まれた相変化材料層002および界面層003とで構成される相変化メモリセル006がアレイ状に配置された構造を持つ。アレイ状に配置された相変化メモリセル006の各セル間はシリコン酸化膜やシリコン窒化膜などの絶縁材料層、もしくはエアギャップ層が設けられるが、図1および図2では省略されている。
本表は、書込み及び読出しの各動作、さらに書込み動作をリセット動作とセット動作に分けた場合のそれぞれに対応する1ビット当りのエネルギーおよび400MB/s相当のチップに換算した場合の電力を示す。
図4から相変化メモリではデータ書換え、特にリセット動作に要する電力は、300mWであり、これは全電力の60%以上を消費していることがわかる。必要とする電流値もリセット動作で最も高く、したがってリセット動作時の電力、電流値低減が重要であることがわかる。
図12は、リセット動作時の界面層と相変化材料層の深さ方向の温度分布を示す図である。図12の縦軸は、各材料層中の温度(℃)であり、横軸は、各材料層の深さ(z座標)(nm)を示す。横軸の0点は、界面層と下部電極の境界であり、当該下部電極対象軸に沿って上方が正となるようにz座標を取っている。
この結果より、界面層003の膜厚は2−5nm程度とすることが望ましい。
図10Aに示すようにシリコン基板021上に、バッファ膜022を化学気相成長法(CVD:chemical vapor deposition)もしくは塗布法を用いて成膜した後、下部配線層028となる金属膜023をスパッタ法もしくはCVD法を用いて成膜し、下部配線層028を形成する。バッファ層022は例えばシリコン酸化膜などの絶縁膜であり、シリコン基板上022に形成されたMOS回路、配線層などから素子を絶縁する機能を果たす。下部配線層028となる金属膜は例えばタングステンなどの高融点金属を選択する。公知の配線層のように、バリアメタル層、キャップメタル層を成膜しても良い。
続いて図10Cに示すように、CVD法による絶縁膜もしくはスピン塗布により絶縁膜029を、金属膜027を覆うように厚く成膜し、基板を平坦化する。
続いて図10Dに示すように、化学機械研磨(CMP:Chemical Mechanical Polishing)法により、金属膜027表面から突出して堆積された領域の絶縁膜029を削り、下部電極となる金属膜027を、下部配線層028の延伸する方向と直交する方向の側面が露出するように024から027で示す各層を露出させる。
続いて図10Eに示すように、リソグラフィー工程によって下部配線層028を除く上部層を柱状に加工する。
続いて図10Fに示すように、CVD法による絶縁膜もしくはスピン塗布により絶縁膜030を下部電極層027よりも厚く成膜し、基板021の裏面を平坦化したのちCMP法により絶縁膜030を削り、下部電極となる金属膜から成る下部電極層027を露出させる。
続いて図10Gに示すように、界面層003と相変化材料層002と上部電極001を成膜する。界面層003と相変化材料層はスパッタ法、もしくはCVD法により同一の装置で成膜する。界面層へのZrO2もしくはYSZの添加は、スパッタ法の場合、例えば2個以上の材料ターゲットで同時スパッタ、もしくは交互スパッタし、添加量を調整する。CVDの場合は複数ガスの流量を調整し、同時成膜する、もしくは交互成膜し、添加量を調整する。
002:相変化材料層、
003:界面層、
004:下部電極、
005:断面表示箇所、
006:相変化メモリセル、
007:印加電圧、
008:融点に達するのに必要な電圧、
009:結晶化するのに必要な電圧、
010:読み出し動作、
011:リセット動作、
012:セット動作、
013:時間、
014:YSZの添加量、
015,016:界面層の抵抗率、
017:界面層がない場合の値で規格化されたリセット動作に必要な電流値、
018:界面層がない場合の値で規格化されたリセット動作に必要な電力値、
019:シリコン酸化膜、
020:下部配線層、
021:シリコン基板、
022:バッファ層、
023:金属膜、
024:ボロンドープシリコン膜、
025:真正層シリコン膜、
026:リンドープシリコン膜、
027,028:下部電極層、
029,030:平坦化絶縁膜、
031:上部配線層。
Claims (10)
- 半導体基板と、
前記半導体基板に設けられた第1の電極および第2の電極と、
前記第1の電極と前記第2の電極とにより狭持された半導体記憶層と、を有し、
前記半導体記憶層は、相変化材料層と界面層とが積層されて構成され、
前記界面層は、前記相変化材料層と前記第1の電極、あるいは前記第2の電極との少なくともいずれか一方との間に設けられ、
前記相変化材料層は、Ge、Sb、Teを構成材料とする合金であって、その組成はGexSbyTez(ここで、x、y、zは、正の整数であって各元素の組成比を表す独立変数)であり、
前記界面層は、Ge、Sb、Teから選ばれる少なくとも2つの元素を構成材料とする合金であって、その組成はGex’Sby’Tez’(ここで、x’、y’、z’は、0を含む正の整数であって各元素の組成比を表す独立変数で、x、y、zから独立に設定される変数)であり、かつ、ZrO2もしくはYSZ(yttria−stabilized zirconia)が添加されていることを特徴とする半導体記憶装置。 - 前記半導体基板から上方に向かって第1の電極、界面層、相変化材料層、第2の電極の順番で並ぶ構造であることを特徴とする請求項1に記載の半導体記憶装置。
- 前記第1の電極と前記第2の電極との間に流れる電流に対する前記界面層と前記相変化材料層との抵抗比が、前記相変化材料層の抵抗を基準として1から10の範囲内であることを特徴とする請求項1に記載の半導体記憶装置。
- 前記第2の電極、前記界面層、および前記相変化材料層の各側面が、前記第2の電極の側面に延在する位置に存在するような柱状に加工された構造を持つことを特徴とする請求項1に記載の半導体記憶装置。
- 前記YSZ(yttria−stabilized zirconia)の添加量が、5〜15%の範囲内であることを特徴とする請求項1に記載の半導体記憶装置。
- 前記界面層の膜厚は、前記界面層を熱源として発生する熱による前記界面層と前記相変化材料層の範囲内での温度分布のピーク値が、前記相変化材料層中に存在するように設定されていることを特徴とする請求項1に記載の半導体記憶装置。
- 半導体基板の上方に設けられた相変化材料で構成された相変化材料層と界面層を具備してなる半導体記憶層と、
前記半導体記憶層を狭持するように設けられた第1の電極および第2の電極と、
前記相変化材料層と前記第1の電極、あるいは第2の電極の少なくともいずれか一方との間に設けられた界面層と、を有し、
前記相変化材料層の組成は、Ge2Sb2Te5であり、
前記界面層の組成は、Sb2Te3を主成分とし、ZrO2もしくはYSZ(yttria−stabilized zirconia)が添加されていることを特徴とする半導体記憶装置。 - 前記第1の電極と前記第2の電極との間に流れる電流に対する前記界面層と前記相変化材料層との抵抗比が、前記相変化材料層の抵抗を基準として1から10の範囲内であることを特徴とする請求項7に記載の半導体記憶装置。
- 半導体基板の上方に設けられた相変化材料で構成された相変化材料層と界面層を具備してなる半導体記憶層と、
前記半導体記憶層を狭持するように設けられた第1の電極および第2の電極と、
前記相変化材料層と前記第1の電極、あるいは第2の電極の少なくともいずれか一方との間に設けられた界面層と、を有し、
前記相変化材料は、Ge、Sb、Teの合金からなり、
前記界面層は、前記相変化材料にZrO2、もしくはYSZ(yttria−stabilized zirconia)を添加した材料から成ることを特徴とする半導体記憶装置。 - 前記第1の電極と前記第2の電極との間に流れる電流に対する前記界面層と前記相変化材料層との抵抗比が、前記相変化材料層の抵抗を基準として1から10の範囲内であることを特徴とする請求項9に記載の半導体記憶装置。
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