JP6518779B2 - 積層メモリアレイを含む構造体 - Google Patents
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Description
Claims (13)
- 第1のメモリアレイデッキと、
前記第1のメモリアレイデッキの上に位置する第2のメモリアレイデッキと、
を含む構造体であって、
前記第1のメモリアレイデッキおよび前記第2のメモリアレイデッキは相転移メモリを含み、
前記第1のメモリアレイデッキのメモリセルは、断面に沿って第1の誘電性領域によって互いに横方向に間隔をおいて配置され、
前記第2のメモリアレイデッキのメモリセルは、前記断面に沿って第2の誘電性領域によって互いに横方向に間隔をおいて配置され、
前記第1の誘電性領域は、1つ以上の構造パラメータについて前記第2の誘電性領域とは異なり、前記構造パラメータは、異なる材料を含む、
構造体。 - 前記第1の誘電性領域は、メモリセルの側壁に沿って第1の絶縁材料ライナーを含み、
前記第2の誘電性領域は、メモリセルの側壁に沿って第2の絶縁材料ライナーを含み、
前記第1の絶縁材料ライナーは、前記第2の絶縁材料ライナーとは異なる厚さである、
請求項1に記載の構造体。 - 前記第1の誘電性領域は、メモリセルの側壁に沿って第1の絶縁材料ライナーを含み、
前記第2の誘電性領域は、メモリセルの側壁に沿って第2の絶縁材料ライナーを含み、
前記第1の絶縁材料ライナーは、前記第2の絶縁材料ライナーとは異なる成分である、
請求項1に記載の構造体。 - 前記第1の誘電性領域は、メモリセルの側壁に沿って第1の絶縁材料ライナーを含み、
前記第1の誘電性領域は、前記第1の絶縁材料ライナー同士の間に第1の絶縁体を含み、
前記第2の誘電性領域は、メモリセルの側壁に沿って第2の絶縁材料ライナーを含み、
前記第2の誘電性領域は、前記第2の絶縁材料ライナー同士の間に第2の絶縁体を含み、
前記第2の絶縁体は、前記第1の絶縁体とは異なる成分である、
請求項1に記載の構造体。 - 前記第1の絶縁体は固体および/または半固体であり、
前記第2の絶縁体は気体である、
請求項4に記載の構造体。 - 前記第1の絶縁材料ライナーおよび前記第2の絶縁材料ライナーは窒化ケイ素を含み、
前記第1の絶縁体は二酸化ケイ素を含み、
前記第2の絶縁体は気体である、
請求項4に記載の構造体。 - 前記第1の絶縁材料ライナーおよび前記第2の絶縁材料ライナーは窒化ケイ素を含み、
前記第1の絶縁体は二酸化ケイ素を含み、
前記第2の絶縁体は真空領域である、
請求項4に記載の構造体。 - 第1のメモリアレイデッキと、
前記第1のメモリアレイデッキの上に位置する第2のメモリアレイデッキと、
を含む構造体であって、
前記第2のメモリアレイデッキは、1つ以上の構造パラメータについて前記第1のメモリアレイデッキとは異なり、前記構造パラメータは、異なる材料を含み、
前記第1のメモリアレイデッキの第1のメモリセルは、断面に沿って第1の誘電性領域によって互いに横方向に間隔をおいて配置され、
前記第2のメモリアレイデッキの第2のメモリセルは、前記断面に沿って第2の誘電性領域によって互いに横方向に間隔をおいて配置され、
前記第1の誘電性領域は、前記1つ以上の構造パラメータについて前記第2の誘電性領域とは異なる、
構造体。 - 前記第1の誘電性領域は、前記第1のメモリセルの側壁に沿って第1の絶縁材料ライナーを含み、
前記第2の誘電性領域は、前記第2のメモリセルの側壁に沿って第2の絶縁材料ライナーを含み、
前記第1の絶縁材料ライナーは、前記第2の絶縁材料ライナーとは異なる厚さである、
請求項8に記載の構造体。 - 前記第1の誘電性領域は、前記第1のメモリセルの側壁に沿って第1の絶縁材料ライナーを含み、
前記第2の誘電性領域は、前記第2のメモリセルの側壁に沿って第2の絶縁材料ライナーを含み、
前記第1の絶縁材料ライナーは、前記第2の絶縁材料ライナーとは異なる成分である、
請求項8に記載の構造体。 - 前記第1の誘電性領域は、前記第1のメモリセルの側壁に沿って第1の絶縁材料ライナーを含み、
前記第1の誘電性領域は、前記第1の絶縁材料ライナー同士の間に第1の絶縁体を含み、
前記第2の誘電性領域は、前記第2のメモリセルの側壁に沿って第2の絶縁材料ライナーを含み、
前記第2の誘電性領域は、前記第2の絶縁材料ライナー同士の間に第2の絶縁体を含み、
前記第2の絶縁体は、前記第1の絶縁体とは異なる成分である、
請求項8に記載の構造体。 - 第1の方向に沿って延在する第1のアクセス/センス線セットと、
前記第1のアクセス/センス線セットの上に位置し、前記第1の方向と交差する第2の方向に沿って延在する第2のアクセス/センス線セットと、
前記第2のアクセス/センス線セットの上に位置し、前記第1の方向に沿って延在する第3のアクセス/センス線セットと、
前記第1のアクセス/センス線セットと前記第2のアクセス/センス線セットとの間に位置する第1のメモリセルであって、第1のメモリアレイデッキに配置され、第1の相転移材料を含む第1のメモリセルと、
前記第2のアクセス/センス線セットと前記第3のアクセス/センス線セットとの間に位置する第2のメモリセルであって、第2のメモリアレイデッキに配置され、第2の相転移材料を含む第2のメモリセルと、
を含む構造体であって、
前記第1のメモリセルは、断面に沿って第1の誘電性領域によって互いに横方向に間隔をおいて配置され、
前記第2のメモリセルは、前記断面に沿って第2の誘電性領域によって互いに横方向に間隔をおいて配置され、
前記第1の誘電性領域は、前記第1のメモリセルの側壁に沿って第1の絶縁材料ライナーを含み、
前記第2の誘電性領域は、前記第2のメモリセルの側壁に沿って第2の絶縁材料ライナーを含み、
前記第1の絶縁材料ライナーは、前記第2の絶縁材料ライナーとは異なる厚さである、かつ/または、前記第2の絶縁材料ライナーとは異なる成分である、
構造体。 - 第1の方向に沿って延在する第1のアクセス/センス線セットと、
前記第1のアクセス/センス線セットの上に位置し、前記第1の方向と交差する第2の方向に沿って延在する第2のアクセス/センス線セットと、
前記第2のアクセス/センス線セットの上に位置し、前記第1の方向に沿って延在する第3のアクセス/センス線セットと、
前記第1のアクセス/センス線セットと前記第2のアクセス/センス線セットとの間に位置する第1のメモリセルであって、第1のメモリアレイデッキに配置され、第1の相転移材料を含む第1のメモリセルと、
前記第2のアクセス/センス線セットと前記第3のアクセス/センス線セットとの間に位置する第2のメモリセルであって、第2のメモリアレイデッキに配置され、第2の相転移材料を含む第2のメモリセルと、
を含む構造体であって、
前記第1のメモリセルは、断面に沿って第1の誘電性領域によって互いに横方向に間隔をおいて配置され、
前記第2のメモリセルは、前記断面に沿って第2の誘電性領域によって互いに横方向に間隔をおいて配置され、
前記第1の誘電性領域は、前記第1のメモリセルの側壁に沿って第1の絶縁材料ライナーを含み、
前記第1の誘電性領域は、前記第1の絶縁材料ライナー同士の間に第1の絶縁体を含み、
前記第2の誘電性領域は、前記第2のメモリセルの側壁に沿って第2の絶縁材料ライナーを含み、
前記第2の誘電性領域は、前記第2の絶縁材料ライナー同士の間に第2の絶縁体を含み、
前記第2の絶縁体は、前記第1の絶縁体とは異なる成分である、
構造体。
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