CN107408570A - 包含堆叠式存储器阵列的构造 - Google Patents

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Abstract

一些实施例包括一种具有第一存储器阵列层叠及在第一存储器阵列层叠上方的第二存储器阵列层叠的构造。第二存储器阵列层叠与第一存储器阵列层叠在一或多个操作特性、在间距及/或在一或多个结构参数方面不同；其中结构参数包括不同材料及/或材料的不同厚度。一些实施例包括一种具有沿着第一方向延伸的第一系列及第三系列的存取/感测线及在第一系列与第三系列之间沿着与第一方向交叉的第二方向延伸的第二系列的存取/感测线的构造。第一存储器单元是在第一系列的存取/感测线与第二系列的存取/感测线之间且布置成第一存储器阵列层叠。第二存储器单元是在第二系列的存取/感测线与第三系列的存取/感测线之间且布置成第二存储器阵列层叠。

Description

包含堆叠式存储器阵列的构造
技术领域
包含堆叠式存储器阵列的构造。
背景技术
存储器是一种类型的集成电路且在系统中用于存储数据。通常在个别存储器单元的一或多个阵列中制造存储器。存储器单元经配置以将信息留存或存储于至少两个不同可选择状态中。在二进制系统中，将状态视为“0”或“1”。在其它系统中，至少一些个别存储器单元可经配置以存储两个以上电平或状态的信息。
集成电路制造继续努力产生更小且更密集的集成电路。因此，对三维交叉点存储器存在极大兴趣。实例三维交叉点存储器单元可利用相变材料(例如，硫属化物)作为适合于存储存储器位的双态材料。
可期望开发经改进的存储器阵列及形成存储器阵列的经改进的方法。
附图说明
图1、1A及1B是实例实施例构造的部分的俯视图及横截面侧视图。图1A及1B分别是沿着图1的线1A-1A及1B-1B。
图2是相对于实例存储器层布置的实例电流的图解示意图。
图3到5是实例存储器阵列层叠(deck)堆叠布置的图解说明。
图6A及6B是实例实施例构造的部分的横截面侧视图。
图7是实例实施例构造的部分的横截面侧视图。
图8是实例实施例构造的部分的横截面侧视图。
具体实施方式
一些实施例包括其中垂直堆叠两个或两个以上存储器阵列层叠的构造。堆叠式层叠中的一或多者经配置以具有相对于堆叠式层叠的其它者的不同操作特性。举例来说，层叠中的一或多者可经配置以具有适合用于XIP(原地执行)应用及/或动态随机存取存储器(DRAM)仿真应用中的快速存取时间，且层叠中的一或多个其它者可经配置以具有适合用于长期存储应用中的稳定、可能较慢存取的存储。此外，层叠中的一或多者可经配置以具有大于层叠的其它者的耐久性。举例来说，层叠中的一或多者可适合于大约100,000个循环的寿命，而层叠中的一或多个其它者可适合于约1,000,000个循环(换句话来说，层叠中的至少一者可具有比层叠中的另一者多至少约10倍的循环时间的持久性)。层叠的耐久性之间的差异可由层叠之间的结构差异引起。举例来说，相对于具有较少耐久性的层叠，具有较高耐久性的层叠可具有减小的热干扰及/或其它存储器损耗机构。然而，相对于具有较高耐久性的层叠，具有较少耐久性的层叠可具有其它优点(例如，较快存取时间等)。因此，可针对相对于特定存储器功能的应用性定制每一存储器阵列层叠。
下文参考图1到8描述实例实施例。
参考图1、1A及1B，在俯视图(图1)及横截面侧视图(图1A及1B)中展示构造10以说明实例架构。接近图1的俯视图展示轴系统，其中此系统说明x轴及正交y轴。图1A的横截面视图是沿着x轴，且图1B的横截面视图是沿着y轴。
图1A及1B的横截面视图展示架构包含三个系列的存取/感测线。底部系列(即，第一系列)包含存取/感测线12，中间系列(即，第二系统)包含存取/感测线14，且上部系列(即，第三系列)包含存取/感测线16。存取/感测线12、14及16在一些实施例中可包含彼此相同的组合物，或在其它实施例中可包含相对于彼此的不同组合物。任何适合导电材料可用于存取/感测线12、14及16。在一些实施例中，存取/感测线可包括金属或含有金属的组合物，举例来说，例如钨、钛、氮化钨、氮化钛、硅化钨、硅化钛等。在一些实施例中，存取/感测线12、14及16可为彼此相同的厚度，且在其它实施例中存取/感测线中的至少一者可为相对于存取/感测线中的另一者的不同厚度。
存取/感测线可对应于字线及位线。举例来说，线12及16可对应于字线，且线14可对应于位线。
在所展示的实施例中，存取/感测线12及16沿着第一方向延伸，且存取/感测线14沿着与第一方向相交的第二方向延伸。在所说明的实施例中，存取/感测线14相对于存取/感测线12及16正交延伸，但在其它实施例中，线14可沿着与线12及16交叉但不正交于此类线的方向延伸。
所说明的存取/感测线是直线，但在其它实施例中其可为波状或具有某个其它适合形状。
第一存储器单元20是在第一系列的存取/感测线12及第二系列的存取/感测线14之间，且第二存储器单元22是在第二系列的存取/感测线14及第三系列的存取/感测线16之间。
存储器单元20及22分别包含可编程材料21及23，且可包含任何适合配置。在一些实施例中，存储器单元20及22可包含例如硫属化物类型的材料的相变材料(例如，包含与锑、碲、硫及硒中的一或多者组合的锗的材料；包含与锑、锗、碲、硫及硒中的一或多者组合的铟的材料等)。可编程材料可(例如)包含GeSbTe或InGeTe，基本上由GeSbTe或InGeTe组成或由GeSbTe或InGeTe组成；其中化学式指示所列举的化合物内的组分而非指定此类组分的特定理想配比。举例来说，可编程材料可包含锗、锑及碲，且可对应于通常称为GST的硫属化物。
可编程材料21及23在一些实施例中可彼此相同，且在其它实施例中可彼此不同。举例来说，在一些实施例中，材料23与材料21可在组合物及厚度中的一者或两者方面不同。
第一存储器单元20形成第一存储器阵列层叠D1，且第二存储器单元22形成第二存储器阵列层叠D2。第一存储器阵列层叠D1是在包含存储器单元20及用于写入到存储器单元且从存储器单元读取的存取/感测线12及14的第一层T1内。第二存储器阵列层叠D2是在包含存储器单元22及用于写入到存储器单元且从存储器单元读取的存取/感测线14及16的第二层T2内。在所展示的实施例中，在层T1与T2之间共享存取/感测线14。
第二存储器阵列层叠D2与第一存储器阵列层叠D1在一或多个操作特性方面不同，使得第一及第二存储器阵列层叠可具有不同应用。举例来说，第二存储器层叠可具有快于第一存储器阵列层叠的存取时间，且可更适合于XIP应用及/或DRAM仿真应用，而第一存储器阵列层叠可具有更好耐久性且更适合于长期数据存储应用。
可在存储器单元与存取/感测线之间提供多个结构及材料，如下文参考图6A及6B更详细论述。在图1、1A及1B中未具体说明此类结构及材料。可提供于存储器单元与存取/感测线之间的实例结构及材料包括绝缘材料、选择装置、电极、加热器装置等。
电介质区域26介于水平邻近的存储器单元之间。在所展示的实施例中，电介质区域在层T1及T2两者内相同，但在其它实施例中，电介质区域可随层而变动。参考图6A及6B更详细描述实例电介质区域。
可通过任何适合配置电存取层T1及T2。图2说明实例配置30。具体地说，层T1及T2中的每一者可由中央处理单元(CPU)或控制器独立寻址。一或多个存储器界面(未展示)可在CPU与层之间。在一些实施例中，数据传送可在层之间发生。
图1、1A及1B的实施例是包含两个垂直堆叠式层叠的实例配置，且在其它实施例中可利用其它配置。图3图解说明图1、1A及1B的配置且展示彼此垂直重叠(即，共享一系列存取/感测线)的层T1及T2。图4图解说明其中层由绝缘材料(I)彼此垂直间隔的替代配置。在图4的实施例中，在层之间未共享任何系列的存取/感测线。代替性地，每一层包含在下部系列的存取/感测线与上部系列的存取/感测线之间的存储器阵列层叠。因此，图4的实施例包含具有四个垂直堆叠式系列的存取/感测线的两个层，而图3的实施例包含具有三个垂直堆叠式系列的存取/感测线的两个层。图3的配置在一些实施例中可为优选的，因为其可相对于图4的配置节省处理步骤。在其它实施例中，图4的配置可为优选的，因为其使上部层的性能能够与下部层的性能隔离。
在一些实施例中，可存在两个以上垂直堆叠式存储器层叠。图5说明其中存在多个垂直堆叠式存储器阵列层叠(Dn、Dn+1等)的实例实施例。所说明最上层叠是Dn+3，但提供点以指示层叠的垂直堆叠可继续超过此层叠。
在一些实施例中，至少一个层叠相对于图5的垂直堆叠内的层叠中的另一者具有不同操作特性。相对于彼此具有不同操作特性的层叠可在存储器阵列层叠的垂直堆叠内的任何处。在一些实施例中，图5的垂直堆叠内的存储器阵列层叠中的两者或两者以上可具有彼此相同的操作特性，且在其它实施例中图5的垂直堆叠内的全部存储器阵列层叠相对于垂直堆叠内的其它存储器阵列层叠中的每一者可具有独有操作特性。
参考图6A及6B，在横截面侧视图中展示构造10a以说明额外实例架构。
构造10a包含存储器阵列层叠D1的存储器单元20及存储器阵列层叠D2的存储器单元22。构造10a还包含第一系列的存取/感测线12、第二系列的存取/感测线14及第三系列的存取/感测线16。
在所展示的实施例中，存取/感测线12及14两者包含(举例来说)例如钨的单一材料。存取/感测线16包含一对材料40及42。材料40可为与线12及14中利用的材料相同的材料；且可(例如)包含钨。材料42可为(举例来说)例如铜的低电阻材料。材料40及42的组合可使线16能够具有低于线12及14的电阻，此可相对于层叠D1的存储器单元改善对层叠D2的存储器单元的存取。相对于下部系列的线12及14，更容易使最顶部系列的线16形成为多材料线，这是归因于当形成最顶部系列的线时可用的额外工艺控制。然而，在其它实施例中，可利用使线12及/或14能够类似于所说明的线16由多种材料形成的工艺。又，虽然材料42包含低于材料40的电阻是有利的，但在其它实施例中，材料42可包含与材料40类似的电阻，但经组合材料40/42相对于个别材料40的经增加厚度可使经组合材料能够具有低于个别材料的电阻。
材料42可为提供于顶部层叠D2上方且用于使此顶部层叠(例如，存储器单元22)与顶部层叠的存储器阵列外围的其它电路(此其它电路可包含(例如)用于寻址顶部层叠内的存储器单元的逻辑电路)耦合的金属化的部分。金属化可经形成具有高自由度，这是归因于此金属化形成于顶部层叠上方而非形成于层叠之间，且因此可包含布置成期望配置的高导电性材料。
类似于上文参考图1、1A及1B描述的层，层叠D1及D2是在层T1及T2内。
存储器单元20及22包含上文参考图1、1A及1B描述的可编程材料21及23。此类可编程材料可经形成为任何适合厚度，举例来说，例如在从约5纳米(nm)到约50nm的范围内的厚度。
在所展示的实施例中，层叠D1包含在存取/感测线12与存取/感测线14之间的堆叠50中的可编程材料21。此堆叠包括底部电极52、选择装置54、中间电极56、界面58、另一界面60及顶部电极62。
电极52、56及62可包含任何适合组合物或组合物的组合。电极在一些实施例中可为彼此相同的组合物，且在其它实施例中可在组合物方面彼此不同。在一些实施例中，电极可包含钛、铝、碳及钨中的一或多者。举例来说，电极可包含以下一或多者、基本上由以下一或多者组成或由以下一或多者组成：TiSiN、TiAlN、TiN、WN、Ti、C及W；其中化学式指示所列举的化合物内的组分而非指定此类组分的特定理想配比。电极可经形成为任何适合厚度，举例来说，例如在从约5nm到约50nm的范围内的厚度。
在一些实施例中，可使用用于热诱发可编程材料内的相变的“加热器”替换电极56及界面58。此加热器可(例如)基本上由TiSiN组成或由TiSiN组成(其中化学式指示所列举的化合物内的组分而非指定此类组分的特定理想配比)。
选择装置54可对应于任何适合选择装置。在一些实施例中，选择装置可对应于双向阈值开关(OTS)。OTS可包含任何适合组合物或组合物的组合；且在一些实施例中可包含以下一或多者、基本上由以下一或多者组成或由以下一或多者组成：锗、砷、硒、碲及硅。举例来说，OTS可包含以下一或多者、基本上由以下一或多者组成或由以下一或多者组成：AsSe、AsSeGe、AsSeGeTe或AsGeTeSi；其中化学式指示所列举的化合物内的组分而非指定此类组分的特定理想配比。OTS可经形成为任何适合厚度，举例来说，例如，例如在从约5nm到50nm的范围内的厚度。
界面58及60可包含任何适合材料以介接于电极与可编程材料21之间。在一些实施例中，界面可包含可或可不经掺杂的碳；及/或可包含钨。界面可经形成为任何适合厚度，举例来说，例如在从约1nm到约10nm的范围内的厚度。在一些实施例中，如果可编程材料可与直接抵靠电极材料兼容，那么可省略界面中的一者或两者。
在所展示的实施例中，层叠D2包含在存取/感测线14与存取/感测线16之间的堆叠70中的可编程材料23。此堆叠包括底部电极72、选择装置74、中间电极76、界面78、另一界面80及顶部电极82。
电极72、76及82可包含上文相对于电极52、56及62描述的相同组合物及厚度。在一些实施例中，电极72、76及82可包含钛、铝、碳及钨中的一或多者。举例来说，电极可包含以下一或多者、基本上由以下一或多者组成或由以下一或多者组成：TiSiN、TiAlN、TiN、WN、Ti、C及W；其中化学式指示所列举的化合物内的组分而非指定此类组分的特定理想配比。电极72、76及82在一些实施例中可为彼此相同的组合物，且在其它实施例中可在组合物方面彼此不同。
选择装置74可对应于任何适合选择装置。在一些实施例中，选择装置可对应于双向阈值开关(OTS)。OTS可包含任何适合组合物或组合物的组合，且在一些实施例中可包含以下一或多者、基本上由以下一或多者组成或由以下一或多者组成：锗、砷、硒、碲及硅。举例来说，OTS可包含以下一或多者、基本上由以下一或多者组成或由以下一或多者组成：AsSe、AsSeGe、AsSeGeTe或AsGeTeSi；其中化学式指示所列举的化合物内的组分而非指定此类组分的特定理想配比。OTS可经形成为任何适合厚度，举例来说，例如在从约5nm到约50nm的范围内的厚度。
界面78及80可包含任何适合材料以介接于电极与可编程材料23之间。在一些实施例中，界面可包含可或可不经掺杂的碳；及/或可包含钨。界面可经形成为任何适合厚度，举例来说，例如从约1nm到约10nm的范围内的厚度。在一些实施例中，如果可编程材料可与直接抵靠电极材料兼容，那么可省略界面中的一者或两者。
在一些实施例中，可使用用于热诱发可编程材料23内的相变的“加热器”替换电极76及82中的一者及邻近界面。此加热器可(例如)基本上由TiSiN组成或由TiSiN组成(其中化学式指示所列举的化合物内的组分而非指定此类组分的特定理想配比)。
在一些实施例中，存取/感测线14可为位线；且存取/感测线12及16可为字线。下部层叠D1的选择装置54是在字线12与存储器单元20之间，而上部层叠D2的选择装置74是在位线14与存储器单元22之间。因此，层叠相对于彼此不对称。所说明的不对称实施例可为有利的，因为相对于上部层叠的选择装置放置于字线16与存储器单元22之间的对称实施例，其可简化上部层叠D2的选择装置74的图案化及蚀刻。然而，在一些应用中，可期望利用对称实施例而非所说明的不对称实施例。
层T1包含横向介于邻近堆叠50之间的第一电介质区域100，且类似地层T2包含横向介于邻近堆叠70之间的第二电介质区域102。电介质区域100包含沿着堆叠50的侧壁(且具体地说沿着结构20、52、54、56、58、60及62的侧壁)的第一绝缘材料衬层101，且类似地电介质区域102包含沿着堆叠70的侧壁(且具体地说沿着构造22、72、74、76、78、80及82的侧壁)的第二绝缘材料衬层103。电介质区域100包含在第一绝缘材料衬层101之间的第一绝缘体104，且类似地电介质区域102包含在第二绝缘材料衬层103之间的第二绝缘体106。
虽然电介质区域100经展示而在图6A的横截面中与在图6B的横截面中相同，但在其它实施例中，在电介质区域100中沿着横截面中的一者利用的绝缘材料可与沿着横截面中的另一者利用的绝缘材料不同。类似地，沿着图6A的横截面在电介质区域102中利用的绝缘材料可与沿着图6B的横截面利用的绝缘材料相同(如所展示)，或在其它实施例中可不同。
绝缘材料衬层101及103可包含任何适合组合物或组合物的组合；且在一些实施例中可包含氮化硅及氧化铝中的一者或两者，基本上由氮化硅及氧化铝中的一者或两者组成或由氮化硅及氧化铝中的一者或两者组成。
绝缘体104及106可包含任何适合组合物或组合物的组合。
在一些实施例中，绝缘体104可包含固体或半固体材料，且可(例如)包含二氧化硅，基本上由二氧化硅组成或由二氧化硅组成。在一些实施例中，绝缘体104可对应于旋涂电介质。
绝缘体106在一些实施例中可包含与绝缘体104相同的材料。在其它实施例中，绝缘体106可包含与绝缘体104不同的材料。举例来说，在一些实施例中，绝缘体106可包含(举例来说)例如空气的气体。在一些实施例中，绝缘体106可包含低压(即，真空)区域。
如上文中所论述，可期望层叠D2的存储器阵列相对于层叠D1的存储器阵列具有不同操作特性。操作特性的此差异可反映层叠D2的一或多个组件相对于层叠D1的组件的不同结构参数。举例来说，层叠D2的堆叠70内的一或多种材料相对于层叠D1的堆叠50内的类似材料可具有不同组合物或厚度。厚度的差异可为±5％、±10％、±20％、±100％等。另外或替代地，层叠D2的一或多种材料相对于层叠D1的类似材料可具有不同组合物；其中组合物的此差异是(例如)不同理想配比、不同掺杂浓度等。举例来说，层叠中的一者的电极可包含Ti，而另一层叠的类似电极可包含W及/或碳。另外或替代地，层叠中的一者可包含与层叠中的另一者完全不同的一或多个结构。举例来说，层叠中的一者可包含邻近相变材料的加热器，而层叠中的另一者不具有邻近类似相变材料的加热器。
在一些实例实施例中，相对于存储器单元20的可编程材料21，存储器单元22的可编程材料23可为不同组合物或厚度。举例来说，可编程材料23可经配置以具有快于可编程材料21的切换特性。此类较快的切换特性可通过将可编程材料23制成比可编程材料21薄及/或通过相对于材料21更改材料23的组合物而实现。举例来说，材料23及21两者可包含GST，但一者可相对于另一者掺杂以改变材料的相对切换特性。
在一些实例实施例中，选择装置54可包含与选择装置74不同的配置。举例来说，选择装置54中利用的材料与选择装置74中利用的材料在组合物方面可不同，及/或选择装置54中利用的材料相对于选择装置74中利用的材料在厚度方面可不同。选择装置54相对于装置74之间的特性的此差异在一些应用中可实现存储器单元22相对于存储器单元20的较快切换特性。然而，此较快切换特性可伴随着泄漏的增加。因此，较快切换特性可适用于一些应用，而具有较慢切换特性及较低泄漏的存储器单元可适合于其它应用。
在一些实施例中，层D2的电介质区域102可与层D1的电介质区域100不同。举例来说，相对于绝缘材料衬层101，绝缘材料衬层103可具有不同组合物或厚度。举例来说，在一些实施例中，绝缘材料衬层103的厚度可与衬层101的厚度相差多于2nm、多于5nm等。此可相对于界面区域102改变电介质区域100的结构特性以定制用于特定应用的电介质区域。举例来说，由于电介质区域100支撑层叠D2的材料，因此可期望电介质区域100抗压碎。因此，尤其在绝缘体104是比衬层中利用的材料软的材料的情况下，可期望衬层101经形成而相对厚。此外，可期望材料104提供抗压碎性且因此其可为固体或半固体(例如，二氧化硅及/或氮化硅)。相比之下，由于层T2在所说明的实施例中是最上层，因此在选择电介质区域102的材料方面可存在更多自由度。因此，衬层103可经形成以相对于衬层101是薄的及/或绝缘体106可经形成以具有小于绝缘体104的抗压碎性。举例来说，在一些实施例中，绝缘体106可包含气体。在一些实施例中，绝缘体106可包含低压(即，真空)区域。在一些实施例中，绝缘体106可包含低k电介质材料(即，具有小于二氧化硅的介电常数的介电常数的材料)。在一些实施例中，除了与关于气隙(或真空)的任何结构优点或缺点有关之外，或替代与关于气隙(或真空)的任何结构优点或缺点有关，仅在最上层叠中提供气隙(或真空)的原因还可与相对于下部层叠在最上层叠中相对容易制造气隙(或真空)有关。在一些实施例中，除了其它原因之外或替代其它原因，避免在下部层叠中形成气隙(或真空)作为绝缘材料的原因可与下部层叠经受的额外工艺步骤(例如，化学-机械抛光)有关。
绝缘体区域100与绝缘体区域102之间的差异可导致存储器阵列层叠D1内的存储器相对于存储器阵列层叠D2内的存储器的性能特性变动。举例来说，层叠中的一者可比另一者更抗热干扰(或邻近存储器单元之间的串扰的其它机制)。
在图6A及6B的所说明的实施例中，电介质区域102在存取/感测线14之间向下延伸(如图6A中所展示)。因此，如果绝缘体106包含气体，那么此横向介于存取/感测线14(例如，在一些实施例中的位线)之间。在其它实施例中，电介质区域100可向上延伸到存取/感测线14之间，而非具有向下延伸到此类存取/感测线之间的电介质区域102。
在所说明的实施例中，在存取/感测线12下方提供额外电介质材料110，在存取/感测线16的材料42之间提供额外电介质材料112。材料110及112可包含任何适合组合物或组合物的组合；且在一些实施例中可包含氮化硅及二氧化硅中的一者或两者。材料110及112可为彼此相同的组合物，或是相对于彼此的不同组合物。
在一些实施例中，层叠D2表示存储器阵列层叠的堆叠(例如图5的堆叠)中的最上存储器阵列层叠。相对于存储器阵列层叠的堆叠中其它更深层叠，可存在可用于制造最上存储器阵列层叠的额外自由度，且相对于在堆叠中的更深层叠的材料，此最上层叠的材料可经历更低热预算。因此，相对于堆叠的其它层叠，最上存储器阵列层叠可具有单元行为的更好均匀性及材料的更多选择；这可使最上层叠能够具有比堆叠的其它层叠更广的程序及读取裕度。这可进一步使最上存储器阵列层叠能够比堆叠的其它存储器阵列层叠更容易针对一些目的进行定制，这可为针对不同目的利用最上存储器阵列层叠而非堆叠式层叠的其它存储器阵列层叠的进一步优点。在其它实施例中，可针对不同目的定制其它层叠(除了最上层叠之外)而非堆叠式存储器阵列层叠中所述层叠下方的层叠。
除了存储器阵列层叠内的材料、结构及厚度之间的差异之外或替代所述差异，可存在间距或其它图案化特性的差异。间距的差异可为沿着x方向(即，x轴)、y方向(即，y轴)或两者。举例来说，图7及8分别展示构造10b及10c，其说明其中相对于下部层存储器阵列层叠存在用于上部层存储器阵列层叠的不同间距的实施例。在每一实施例中，上部层层叠D2具有大于下部层叠D1的间距。但在其它实施例中，此可为相反的。图7及8的构造是类似于图1的构造而说明，且可包含上文参考图1、1A、1B、6A及6B描述的结构中的任何者。应注意，图7展示其中层T1及T2不共享一系列的存取/感测线的构造。确切来说，使用由绝缘材料I彼此垂直间隔的两个存取/感测线14a及14b替换图1B及6B的存取/感测线14。此绝缘材料可包含任何适合组合物或组合物的组合；且在一些实施例中可包含二氧化硅及氮化硅中的一者或两者。图7的配置是上文参考图4描述的配置的实例。
一个层叠相对于另一层叠的间距的差异可为任何适合差异。举例来说，在一些实施例中，一个层叠的存储器单元的间距可相对于紧邻层叠的存储器单元的间距加倍，同时维持每一层叠中的相同单元尺寸。因此，一个层叠的每隔一个存取/感测线未由紧邻的层叠利用。取决于间距的差异是否沿着x方向、y反向或两者，存取/感测线可为位线及/或字线。
针对层叠的松弛间距的优点可包括(例如)经增加的单元空间、经减小的热干扰等。此类优点是以单元密度为代价实现；但在一些应用中可为期望的(例如，高温环境、极端长期存储等)。
上文中论述的架构可用于举例来说例如钟、电视、手机、个人计算机、汽车、工业控制系统、飞机等的广范围的电子系统中的任何者中。举例来说，上文中论述的架构可用于汽车或其中含有存储器的芯片在操作期间可暴露到大量热的其它应用中。存储器芯片可经定向使得外部存储器阵列层叠暴露到高于内部存储器阵列层叠的热应力，且因此外部存储器阵列层叠可经特定配置用于抗此类热应力同时内部存储器阵列层叠经配置用于在更合理温度下的最优性能。
除非另外指定，否则可使用现在已知或待开发的任何适合技术(包括例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等)形成本文中描述的多种材料、物质、组合物等。
术语“电介质”及“电绝缘”两者可用于描述具有绝缘电性质的材料。在本发明中将所述术语视为同义。在一些实例中利用术语“电介质”且在其它实例中利用术语“电绝缘”可在本发明内提供语言变动以简化随后权利要求书内的前述基础且并非用于指示任何显著化学或电差异。
图式中的多个实施例的特定定向仅是为了阐释性目的，且在一些应用中可相对于所展示的定向旋转实施例。本文中提供的描述及随后权利要求书涉及具有多种特征之间的所描述关系的任何结构，而与结构是否在图式的特定定向中或相对于此定向旋转无关。
随附图解的横截面视图仅展示横截面的平面内的特征，且不展示横截面的平面后面的材料以简化图式。
当在上文中将结构称为在另一结构“上”或“抵靠”另一结构上时，所述结构可直接在另一结构上或还可存在中间结构。相比之下，当将结构称为“直接在另一结构上”或“直接抵靠另一结构”时，不存在中间结构。当将结构称为“连接”或“耦合”到另一结构时，所述结构可直接连接或耦合到另一结构或可存在中间结构。相比之下，当将结构称为“直接连接”或“直接耦合”到另一结构时，不存在中间结构。
一些实施例包括包含第一存储器阵列层叠及在第一存储器阵列层叠上方的第二存储器阵列层叠的构造。第一存储器层叠及第二存储器层叠包含相变存储器，且第二存储器阵列层叠与第一存储器阵列层叠在一或多个操作特性方面不同。
一些实施例包括包含第一存储器阵列层叠及在第一存储器阵列层叠上方的第二存储器阵列层叠的构造。第二存储器阵列层叠包含与第一存储器阵列层叠不同的间距。
一些实施例包括包含第一存储器阵列层叠及在第一存储器阵列层叠上方的第二存储器阵列层叠的构造。第二存储器阵列层叠与第一存储器阵列层叠在一或多个结构参数方面不同，其中所述结构参数包括不同材料及/或材料的不同厚度。
一些实施例包括构造，所述构造包含沿着第一方向延伸的第一系列的存取/感测线、在第一系列的存取/感测线上方且沿着与第一方向交叉的第二方向延伸的第二系列的存取/感测线及在第二系列的存取/感测线上方且沿着第一方向延伸的第三系列的存取/感测线。第一存储器单元是在第一系列的存取/感测线与第二系列的存取/感测线之间且包含第一相变材料。第一存储器单元经布置成第一存储器阵列层叠。第二存储器单元是在第二系列的存取/感测线与第三系列的存取/感测线之间且包含第二相变材料。第二存储器单元经布置成第二存储器阵列层叠。第二存储器阵列层叠在一或多个操作特性方面与第一存储器阵列层叠不同。

Claims (40)

1.一种构造，其包含：
第一存储器阵列层叠；
第二存储器阵列层叠，其在所述第一存储器阵列层叠上方；且
其中所述第一存储器层叠及所述第二存储器层叠包含相变存储器，且其中所述第二存储器阵列层叠与所述第一存储器阵列层叠在一或多个操作特性方面不同。
2.根据权利要求1所述的构造，其中所述一或多个操作特性包括存取时间。
3.根据权利要求1所述的构造，其中所述一或多个操作特性包括耐久性。
4.根据权利要求1所述的构造，其中所述第二存储器阵列层叠具有快于所述第一存储器阵列层叠的存取时间；且其中所述第一存储器阵列层叠具有大于所述第二存储器阵列层叠的耐久性。
5.根据权利要求1所述的构造，其中在所述第一存储器阵列层叠与所述第二存储器阵列层叠之间共享一系列的存取/感测线。
6.根据权利要求1所述的构造，其中所述第一存储器阵列层叠具有比所述第二存储器阵列层叠多至少约10倍的循环时间的持久性。
7.根据权利要求1所述的构造，其中所述第一存储器阵列层叠及所述第二存储器阵列层叠两者包含含有锗的硫属化物作为所述相变存储器的可编程材料。
8.根据权利要求1所述的构造，其中：
所述第一存储器阵列层叠的存储器单元沿着横截面由第一电介质区域彼此横向间隔；
所述第二存储器阵列层叠的存储器单元沿着所述横截面由第二电介质区域彼此横向间隔；且
所述第一电介质区域与所述第二电介质区域在一或多个结构参数方面不同；其中所述结构参数包含不同材料及/或材料的不同厚度。
9.根据权利要求8所述的构造，其中：
所述第一电介质区域包含沿着存储器单元的侧壁的第一绝缘材料衬层；
所述第二电介质区域包含沿着存储器单元的侧壁的第二绝缘材料衬层；且
所述第一绝缘材料衬层与所述第二绝缘材料衬层的厚度不同。
10.根据权利要求8所述的构造，其中：
所述第一电介质区域包含沿着存储器单元的侧壁的第一绝缘材料衬层；
所述第二电介质区域包含沿着存储器单元的侧壁的第二绝缘材料衬层；且
所述第一绝缘材料衬层与所述第二绝缘材料衬层的组合物不同。
11.根据权利要求8所述的构造，其中：
所述第一电介质区域包含沿着存储器单元的侧壁的第一绝缘材料衬层；
所述第一电介质区域包含所述第一绝缘材料衬层之间的第一绝缘体；
所述第二电介质区域包含沿着存储器单元的侧壁的第二绝缘材料衬层；
所述第二电介质区域包含所述第二绝缘材料衬层之间的第二绝缘体；且
其中所述第二绝缘体是相对于所述第一绝缘体的不同组合物。
12.根据权利要求11所述的构造，其中：
所述第一绝缘体是固体及/或半固体；且
所述第二绝缘体是气体。
13.根据权利要求11所述的构造，其中：
所述第一及第二绝缘材料衬层包含氮化硅；
所述第一绝缘体包含二氧化硅；且
所述第二绝缘体是气体。
14.根据权利要求11所述的构造，其中：
所述第一及第二绝缘材料衬层包含氮化硅；
所述第一绝缘体包含二氧化硅；且
所述第二绝缘体是真空区域。
15.根据权利要求1所述的构造，其进一步包含在所述第二存储器阵列层叠上方且将所述第二存储器阵列层叠的电路与所述第二存储器阵列层叠外围的电路电耦合的金属化。
16.根据权利要求1所述的构造，其中所述第一存储器阵列层叠的存取/感测线与所述第二存储器阵列层叠的存取/感测线在组合物及厚度中的一者或两者方面不同。
17.一种构造，其包含：
第一存储器阵列层叠；
第二存储器阵列层叠，其在所述第一存储器阵列层叠上方；且
其中所述第二存储器阵列层叠包含与所述第一存储器阵列层叠不同的间距。
18.根据权利要求16所述的构造，其中所述第二存储器阵列层叠包含大于所述第一存储器阵列层叠的间距。
19.根据权利要求16所述的构造，其中所述第二存储器阵列层叠包含小于所述第一存储器阵列层叠的间距。
20.根据权利要求16所述的构造，其中所述第一存储器阵列层叠及所述第二存储器阵列层叠两者包含相变存储器。
21.根据权利要求16所述的构造，其中在所述第一存储器阵列层叠与所述第二存储器阵列层叠之间共享一系列的存取/感测线。
22.一种构造，其包括：
第一存储器阵列层叠；
第二存储器阵列层叠，其在所述第一存储器阵列层叠上方；且
其中所述第二存储器阵列层叠与所述第一存储器阵列层叠在一或多个结构参数方面不同，其中所述结构参数包含不同材料及/或材料的不同厚度。
23.根据权利要求21所述的构造，其中：
所述第一存储器阵列层叠包含第一存储器单元内的第一可编程材料；
所述第二存储器阵列层叠包含第二存储器单元内的第二可编程材料；且
所述第一可编程材料与所述第二可编程材料的厚度不同。
24.根据权利要求21所述的构造，其中：
所述第一存储器阵列层叠包含第一存储器单元内的第一可编程材料；
所述第二存储器阵列层叠包含第二存储器单元内的第二可编程材料；且
所述第一可编程材料与所述第二可编程材料的组合物不同。
25.根据权利要求21所述的构造，其中：
所述第一存储器阵列层叠的第一存储器单元沿着横截面由第一电介质区域彼此横向间隔；
所述第二存储器阵列层叠的第二存储器单元沿着所述横截面由第二电介质区域彼此横向间隔；且
所述第一电介质区域与所述第二电介质区域在所述一或多个结构参数方面不同。
26.根据权利要求24所述的构造，其中：
所述第一电介质区域包含沿着所述第一存储器单元的侧壁的第一绝缘材料衬层；
所述第二电介质区域包含沿着所述第二存储器单元的侧壁的第二绝缘材料衬层；
且
所述第一绝缘材料衬层与所述第二绝缘材料衬层的厚度不同。
27.根据权利要求24所述的构造，其中：
所述第一电介质区域包含沿着所述第一存储器单元的侧壁的第一绝缘材料衬层；
所述第二电介质区域包含沿着所述第二存储器单元的侧壁的第二绝缘材料衬层；
且
所述第一绝缘材料衬层与所述第二绝缘材料衬层的组合物不同。
28.根据权利要求24所述的构造，其中：
所述第一电介质区域包含沿着所述第一存储器单元的侧壁的第一绝缘材料衬层；
所述第一电介质区域包含所述第一绝缘材料衬层之间的第一绝缘体；
所述第二电介质区域包含沿着所述第二存储器单元的侧壁的第二绝缘材料衬层；
所述第二电介质区域包含所述第二绝缘材料衬层之间的第二绝缘体；且
其中所述第二绝缘体是相对于所述第一绝缘体的不同组合物。
29.根据权利要求21所述的构造，其中在所述第一存储器阵列层叠与所述第二存储器阵列层叠之间共享一系列的存取/感测线。
30.根据权利要求21所述的构造，其中所述第一存储器阵列层叠的存取/感测线与所述第二存储器阵列层叠的存取/感测线在组合物及厚度中的一者或两者方面不同。
31.一种构造，其包括：
第一系列的存取/感测线，其沿着第一方向延伸；
第二系列的存取/感测线，其在所述第一系列的存取/感测线上方且沿着与所述第一方向交叉的第二方向延伸；
第三系列的存取/感测线，其在所述第二系列的存取/感测线上方且沿着所述第一方向延伸；
第一存储器单元，其在所述第一系列的存取/感测线与所述第二系列的存取/感测线之间，所述第一存储器单元经布置成第一存储器阵列层叠且包含第一相变材料；
第二存储器单元，其在所述第二系列的存取/感测线与所述第三系列的存取/感测线之间，所述第二存储器单元经布置成第二存储器阵列层叠且包含第二相变材料；
且
其中所述第二存储器阵列层叠与所述第一存储器阵列层叠在一或多个操作特性方面不同。
32.根据权利要求29所述的构造，其中所述一或多个操作特性包括存取时间及耐久性中的一者或两者。
33.根据权利要求29所述的构造，其中所述第一相变材料及所述第二相变材料是彼此相同的组合物。
34.根据权利要求29所述的构造，其中所述第一相变材料及所述第二相变材料在组合物及厚度中的一者或两者方面彼此不同。
35.根据权利要求29所述的构造，其中所述第二存储器阵列层叠具有快于所述第一存储器阵列层叠的存取时间；且其中所述第一存储器阵列层叠具有大于所述第二存储器阵列层叠的耐久性。
36.根据权利要求29所述的构造，其中：
所述第一存储器阵列层叠包含接近所述第一存储器单元的第一选择装置材料；
所述第二存储器阵列层叠包含接近所述第二存储器单元的第二选择装置材料；且
所述第一选择装置材料及所述第二选择装置材料在组合物及厚度中的一者或两者方面彼此不同。
37.根据权利要求29所述的构造，其中：
所述第一存储器单元沿着横截面由第一电介质区域彼此横向间隔；
所述第二存储器单元沿着所述横截面由第二电介质区域彼此横向间隔；且
所述第一电介质区域与所述第二电介质区域在一或多个结构参数方面不同，其中所述结构参数包括不同材料及/或材料的不同厚度。
38.根据权利要求35所述的构造，其中：
所述第一电介质区域包含沿着所述第一存储器单元的侧壁的第一绝缘材料衬层；
所述第二电介质区域包含沿着所述第二存储器单元的侧壁的第二绝缘材料衬层；
且
所述第一绝缘材料衬层与所述第二绝缘材料衬层的厚度不同及/或与所述第二绝缘材料衬层的组合物不同。
39.根据权利要求35所述的构造，其中：
所述第一电介质区域包含沿着所述第一存储器单元的侧壁的第一绝缘材料衬层；
所述第一电介质区域包含所述第一绝缘材料衬层之间的第一绝缘体；
所述第二电介质区域包含沿着所述第二存储器单元的侧壁的第二绝缘材料衬层；
所述第二电介质区域包含所述第二绝缘材料衬层之间的第二绝缘体；且
其中所述第二绝缘体是相对于所述第一绝缘体的不同组合物。
40.根据权利要求29所述的构造，其中所述第一系列的所述存取/感测线与所述第三系列的所述存取/感测线在组合物及厚度中的一者或两者方面不同。
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9691475B2 (en) 2015-03-19 2017-06-27 Micron Technology, Inc. Constructions comprising stacked memory arrays
KR102375591B1 (ko) * 2015-10-27 2022-03-16 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10276555B2 (en) * 2016-10-01 2019-04-30 Samsung Electronics Co., Ltd. Method and system for providing a magnetic cell usable in spin transfer torque applications and including a switchable shunting layer
KR102673120B1 (ko) * 2016-12-05 2024-06-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10103325B2 (en) * 2016-12-15 2018-10-16 Winbond Electronics Corp. Resistance change memory device and fabrication method thereof
US10157667B2 (en) 2017-04-28 2018-12-18 Micron Technology, Inc. Mixed cross point memory
CN110546755A (zh) * 2017-05-01 2019-12-06 索尼半导体解决方案公司 选择器件和存储装置
KR102307058B1 (ko) * 2017-07-06 2021-10-01 삼성전자주식회사 분리 라인들 사이의 정보 저장 패턴을 포함하는 반도체 소자
US10541271B2 (en) 2017-10-18 2020-01-21 Macronix International Co., Ltd. Superlattice-like switching devices
KR20190056867A (ko) 2017-11-17 2019-05-27 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
CN110660822A (zh) 2018-06-29 2020-01-07 三星电子株式会社 可变电阻存储器装置
US10374009B1 (en) 2018-07-17 2019-08-06 Macronix International Co., Ltd. Te-free AsSeGe chalcogenides for selector devices and memory devices using same
KR102557911B1 (ko) * 2018-08-31 2023-07-19 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10903216B2 (en) 2018-09-07 2021-01-26 Samsung Electronics Co., Ltd. Semiconductor memory device and method of fabricating the same
KR20200127746A (ko) * 2019-05-03 2020-11-11 에스케이하이닉스 주식회사 전자 장치
KR20210001262A (ko) 2019-06-27 2021-01-06 에스케이하이닉스 주식회사 전자 장치
JP7345567B2 (ja) 2019-10-14 2023-09-15 長江存儲科技有限責任公司 ３次元相変化メモリデバイス
KR102651904B1 (ko) * 2019-10-14 2024-03-28 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 상변화 메모리 디바이스들을 형성하는 방법들
US11289540B2 (en) 2019-10-15 2022-03-29 Macronix International Co., Ltd. Semiconductor device and memory cell
KR20210069164A (ko) 2019-12-02 2021-06-11 삼성전자주식회사 가변 저항 메모리 소자 및 이의 제조 방법
US11158787B2 (en) 2019-12-17 2021-10-26 Macronix International Co., Ltd. C—As—Se—Ge ovonic materials for selector devices and memory devices using same
US11282747B2 (en) * 2020-02-24 2022-03-22 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, and electronic systems
US11362276B2 (en) 2020-03-27 2022-06-14 Macronix International Co., Ltd. High thermal stability SiOx doped GeSbTe materials suitable for embedded PCM application
EP3890024B1 (fr) * 2020-03-30 2024-05-01 STMicroelectronics (Crolles 2) SAS Puce électronique à deux mémoires à changement de phase et procédé de fabrication
KR102610966B1 (ko) * 2022-05-10 2023-12-06 고려대학교 산학협력단 전도성 필라멘트 나노 히터 형성을 활용한 다중 비트 상변화 메모리 소자
CN117596898B (zh) * 2023-11-29 2024-05-31 新存科技(武汉)有限责任公司 相变存储器及其形成方法、漏电测试方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080105878A1 (en) * 2006-11-07 2008-05-08 Elpida Memory, Inc. Semiconductor storage device and method of manufacturing the same
CN101872778A (zh) * 2009-04-27 2010-10-27 旺宏电子股份有限公司 集成电路3d相变存储器阵列及制造方法
US20130256625A1 (en) * 2012-03-27 2013-10-03 SK Hynix Inc. Variable resistance memory device

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6551857B2 (en) 1997-04-04 2003-04-22 Elm Technology Corporation Three dimensional structure integrated circuits
JP3575683B2 (ja) * 2000-10-05 2004-10-13 松下電器産業株式会社 多素子型磁気抵抗素子
US6327169B1 (en) * 2000-10-31 2001-12-04 Lsi Logic Corporation Multiple bit line memory architecture
US6344994B1 (en) * 2001-01-31 2002-02-05 Advanced Micro Devices Data retention characteristics as a result of high temperature bake
US7989789B2 (en) * 2002-04-04 2011-08-02 Kabushiki Kaisha Toshiba Phase-change memory device that stores information in a non-volatile manner by changing states of a memory material
US6768661B2 (en) 2002-06-27 2004-07-27 Matrix Semiconductor, Inc. Multiple-mode memory and method for forming same
US7057914B2 (en) 2002-08-02 2006-06-06 Unity Semiconductor Corporation Cross point memory array with fast access time
US7485891B2 (en) 2003-11-20 2009-02-03 International Business Machines Corporation Multi-bit phase change memory cell and multi-bit phase change memory including the same, method of forming a multi-bit phase change memory, and method of programming a multi-bit phase change memory
US7256126B1 (en) * 2004-02-03 2007-08-14 Macronix International Co., Ltd. Pitch reduction integrating formation of memory array and peripheral circuitry
KR100810615B1 (ko) * 2006-09-20 2008-03-06 삼성전자주식회사 고온 상전이 패턴을 구비한 상전이 메모리소자 및 그제조방법
US8487450B2 (en) 2007-05-01 2013-07-16 Micron Technology, Inc. Semiconductor constructions comprising vertically-stacked memory units that include diodes utilizing at least two different dielectric materials, and electronic systems
JP5557419B2 (ja) * 2007-10-17 2014-07-23 スパンション エルエルシー 半導体装置
JP5113584B2 (ja) * 2008-03-28 2013-01-09 株式会社東芝 不揮発性記憶装置及びその製造方法
JP5342189B2 (ja) * 2008-08-06 2013-11-13 株式会社日立製作所 不揮発性記憶装置及びその製造方法
JP2010225741A (ja) 2009-03-23 2010-10-07 Toshiba Corp 不揮発性半導体記憶装置
JP4810581B2 (ja) 2009-03-25 2011-11-09 株式会社東芝 不揮発性記憶装置
JP5659480B2 (ja) * 2009-10-26 2015-01-28 ソニー株式会社 記憶装置の製造方法
JP5443965B2 (ja) * 2009-12-17 2014-03-19 株式会社東芝 半導体記憶装置
US8367460B2 (en) * 2010-06-22 2013-02-05 Micron Technology, Inc. Horizontally oriented and vertically stacked memory cells
JP2012033828A (ja) * 2010-08-02 2012-02-16 Toshiba Corp 半導体記憶装置及びその製造方法
US8450789B2 (en) 2010-08-24 2013-05-28 Micron Technology, Inc. Memory array with an air gap between memory cells and the formation thereof
US8791447B2 (en) * 2011-01-20 2014-07-29 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
JP2012253148A (ja) * 2011-06-01 2012-12-20 Toshiba Corp 半導体装置及びその製造方法
JP2013058521A (ja) 2011-09-07 2013-03-28 Toshiba Corp 記憶装置及びその製造方法
US8536561B2 (en) 2011-10-17 2013-09-17 Micron Technology, Inc. Memory cells and memory cell arrays
US9318699B2 (en) 2012-01-18 2016-04-19 Micron Technology, Inc. Resistive memory cell structures and methods
US8921960B2 (en) 2012-07-27 2014-12-30 Hewlett-Packard Development Company, L.P. Memristor cell structures for high density arrays
KR101456503B1 (ko) * 2013-05-15 2014-11-03 (주)실리콘화일 스택 메모리
US9231202B2 (en) 2013-06-19 2016-01-05 Intel Corporation Thermal-disturb mitigation in dual-deck cross-point memories
US20150028280A1 (en) * 2013-07-26 2015-01-29 Micron Technology, Inc. Memory cell with independently-sized elements
KR101545952B1 (ko) * 2013-10-28 2015-08-21 (주)실리콘화일 스택 메모리 장치 및 그 동작 방법
TWI549229B (zh) * 2014-01-24 2016-09-11 旺宏電子股份有限公司 應用於系統單晶片之記憶體裝置內的多相變化材料
US9691475B2 (en) * 2015-03-19 2017-06-27 Micron Technology, Inc. Constructions comprising stacked memory arrays

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080105878A1 (en) * 2006-11-07 2008-05-08 Elpida Memory, Inc. Semiconductor storage device and method of manufacturing the same
CN101872778A (zh) * 2009-04-27 2010-10-27 旺宏电子股份有限公司 集成电路3d相变存储器阵列及制造方法
US20130256625A1 (en) * 2012-03-27 2013-10-03 SK Hynix Inc. Variable resistance memory device

Also Published As

Publication number Publication date
EP3281225A4 (en) 2018-12-05
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US20190006423A1 (en) 2019-01-03
CN107408570B (zh) 2020-07-03
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