KR102610966B1 - 전도성 필라멘트 나노 히터 형성을 활용한 다중 비트 상변화 메모리 소자 - Google Patents
전도성 필라멘트 나노 히터 형성을 활용한 다중 비트 상변화 메모리 소자 Download PDFInfo
- Publication number
- KR102610966B1 KR102610966B1 KR1020220056938A KR20220056938A KR102610966B1 KR 102610966 B1 KR102610966 B1 KR 102610966B1 KR 1020220056938 A KR1020220056938 A KR 1020220056938A KR 20220056938 A KR20220056938 A KR 20220056938A KR 102610966 B1 KR102610966 B1 KR 102610966B1
- Authority
- KR
- South Korea
- Prior art keywords
- phase change
- oxide
- layer
- composition ratio
- oxygen composition
- Prior art date
Links
- 230000008859 change Effects 0.000 title claims abstract description 127
- 230000015572 biosynthetic process Effects 0.000 title 1
- 239000012212 insulator Substances 0.000 claims abstract description 11
- 239000000203 mixture Substances 0.000 claims description 113
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 102
- 239000001301 oxygen Substances 0.000 claims description 102
- 229910052760 oxygen Inorganic materials 0.000 claims description 102
- 239000012782 phase change material Substances 0.000 claims description 14
- 239000000463 material Substances 0.000 claims description 11
- 150000004770 chalcogenides Chemical group 0.000 claims description 4
- 229910005855 NiOx Inorganic materials 0.000 claims description 3
- 229910003070 TaOx Inorganic materials 0.000 claims description 3
- 229910003087 TiOx Inorganic materials 0.000 claims description 3
- 229910003134 ZrOx Inorganic materials 0.000 claims description 3
- HLLICFJUWSZHRJ-UHFFFAOYSA-N tioxidazole Chemical compound CCCOC1=CC=C2N=C(NC(=O)OC)SC2=C1 HLLICFJUWSZHRJ-UHFFFAOYSA-N 0.000 claims description 3
- -1 HfOx Inorganic materials 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 150
- 238000010586 diagram Methods 0.000 description 11
- 230000005684 electric field Effects 0.000 description 10
- 238000000034 method Methods 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 4
- 230000007246 mechanism Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- 229910000618 GeSbTe Inorganic materials 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910000480 nickel oxide Inorganic materials 0.000 description 1
- GNRSAWUEBMWBQH-UHFFFAOYSA-N oxonickel Chemical compound [Ni]=O GNRSAWUEBMWBQH-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
Landscapes
- Semiconductor Memories (AREA)
Abstract
본 발명의 다중 비트 상변화 메모리 소자는 제1 산화물 레이어 및 제1 상변화 레이어를 포함하는 제1 소자; 상기 제1 소자와 제1 절연체에 의해 구분되고, 제2 산화물 레이어 및 제2 상변화 레이어를 포함하는 제2 소자; 및 상기 제2 소자와 제2 절연체에 의해 구분되고, 제3 산화물 레이어 및 제3 상변화 레이어를 포함하는 제3 소자를 포함하고, 상기 제1 산화물 레이어, 상기 제2 산화물 레이어 및 상기 제3 산화물 레이어의 두께는 서로 상이할 수 있다.
Description
본 발명은 다중 비트 상변화 메모리 소자에 관한 것으로, 보다 상세하게는, 조성비를 달리하고 상이한 두께를 가지는 산화물을 통해 다중 비트를 구현할 수 있는 메모리 소자에 관한 것이다.
현재 PRAM(Phase change Random Access Memory)은 가장 보편적으로 Ge-Sb-Te 3원계 칼코게나이드 물질(GST)을 상변화 층으로 사용한다. 하지만, GST 물질의 낮은 상변화 온도로 인하여, 어레이 구조 구현시 셀 간의 열간섭 현상이 발생될 수 있다. 또한, GST는 높은 용융 온도로 인하여 Amorphous(비정질) 구동 시 높은 전압이 요구되기 때문에, 큰 소비 전력이 발생한다는 문제가 있다. 또한, 소자 구동 시에 발생하는 원자 이탈 현상으로 인한 문제로, 고집적화에 유리한 다중 비트 특성 구현에 큰 어려움이 있다.
이러한 문제점을 개선하기 위하여, 기존 GST 물질에 도펀트 활용 등과 같은 구조적인 접근 방식으로 일부 문제점을 해결하였다. 그러나, 고집적/저전력 셀 구현을 위한 수백 나노 단위의 히터 전극 스케일링 기술의 물리적인 한계점이 존재하기 때문에, 이에 대한 새로운 접근 방식이 필요하다.
본 발명의 일 과제는 다중 비트를 구현할 수 있는 메모리 소자에 관한 것이다.
일 실시예에 따른 다중 비트 상변화 메모리 소자는 제1 산화물 레이어 및 제1 상변화 레이어를 포함하는 제1 소자; 상기 제1 소자와 제1 절연체에 의해 구분되고, 제2 산화물 레이어 및 제2 상변화 레이어를 포함하는 제2 소자; 및 상기 제2 소자와 제2 절연체에 의해 구분되고, 제3 산화물 레이어 및 제3 상변화 레이어를 포함하는 제3 소자를 포함하고, 상기 제1 산화물 레이어, 상기 제2 산화물 레이어 및 상기 제3 산화물 레이어의 두께는 서로 상이할 수 있다.
여기서, 상기 제1 상변화 레이어는 제1 기준값 이상의 전압이 인가될 경우 비정질 영역이 생성되고, 상기 제2 상변화 레이어는 상기 제1 기준값보다 큰 제2 기준값 이상의 전압이 인가될 경우 비정질 영역이 생성되고, 상기 제3 상변화 레이어는 상기 제2 기준값보다 큰 제3 기준값 이상의 전압이 인가될 경우 비정질 영역이 생성될 수 있다.
여기서, 상기 제1 상변화 레이어, 상기 제2 상변화 레이어 및 상기 제3 상변화 레이어의 두께는 서로 동일할 수 있다.
여기서, 상기 제2 산화물 레이어 및 상기 제3 산화물 레이어는 산소 조성비가 다른 산화물들을 포함할 수 있다.
여기서, 상기 제2 산화물 레이어의 두께는 상기 제1 산화물 레이어의 두께보다 두껍고, 상기 제3 산화물 레이어의 두께는 상기 제2 산화물 레이어의 두께보다 두꺼울 수 있다.
여기서, 상기 제1 산화물 레이어는 제1 산소 조성비를 가지는 산화물을 포함하고, 상기 제2 산화물 레이어는 상기 제1 산소 조성비를 가지는 산화물 및 상기 제1 산소 조성비보다 큰 제2 산소 조성비를 가지는 산화물을 포함하고, 상기 제3 산화물 레이어는 상기 제1 산소 조성비를 가지는 산화물, 상기 제2 산소 조성비를 가지는 산화물 및 상기 제2 산소 조성비보다 큰 제3 산소 조성비를 가지는 산화물을 포함할 수 있다.
여기서, 상기 제2 산소 조성비를 가지는 산화물의 두께는 상기 제1 산소 조성비를 가지는 산화물의 두께보다 크거나 같고, 상기 제3 산소 조성비를 가지는 산화물의 두께는 상기 제2 산소 조성비를 가지는 산화물의 두께보다 크거나 같을 수 있다.
여기서, 상기 제2 산소 조성비를 가지는 산화물은 상기 제1 산소 조성비를 가지는 산화물의 상부에 위치하고, 상기 제3 산소 조성비를 가지는 산화물은 상기 제2 산소 조성비를 가지는 산화물의 상부에 위치할 수 있다.
여기서, 상기 제1 상변화 레이어, 상기 제2 상변화 레이어 및 상기 제3 상변화 레이어는 각각 상기 제1 산화물 레이어, 상기 제2 산화물 레이어 및 상기 제3 산화물 레이어의 상부에 형성될 수 있다.
여기서, 상기 제1 상변화 레이어, 상기 제2 상변화 레이어 및 상기 제3 상변화 레이어와 전기적으로 연결되는 상부 전극; 및 상기 제1 산화물 레이어, 상기 제2 산화물 레이어 및 상기 제3 산화물 레이어와 전기적으로 연결되는 하부 전극을 포함할 수 있다.
여기서, 상기 제1 산화물 레이어, 상기 제2 산화물 레이어 및 상기 제3 산화물 레이어에 포함된 산화물은 NiOx, TaOx, HfOx, ZrOx 또는 TiOx일 수 있다.
여기서, 상기 제1 상변화 레이어, 상기 제2 상변화 레이어 및 상기 제3 상변화 레이어에 포함된 상변화 물질은 칼코게나이드 물질일 수 있다.
본 발명의 일 실시예에 따르면 다중 비트를 구현할 수 있는 메모리 소자가 제공될 수 있다.
도 1은 종래와 본원 발명의 전도성 필라멘트 나노 히터 기반 상변화 메모리 소자의 구조를 나타낸 도면이다.
도 2는 일 실시예에 따른 전압 펄스 인가에 따른 전도성 필라멘트 나노 히터 기반 상변화 메모리 소자의 상태 변화를 설명하기 위한 도면이다.
도 3은 다른 일 실시예에 따른 전도성 필라멘트 나노 히터 기반 상변화 메모리 소자의 구조를 나타낸 도면이다.
도 4는 일 실시예에 따른 본원 발명의 전도성 필라멘트 나노 히터 기반 상변화 메모리 소자의 저항 편차를 설명하기 위한 그래프이다.
도 2는 일 실시예에 따른 전압 펄스 인가에 따른 전도성 필라멘트 나노 히터 기반 상변화 메모리 소자의 상태 변화를 설명하기 위한 도면이다.
도 3은 다른 일 실시예에 따른 전도성 필라멘트 나노 히터 기반 상변화 메모리 소자의 구조를 나타낸 도면이다.
도 4는 일 실시예에 따른 본원 발명의 전도성 필라멘트 나노 히터 기반 상변화 메모리 소자의 저항 편차를 설명하기 위한 그래프이다.
본 명세서에 기재된 실시예는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 명확히 설명하기 위한 것이므로, 본 발명이 본 명세서에 기재된 실시예에 한정되는 것은 아니며, 본 발명의 범위는 본 발명의 사상을 벗어나지 아니하는 수정예 또는 변형예를 포함하는 것으로 해석되어야 한다.
본 명세서에서 사용되는 용어는 본 발명에서의 기능을 고려하여 가능한 현재 널리 사용되고 있는 일반적인 용어를 선택하였으나 이는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자의 의도, 판례 또는 새로운 기술의 출현 등에 따라 달라질 수 있다. 다만, 이와 달리 특정한 용어를 임의의 의미로 정의하여 사용하는 경우에는 그 용어의 의미에 관하여 별도로 기재할 것이다. 따라서 본 명세서에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가진 실질적인 의미와 본 명세서의 전반에 걸친 내용을 토대로 해석되어야 한다.
본 명세서에 첨부된 도면은 본 발명을 용이하게 설명하기 위한 것으로 도면에 도시된 형상은 본 발명의 이해를 돕기 위하여 필요에 따라 과장되어 표시된 것일 수 있으므로 본 발명이 도면에 의해 한정되는 것은 아니다.
본 명세서에서 본 발명에 관련된 공지의 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에 이에 관한 자세한 설명은 필요에 따라 생략하기로 한다.
도 1은 종래와 본원 발명의 전도성 필라멘트 나노 히터 기반 상변화 메모리 소자의 구조를 나타낸 도면이다.
도 1(a)는 종래의 전도성 필라멘트 나노 히터 기반 상변화 메모리 소자의 구조를 나타낸 도면이고, 도 1(b)는 본원 발명의 일 실시예에 따른 전도성 필라멘트 나노 히터 기반 상변화 메모리 소자의 구조를 나타낸 도면이다.
도 1(a)를 참조하면, 종래의 메모리 소자(100)는 단일의 소자(110)를 포함할 수 있다. 단일 소자(110)는 산화물 레이어(140) 및 상변화 레이어(150)를 포함할 수 있다. 단일 소자(110)는 상부 전극(120) 및 하부 전극(130)과 전기적으로 연결될 수 있다. 즉, 단일 소자(110)는 상부 전극(120) 및 하부 전극(130)을 통해 전압이 인가될 수 있다. 또한, 단일 소자(110)는 다른 전도성 물질과의 접촉을 차단하기 위해 양쪽으로 절연체(160, 170)와 인접할 수 있다.
종래의 메모리 소자(100)에 포함된 단일 소자(110)는 전압이 인가되면 필라멘트를 형성하는 산화물 레이어(140)를 포함할 수 있다. 도 1은 산화물 레이어(140)가 NiOx(니켈 산화물)을 포함하는 것을 도시하였으나, 산화물 레이어(140)는 이에 한정되지 않고, TaOx(탄탈럼 산화물), HfOx(플루오린화수소 산화물), ZrOx(지르코늄 산화물), TiOx(티타늄 산화물) 및 이들의 조합을 포함할 수 있다.
산화물 레이어(140)는 전압이 인가되면 필라멘트를 형성할 수 있다. 형성된 필라멘트는 줄 히팅(Joule heating) 매커니즘에 의해 나노 스케일의 히터를 생성할 수 있다. 따라서, 산화물 레이어(140)는 나노 스케일의 나노 히터를 통해 상부에 존재하는 상변화 레이어(150)에 열을 전달할 수 있다.
산화물 레이어(140)가 상변화 레이어(150)에 열을 전달하는 필라멘트 및 나노 히터를 생성하기 위해서는, 산화물 레이어(140)의 두께에 따른 적절한 전압이 필요하다. 이때, 필요한 전압은 산화물 레이어(140)의 두께에 비례할 수 있다. 또한, 필요한 전압은 나노 히터의 면적과 비례할 수 있다.
종래의 메모리 소자(100)에 포함된 단일 소자(110)는 산화물 레이어(140)를 통해 열이 전달되면 물질의 상(phase)이 변하는 상변화 물질을 포함하는 상변화 레이어(150)를 포함할 수 있다. 도 1은 상변화 레이어(150)가 칼코게나이드(GST: GeSbTe) 물질인 것을 도시하였으나, 이에 한정되지 않고, 상변화 레이어(150)는 GCT(GeCuTe), SST(SiSbTe) 및 이들의 조합을 포함할 수 있다.
상변화 레이어(150)는 산화물 레이어(140)의 상부에 존재할 수 있다. 상변화 레이어(150)는 하부 전극(130)에 의해 전압이 인가되어 열이 발생하는 산화물 레이어(140)를 통해 열을 전달받을 수 있다. 상변화 레이어(150)는 열을 전달받으면 일부는 결정화 상태(Crystalline State)에서 비정질 상태(Amorphous State)로 상이 변할 수 있다. 비정질 상태로 변한 일부는 비정질 영역일 수 있다. 이때, 비정질 영역은 산화물 레이어(140)의 나노 히터를 중심으로 하는 반원 형태일 수 있다.
종래의 메모리 소자(100)는 단일 소자(110)로 구성되어, 특정 전압을 통해서 1-bit만을 구현한다. 본원 발명은 종래의 메모리 소자(100)를 보완할 수 있는 메모리 소자(200)를 제안한다. 본원 발명의 메모리 소자(200)는 전도성 필라멘트 나노 히터를 이용하여 위상 변화를 통해 2-bit 단위의 다중 비트를 구현할 수 있다. 구체적으로, 본원 발명의 메모리 소자(200)는 조성비와 두께가 다른 복수의 소자(210, 220, 230)를 통해 다중 비트를 구현할 수 있다. 자세한 내용은 이하에서 설명한다.
도 1(b)를 참조하면, 본원 발명의 일 실시예에 따른 메모리 소자(200)는 복수의 소자를 포함할 수 있다. 예를 들어, 메모리 소자(200)는 제1 소자(210), 제2 소자(220) 및 제3 소자(230)를 포함할 수 있다. 도 1(b)는 메모리 소자(200)가 3개의 소자를 포함하는 것을 도시했으나, 메모리 소자(200)는 목적에 따라 상이한 개수의 소자를 포함할 수도 있다.
메모리 소자(200)에 포함된 각 소자들은 서로 절연체에 의해 분리되고 구분될 수 있다. 예를 들어, 제1 소자(210) 및 제2 소자(220)는 제1 절연체(261)에 의해 구분되고, 제2 소자(220) 및 제3 소자(230)는 제2 절연체(262)에 의해 구분될 수 있다.
메모리 소자(200)에 포함된 각 소자들은 전극들 공유할 수 있다. 예를 들어, 제1 소자(210), 제2 소자(220) 및 제3 소자(230)는 상부 전극(270) 및 하부 전극(280)을 공유할 수 있다. 각 소자들은 상부 전극(270) 및 하부 전극(280)과 전기적으로 연결되고, 상기 전극들을 통해 전압이 인가될 수 있다.
이때, 각 소자들의 산화물 레이어의 두께(높이)는 서로 상이하기 때문에, 각 소자들은 상부 전극(270)과 상변화 레이어(241)를 전기적으로 연결시킬 수 있는 서브 전극을 포함할 수 있다. 예를 들어, 제1 소자(210)는 제1 서브 전극(251)을 포함하고, 제2 소자(220)는 제2 서브 전극(252)을 포함하고, 제3 소자(230)는 제3 서브 전극(253)을 포함할 수 있다.
메모리 소자(200)에 포함된 소자들은 각각 산화물 레이어 및 상변화 레이어를 포함할 수 있다. 제1 소자(210)는 제1 산화물 레이어(211) 및 제1 상변화 레이어(241)를 포함할 수 있다. 제2 소자(220)는 제2 산화물 레이어(221) 및 제2 상변화 레이어(242)를 포함할 수 있다. 제3 소자(230)는 제3 산화물 레이어(231) 및 제3 상변화 레이어(243)를 포함할 수 있다. 상변화 레이어들은 각각 산화물 레이어의 상부에 위치할 수 있다.
제1 산화물 레이어(211), 제2 산화물 레이어(221) 및 제3 산화물 레이어(231)는 필라멘트 및 나노 히터를 형성하는 산화물을 포함할 수 있다. 산화물의 종류에 대해서는 도 1(a)의 설명과 중복될 수 있으므로, 생략한다.
제1 산화물 레이어(211), 제2 산화물 레이어(221) 및 제3 산화물 레이어(231)의 두께는 서로 상이할 수 있다. 이때, 두께란 하부 전극(280)으로부터의 높이를 의미하는 것일 수 있다.
또한, 제1 산화물 레이어(211), 제2 산화물 레이어(221) 및 제3 산화물 레이어(231)에 포함된 산화물의 조성비는 상이할 수 있다. 구체적으로, 제1 산화물 레이어(211)는 단일 레이어로서 조성비가 일정한 산화물을 포함하지만, 제2 산화물 레이어(221) 및 제3 산화물 레이어(231)는 조성비가 상이한 산화물을 포함할 수 있다.
예를 들어, 제1 산화물 레이어(211)는 제1 산소 조성비를 가지는 산화물을 포함할 수 있다. 또한, 제2 산화물 레이어(221)는 제1 산소 조성비를 가지는 산화물(212) 및 제2 산소 조성비를 가지는 산화물(222)을 포함할 수 있다. 이때, 제1 산소 조성비를 가지는 산화물(212)은 제1 산화물 레이어(211)와 동일한 물질일 수 있다. 또한, 제2 산소 조성비는 제1 산소 조성비보다 클 수 있다. 제2 산소 조성비를 가지는 산화물(222)은 제1 산소 조성비를 가지는 산화물(212)보다 상부에 위치할 수 있다.
또한, 제3 산화물 레이어(231)는 제1 산소 조성비를 가지는 산화물(213), 제2 산소 조성비를 가지는 산화물(223) 및 제3 산소 조성비를 가지는 산화물(233)을 포함할 수 있다. 이때, 제1 산소 조성비를 가지는 산화물(213)은 제1 산화물 레이어(211) 및 제2 산화물 레이어(221)의 제1 산소 조성비를 가지는 산화물(212)과 동일할 수 있다. 또한, 제3 산소 조성비는 제2 산소 조성비보다 클 수 있다. 제3 산소 조성비를 가지는 산화물(233)은 제2 산소 조성비를 가지는 산화물(223)보다 상부에 위치할 수 있다.
제2 산소 조성비는 제1 산소 조성비의 2배이고, 제3 산소 조성비는 제1 산소 조성비의 3배일 수 있다. 제1 소자(210)는 산소 조성비가 일정한 산화물을 포함하고, 제2 소자(220) 및 제3 소자(230)는 산소 조성비가 서로 상이한 산화물들을 포함할 수 있다. 따라서, 제1 소자(210), 제2 소자(220) 및 제3 소자(230)의 산화물 레이어의 두께(또는 높이)는 서로 상이할 수 있다. 구체적으로, 산소 조성비가 상이한 산화물의 개수가 많은 레이어의 두께가 두꺼울 수 있다.
도 1(b)는 제1 산소 조성비, 제2 산소 조성비 및 제3 산소 조성비를 가진 산화물들의 두께가 모두 동일한 예시를 나타내었다. 그러나, 이에 한정되지 않고, 제1 산화물 레이어(211), 제2 산화물 레이어(221) 및 제3 산화물 레이어(231)에 포함된 산화물의 두께는 산소 조성비에 따라 상이할 수 있다.
구체적으로, 산화물의 두께는 산소 조성비가 클수록 두꺼울 수 있다. 예를 들어, 제2 산소 조성비가 제1 산소 조성비의 2배인 경우, 제2 산소 조성비를 가지는 산화물의 두께는 제1 산소 조성비를 가지는 산화물의 두께보다는 적어도 같거나 두꺼울 수 있다. 이때, 제2 산소 조성비를 가지는 산화물의 두께의 최대값은 제1 산소 조성비를 가지는 산화물의 두께의 2배일 수 있다. 이는 산화물의 두께가 두꺼울수록 인가되는 전압의 크기가 커져, 소비전력이 커지기 때문이다.
또한 예를 들어, 제3 산소 조성비가 제1 산소 조성비의 3배인 경우, 제3 산소 조성비를 가지는 산화물의 두께는 제1 산소 조성비를 가지는 산화물의 두께보다는 적어도 같거나 두꺼울 수 있다. 이때, 제3 산소 조성비를 가지는 산화물의 두께의 최대값은 제1 산소 조성비를 가지는 산화물의 두께의 3배일 수 있다.
제1 소자(210), 제2 소자(220) 및 제3 소자(230) 각각에 포함된 제1 상변화 레이어(241), 제2 상변화 레이어(242) 및 제3 상변화 레이어(243)는 열을 통해 물질의 상이 변하는 상변화 물질을 포함할 수 있다. 상변화 물질의 종류에 대해서는 도 1(a)의 설명과 중복될 수 있으므로, 생략한다.
제1 상변화 레이어(241), 제2 상변화 레이어(242) 및 제3 상변화 레이어(243)의 두께는 상이할 수도 있으나, 공정의 단순화를 위해 서로 동일할 수 있다. 또한, 제1 상변화 레이어(241), 제2 상변화 레이어(242) 및 제3 상변화 레이어(243)는 모두 조성비가 동일한 물질을 포함할 수 있다.
본원 발명의 메모리 소자(200)는 산소 조성비와 두께를 달리하는 산화물 레이어를 포함하는 복수의 소자를 이용하여, 다중 비트를 구현할 수 있다. 다중 비트에 대한 자세한 설명은 도 2를 참조하여 이하에서 설명한다.
도 2는 일 실시예에 따른 전압 펄스 인가에 따른 전도성 필라멘트 나노 히터 기반 상변화 메모리 소자의 상태 변화를 설명하기 위한 도면이다.
도 2(a)는 전압을 인가하지 않은 상태이고, 도 2(b)는 제1 전압을 인가한 상태이고, 도 2(c)는 상기 제1 전압보다 큰 제2 전압을 인가한 상태이고, 도 2(d)는 상기 제2 전압보다 큰 제3 전압을 인가한 상태를 나타낸 도면이다.
도 2(a)를 참조하면, 본원 발명의 메모리 소자(200)는 전극에 전압을 인가하지 않은 상태에서는 상변화 레이어의 상변화 물질이 결정화 상태(c-GST: crystalline-GST)인 것을 알 수 있다.
도 2(b)를 참조하면, 메모리 소자(200)에 제1 전압(V1)을 인가한 경우, 제1 소자(210), 제2 소자(220) 및 제3 소자(230)의 산화물 레이어에 필라멘트 및 이에 따른 나노 히터(삼각형 모양)가 형성된 것을 알 수 있다.
제1 전압(V1)은 제1 산소 조성비를 가지는 산화물에 줄 히팅 매커니즘을 적용시킬 수 있는 전압으로서, 제2 전압 및 제3 전압보다 작은 전압이다. 따라서, 제1 소자(210)의 제1 산화물 레이어(211)에 필라멘트 및 이에 따른 나노 히터가 형성될 수 있다. 또한, 제2 소자(220)의 제2 산화물 레이어(221)에 포함된 제1 산소 조성비를 가지는 산화물(212)과 제3 산화물 레이어(231)에 포함된 제1 산소 조성비를 가지는 산화물(213)에도 필라멘트 및 이에 따른 나노 히터가 형성될 수 있다.
필라멘트 및 나노 히터에 의해 열을 전달받은 제1 소자(210)의 제1 상변화 레이어(241)는 비정질 상태의 상변화 물질(a-GST)을 포함할 수 있다. 즉, 제1 상변화 레이어(241)는 비정질 영역을 포함할 수 있다.
반면, 도 2(b)의 메모리 소자에서, 제2 소자(220) 및 제3 소자(230)에는 필라멘트 및 이에 따른 나노 히터가 상변화 레이어에 도달하지 않는다. 따라서, 제2 상변화 레이어(242) 및 제3 상변화 레이어(243)는 비정질 상태의 상변화 물질은 포함하지 않고, 오직 결정화 상태의 상변화 물질(c-GST)만을 포함할 수 있다.
도 2(c)를 참조하면, 메모리 소자(200)에 제2 전압(V2)을 인가한 경우, 제1 소자(210), 제2 소자(220) 및 제3 소자(230)의 산화물 레이어에 필라멘트 및 이에 따른 나노 히터가 형성된 것을 알 수 있다. 이때, 필라멘트 및 나노 히터의 크기는 제1 전압(V1)을 인가한 도 2(b)의 경우보다 클 수 있다.
제2 전압(V2)은 제1 산소 조성비의 상부에 위치하는 제2 산소 조성비를 가지는 산화물에 줄 히팅 매커니즘을 적용시킬 수 있는 전압으로서, 제1 전압보다 크고 제3 전압보다 작은 전압이다.
따라서, 제1 소자(210)의 제1 산화물 레이어(211)에 필라멘트 및 이에 따른 나노 히터가 형성될 수 있다. 또한, 제2 소자(220)의 제2 산화물 레이어(221)에 포함된 제1 산소 조성비를 가지는 산화물(212)과 제2 산소 조성비를 가지는 산화물(222)에도 필라멘트 및 나노 히터가 형성될 수 있다. 또한, 제3 산화물 레이어(231)에 포함된 제1 산소 조성비를 가지는 산화물(213)과 제2 산소 조성비를 가지는 산화물(223)에도 필라멘트 및 이에 따른 나노 히터가 형성될 수 있다.
필라멘트 및 나노 히터에 의해 열을 전달받은 제1 소자(210)의 제1 상변화 레이어(241) 및 제2 소자(220)의 제2 상변화 레이어(242)는 비정질 상태의 상변화 물질(a-GST)을 포함할 수 있다. 즉, 제1 상변화 레이어(241) 및 제2 상변화 레이어(242)는 비정질 영역을 포함할 수 있다. 이때, 제1 상변화 레이어(241)의 비정질 영역의 크기는 제2 상변화 레이어(242)의 비정질 영역의 크기보다 클 수 있다.
반면, 도 2(c)의 메모리 소자에서, 제3 소자(230)에는 필라멘트 및 이에 따른 나노 히터가 제3 상변화 레이어(243)에 도달하지 않는다. 따라서, 제3 상변화 레이어(243)는 비정질 상태의 상변화 물질은 포함하지 않고, 오직 결정화 상태의 상변화 물질(c-GST)만을 포함할 수 있다.
도 2(d)를 참조하면, 메모리 소자(200)에 제3 전압(V3)을 인가한 경우, 제1 소자(210), 제2 소자(220) 및 제3 소자(230)의 산화물 레이어에 필라멘트 및 이에 따른 나노 히터가 형성된 것을 알 수 있다. 이때, 필라멘트 및 나노 히터의 크기는 제1 전압(V1) 및 제2 전압(V3)을 인가한 도 2(b) 및 도 3(c)의 경우보다 클 수 있다.
제3 전압(V3)은 제2 산소 조성비의 상부에 위치하는 제3 산소 조성비를 가지는 산화물에 줄 히팅 매커니즘을 적용시킬 수 있는 전압으로서, 제1 전압 및 제2 전압보다 큰 전압이다. 따라서, 제1 소자(210), 제2 소자(220) 및 제3 소자(230)에 포함된 산화물 레이어에 전체적으로 필라멘트 및 이에 따른 나노 히터가 형성될 수 있다.
필라멘트 및 나노 히터에 의해 열을 전달받은 제1 상변화 레이어(241), 제2 상변화 레이어(242) 및 제3 상변화 레이어(243)는 비정질 상태의 상변화 물질(a-GST)을 포함할 수 있다. 즉, 제1 상변화 레이어(241), 제2 상변화 레이어(242) 및 제3 상변화 레이어(243)는 비정질 영역을 포함할 수 있다. 이때, 제2 상변화 레이어(242)의 비정질 영역의 크기는 제3 상변화 레이어(243)의 비정질 영역의 크기보다 클 수 있다. 또한, 제1 상변화 레이어(241)의 비정질 영역의 크기는 제2 상변화 레이어(242)의 비정질 영역의 크기보다 클 수 있다.
본원 발명의 메모리 소자(200)는 도 2(a) 내지 도 2(d)를 통해 2-bit의 메모리 소자를 구현할 수 있다. 구체적으로, 메모리 소자(200)에 전압을 인가하지 않은 도 2(a)의 경우, 00 상태인 것으로 볼 수 있다. 또한, 메모리 소자(200)에 제1 전압(V1)을 인가한 도 2(b)의 경우, 01 상태인 것으로 볼 수 있다. 또한, 메모리 소자(200)에 제2 전압(V2)을 인가한 도 2(c)의 경우, 10 상태인 것으로 볼 수 있다. 또한, 메모리 소자(200)에 제3 전압(V3)을 인가한 도 2(d)의 경우, 11 상태인 것으로 볼 수 있다.
즉, 본원 발명의 메모리 소자(200)는 조성비를 달리하는 물질을 포함하고, 두께(또는 높이)가 상이한 산화물 레이어를 포함하는 복수의 소자를 통해, 다중 비트를 구현할 수 있다. 구체적으로, 본원 발명의 메모리 소자(200)에서 전압 분배에 따라 소자의 상변화가 일어나는 구간이 점차 증가하게 되며, 이로 인해 전압 분배에 따른 저항 편차가 유도된다.
본원 발명의 메모리 소자(200)는 산화물의 상이한 두께 및 조성비와, 인가되는 전압의 세기가 증가함에 따라 위상 변화 구간이 점차적으로 증가하는 현상을 이용한다. 즉, 소자 구동 특성을 통해 전압 분배에 따라 위상 변화 구간이 달라지므로, 이를 통해 본원 발명의 메모리 소자(200)는 다중 비트 특성을 구현할 수 있다. 따라서, 본원 발명의 메모리 소자(200)는 고집적/고밀도 어레이를 구현할 수 있고, 소자의 사이즈를 감소시킬 수 있다.
아래 [식 1]에 따르면, 조성비 및 두께 변화는 전압 분배에 따른 전기장 값에 영향을 줄 수 있다.
[식 1]
(E : 전기장, L : 절연체의 두께, V : 인가되는 전압, 
는 전도성 필라멘트 구현 시 일어나는 저항 비율, h : 전압 인가 시 발생하게 되는 전도성 필라멘트의 두께)
[식 1]의 파라미터들은 절연체 물질의 종류 또는 두께에 따라 달라질 수 있다. [식 1]을 통해, 인가 전압에 따라 전기장이 달라진다는 것을 알 수 있다.
[식 1]을 본원 발명의 메모리 소자(200)에 적용하면, 각 소자의 전기장 값을 아래 [식 2] 내지 [식 4]와 같이 나타낼 수 있다. [식 2]는 제1 소자(210)의 전기장을 나타낸 식이고, [식 3]은 제2 소자(220)의 전기장을 나타낸 식이고, [식 4]는 제3 소자(230)의 전기장을 나타낸 식이다.
[식 2]
[식 3]
[식 4]
[식 2] 내지 [식 4]에 의하여, 소자에 인가되는 전압 분배에 따른 전기장을 정의할 수 있다. 또한, 전기장을 통해 전기 저항을 아래 [식 5]와 같이 나타낼 수 있고, 저항 편차를 아래 [식 6]과 같이 나타낼 수 있다.
[식 5]
(
: 전기 저항도, 
: 인가된 전압에 따른 전기장, 
: 전류 밀도 상수)
[식 6]
(
: 저항, 
: 두께, 
: 단면적, 
: 전기 저항도)
[식 5] 및 [식 6]을 통해, 본원 발명의 메모리 소자(200)가 산화물 레이어의 두께와 조성비를 달리하여 저항 편차를 발생시킴으로써 다중 비트를 구현할 수 있음을 알 수 있다.
도 3은 다른 일 실시예에 따른 전도성 필라멘트 나노 히터 기반 상변화 메모리 소자의 구조를 나타낸 도면이다.
도 3(a)는 산화물 레이어의 두께에 대한 일 실시예를 나타낸 도면이고, 도 3(b)는 산화물 레이어의 두께에 대한 다른 실시예를 나타낸 도면이다.
도 3(a)를 참조하면, 산소 조성비에 따라 산화물의 두께가 상이할 수 있다. 구체적으로, 제1 산소 조성비를 가지는 산화물의 두께보다 제1 산소 조성비보다 큰 조성비를 가지는 산화물의 두께가 더 두꺼울 수 있다. 예를 들어, 제1 산소 조성비를 가지는 산화물의 두께가 제1 두께라면, 제2 산소 조성비를 가지는 산화물 및 제3 산소 조성비를 가지는 산화물의 두께는 상기 제1 두께보다 두꺼운 제2 두께일 수 있다.
도 3(b)를 참조하면, 산화물의 두께는 산소 조성비가 클수록 두꺼울 수 있다. 예를 들어, 제1 산소 조성비를 가지는 산화물의 두께는 제1 두께이고, 제2 산소 조성비를 가지는 산화물의 두께는 상기 제1 두께보다 두꺼운 제2 두께이고, 제3 산소 조성비를 가지는 산화물의 두께는 상기 제2 두께보다 두꺼운 제3 두께일 수 있다.
산화물의 두께는 예시인 도 3(a) 및 도 3(b)에 한정되지 않는다. 다만, 산소 조성비가 큰 산화물의 두께는 산소 조성비가 작은 산화물의 두께보다 같거나 클 수 있다. 또한, 산소 조성비가 큰 산화물의 두께의 최대값은 산소 조성비가 작은 산화물의 두께에 산소 조성비의 비율을 곱한 값일 수 있다.
도 4는 일 실시예에 따른 본원 발명의 전도성 필라멘트 나노 히터 기반 상변화 메모리 소자의 저항 편차를 설명하기 위한 그래프이다.
도 4(a)는 본원 발명의 메모리 소자의 인가 전압에 따른 전류를 나타낸 그래프이고, 도 4(b)는 본원 발명의 메몸리 소자의 인가 전압에 따른 저항을 나타낸 그래프이다.
도 4(a)를 참조하면, 인가 전압이 증가될수록, 위상 변화가 발생될 수 있다. 즉, 인가 전압이 증가될수록 메모리 소자(200)에 포함된 각 소자들의 상변화 물질의 상이 단계적으로 변할 수 있다.
도 4(b)를 참조하면, 도 4(a)를 통해 저항을 계산해보면, 본원 발명의 메모리 소자(200)는 인가 전압이 증가할수록 각 상태마다 저항 편차가 발생한 것을 알 수 있다. 본원 발명의 메모리 소자(200)는 발생한 저항 편차를 이용하여 다중 비트를 구현할 수 있다.
본 명세서에서는 메모리 소자에 포함된 3개의 소자를 통해 2-bit를 구현하는 것을 중심으로 설명하였다. 그러나, 이에 한정되지 않고, N-bit를 구현하기 위해, 메모리 소자는 (2^N-1)개의 소자를 포함할 수도 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
Claims (12)
- 제1 산화물 레이어 및 제1 상변화 레이어를 포함하는 제1 소자;
상기 제1 소자와 제1 절연체에 의해 구분되고, 제2 산화물 레이어 및 제2 상변화 레이어를 포함하는 제2 소자; 및
상기 제2 소자와 제2 절연체에 의해 구분되고, 제3 산화물 레이어 및 제3 상변화 레이어를 포함하는 제3 소자를 포함하고,
상기 제1 산화물 레이어, 상기 제2 산화물 레이어 및 상기 제3 산화물 레이어의 두께는 서로 상이한
다중 비트 상변화 메모리 소자.
- 제1항에 있어서,
상기 제1 상변화 레이어는 제1 기준값 이상의 전압이 인가될 경우 비정질 영역이 생성되고,
상기 제2 상변화 레이어는 상기 제1 기준값보다 큰 제2 기준값 이상의 전압이 인가될 경우 비정질 영역이 생성되고,
상기 제3 상변화 레이어는 상기 제2 기준값보다 큰 제3 기준값 이상의 전압이 인가될 경우 비정질 영역이 생성되는
다중 비트 상변화 메모리 소자.
- 제1항에 있어서,
상기 제1 상변화 레이어, 상기 제2 상변화 레이어 및 상기 제3 상변화 레이어의 두께는 서로 동일한
다중 비트 상변화 메모리 소자.
- 제1항에 있어서,
상기 제2 산화물 레이어 및 상기 제3 산화물 레이어는 산소 조성비가 다른 산화물들을 포함하는
다중 비트 상변화 메모리 소자.
- 제1항에 있어서,
상기 제2 산화물 레이어의 두께는 상기 제1 산화물 레이어의 두께보다 두껍고, 상기 제3 산화물 레이어의 두께는 상기 제2 산화물 레이어의 두께보다 두꺼운
다중 비트 상변화 메모리 소자.
- 제1항에 있어서,
상기 제1 산화물 레이어는 제1 산소 조성비를 가지는 산화물을 포함하고,
상기 제2 산화물 레이어는 상기 제1 산소 조성비를 가지는 산화물 및 상기 제1 산소 조성비보다 큰 제2 산소 조성비를 가지는 산화물을 포함하고,
상기 제3 산화물 레이어는 상기 제1 산소 조성비를 가지는 산화물, 상기 제2 산소 조성비를 가지는 산화물 및 상기 제2 산소 조성비보다 큰 제3 산소 조성비를 가지는 산화물을 포함하는
다중 비트 상변화 메모리 소자.
- 제6항에 있어서,
상기 제2 산소 조성비를 가지는 산화물의 두께는 상기 제1 산소 조성비를 가지는 산화물의 두께보다 크거나 같고,
상기 제3 산소 조성비를 가지는 산화물의 두께는 상기 제2 산소 조성비를 가지는 산화물의 두께보다 크거나 같은
다중 비트 상변화 메모리 소자.
- 제6항에 있어서,
상기 제2 산소 조성비를 가지는 산화물은 상기 제1 산소 조성비를 가지는 산화물의 상부에 위치하고,
상기 제3 산소 조성비를 가지는 산화물은 상기 제2 산소 조성비를 가지는 산화물의 상부에 위치하는
다중 비트 상변화 메모리 소자.
- 제1항에 있어서,
상기 제1 상변화 레이어, 상기 제2 상변화 레이어 및 상기 제3 상변화 레이어는 각각 상기 제1 산화물 레이어, 상기 제2 산화물 레이어 및 상기 제3 산화물 레이어의 상부에 형성되는
다중 비트 상변화 메모리 소자.
- 제1항에 있어서,
상기 제1 상변화 레이어, 상기 제2 상변화 레이어 및 상기 제3 상변화 레이어와 전기적으로 연결되는 상부 전극; 및
상기 제1 산화물 레이어, 상기 제2 산화물 레이어 및 상기 제3 산화물 레이어와 전기적으로 연결되는 하부 전극을 포함하는
다중 비트 상변화 메모리 소자.
- 제1항에 있어서,
상기 제1 산화물 레이어, 상기 제2 산화물 레이어 및 상기 제3 산화물 레이어에 포함된 산화물은 NiOx, TaOx, HfOx, ZrOx 또는 TiOx인
다중 비트 상변화 메모리 소자.
- 제1항에 있어서,
상기 제1 상변화 레이어, 상기 제2 상변화 레이어 및 상기 제3 상변화 레이어에 포함된 상변화 물질은 칼코게나이드 물질인
다중 비트 상변화 메모리 소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220056938A KR102610966B1 (ko) | 2022-05-10 | 2022-05-10 | 전도성 필라멘트 나노 히터 형성을 활용한 다중 비트 상변화 메모리 소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220056938A KR102610966B1 (ko) | 2022-05-10 | 2022-05-10 | 전도성 필라멘트 나노 히터 형성을 활용한 다중 비트 상변화 메모리 소자 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20230157586A KR20230157586A (ko) | 2023-11-17 |
| KR102610966B1 true KR102610966B1 (ko) | 2023-12-06 |
Family
ID=88968786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020220056938A KR102610966B1 (ko) | 2022-05-10 | 2022-05-10 | 전도성 필라멘트 나노 히터 형성을 활용한 다중 비트 상변화 메모리 소자 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102610966B1 (ko) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070292985A1 (en) | 2006-06-16 | 2007-12-20 | Yuegang Zhang | Phase change memory with nanofiber heater |
| US20100090194A1 (en) | 2006-01-02 | 2010-04-15 | Samsung Electronics Co., Ltd. | Multi-bit phase-change random access memory (pram) with diameter-controlled contacts and methods of fabricating and programming the same |
| US20110053334A1 (en) | 2008-09-19 | 2011-03-03 | Hynix Semiconductor Inc. | Phase change memory device with heater electrodes having fine contact area and method for manufacturing the same |
| WO2016148757A1 (en) | 2015-03-19 | 2016-09-22 | Micron Technology, Inc. | Constructions comprising stacked memory arrays |
| US20180331284A1 (en) | 2017-05-09 | 2018-11-15 | International Business Machines Corporation | Threshold voltage control of memory cell selector for phase change and resistive random access memory arrays |
-
2022
- 2022-05-10 KR KR1020220056938A patent/KR102610966B1/ko active IP Right Grant
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100090194A1 (en) | 2006-01-02 | 2010-04-15 | Samsung Electronics Co., Ltd. | Multi-bit phase-change random access memory (pram) with diameter-controlled contacts and methods of fabricating and programming the same |
| US20070292985A1 (en) | 2006-06-16 | 2007-12-20 | Yuegang Zhang | Phase change memory with nanofiber heater |
| US20110053334A1 (en) | 2008-09-19 | 2011-03-03 | Hynix Semiconductor Inc. | Phase change memory device with heater electrodes having fine contact area and method for manufacturing the same |
| WO2016148757A1 (en) | 2015-03-19 | 2016-09-22 | Micron Technology, Inc. | Constructions comprising stacked memory arrays |
| US20180331284A1 (en) | 2017-05-09 | 2018-11-15 | International Business Machines Corporation | Threshold voltage control of memory cell selector for phase change and resistive random access memory arrays |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20230157586A (ko) | 2023-11-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7449710B2 (en) | Vacuum jacket for phase change memory element | |
| US8097487B2 (en) | Method for making a phase change memory device with vacuum cell thermal isolation | |
| US7479649B2 (en) | Vacuum jacketed electrode for phase change memory element | |
| KR100564608B1 (ko) | 상변화 메모리 소자 | |
| US7973301B2 (en) | Low power phase change memory cell with large read signal | |
| US7507986B2 (en) | Thermal isolation for an active-sidewall phase change memory cell | |
| TWI397997B (zh) | 具有改善結構穩定性之記憶胞 | |
| US20090095951A1 (en) | Memory Device With Low Reset Current | |
| US20060189045A1 (en) | Method for fabricating a sublithographic contact structure in a memory cell | |
| TW200913250A (en) | Multi-level memory cell having phase change element and asymmetrical thermal boundary | |
| JP2006165553A (ja) | 相変化ナノ粒子を含む相変化物質層を備える相変化メモリ素子及びその製造方法 | |
| CN113169272B (zh) | 多层级相变存储器单元及其制造方法 | |
| JP2007081363A (ja) | 相変化メモリ及びその動作方法 | |
| US20140367630A1 (en) | Semiconductor device and method for manufacturing same | |
| US20120294072A1 (en) | Phase-Change Memory and a Method of Programming the Same | |
| CN111029362A (zh) | 一种高密度的相变存储器三维集成电路结构的制备方法 | |
| CN113241405A (zh) | 一种诱导硫系相变材料结晶的方法及其应用 | |
| KR102610966B1 (ko) | 전도성 필라멘트 나노 히터 형성을 활용한 다중 비트 상변화 메모리 소자 | |
| US7897954B2 (en) | Dielectric-sandwiched pillar memory device | |
| US8737121B2 (en) | Drift-insensitive or invariant material for phase change memory | |
| US7755074B2 (en) | Low area contact phase-change memory | |
| US11038106B1 (en) | Phase change memory cell with a metal layer | |
| US11711988B2 (en) | Elementary cell comprising a resistive memory and associated method of initialization | |
| US20210020833A1 (en) | Phase change memory cell with second conductive layer | |
| CN103066202B (zh) | 相变存储器及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |