TWI596608B - 包含堆疊式記憶體陣列之結構 - Google Patents

包含堆疊式記憶體陣列之結構 Download PDF

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TWI596608B
TWI596608B TW105100427A TW105100427A TWI596608B TW I596608 B TWI596608 B TW I596608B TW 105100427 A TW105100427 A TW 105100427A TW 105100427 A TW105100427 A TW 105100427A TW I596608 B TWI596608 B TW I596608B
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Description

包含堆疊式記憶體陣列之結構
包含堆疊式記憶體陣列之構造。
記憶體係一種類型之積體電路且在系統中用於儲存資料。通常在個別記憶體單元之一或多個陣列中製造記憶體。記憶體單元經組態以將資訊留存或儲存於至少兩個不同可選擇狀態中。在二進制系統中，將狀態視為「0」或「1」。在其他系統中，至少一些個別記憶體單元可經組態以儲存兩個以上位準或狀態之資訊。
積體電路製造繼續努力產生更小且更密集之積體電路。因此，對三維交叉點記憶體存在極大興趣。例示性三維交叉點記憶體單元可利用相變材料(例如，硫屬化物)作為適合於儲存一記憶體位元之一雙態材料。
可期望開發經改良之記憶體陣列及形成記憶體陣列之經改良之方法。
10‧‧‧構造
10a‧‧‧構造
10b‧‧‧構造
10c‧‧‧構造
12‧‧‧存取/感測線
14‧‧‧存取/感測線
14a‧‧‧存取/感測線
14b‧‧‧存取/感測線
16‧‧‧存取/感測線
20‧‧‧第一記憶體單元/結構
21‧‧‧可程式化材料
22‧‧‧第二記憶體單元/結構
23‧‧‧可程式化材料
26‧‧‧介電區域
30‧‧‧例示性組態
40‧‧‧材料
42‧‧‧材料
50‧‧‧堆疊
52‧‧‧底部電極/結構
54‧‧‧選擇裝置/結構
56‧‧‧中間電極/結構
58‧‧‧介面/結構
60‧‧‧介面/結構
62‧‧‧頂部電極/結構
70‧‧‧堆疊
72‧‧‧底部電極/結構
74‧‧‧選擇裝置/結構
76‧‧‧中間電極/結構
78‧‧‧介面/結構
80‧‧‧介面/結構
82‧‧‧頂部電極/結構
100‧‧‧第一介電區域/絕緣體區域
101‧‧‧第一絕緣材料襯層
102‧‧‧第二介電區域/絕緣體區域
103‧‧‧第二絕緣材料襯層
104‧‧‧第一絕緣體/材料
106‧‧‧第二絕緣體
110‧‧‧介電材料
112‧‧‧介電材料
D1‧‧‧第一記憶體陣列層疊
D2‧‧‧第二記憶體陣列層疊
I‧‧‧絕緣材料
T1‧‧‧第一階層
T2‧‧‧第二階層
圖1、圖1A及圖1B係一例示性實施例構造之一部分之一俯視圖及橫截面側視圖。圖1A及圖1B分別係沿著圖1之線1A-1A及1B-1B。
圖2係相對於一例示性記憶體階層配置之例示性電流動之一圖解示意圖。
圖3至圖5係例示性記憶體陣列層疊(deck)堆疊配置之圖解說明。
圖6A及圖6B係一例示性實施例構造之一部分之橫截面側視圖。
圖7係一例示性實施例構造之一部分之一橫截面側視圖。
圖8係一例示性實施例構造之一部分之一橫截面側視圖。
一些實施例包括其中垂直堆疊兩個或兩個以上記憶體陣列層疊之構造。堆疊式層疊之一或多者經組態以具有相對於堆疊式層疊之其他者之不同操作特性。舉例而言，層疊之一或多者可經組態以具有適合用於XIP(原地執行)應用及/或動態隨機存取記憶體(DRAM)模擬應用中之快速存取時間，且層疊之一或多個其他者可經組態以具有適合用於長期儲存應用中之穩定、可能較慢存取之儲存。此外，層疊之一或多者可經組態以具有大於層疊之其他者之耐久性。舉例而言，層疊之一或多者可適合於大約100,000個循環之一壽命，而層疊之一或多個其他者可適合於約1,000,000個循環(換言之，層疊之至少一者可具有比層疊之另一者多至少約10倍之循環時間之一持久性)。層疊之耐久性之間之差異可由層疊之間之結構差異引起。舉例而言，相較於具有較少耐久性之一層疊，具有較高耐久性之一層疊可具有減小之熱干擾及/或其他記憶體損耗機構。然而，相較於具有較高耐久性之層疊，具有較少耐久性之層疊可具有其他優點(例如，較快存取時間等)。因此，可針對相對於特定記憶體功能之應用性定製各記憶體陣列層疊。
下文參考圖1至圖8描述例示性實施例。
參考圖1、圖1A及圖1B，在俯視圖(圖1)及橫截面側視圖(圖1A及圖1B)中展示一構造10以繪示例示性架構。接近圖1之俯視圖展示一軸系統，其中此系統繪示一x軸及正交y軸。圖1A之橫截面視圖係沿著x軸，且圖1B之橫截面視圖係沿著y軸。
圖1A及圖1B之橫截面視圖展示架構包含三個系列之存取/感測 線。一底部系列(即，第一系列)包含存取/感測線12，一中間系列(即，第二系統)包含存取/感測線14，且一上部系列(即，第三系列)包含存取/感測線16。存取/感測線12、14及16在一些實施例中可包含彼此相同之組合物，或在其他實施例中可包含相對於彼此之不同組合物。任何適合導電材料可用於存取/感測線12、14及16。在一些實施例中，存取/感測線可包含金屬或含有金屬之組合物，舉例而言諸如鎢、鈦、氮化鎢、氮化鈦、矽化鎢、矽化鈦等。在一些實施例中，存取/感測線12、14及16可係彼此相同之一厚度，且在其他實施例中存取/感測線之至少一者可係相對於存取/感測線之另一者之一不同厚度。
存取/感測線可對應於字線及位元線。舉例而言，線12及16可對應於字線，且線14可對應於位元線。
在所展示之實施例中，存取/感測線12及16沿著一第一方向延伸，且存取/感測線14沿著與第一方向相交之一第二方向延伸。在所繪示之實施例中，存取/感測線14相對於存取/感測線12及16正交延伸，但在其他實施例中，線14可沿著與線12及16交叉但不正交於此等線之一方向延伸。
所繪示之存取/感測線係直線，但在其他實施例中其等可係波狀或具有某個其他適合形狀。
第一記憶體單元20係在第一及第二系列之存取/感測線12及14之間，且第二記憶體單元22係在第二及第三系列之存取/感測線14及16之間。
記憶體單元20及22分別包含可程式化材料21及23，且可包含任何適合組態。在一些實施例中，記憶體單元20及22可包含諸如硫屬化物類型之材料之相變材料(例如，包含與銻、碲、硫及硒之一或多者組合之鍺之一材料；包含與銻、鍺、碲、硫及硒之一或多者組合之銦 之一材料等)。可程式化材料可(例如)包含GeSbTe或InGeTe，本質上由GeSbTe或InGeTe組成或由GeSbTe或InGeTe組成；其中化學式指示所列舉之化合物內之組分而非指定此等組分之特定理想配比。舉例而言，可程式化材料可包含鍺、銻及碲，且可對應於通常稱為GST之硫屬化物。
可程式化材料21及23在一些實施例中可彼此相同，且在其他實施例中可彼此不同。舉例而言，在一些實施例中，材料23與材料21可在組合物及厚度之一者或兩者方面不同。
第一記憶體單元20形成一第一記憶體陣列層疊D1，且第二記憶體單元22形成一第二記憶體陣列層疊D2。第一記憶體陣列層疊D1係在包含記憶體單元20及用於寫入至記憶體單元且自記憶體單元讀取之存取/感測線12及14之一第一階層T1內。第二記憶體陣列層疊D2係在包含記憶體單元22及用於寫入至記憶體單元且自記憶體單元讀取之存取/感測線14及16之一第二階層T2內。在所展示之實施例中，在階層T1與T2之間共用存取/感測線14。
第二記憶體陣列層疊D2與第一記憶體陣列層疊D1在一或多個操作特性方面不同，使得第一及第二記憶體陣列層疊可具有不同應用。舉例而言，第二記憶體層疊可具有快於第一記憶體陣列層疊之存取時間，且可更適合於XIP應用及/或DRAM模擬應用，而第一記憶體陣列層疊可具有更佳耐久性且更適合於長期資料儲存應用。
可在記憶體單元與存取/感測線之間提供多個結構及材料，如下文參考圖6A及圖6B更詳細論述。在圖1、圖1A及圖1B中未具體繪示此等結構及材料。可提供於記憶體單元與存取/感測線之間之例示性結構及材料包括絕緣材料、選擇裝置、電極、加熱器裝置等。
介電區域26介於水平鄰近之記憶體單元之間。在所展示之實施例中，介電區域在階層T1及T2兩者內相同，但在其他實施例中，介電 區域可隨階層而變動。參考圖6A及圖6B更詳細描述例示性介電區域。
可透過任何適合組態電存取階層T1及T2。圖2繪示一例示性組態30。具體言之，階層T1及T2之各者可由一中央處理單元(CPU)或控制器獨立定址。一或多個記憶體介面(未展示)可在CPU與階層之間。在一些實施例中，資料傳送可在階層之間發生。
圖1、圖1A及圖1B之實施例係包含兩個垂直堆疊式層疊之一例示性組態，且在其他實施例中可利用其他組態。圖3圖解繪示圖1、圖1A及圖1B之組態且展示彼此垂直重疊(即，共用一系列存取/感測線)之階層T1及T2。圖4圖解繪示其中階層由絕緣材料(I)彼此垂直間隔之一替代組態。在圖4之實施例中，在階層之間未共用任何系列之存取/感測線。代替性地，各階層包含在一下部系列之存取/感測線與一上部系列之存取/感測線之間之一記憶體陣列層疊。因此，圖4之實施例包含具有四個垂直堆疊式系列之存取/感測線之兩個階層，而圖3之實施例包含具有三個垂直堆疊式系列之存取/感測線之兩個階層。圖3之組態在一些實施例中可係較佳的，因為其可相對於圖4之組態節省處理步驟。在其他實施例中，圖4之組態可係較佳的，因為其使上部階層之效能能夠與下部階層之效能隔離。
在一些實施例中，可存在兩個以上垂直堆疊式記憶體層疊。圖5繪示其中存在複數個垂直堆疊式記憶體陣列層疊(Dn、Dn+1等)之一例示性實施例。所繪示最上層疊係Dn+3，但提供點以指示層疊之垂直堆疊可繼續超過此層疊。
在一些實施例中，至少一層疊相對於圖5之垂直堆疊內之層疊之另一者具有不同操作特性。相對於彼此具有不同操作特性之層疊可在記憶體陣列層疊之垂直堆疊內之任何處。在一些實施例中，圖5之垂直堆疊內之記憶體陣列層疊之兩者或兩者以上可具有彼此相同之操作 特性，且在其他實施例中圖5之垂直堆疊內之全部記憶體陣列層疊相對於垂直堆疊內之其他記憶體陣列層疊之各者可具有獨有操作特性。
參考圖6A及圖6B，在橫截面側視圖中展示一構造10a以繪示額外例示性架構。
構造10a包含記憶體陣列層疊D1之記憶體單元20及記憶體陣列層疊D2之記憶體單元22。構造10a亦包含第一系列之存取/感測線12、第二系列之存取/感測線14及第三系列之存取/感測線16。
在所展示之實施例中，存取/感測線12及14兩者包含(舉例而言)諸如鎢之一單一材料。存取/感測線16包含一對材料40及42。材料40可係與線12及14中利用之材料相同之材料；且可(例如)包含鎢。材料42可係(舉例而言)諸如銅之一低電阻材料。材料40及42之組合可使線16能夠具有低於線12及14之電阻，此可相對於層疊D1之記憶體單元改良對層疊D2之記憶體單元之存取。相較於下部系列之線12及14，更容易使最頂部系列之線16形成為多材料線，此係歸因於當形成最頂部系列之線時可用之額外程序控制。然而，在其他實施例中，可利用使線12及/或14能夠類似於所繪示之線16由多個材料形成之程序。又，雖然材料42包含低於材料40之電阻係有利的，但在其他實施例中，材料42可包含與材料40類似之一電阻，但經組合材料40/42相對於個別材料40之經增加厚度可使經組合材料能夠具有低於個別材料之電阻。
材料42可係提供於頂部層疊D2上方且用於使此頂部層疊(例如，記憶體單元22)與頂部層疊之記憶體陣列周邊之其他電路(此其他電路可包含(例如)用於定址頂部層疊內之記憶體單元之邏輯電路)耦合之金屬化之部分。金屬化可經形成具有一高自由度，此係歸因於此金屬化形成於頂部層疊上方而非形成於層疊之間，且因此可包含配置成一所要組態之高導電性材料。
類似於上文參考圖1、圖1A及圖1B描述之階層，層疊D1及D2係在 階層T1及T2內。
記憶體單元20及22包含上文參考圖1、圖1A及圖1B描述之可程式化材料21及23。此等可程式化材料可經形成至任何適合厚度，舉例而言諸如在自約5奈米(nm)至約50nm之一範圍內之厚度。
在所展示之實施例中，層疊D1包含在一存取/感測線12與一存取/感測線14之間之一堆疊50中之可程式化材料21。此堆疊包括一底部電極52、一選擇裝置54、一中間電極56、一介面58、另一介面60及一頂部電極62。
電極52、56及62可包含任何適合組合物或組合物之組合。電極在一些實施例中可係彼此相同之組合物，且在其他實施例中可在組合物方面彼此不同。在一些實施例中，電極可包含鈦、鋁、碳及鎢之一或多者。舉例而言，電極可包含以下之一或多者、本質上由以下之一或多者組成或由以下之一或多者組成：TiSiN、TiA1N、TiN、WN、Ti、C及W；其中化學式指示所列舉之化合物內之組分而非指定此等組分之特定理想配比。電極可經形成至任何適合厚度，舉例而言諸如在自約5nm至約50nm之一範圍內之厚度。
在一些實施例中，可使用用於熱誘發可程式化材料內之一相變之一「加熱器」替換電極56及介面58。此加熱器可(例如)本質上由TiSiN組成或由TiSiN組成(其中化學式指示所列舉之化合物內之組分而非指定此等組分之一特定理想配比)。
選擇裝置54可對應於任何適合選擇裝置。在一些實施例中，選擇裝置可對應於一雙向定限開關(OTS)。OTS可包含任何適合組合物或組合物之組合；且在一些實施例中可包含以下之一或多者、本質上由以下之一或多者組成或由以下之一或多者組成：鍺、砷、硒、碲及矽。舉例而言，OTS可包含以下之一或多者、本質上由以下之一或多者組成或由以下之一或多者組成：AsSe、AsSeGe、AsSeGeTe或 AsGeTeSi；其中化學式指示所列舉之化合物內之組分而非指定此等組分之特定理想配比。OTS可經形成至任何適合厚度，舉例而言，諸如，諸如在自約5nm至50nm之一範圍內之一厚度。
介面58及60可包含任何適合材料以介接於電極與可程式化材料21之間。在一些實施例中，介面可包含可或可不經摻雜之碳；及/或可包含鎢。介面可經形成至任何適合厚度，舉例而言諸如在自約1nm至約10nm之一範圍內之厚度。在一些實施例中，若可程式化材料可與直接抵靠一電極材料相容，則可省略介面之一者或兩者。
在所展示之實施例中，層疊D2包含在一存取/感測線14與一存取/感測線16之間之一堆疊70中之可程式化材料23。此堆疊包括一底部電極72、一選擇裝置74、一中間電極76、一介面78、另一介面80及一頂部電極82。
電極72、76及82可包含上文相對於電極52、56及62描述之相同組合物及厚度。在一些實施例中，電極72、76及82可包含鈦、鋁、碳及鎢之一或多者。舉例而言，電極可包含以下之一或多者、本質上由以下之一或多者組成或由以下之一或多者組成：TiSiN、TiAlN、TiN、WN、Ti、C及W；其中化學式指示所列舉之化合物內之組分而非指定此等組分之特定理想配比。電極72、76及82在一些實施例中可係彼此相同之組合物，且在其他實施例中可在組合物方面彼此不同。
選擇裝置74可對應於任何適合選擇裝置。在一些實施例中，選擇裝置可對應於一雙向定限開關(OTS)。OTS可包含任何適合組合物或組合物之組合，且在一些實施例中可包含以下之一或多者、本質上由以下之一或多者組成或由以下之一或多者組成：鍺、砷、硒、碲及矽。舉例而言，OTS可包含以下之一或多者、本質上由以下之一或多者組成或由以下之一或多者組成：AsSe、AsSeGe、AsSeGeTe或AsGeTeSi；其中化學式指示所列舉之化合物內之組分而非指定此等組 分之特定理想配比。OTS可經形成至任何適合厚度，舉例而言諸如在自約5nm至約50nm之一範圍內之一厚度。
介面78及80可包含任何適合材料以介接於電極與可程式化材料23之間。在一些實施例中，介面可包含可或可不經摻雜之碳；及/或可包含鎢。介面可經形成至任何適合厚度，舉例而言諸如自約1nm至約10nm之一範圍內之厚度。在一些實施例中，若可程式化材料可與直接抵靠一電極材料相容，則可省略介面之一者或兩者。
在一些實施例中，可使用用於熱誘發可程式化材料23內之一相變之一「加熱器」替換電極76及82之一者及一鄰近介面。此加熱器可(例如)本質上由TiSiN組成或由TiSiN組成(其中化學式指示所列舉之化合物內之組分而非指定此等組分之一特定理想配比)。
在一些實施例中，存取/感測線14可係位元線；且存取/感測線12及16可係字線。下部層疊D1之選擇裝置54係在字線12與記憶體單元20之間，而上部層疊D2之選擇裝置74係在位元線14與記憶體單元22之間。因此，層疊相對於彼此不對稱。所繪示之不對稱實施例可係有利的，因為相較於上部層疊之選擇裝置放置於字線16與記憶體單元22之間之對稱實施例，其可簡化上部層疊D2之選擇裝置74之圖案化及蝕刻。然而，在一些應用中，可期望利用一對稱實施例而非所繪示之不對稱實施例。
階層T1包含橫向介於鄰近堆疊50之間之第一介電區域100，且類似地階層T2包含橫向介於鄰近堆疊70之間之第二介電區域102。介電區域100包含沿著堆疊50之側壁(且具體言之沿著結構20、52、54、56、58、60及62之側壁)之第一絕緣材料襯層101，且類似地介電區域102包含沿著堆疊70之側壁(且具體言之沿著構造22、72、74、76、78、80及82之側壁)之第二絕緣材料襯層103。介電區域100包含在第一絕緣材料襯層101之間之一第一絕緣體104，且類似地介電區域102 包含在第二絕緣材料襯層103之間之一第二絕緣體106。
雖然介電區域100經展示而在圖6A之橫截面中與在圖6B之橫截面中相同，但在其他實施例中，在介電區域100中沿著橫截面之一者利用之絕緣材料可與沿著橫截面之另一者利用之絕緣材料不同。類似地，沿著圖6A之橫截面在介電區域102中利用之絕緣材料可與沿著圖6B之橫截面利用之絕緣材料相同(如所展示)，或在其他實施例中可不同。
絕緣材料襯層101及103可包含任何適合組合物或組合物之組合；且在一些實施例中可包含氮化矽及氧化鋁之一者或兩者，本質上由氮化矽及氧化鋁之一者或兩者組成或由氮化矽及氧化鋁之一者或兩者組成。
絕緣體104及106可包含任何適合組合物或組合物之組合。
在一些實施例中，絕緣體104可包含一固體或半固體材料，且可(例如)包含二氧化矽，本質上由二氧化矽組成或由二氧化矽組成。在一些實施例中，絕緣體104可對應於旋塗介電質。
絕緣體106在一些實施例中可包含與絕緣體104相同之一材料。在其他實施例中，絕緣體106可包含與絕緣體104不同之一材料。舉例而言，在一些實施例中，絕緣體106可包含(舉例而言)諸如空氣之氣體。在一些實施例中，絕緣體106可包含一低壓(即，真空)區域。
如上文中所論述，可期望層疊D2之記憶體陣列相對於層疊D1之記憶體陣列具有不同操作特性。操作特性之此差異可反映層疊D2之一或多個組件相對於層疊D1之組件之不同結構參數。舉例而言，層疊D2之堆疊70內之一或多個材料相對於層疊D1之堆疊50內之類似材料可具有一不同組合物或厚度。厚度之差異可係±5%、±10%、±20%、±100%等。另外或替代地，層疊D2之一或多個材料相對於層疊D1之一類似材料可具有一不同組合物；其中組合物之此差異係(例如)一不同 理想配比、不同摻雜濃度等。舉例而言，層疊之一者之一電極可包含Ti，而另一層疊之一類似電極可包含W及/或碳。另外或替代地，層疊之一者可包含與層疊之另一者完全不同之一或多個結構。舉例而言，層疊之一者可包含鄰近相變材料之一加熱器，而層疊之另一者不具有鄰近類似相變材料之加熱器。
在一些例示性實施例中，相較於記憶體單元20之可程式化材料21，記憶體單元22之可程式化材料23可係一不同組合物或厚度。舉例而言，可程式化材料23可經組態以具有快於可程式化材料21之切換特性。此等較快之切換特性可藉由將可程式化材料23製成比可程式化材料21薄及/或藉由相對於材料21更改材料23之一組合物而達成。舉例而言，材料23及21之兩者可包含GST，但一者可相對於另一者摻雜以改變材料之相對切換特性。
在一些例示性實施例中，選擇裝置54可包含與選擇裝置74不同之一組態。舉例而言，選擇裝置54中利用之材料與選擇裝置74中利用之材料在組合物方面可不同，及/或選擇裝置54中利用之材料相對於選擇裝置74中利用之材料在厚度方面可不同。選擇裝置54相對於裝置74之間之特性之此差異在一些應用中可實現記憶體單元22相對於記憶體單元20之較快切換特性。然而，此較快切換特性可伴隨著經增加之洩露。因此，較快切換特性可適用於一些應用，而具有較慢切換特性及較低洩露之記憶體單元可適合於其他應用。
在一些實施例中，階層D2之介電區域102可與階層D1之介電區域100不同。舉例而言，相較於絕緣材料襯層101，絕緣材料襯層103可具有一不同組合物或厚度。舉例而言，在一些實施例中，絕緣材料襯層103之厚度可與襯層101之厚度相差多於2nm、多於5nm等。此可相對於介面區域102改變介電區域100之結構特性以定製用於特定應用之介電區域。舉例而言，由於介電區域100支撐層疊D2之材料，因此可 期望介電區域100抗壓碎。因此，尤其在絕緣體104係比襯層中利用之材料軟之一材料之情況下，可期望襯層101經形成而相對厚。此外，可期望材料104提供抗壓碎性且因此其可係固體或半固體(例如，二氧化矽及/或氮化矽)。相比之下，由於階層T2在所繪示之實施例中係一最上階層，因此在選擇介電區域102之材料方面可存在更多自由度。因此，襯層103可經形成以相較於襯層101係薄的及/或絕緣體106可經形成以具有小於絕緣體104之抗壓碎性。舉例而言，在一些實施例中，絕緣體106可包含氣體。在一些實施例中，絕緣體106可包含一低壓(即，真空)區域。在一些實施例中，絕緣體106可包含低k介電材料(即，具有小於二氧化矽之介電常數之一介電常數之材料)。在一些實施例中，除了與關於一氣隙(或真空)之任何結構優點或缺點有關之外，或替代與關於氣隙(或真空)之任何結構優點或缺點有關，僅在一最上層疊中提供氣隙(或真空)之一原因亦可與相較於下部層疊在最上層疊中相對容易製造氣隙(或真空)有關。在一些實施例中，除了其他原因之外或替代其他原因，避免在下部層疊中形成氣隙(或真空)作為絕緣材料之一原因可與下部層疊經受之額外程序步驟(例如，化學-機械拋光)有關。
絕緣體區域100與絕緣體區域102之間之差異可導致記憶體陣列層疊D1內之記憶體相較於記憶體陣列層疊D2內之記憶體之效能特性變動。舉例而言，層疊之一者可比另一者更抗熱干擾(或鄰近記憶體單元之間之串擾之其他機制)。
在圖6A及圖6B之所繪示之實施例中，介電區域102在存取/感測線14之間向下延伸(如圖6A中所展示)。因此，若絕緣體106包含氣體，則此橫向介於存取/感測線14(例如，在一些實施例中之位元線)之間。在其他實施例中，介電區域100可向上延伸至存取/感測線14之間，而非具有向下延伸至此等存取/感測線之間之介電區域102。
在所繪示之實施例中，在存取/感測線12下方提供額外介電材料110，在存取/感測線16之材料42之間提供額外介電材料112。材料110及112可包含任何適合組合物或組合物之組合；且在一些實施例中可包含氮化矽及二氧化矽之一者或兩者。材料110及112可係彼此相同之組合物，或係相對於彼此之不同組合物。
在一些實施例中，層疊D2表示記憶體陣列層疊之一堆疊(例如圖5之堆疊)中之一最上記憶體陣列層疊。相較於記憶體陣列層疊之堆疊中其他更深層疊，可存在可用於製造最上記憶體陣列層疊之額外自由度，且相較於在堆疊中之更深層疊之材料，此最上層疊之材料可經歷一更低熱預算。因此，相較於堆疊之其他層疊，最上記憶體陣列層疊可具有單元行為之更佳均勻性及材料之更多選擇；此可使最上層疊能夠具有比堆疊之其他層疊更廣之程式及讀取裕度。此可進一步使最上記憶體陣列層疊能夠比堆疊之其他記憶體陣列層疊更容易針對一些目的進行定製，此可係針對不同目的利用最上記憶體陣列層疊而非堆疊式層疊之其他記憶體陣列層疊之一進一步優點。在其他實施例中，可針對不同目的定製其他層疊(除了最上層疊之外)而非堆疊式記憶體陣列層疊中該等層疊下方之層疊。
除了一記憶體陣列層疊內之材料、結構及厚度之間之差異之外或替代該等差異，可存在間距或其他圖案化特性之差異。間距之差異可係沿著x方向(即，x軸)、y方向(即，y軸)或兩者。舉例而言，圖7及圖8分別展示構造10b及10c，其等繪示其中相對於一下部階層記憶體陣列層疊存在用於一上部階層記憶體陣列層疊之一不同間距之實施例。在各實施例中，上部階層層疊D2具有大於下部階層疊D1之一間距。但在其他實施例中，此可係相反的。圖7及圖8之構造係類似於圖1之構造而繪示，且可包含上文參考圖1、圖1A、圖1B、圖6A及圖6B描述之結構之任何者。應注意，圖7展示其中階層T1及T2不共用一系 列之存取/感測線之一構造。確切而言，使用由絕緣材料I彼此垂直間隔之兩個存取/感測線14a及14b替換圖1B及圖6B之存取/感測線14。此絕緣材料可包含任何適合組合物或組合物之組合；且在一些實施例中可包含二氧化矽及氮化矽之一者或兩者。圖7之組態係上文參考圖4描述之組態之一實例。
一層疊相對於另一層疊之間距之差異可係任何適合差異。舉例而言，在一些實施例中，一層疊之記憶體單元之間距可相對於一緊鄰層疊之記憶體單元之間距加倍，同時維持各層疊中之相同單元尺寸。因此，一層疊之每隔一存取/感測線未由緊鄰之層疊利用。取決於間距之差異是否沿著x方向、y反向或兩者，存取/感測線可係位元線及/或字線。
針對一層疊之鬆弛間距之優點可包括(例如)經增加之單元空間、經減小之熱干擾等。此等優點係以單元密度為代價達成；但在一些應用中可係所要的(例如，高溫環境、極端長期儲存等)。
上文中論述之架構可用於舉例而言諸如鐘、電視、手機、個人電腦、汽車、工業控制系統、飛機等之廣範圍之電子系統之任何者中。舉例而言，上文中論述之架構可用於汽車或其中含有記憶體之一晶片在操作期間可曝露至大量熱之其他應用中。一記憶體晶片可經定向使得外部記憶體陣列層疊曝露至高於內部記憶體陣列層疊之熱應力，且因此外部記憶體陣列層疊可經特定組態用於抗此等熱應力同時內部記憶體陣列層疊經組態用於在更合理溫度下之最佳效能。
除非另外指定，否則可使用現在已知或待開發之任何適合技術(包括例如原子層沈積(ALD)、化學氣相沈積(CVD)、物理氣相沈積(PVD)等)形成本文中描述之多種材料、物質、組合物等。
術語「介電」及「電絕緣」兩者可用於描述具有絕緣電性質之材料。在本發明中將該等術語視為同義。在一些例項中利用術語「介 電」且在其他例項中利用術語「電絕緣」可在本發明內提供語言變動以簡化隨後申請專利範圍內之前述基礎且並非用於指示任何顯著化學或電差異。
圖式中之多項實施例之特定定向僅係為了闡釋性目的，且在一些應用中可相對於所展示之定向旋轉實施例。本文中提供之描述及隨後申請專利範圍係關於具有多種特徵之間之所描述關係之任何結構，而無關於結構是否在圖式之特定定向中或相對於此定向旋轉。
隨附圖解之橫截面視圖僅展示橫截面之平面內之特徵，且不展示橫截面之平面後面之材料以簡化圖式。
當在上文中將一結構稱為在另一結構「上」或「抵靠」另一結造時，該結構可直接在另一結構上或亦可存在中間結構。相比之下，當將一結構稱為「直接在另一結構上」或「直接抵靠另一結構」時，不存在中間結構。當將一結構稱為「連接」或「耦合」至另一結構時，該結構可直接連接或耦合至另一結構或可存在中間結構。相比之下，當將一結構稱為「直接連接」或「直接耦合」至另一結構時，不存在中間結構。
一些實施例包括包含一第一記憶體陣列層疊及在第一記憶體陣列層疊上方之一第二記憶體陣列層疊之一構造。第一記憶體層疊及第二記憶體層疊包含相變記憶體，且第二記憶體陣列層疊與第一記憶體陣列層疊在一或多個操作特性方面不同。
一些實施例包括包含一第一記憶體陣列層疊及在第一記憶體陣列層疊上方之一第二記憶體陣列層疊之一構造。第二記憶體陣列層疊包含與第一記憶體陣列層疊不同之一間距。
一些實施例包括包含一第一記憶體陣列層疊及在第一記憶體陣列層疊上方之一第二記憶體陣列層疊之一構造。第二記憶體陣列層疊與第一記憶體陣列層疊在一或多個結構參數方面不同，其中該等結構 參數包括不同材料及/或材料之不同厚度。
一些實施例包括一構造，該構造包含沿著一第一方向延伸之一第一系列之存取/感測線、在第一系列之存取/感測線上方且沿著與第一方向交叉之一第二方向延伸之一第二系列之存取/感測線及在第二系列之存取/感測線上方且沿著第一方向延伸之一第三系列之存取/感測線。第一記憶體單元係在第一系列之存取/感測線與第二系列之存取/感測線之間且包含第一相變材料。第一記憶體單元經配置成一第一記憶體陣列層疊。第二記憶體單元係在第二系列之存取/感測線與第三系列之存取/感測線之間且包含第二相變材料。第二記憶體單元經配置成一第二記憶體陣列層疊。第二記憶體陣列層疊在一或多個操作特性方面與第一記憶體陣列層疊不同。
10a‧‧‧構造
12‧‧‧存取/感測線
14‧‧‧存取/感測線
16‧‧‧存取/感測線
20‧‧‧第一記憶體單元/結構
21‧‧‧可程式化材料
22‧‧‧第二記憶體單元/結構
23‧‧‧可程式化材料
40‧‧‧材料
42‧‧‧材料
50‧‧‧堆疊
52‧‧‧底部電極/結構
54‧‧‧選擇裝置/結構
56‧‧‧中間電極/結構
58‧‧‧介面/結構
60‧‧‧介面/結構
62‧‧‧頂部電極/結構
70‧‧‧堆疊
72‧‧‧底部電極/結構
74‧‧‧選擇裝置/結構
76‧‧‧中間電極/結構
78‧‧‧介面/結構
80‧‧‧介面/結構
82‧‧‧頂部電極/結構
100‧‧‧第一介電區域/絕緣體區域
101‧‧‧第一絕緣材料襯層
102‧‧‧第二介電區域/絕緣體區域
103‧‧‧第二絕緣材料襯層
104‧‧‧第一絕緣體/材料
106‧‧‧第二絕緣體
110‧‧‧介電材料
D1‧‧‧第一記憶體陣列層疊
D2‧‧‧第二記憶體陣列層疊
T1‧‧‧第一階層
T2‧‧‧第二階層

Claims (20)

  1. 一種包含堆疊式記憶體陣列之結構，該結構包含：一第一記憶體陣列層疊；一第二記憶體陣列層疊，其在該第一記憶體陣列層疊上方；且其中該第一記憶體層疊及該第二記憶體層疊包含相變記憶體，且其中該第二記憶體陣列層疊與該第一記憶體陣列層疊在一或多個操作特性方面不同，其中：該第一記憶體陣列層疊之記憶體單元沿著一橫截面由第一介電區域彼此橫向間隔；該第二記憶體陣列層疊之記憶體單元沿著該橫截面由第二介電區域彼此橫向間隔；且該等第一介電區域與該等第二介電區域在一或多個結構參數方面不同；其中該等結構參數包含不同材料及/或材料之不同厚度。
  2. 如請求項1之結構，其中：該等第一介電區域包含沿著記憶體單元之側壁之第一絕緣材料襯層；該等第二介電區域包含沿著記憶體單元之側壁之第二絕緣材料襯層；且該等第一絕緣材料襯層與該等第二絕緣材料襯層之厚度不同。
  3. 如請求項1之結構，其中：該等第一介電區域包含沿著記憶體單元之側壁之第一絕緣材料襯層；該等第二介電區域包含沿著記憶體單元之側壁之第二絕緣材 料襯層；且該等第一絕緣材料襯層與該等第二絕緣材料襯層之組合物不同。
  4. 如請求項1之結構，其中：該等第一介電區域包含沿著記憶體單元之側壁之第一絕緣材料襯層；該等第一介電區域包含該等第一絕緣材料襯層之間之一第一絕緣體；該等第二介電區域包含沿著記憶體單元之側壁之第二絕緣材料襯層；該等第二介電區域包含該等第二絕緣材料襯層之間之一第二絕緣體；且其中該第二絕緣體係相對於該第一絕緣體之一不同組合物。
  5. 如請求項4之結構，其中：該第一絕緣體係固體及/或半固體；且該第二絕緣體係氣體。
  6. 如請求項4之結構，其中：該等第一及第二絕緣材料襯層包含氮化矽；該第一絕緣體包含二氧化矽；且該第二絕緣體係氣體。
  7. 如請求項4之結構，其中：該等第一及第二絕緣材料襯層包含氮化矽；該第一絕緣體包含二氧化矽；且該第二絕緣體係一真空區域。
  8. 一種包含堆疊式記憶體陣列之結構，該結構包含：一第一記憶體陣列層疊； 一第二記憶體陣列層疊，其在該第一記憶體陣列層疊上方；且其中該第二記憶體陣列層疊包含與該第一記憶體陣列層疊不同之一間距。
  9. 如請求項8之結構，其中該第二記憶體陣列層疊包含大於該第一記憶體陣列層疊之一間距。
  10. 如請求項8之結構，其中該第二記憶體陣列層疊包含小於該第一記憶體陣列層疊之一間距。
  11. 如請求項8之結構，其中該第一記憶體陣列層疊及該第二記憶體陣列層疊兩者包含相變記憶體。
  12. 如請求項8之結構，其中在該第一記憶體陣列層疊與該第二記憶體陣列層疊之間共用一系列之存取/感測線。
  13. 一種包含堆疊式記憶體陣列之結構，該結構包括：一第一記憶體陣列層疊；一第二記憶體陣列層疊，其在該第一記憶體陣列層疊上方；且其中該第二記憶體陣列層疊與該第一記憶體陣列層疊在一或多個結構參數方面不同，其中該等結構參數包含不同材料及/或材料之不同厚度，其中：該第一記憶體陣列層疊之第一記憶體單元沿著一橫截面由第一介電區域彼此橫向間隔；該第二記憶體陣列層疊之第二記憶體單元沿著該橫截面由第二介電區域彼此橫向間隔；且該等第一介電區域與該等第二介電區域在該一或多個結構參數方面不同。
  14. 如請求項13之結構，其中：該等第一介電區域包含沿著該等第一記憶體單元之側壁之第一絕緣材料襯層； 該等第二介電區域包含沿著該等第二記憶體單元之側壁之第二絕緣材料襯層；且該等第一絕緣材料襯層與該等第二絕緣材料襯層之厚度不同。
  15. 如請求項13之結構，其中：該等第一介電區域包含沿著該等第一記憶體單元之側壁之第一絕緣材料襯層；該等第二介電區域包含沿著該等第二記憶體單元之側壁之第二絕緣材料襯層；且該等第一絕緣材料襯層與該等第二絕緣材料襯層之組合物不同。
  16. 如請求項13之結構，其中：該等第一介電區域包含沿著該等第一記憶體單元之側壁之第一絕緣材料襯層；該等第一介電區域包含該等第一絕緣材料襯層之間之一第一絕緣體；該等第二介電區域包含沿著該等第二記憶體單元之側壁之第二絕緣材料襯層；該等第二介電區域包含該等第二絕緣材料襯層之間之一第二絕緣體；且其中該第二絕緣體係相對於該第一絕緣體之一不同組合物。
  17. 一種包含堆疊式記憶體陣列之結構，該結構包括：一第一系列之存取/感測線，其等沿著一第一方向延伸；一第二系列之存取/感測線，其等在該第一系列之存取/感測線上方且沿著與該第一方向交叉之一第二方向延伸；一第三系列之存取/感測線，其等在該第二系列之存取/感測線 上方且沿著該第一方向延伸；第一記憶體單元，其等在該第一系列之存取/感測線與該第二系列之存取/感測線之間，該等第一記憶體單元經配置成一第一記憶體陣列層疊且包含第一相變材料；第二記憶體單元，其等在該第二系列之存取/感測線與該第三系列之存取/感測線之間，該等第二記憶體單元經配置成一第二記憶體陣列層疊且包含第二相變材料；且其中該第二記憶體陣列層疊與該第一記憶體陣列層疊在一或多個操作特性方面不同，其中：該第一記憶體陣列層疊包含接近該等第一記憶體單元之一第一選擇裝置材料；該第二記憶體陣列層疊包含接近該等第二記憶體單元之一第二選擇裝置材料；且該第一選擇裝置材料及該第二選擇裝置材料在組合物及厚度之一者或兩者方面彼此不同。
  18. 一種包含堆疊式記憶體陣列之結構，該結構包括：一第一系列之存取/感測線，其等沿著一第一方向延伸；一第二系列之存取/感測線，其等在該第一系列之存取/感測線上方且沿著與該第一方向交叉之一第二方向延伸；一第三系列之存取/感測線，其等在該第二系列之存取/感測線上方且沿著該第一方向延伸；第一記憶體單元，其等在該第一系列之存取/感測線與該第二系列之存取/感測線之間，該等第一記憶體單元經配置成一第一記憶體陣列層疊且包含第一相變材料；第二記憶體單元，其等在該第二系列之存取/感測線與該第三系列之存取/感測線之間，該等第二記憶體單元經配置成一第二 記憶體陣列層疊且包含第二相變材料；且其中該第二記憶體陣列層疊與該第一記憶體陣列層疊在一或多個操作特性方面不同，其中：該等第一記憶體單元沿著一橫截面由第一介電區域彼此橫向間隔；該等第二記憶體單元沿著該橫截面由第二介電區域彼此橫向間隔；且該等第一介電區域與該等第二介電區域在一或多個結構參數方面不同，其中該等結構參數包括不同材料及/或材料之不同厚度。
  19. 如請求項18之結構，其中：該等第一介電區域包含沿著該等第一記憶體單元之側壁之第一絕緣材料襯層；該等第二介電區域包含沿著該等第二記憶體單元之側壁之第二絕緣材料襯層；且該等第一絕緣材料襯層與該等第二絕緣材料襯層之厚度不同及/或與該等第二絕緣材料襯層之組合物不同。
  20. 如請求項18之結構，其中：該等第一介電區域包含沿著該等第一記憶體單元之側壁之第一絕緣材料襯層；該等第一介電區域包含該等第一絕緣材料襯層之間之一第一絕緣體；該等第二介電區域包含沿著該等第二記憶體單元之側壁之第二絕緣材料襯層；該等第二介電區域包含該等第二絕緣材料襯層之間之一第二絕緣體；且其中該第二絕緣體係相對於該第一絕緣體之一不同組合物。
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