JP2019165231A - 半導体構造を形成する方法 - Google Patents

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Abstract

【課題】半導体構造を形成する方法を提供する。【解決手段】構造体１０ａを形成することは、第１のカルコゲニドを含む第１のメモリセルを含む相変化メモリを備えた第１のメモリアレイデッキＤ１を形成することであって、第１のメモリセル２０は、第１の誘電体材料１１０によって互いに横方向に離間されていることと、第１のメモリアレイデッキ上に第２のメモリアレイデッキＤ２を形成することであって、第２のメモリアレイデッキは、成分及び厚さのうちの一方又は双方において第１のカルコゲニドとは異なる第２のカルコゲニドを含む第２のメモリセル２２を含み、第２のメモリセルは、第２の誘電体材料によって互いに分離されており、第１及び第２の誘電体材料は、異なる材料及び異なる材料厚さの中から選択された１つ以上の構造パラメータにおいて互いに異なっていることと、を含む。【選択図】図６Ａ

Description

本発明は、半導体構造（積層メモリアレイを含む半導体構造）を形成する方法に関する。
メモリは集積回路の一種であり、データを格納するためにシステムにおいて用いられる。通常、メモリは、個々のメモリセルのアレイを１つ以上用いて製造される。メモリセルは、少なくとも２つの異なる選択可能な状態で情報を保持または格納するように構成される。当該状態は、二進法では「０」または「１」と考えられる。他の進法では、少なくともいくつかの個々のメモリセルは、３つ以上のレベルまたは状態の情報を格納するように構成される場合がある。
集積回路の製造においては、より小さな、かつ、より高密度な集積回路を作る努力が続けられている。したがって、三次元クロスポイントメモリがかなりの関心を集めている。例えば、三次元クロスポイントメモリセルには、メモリビットを格納するのに適した２状態材料である相転移材料（相変化材料）（例えばカルコゲニド）が用いられる場合がある。
改良されたメモリアレイを開発すること、及びメモリアレイ製作のより良い方法を考え出すことが望ましい。
本発明の一態様に係る、半導体構造を形成する方法は、第１のカルコゲニドを含む第１のメモリセルを含む相変化メモリを備えた第１のメモリアレイデッキを形成することであって、前記第１のメモリセルは第１の誘電体材料によって互いに横方向に離間されている、ことと、前記第１のメモリアレイデッキ上に第２のメモリアレイデッキを形成することであって、前記第２のメモリアレイデッキは、成分及び厚さのうちの一方又は双方において前記第１のカルコゲニドとは異なる第２のカルコゲニドを含む第２のメモリセルを含み、前記第２のメモリセルは、第２の誘電体材料によって互いに分離されており、前記第１及び第２の誘電体材料は、異なる材料及び異なる材料厚さの中から選択された１つ以上の構造パラメータにおいて互いに異なっている、ことと、を含む。
本発明の他の態様に係る、半導体構造を形成する方法は、第１のメモリアレイデッキを形成することと、前記第１のメモリアレイデッキ上に第２のメモリアレイデッキを形成することであって、前記第２のメモリアレイデッキは、材料の厚さにおいて前記第１のメモリアレイデッキとは異なる、ことと、を含み、前記第１のメモリアレイデッキを形成することは、断面に沿って第１の誘電体領域によって互いに横方向に離間された第１のメモリセルを形成することを含み、前記第２のメモリアレイデッキを形成することは、前記断面に沿って第２の誘電体領域によって互いに横方向に離間された第２のメモリセルを形成することを含み、前記第２の誘電体領域は前記第１の誘電体領域とは異なる材料厚さを有する。
本発明の更に他の態様に係る、半導体構造を形成する方法は、第１の方向に沿って延在する第１のアクセス／センス線セットを形成することと、前記第１のアクセス／センス線セット上に、前記第１の方向と交差する第２の方向に沿って延在する第２のアクセス／センス線セットを形成することと、前記第１及び第２のアクセス／センス線セット間に第１のメモリセルを形成することであって、前記第１のメモリセルは、第１の相変化材料を含み、かつ、断面に沿って第１の誘電体領域によって互いに横方向に離間される、ことと、前記第２のアクセス／センス線セット上に、前記第１の方向に沿って延在する第３のアクセス／センス線セットを形成することと、前記第２及び第３のアクセス／センス線セット間に第２のメモリセルを形成することであって、前記第２のメモリセルは、第２の相変化材料を含み、かつ、前記断面に沿って第２の誘電体領域によって互いに横方向に離間されており、前記第２の誘電体領域は、異なる材料及び異なる材料厚さの中から選択された１つ以上の構造パラメータによって、前記第１の誘電体領域とは異なる、ことと、を含む。
例示的な実施形態の構造体の一部分の上面図である。 例示的な実施形態の構造体の一部分の側面の、図１の線１Ａ−１Ａに沿った断面図である。 例示的な実施形態の構造体の一部分の側面の、図１の線１Ｂ−１Ｂに沿った断面図である。 例示的なメモリ層配置に関する例示的な電気の流れを示す概略図である。 メモリアレイデッキの積層の例示的な配置を示す概略図である。 メモリアレイデッキの積層の例示的な配置を示す概略図である。 メモリアレイデッキの積層の例示的な配置を示す概略図である。 例示的な実施形態の構造体の一部分の側面断面図である。 例示的な実施形態の構造体の一部分の側面断面図である。 例示的な実施形態の構造体の一部分の側面断面図である。 例示的な実施形態の構造体の一部分の側面断面図である。
いくつかの実施形態は、２つ以上のメモリアレイデッキが垂直に積層されたアーキテクチャを含む。それら積層デッキのうち１つ以上は、その他の積層デッキとは異なる動作特性を有するように構成される。例えば、それらデッキのうち１つ以上は、ＸＩＰ（直接実行）の適用および／またはダイナミックランダムアクセスメモリ（ＤＲＡＭ）エミュレーションの適用で使用するのに適した高速なアクセス時間であるように構成されてもよく、その他のデッキのうち１つ以上は、長期格納の適用で使用するのに適した、安定性を有する低速アクセスかもしれない記憶装置を有するように構成されてもよい。さらに、それらデッキのうち１つ以上は、その他のデッキよりも高い耐久性を有するように構成されてもよい。例えば、それらデッキのうち１つ以上は、約１０万サイクルの寿命に適していてもよく、その一方で、その他のデッキのうち１つ以上は約１００万サイクルに適していてもよい（つまり、それらデッキのうち少なくとも１つは、別のデッキと比較して、少なくとも約１０倍以上のサイクル時間の耐久性を有してもよい）。それらデッキの耐久性の違いは、それらデッキ間の構造的な違いに起因する場合がある。例えば、耐久性の低いデッキと比較して、耐久性の高いデッキでは、熱的な擾乱の減少および／またはメモリロスに関する他のメカニズムの減少が認められる場合がある。しかし、耐久性の高いデッキと比較して、耐久性の低いデッキは他の優位性（例えば、より高速なアクセス時間など）を有することがある。したがって、各メモリアレイデッキは、特定のメモリ機能に対する適用性に特化されてもよい。
以下、図１から図８を参照して、例示的な実施形態を説明する。
図１、図１Ａ、及び図１Ｂを参照すると、上面図（図１）および側面断面図（図１Ａおよび図１Ｂ）で構造体１０が示され、例示的なアーキテクチャが図示されている。図１の上面図の近傍に座標軸系が示され、ｘ軸および直交するｙ軸が図示されている。図１Ａの断面図はｘ軸に沿ったものであり、図１Ｂの断面図はｙ軸に沿ったものである。
図１Ａおよび図１Ｂの断面図は、アーキテクチャが３つのアクセス／センス線セットを含むことを示す。底部セット（すなわち第１のセット）はアクセス／センス線１２を含み、中間セット（すなわち第２のセット）はアクセス／センス線１４を含み、上部セット（すなわち第３のセット）はアクセス／センス線１６を含む。アクセス／センス線１２、１４、及び１６は、実施形態によっては互いに同じ成分を含んでもよく、他の実施形態では互いに異なる成分を含んでもよい。アクセス／センス線１２、１４、及び１６に対して、いかなる適当な導電性材料が用いられてもよい。実施形態によっては、アクセス／センス線は、例えばタングステン、チタン、窒化タングステン、窒化チタン、ケイ化タングステン、ケイ化チタンなどの、金属成分または金属含有成分を含んでもよい。実施形態によっては、アクセス／センス線１２、１４、及び１６は、互いに同じ厚さでもよく、他の実施形態では、それらアクセス／センス線のうち少なくとも１つは、別のアクセス／センス線とは異なる厚さでもよい。
アクセス／センス線はワード線およびビット線に該当する場合がある。例えば、線１２および１６はワード線に該当する場合があり、線１４はビット線に該当する場合がある。
示された実施形態では、アクセス／センス線１２および１６は第１の方向に沿って延在し、アクセス／センス線１４は、第１の方向と交差する第２の方向に沿って延在する。図示された実施形態では、アクセス／センス線１４は、アクセス／センス線１２および１６に対して直交して延在するが、他の実施形態では、線１４は、線１２および１６と直交せずに、それらの線と交差する方向に沿って延在してもよい。
図示されたアクセス／センス線は直線であるが、他の実施形態では、波形または他の適当な形状であってもよい。
第１のメモリセル２０は、第１セットのアクセス／センス線１２と第２セットのアクセス／センス線１４との間に位置し、第２のメモリセル２２は、第２セットのアクセス／センス線１４と第３セットのアクセス／センス線１６との間に位置する。
メモリセル２０、２２は、それぞれプログラマブル材料２１、２３を含み、また、いかなる適当な構成を含んでもよい。実施形態によっては、メモリセル２０および２２は、カルコゲニド系材料（例えば、アンチモン、テルル、硫黄、及びセレンのうちの１つ以上と組み合わせたゲルマニウムを含む材料や、アンチモン、ゲルマニウム、テルル、硫黄、及びセレンのうちの１つ以上と組み合わせたインジウムを含む材料）などの相転移材料を含んでもよい。例えば、プログラマブル材料は、ＧｅＳｂＴｅまたはＩｎＧｅＴｅを含んでもよく、実質的にそれらを含んでもよく、またはそれらで構成されてもよく、その化学式は、記載した化合物の中の化学成分を示すのであって、その化学成分に関する特定の化学量論を指すのではない。例えば、プログラマブル材料は、ゲルマニウム、アンチモン、及びテルルを含んでもよく、一般にＧＳＴと呼ばれるカルコゲニドに該当してもよい。
プログラマブル材料２１および２３は、実施形態によっては互いに同一であってもよく、他の実施形態では互いに異なっていてもよい。例えば、実施形態によっては、材料２３は、成分と厚さのどちらか一方または両方について、材料２１とは異なっていてもよい。
第１のメモリセル２０は、第１のメモリアレイデッキＤ１を形成し、第２のメモリセル２２は、第２のメモリアレイデッキＤ２を形成する。第１のメモリアレイデッキＤ１は、メモリセル２０、ならびに、メモリセルへの書き込みとメモリセルからの読み出しとに用いられるアクセス／センス線１２および１４を含む第１の層Ｔ１内に位置する。第２のメモリアレイデッキＤ２は、メモリセル２２、ならびに、メモリセルへの書き込みとメモリセルからの読み出しとに用いられるアクセス／センス線１４および１６を含む第２の層Ｔ２内に位置する。示された実施形態では、アクセス／センス線１４は層Ｔ１とＴ２との間で共有される。
第２のメモリアレイデッキＤ２は、１つ以上の動作特性について第１のメモリアレイデッキＤ１とは異なっており、そのため第１のメモリアレイデッキＤ１と第２のメモリアレイデッキＤ２は異なる適用となる。例えば、第２のメモリデッキは、そのアクセス時間が第１のメモリアレイデッキよりも高速であってもよく、ＸＩＰの適用および／またはＤＲＡＭエミュレーションの適用に、より適していてもよく、その一方で、第１のメモリアレイデッキは、より耐久性が高く、データの長期格納の適用に、より適していてもよい。
図６Ａおよび図６Ｂを参照して、さらに詳細に後述されるように、複数の構造および材料がメモリセルとアクセス／センス線との間に設けられてもよい。それらの構造および材料は、図１、図１Ａ、及び図１Ｂに特に図示されてはいない。メモリセルとアクセス／センス線との間に設けられる可能性のある例示的な構造および材料は、絶縁材料、選択装置、電極、加熱装置などを含む。
誘電性領域（誘電体領域）２６は水平に隣接するメモリセル同士の間に位置する。示された実施形態では、誘電性領域は層Ｔ１およびＴ２の両方の中において同じであるが、他の実施形態では、誘電性領域は各層で異なっていてもよい。図６Ａおよび図６Ｂを参照して、例示的な誘電性領域についてさらに詳細に説明する。
層Ｔ１およびＴ２に対しては、いかなる適当な構成を用いて電気的なアクセスがなされてもよい。図２は例示的な構成３０を示す。具体的には、層Ｔ１およびＴ２は各々、中央処理装置（ＣＰＵ）またはコントローラによって独立してアドレス指定が可能である。１つ以上のメモリインターフェース（図示せず）がＣＰＵと層との間に存在してもよい。実施形態によっては、それらの層同士の間でデータ転送が行われてもよい。
図１、図１Ａ、及び図１Ｂの実施形態は、垂直積層デッキを２つ含む例示的な構成であり、他の実施形態では他の構成が用いられてもよい。図３は、図１、図１Ａ、及び図１Ｂの構成を概略的に示しており、層Ｔ１およびＴ２は互いに垂直に重なり合っている（すなわち、アクセス／センス線セットを共有している）。図４は別の構成を概略的に示し、それらの層は絶縁材料（Ｉ）によって互いに間隔をおいて垂直に配置されている。図４の実施形態では、それらの層同士の間で共有されるアクセス／センス線セットはない。代わりに、各層は、下部のアクセス／センス線セットと上部のアクセス／センス線セットとの間にメモリアレイデッキを含む。したがって、図４の実施形態は、垂直積層のアクセス／センス線セットを４つ有する２つの層を含み、一方では、図３の実施形態は、垂直積層のアクセス／センス線セットを３つ有する２つの層を含む。実施形態によっては、図３の構成は、図４の構成と比較して、処理ステップを省略できるという点で好ましい場合がある。他の実施形態では、図４の構成は、上部層の動作を下部層の動作から切り離せるという点で好ましい場合がある。
実施形態によっては、垂直積層メモリデッキが３つ以上存在してもよい。図５は、垂直積層メモリアレイデッキが複数（Ｄｎ、Ｄｎ＋１、・・・など）存在する例示的な実施形態を示す。最上部に図示されたデッキはＤｎ＋３であるが、点を用いて、デッキの垂直な積層がそのデッキ以上に続く可能性があることを示している。
実施形態によっては、図５の垂直な積層内において、少なくとも１つのデッキは別のデッキとは異なる動作特性を有する。互い異なる動作特性を有するデッキは、メモリアレイデッキの垂直な積層内のどこに位置してもよい。実施形態によっては、図５の垂直な積層内の２つ以上のメモリアレイデッキは、互いに同じ動作特性を有してもよく、他の実施形態では、図５の垂直な積層内の全メモリアレイデッキは、垂直な積層内の他のメモリアレイデッキそれぞれに対して、独自の動作特性を有してもよい。
図６Ａおよび図６Ｂを参照すると、側面断面図で構造体１０ａが示され、さらなる例示的なアーキテクチャが図示されている。
構造体１０ａは、メモリアレイデッキＤ１のメモリセル２０およびメモリアレイデッキＤ２のメモリセル２２を含む。また、構造体１０ａは、第１のアクセス／センス線セット１２、第２のアクセス／センス線セット１４、及び第３のアクセス／センス線セット１６を含む。
示された実施形態では、アクセス／センス線１２および１４はどちらも、例えばタングステンなどの単一材料を含む。アクセス／センス線１６は、材料４０および４２の組み合わせを含む。材料４０は、線１２および１４に用いられる材料と同じ材料であってもよく、例えばタングステンを含んでもよい。材料４２は、例えば銅などの低抵抗材料であってもよい。材料４０と４２を組み合わせることで、線１６の抵抗を線１２および１４の抵抗よりも低くして、デッキＤ１のメモリセルと比べて、デッキＤ２のメモリセルへのアクセスを向上させることができる場合がある。最上部の線セットを形成する際には追加の工程管理が可能であるため、下部セットの線１２および１４と比較すると、最上部セットの線１６を複数材料の線に形成するほうが簡単な場合がある。しかし、他の実施形態では、線１２および／または１４を、図示された線１６と類似する複数材料で形成できるような工程が用いられてもよい。また、材料４２の抵抗が材料４０の抵抗よりも低いことは有利ではあり得るが、他の実施形態では、材料４２の抵抗は材料４０の抵抗と同様であってもよい。しかしながら、材料４０／４２を組み合わせることで個別の材料４０と比べて厚さが増すことから、個別の材料の抵抗よりも材料を組み合わせる場合の抵抗を低くすることができる場合がある。
材料４２は、最上部デッキＤ２の上に施されるメタライゼーションの一部であってもよく、また、その最上部デッキの回路（例えばメモリセル２２）を、最上部デッキのメモリアレイ周辺の他の回路（このような他の回路は、例えば、最上部デッキ内のメモリセルをアドレス指定するために用いられる論理回路を含んでもよい）と結合するために用いられてもよい。当該メタライゼーションは、デッキ同士の間に形成されるのではなく最上部デッキの上に形成されるため、高い自由度で形成される場合があり、したがって、所望の構成で配置された伝導性の高い材料を含む場合がある。
デッキＤ１およびＤ２は、図１、図１Ａ、及び図１Ｂを参照して上述した層と類似する層Ｔ１およびＴ２内に位置する。
メモリセル２０および２２は、図１、図１Ａ、及び図１Ｂを参照して上述したプログラマブル材料２１および２３を含む。これらのプログラマブル材料は、例えば、約５ナノメートル（ｎｍ）〜約５０ｎｍの範囲内の厚さなど、いかなる適当な厚さに形成されてもよい。
示された実施形態では、デッキＤ１は、アクセス／センス線１２とアクセス／センス線１４との間の積層５０においてプログラマブル材料２１を含む。その積層には、底部電極５２、選択装置（選択デバイス）５４、中間電極５６、界面５８、別の界面６０、及び最上部電極６２が含まれる。
電極５２、５６、及び６２は、いかなる適当な成分または成分の組み合わせを含んでもよい。電極は、実施形態によっては互いに同じ成分でもよく、他の実施形態では互いに成分が異なっていてもよい。実施形態によっては、電極は、チタン、アルミニウム、炭素、及びタングステンのうちの１つ以上を含んでもよい。例えば、電極は、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴｉＮ、ＷＮ、Ｔｉ、Ｃ、及びＷのうちの１つ以上を含んでもよく、実質的にそれらを含んでもよく、またはそれらで構成されてもよく、その化学式は、記載した化合物の中の化学成分を示すのであって、その化学成分に関する特定の化学量論を指すのではない。電極は、例えば、約５ｎｍ〜約５０ｎｍの範囲内の厚さなど、いかなる適当な厚さに形成されてもよい。
実施形態によっては、電極５６および界面５８は、プログラマブル材料内の相転移（相変化）を熱的に誘発するために用いられる「加熱体（ヒータ）」と置き換えられてもよい。このような加熱体は、例えば、実質的にＴｉＳｉＮを含んでもよく、またはＴｉＳｉＮで構成されてもよい（その化学式は、記載した化合物の中の化学成分を示すのであって、その化学成分に関する特定の化学量論を指すのではない）。
選択装置５４は、いかなる適当な選択装置に該当してもよい。実施形態によっては、選択装置はオボニック閾値スイッチ（ＯＴＳ）に該当してもよい。ＯＴＳは、いかなる適当な成分または成分の組み合わせを含んでもよく、実施形態によっては、ゲルマニウム、ヒ素、セレン、テルル、及びケイ素のうちの１つ以上を含んでもよく、実質的にそれらを含んでもよく、またはそれらで構成されてもよい。例えば、ＯＴＳは、ＡｓＳｅ、ＡｓＳｅＧｅ、ＡｓＳｅＧｅＴｅ、もしくはＡｓＧｅＴｅＳｉを含んでもよく、実質的にそれを含んでもよく、またはそれで構成されてもよく、その化学式は、記載した化合物の中の化学成分を示すのであって、その化学成分に関する特定の化学量論を指すのではない。ＯＴＳは、例えば、約５ｎｍ〜約５０ｎｍの範囲内の厚さなど、いかなる適当な厚さに形成されてもよい。
界面５８および６０は、電極とプログラマブル材料２１とをつなぐ、いかなる適当な材料を含んでもよい。実施形態によっては、界面は、ドープされた、もしくはドープされていない炭素を含んでもよく、かつ／または、タングステンを含んでもよい。界面は、例えば、約１ｎｍ〜約１０ｎｍの範囲内の厚さなど、いかなる適当な厚さに形成されてもよい。実施形態によっては、これら界面のどちらか一方または両方は、プログラマブル材料が電極の材料との直接接触に適合する場合、省略してもよい。
示された実施形態では、デッキＤ２は、アクセス／センス線１４とアクセス／センス線１６との間の積層７０においてプログラマブル材料２３を含む。その積層には、底部電極７２、選択装置７４、中間電極７６、界面７８、別の界面８０、及び最上部電極８２が含まれる。
電極７２、７６、及び８２は、電極５２、５６、及び６２について上述したものと同じ成分を含んでもよく、かつ、同じ厚さを有してもよい。実施形態によっては、電極７２、７６、及び８２は、チタン、アルミニウム、炭素、及びタングステンのうちの１つ以上を含んでもよい。例えば、電極は、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴｉＮ、ＷＮ、Ｔｉ、Ｃ、及びＷのうちの１つ以上を含んでもよく、実質的にそれらを含んでもよく、またはそれらで構成されてもよく、その化学式は、記載した化合物の中の化学成分を示すのであって、その化学成分に関する特定の化学量論を指すのではない。電極７２、７６、及び８２は、実施形態によっては互いに同じ成分でもよく、他の実施形態では互いに成分が異なっていてもよい。
選択装置７４は、いかなる適当な選択装置に該当してもよい。実施形態によっては、選択装置はオボニック閾値スイッチ（ＯＴＳ）に該当してもよい。ＯＴＳは、いかなる適当な成分または成分の組み合わせを含んでもよく、実施形態によっては、ゲルマニウム、ヒ素、セレン、テルル、及びケイ素のうちの１つ以上を含んでもよく、実質的にそれらを含んでもよく、またはそれらで構成されてもよい。例えば、ＯＴＳは、ＡｓＳｅ、ＡｓＳｅＧｅ、ＡｓＳｅＧｅＴｅ、もしくはＡｓＧｅＴｅＳｉを含んでもよく、実質的にそれを含んでもよく、またはそれで構成されてもよく、その化学式は、記載した化合物の中の化学成分を示すのであって、その化学成分に関する特定の化学量論を指すのではない。ＯＴＳは、例えば、約５ｎｍ〜約５０ｎｍの範囲内の厚さなど、いかなる適当な厚さに形成されてもよい。
界面７８および８０は、電極とプログラマブル材料２３をつなぐ、いかなる適当な材料を含んでもよい。実施形態によっては、界面は、ドープされた、もしくはドープされていない炭素を含んでもよく、かつ／または、タングステンを含んでもよい。界面は、例えば、約１ｎｍ〜約１０ｎｍの範囲内の厚さなど、いかなる適当な厚さに形成されてもよい。実施形態によっては、これら界面のどちらか一方または両方は、プログラマブル材料が電極の材料との直接接触に適合する場合、省略してもよい。
実施形態によっては、電極７６および８２のうちの１つ、ならびに、隣接する界面は、プログラマブル材料２３内の相転移を熱的に誘発するために用いられる「加熱体（ヒータ）」と置き換えられてもよい。このような加熱体は、例えば、実質的にＴｉＳｉＮを含んでもよく、またはＴｉＳｉＮで構成されてもよい（その化学式は、記載した化合物の中の化学成分を示すのであって、その化学成分に関する特定の化学量論を指すのではない）。
実施形態によっては、アクセス／センス線１４はビット線であってもよく、アクセス／センス線１２および１６はワード線であってもよい。下部デッキＤ１の選択装置５４はワード線１２とメモリセル２０との間に位置し、その一方で、上部デッキＤ２の選択装置７４はビット線１４とメモリセル２２との間に位置する。したがって、それらのデッキは互いに対して非対称である。上部デッキＤ２の選択装置７４がワード線１６とメモリセル２２との間に位置する、対称的な実施形態と比較して、図示された非対称的な実施形態は、上部デッキＤ２の選択装置７４のパターニングおよびエッチングを簡略化できる点において有利であり得る。しかし、幾つかの適用によっては、図示された非対称的な実施形態の代わりに対称的な実施形態を用いることが望ましい場合もある。
層Ｔ１は、隣接する積層５０同士の間に、第１の誘電性領域（第１の誘電体領域）１００を横方向に含み、同様に、層Ｔ２は、隣接する積層７０同士の間に、第２の誘電性領域（第２の誘電体領域）１０２を横方向に含む。誘電性領域１００は、積層５０の側壁に沿って（そして、具体的には構造２０、５２、５４、５６、５８、６０、及び６２の側壁に沿って）、第１の絶縁材料ライナー１０１を含み、同様に、誘電性領域１０２は、積層７０の側壁に沿って（そして、具体的には構造２２、７２、７４、７６、７８、８０、及び８２の側壁に沿って）、第２の絶縁材料ライナー１０３を含む。誘電性領域１００は、第１の絶縁材料ライナー１０１同士の間に第１の絶縁体１０４を含み、同様に、誘電性領域１０２は、第２の絶縁材料ライナー１０３同士の間に第２の絶縁体１０６を含む。
誘電性領域１００は、図６Ａの断面において図６Ｂの断面と同一なものとして示されているが、他の実施形態では、それらの断面のうちの一方に沿った誘電性領域１００に用いられる絶縁材料は、他方の断面に沿った誘電性領域１００に用いられる絶縁材料とは異なっていてもよい。同様に、図６Ａの断面に沿った誘電性領域１０２に用いられる絶縁材料は、（図示されるように）図６Ｂの断面に沿った誘電性領域１０２で用いられる絶縁材料と同一であってもよく、または、他の実施形態では異なっていてもよい。
絶縁材料ライナー１０１および１０３は、いかなる適当な成分または成分の組み合わせを含んでもよく、実施形態によっては、窒化ケイ素と酸化アルミニウムのどちらか一方または両方を含んでもよく、実質的にそれらを含んでもよく、またはそれらで構成されてもよい。
絶縁体１０４および１０６は、いかなる適当な成分または成分の組み合わせを含んでもよい。
実施形態によっては、絶縁体１０４は、固体材料または半固体材料を含んでもよく、例えば、二酸化ケイ素を含んでもよく、実質的に二酸化ケイ素を含んでもよく、または二酸化ケイ素で構成されてもよい。実施形態によっては、絶縁体１０４は、スピンオン誘電体に該当してもよい。実施形態によっては、絶縁体１０６は絶縁体１０４と同じ材料を含んでもよい。他の実施形態では、絶縁体１０６は絶縁体１０４とは異なる材料を含んでもよい。例えば、実施形態によっては、絶縁体１０６は、例えば空気などの気体を含んでもよい。実施形態によっては、絶縁体１０６は低圧（すなわち真空）領域を含んでもよい。
上述したように、デッキＤ２のメモリアレイが、デッキＤ１のメモリアレイとは異なる動作特性を有することが好ましい場合がある。その動作特性の違いは、デッキＤ１の１つ以上の構成要素と比べて、デッキＤ２の１つ以上の構成要素の構造パラメータが異なることを反映していてもよい。例えば、デッキＤ２の積層７０内の１つ以上の材料は、デッキＤ１の積層５０内の類似する材料とは異なる成分または厚さを有してもよい。厚さの違いは、±５％、±１０％、±２０％、±１００％などであり得る。加えて、またはその代わりに、デッキＤ２の１つ以上の材料は、デッキＤ１の類似する材料とは異なる成分を有してもよく、その成分の違いは、例えば、異なる化学量論、異なるドーパント濃度などである。例えば、それらのデッキのうちの一方の電極はＴｉを含んでもよく、他方のデッキの類似する電極はＷおよび／または炭素を含んでもよい。加えて、またはその代わりに、それらのデッキのうちの一方は、他方のデッキとは完全に異なる構造を１つ以上含んでもよい。例えば、それらのデッキのうちの一方は、相転移材料に隣接して加熱体を含んでもよいが、他方のデッキは類似する相転移材料に隣接して加熱体を有さない。
例示的な実施形態によっては、メモリセル２２のプログラマブル材料２３は、メモリセル２０のプログラマブル材料２１と比較して、異なる成分または厚さであってもよい。例えば、プログラマブル材料２３は、プログラマブル材料２１よりも高速のスイッチング特性を有するように構成されてもよい。そのような高速スイッチング特性は、プログラマブル材料２３をプログラマブル材料２１よりも薄くする、かつ／または、材料２１に対し、材料２３の成分を変化させることで達成され得る。例えば、材料２３および２１の両方はＧＳＴを含み得るが、他方と比べて一方がドープされて、それら材料のそれぞれのスイッチング特性が変化する場合がある。
例示的な実施形態によっては、選択装置５４は、選択装置７４とは異なる構成を含んでもよい。例えば、選択装置５４に用いられる材料は、選択装置７４に用いられる材料とは成分が異なっていてもよく、かつ／または、選択装置５４に用いられる材料は、選択装置７４に用いられる材料とは厚さが異なっていてもよい。適用によっては、装置７４に対する選択装置５４の、そのような特性の違いによって、メモリセル２０と比べて、メモリセル２２のスイッチング特性をより高速にすることが可能となる。しかし、そのような高速スイッチング特性は、漏れ量（リーク）の増加を伴う場合がある。したがって、高速スイッチング特性は、いくつかの適用に対しては適当であり得るが、他の適用に対しては、より低速なスイッチング特性を有し、漏れ量（リーク）のより少ないメモリセルが適当であり得る。
実施形態によっては、デッキＤ２の誘電性領域１０２は、デッキＤ１の誘電性領域１００とは異なっていてもよい。例えば、絶縁材料ライナー１０１と比較して、絶縁材料ライナー１０３は異なる成分または厚さを有してもよい。例えば、実施形態によっては、絶縁材料ライナー１０３の厚さは、例えば２ｎｍ超や５ｎｍ超だけ、ライナー１０１の厚さとは異なっていてもよい。このことが誘電性領域１０２に対して誘電性領域１００の構造特性を変化させ、誘電性領域を特定の適用に適合させる場合がある。例えば、誘電性領域１００がデッキＤ２の材料を支持しているため、誘電性領域１００は圧潰に強いことが望ましい場合がある。したがって、特に絶縁体１０４がライナーに用いられる材料よりも軟質な材料である場合には、ライナー１０１は、相対的に厚く形成されることが望ましい場合がある。さらに、材料１０４は、圧潰に対して抵抗力を有することが望ましい場合があり、したがって固体または半固体（例えば、二酸化ケイ素および／または窒化ケイ素）であることが望ましい場合がある。それに対して、層Ｔ２は図示された実施形態では最上部層であるため、誘電性領域１０２の材料の選択に関する自由度は、より大きくなり得る。したがって、ライナー１０３は、ライナー１０１と比較して薄く形成されてもよく、かつ／または、絶縁体１０６は、絶縁体１０４よりも圧潰に対して低い抵抗力を有するように形成されてもよい。例えば、実施形態によっては、絶縁体１０６は気体を含んでもよい。実施形態によっては、絶縁体１０６は低圧（すなわち真空）領域を含んでもよい。実施形態によっては、絶縁体１０６は低誘電率（低ｋ）誘電性材料（すなわち二酸化ケイ素よりも低い誘電率を有する材料）を含んでもよい。実施形態によっては、最上部デッキにのみ空隙（または真空）を設ける理由に関しては、空隙（または真空）に関連する全ての構造的長所または短所と関係していることに加えて、またはその代わりに、下部デッキと比較して、最上部デッキにおいてそのような製造を行うことが相対的に簡単であることと関係していることがあり得る。実施形態によっては、下部デッキにおいて空隙（または真空）を形成して絶縁体材料とすることを避ける理由に関しては、他の理由に加えて、またはその代わりに、下部デッキが晒される、追加の工程ステップ（例えば化学機械研磨）に関係していることがあり得る。
誘電性領域１００と誘電性領域１０２の違いは、メモリアレイデッキＤ２内のメモリと比較した際の、メモリアレイデッキＤ１内のメモリの性能特性の変化につながる場合がある。例えば、それらデッキのうちの一方は、他方よりも熱的な擾乱（または、隣接するメモリセル同士の間のクロストークに関する他のメカニズム）への抵抗力が高くてもよい。
図６Ａおよび図６Ｂの図示された実施形態では、誘電性領域１０２は（図６Ａに示されるように）、アクセス／センス線１４同士の間に下方向に延在する。したがって、絶縁体１０６が気体を含む場合、この絶縁体１０６は、横方向のアクセス／センス線１４（例えば、実施形態によってはビット線）同士の間に位置する。他の実施形態では、誘電性領域１０２を下方向に延在させてアクセス／センス線１４同士の間に位置させるのではなく、誘電性領域１００がアクセス／センス線１４同士の間に上方向に延在してもよい。
図示された実施形態では、追加の誘電性材料１１０をアクセス／センス線１２の下に設けており、また、追加の誘電性材料１１２をアクセス／センス線１６の材料４２の間に設けている。材料１１０および１１２は、いかなる適当な成分または成分の組み合わせを含んでもよく、実施形態によっては窒化ケイ素と二酸化ケイ素のどちらか一方または両方を含んでもよい。材料１１０および１１２は、互いに同じ成分であってもよく、互いに異なる成分であってもよい。
実施形態によっては、デッキＤ２はメモリアレイデッキの積層（例えば図５の積層）において最上部メモリアレイデッキを示す。メモリアレイデッキの積層においてより低い位置にある他のデッキと比較して、最上部メモリアレイデッキを製造する際には追加の自由度が利用可能とされてもよく、その最上部デッキの材料がさらされる熱量は、積層においてより低い位置にあるデッキの材料と比較して、少なくなり得る。したがって、最上部メモリアレイデッキにおいては、積層内の他のデッキと比較して、セルの性質はより均一で、かつ、材料の選択肢はより多い可能性があり、そのことにより、最上部デッキが積層内の他のデッキよりも幅広いプログラムマージンおよび読み出しマージンを有することが可能となる場合がある。そのことにより、最上部メモリアレイデッキが、積層内の他のメモリアレイデッキよりもいくつかの目的に適合させやすくなることがさらに可能となる場合があり、このことは、最上部メモリアレイデッキを積層されたデッキのうちの他のメモリアレイデッキとは異なる目的で利用することの、さらなる利点であり得る。他の実施形態では、（最上部デッキに加えて、またはそれ以外に、）他のデッキは、積層メモリアレイデッキにおいて自身の下に位置するデッキとは異なる目的に適合させてもよい。
メモリアレイデッキ内における材料、構造、厚さの違いに加えて、またはその代わりに、ピッチまたは他のパターニング特性の違いが存在してもよい。ピッチの違いは、ｘ方向（すなわちｘ軸）、ｙ方向（すなわちｙ軸）、または、その両方に沿っていてもよい。例えば、図７および図８は、それぞれ構造体１０ｂおよび１０ｃを示しており、下部層のメモリアレイデッキと比べて、上部層のメモリアレイデッキに用いられるピッチが異なる実施形態が図示されている。各実施形態では、上部層のデッキＤ２は下部層のデッキＤ１よりもピッチが大きい。しかし、他の実施形態では逆であってもよい。図７および図８の構造体は、図１の構造体と同様に図示されており、図１、図１Ａ、図１Ｂ、図６Ａ、及び図６Ｂを参照して上述した構造のいずれかを含んでもよい。特に、図７は、層Ｔ１およびＴ２がアクセス／センス線セットを共有しない構造体を示す。正確には、図１Ｂおよび図６Ｂのアクセス／センス線１４は、絶縁材料Ｉによって互いに間隔をおいて垂直に配置された２つのアクセス／センス線１４ａおよび１４ｂと置き換えられている。その絶縁材料は、いかなる適当な成分または成分の組み合わせを含んでもよく、実施形態によっては二酸化ケイ素と窒化ケイ素のどちらか一方または両方を含んでもよい。図７の構成は、図４を参照して上述した構成の一例である。
あるデッキの別のデッキに対するピッチの違いは、いかなる適当な違いであってもよい。例えば、実施形態によっては、各デッキにおけるセル寸法は同じ状態のままで、あるデッキのメモリセルのピッチは、直接隣接するデッキのメモリセルのピッチの２倍であってもよい。したがって、あるデッキの他のアクセス／センス線はどれも、直接隣接するデッキによって使用されない。アクセス／センス線は、ビット線および／またはワード線であってもよく、それはピッチの違いがｘ方向、ｙ方向、またはそれら両方に沿ったものかどうかに左右される。
デッキのピッチをゆったりさせることによる利点には、例えば、セル間隔の増加や熱的な擾乱の減少などが含まれ得る。それらの利点はセル密度を犠牲にして達成されるが、適用によっては（例えば、高温環境、極端に長期の保存など）好ましい場合がある。
上述したアーキテクチャは、例えば、時計、テレビ、携帯電話、パソコン、自動車、産業用制御システム、航空機などの、広範囲にわたる電子システムのいずれかにおいて用いられてもよい。例えば、上述したアーキテクチャは、チップを内蔵するメモリが、作動中にかなりの熱にさらされる可能性のある、自動車またはそれ以外の適用で用いられてもよい。メモリチップは、外側のメモリアレイデッキが内側のメモリアレイデッキよりも高い熱応力にさらされるように方向づけられてもよく、したがって、内側のメモリアレイデッキは、より適度な温度で最適な性能を有するように構成されるが、外側のメモリアレイデッキは、特にそのような熱応力に対する抵抗力を有するように構成されてもよい。
特に指定がない限り、本明細書で説明した様々な材料、物質、成分などは、例えば原子層堆積（ＡＬＤ）、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）などを含む、今現在既知である、または、まだ開発されていない、いかなる適当な手順で形成されてもよい。
「誘電性の（ｄｉｅｌｅｃｔｒｉｃ）」および「電気的に絶縁性の（ｅｌｅｃｔｒｉｃａｌｌｙ ｉｎｓｕｌａｔｉｖｅ）」という用語は両方とも、絶縁性の電気特性を有する材料を説明するために用いられてもよい。これらの用語は本開示において同義とみなされる。場合によっては「誘電性の」という用語を、他の場合には「電気的に絶縁性の」という用語を用いることにより、本開示内で表現のバリエーションがもたらされることになり、以下の請求項内の先行詞が簡素化されるかもしれないが、いかなる顕著な化学的または電気的違いを示すために用いられるわけではない。
図面における様々な実施形態の特定の方向は、もっぱら例示を目的とするものであって、それらの実施形態は、適用によっては示された方向に対して回転させられてもよい。本明細書でなされた説明および以下の請求項は、説明された様々な特徴同士の関係性を有するあらゆる構造に関係するものであり、それらの構造が図面の特定の方向を向いているかどうか、または、その方向に対して回転させられているかどうかは無関係である。
添付の図面の断面図には、断面の平面内の特徴のみが図示されており、図面を簡略化するために、断面の平面の後方に位置する材料は示されていない。
ある構造が、別の構造の「上に（ｏｎ）」ある、または、別の構造に「接触して（ａｇａｉｎｓｔ）」いる、と上記で言及される場合、当該別の構造の上に直接位置してもよく、さらに介在する構造が存在してもよい。その一方、ある構造が、別の構造の「直接上に（ｄｉｒｅｃｔｌｙ ｏｎ）」ある、または、別の構造に「直接接触して（ｄｉｒｅｃｔｌｙ ａｇａｉｎｓｔ）」いる、と言及される場合、介在する構造は存在しない。ある構造が、別の構造に「接続される（ｃｏｎｎｅｃｔｅｄ）」、または、「結合される（ｃｏｕｐｌｅｄ）」と言及される場合、当該別の構造に直接接続または結合されることが可能であり、または、介在する構造が存在してもよい。その一方、ある構造が、別の構造に「直接接続される（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ）」、または、「直接結合される（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ）」と言及される場合、介在する構造は存在しない。
いくつかの実施形態は、第１のメモリアレイデッキと、第１のメモリアレイデッキの上に位置する第２のメモリアレイデッキとを含む構造体を含む。第１のメモリデッキおよび第２のメモリデッキは相転移メモリ（相変化メモリ）を含み、第２のメモリアレイデッキは１つ以上の動作特性について第１のメモリアレイデッキとは異なる。
いくつかの実施形態は、第１のメモリアレイデッキと、第１のメモリアレイデッキの上に位置する第２のメモリアレイデッキとを含む構造体を含む。第２のメモリアレイデッキは、第１のメモリアレイデッキとは異なるピッチを含む。
いくつかの実施形態は、第１のメモリアレイデッキと、第１のメモリアレイデッキの上に位置する第２のメモリアレイデッキとを含む構造体を含む。第２のメモリアレイデッキは、１つ以上の構造パラメータについて第１のメモリアレイデッキとは異なり、当該構造パラメータは、異なる材料および／または異なる材料厚さを含む。
いくつかの実施形態は、第１の方向に沿って延在する第１のアクセス／センス線セットと、第１のアクセス／センス線セットの上に位置し、第１の方向と交差する第２の方向に沿って延在する第２のアクセス／センス線セットと、第２のアクセス／センス線セットの上に位置し、第１の方向に沿って延在する第３のアクセス／センス線セットとを含む構造体を含む。第１のメモリセルは、第１のアクセス／センス線セットと第２のアクセス／センス線セットとの間に位置し、第１の相転移材料を含む。第１のメモリセルは第１のメモリアレイデッキに配置される。第２のメモリセルは、第２のアクセス／センス線セットと第３のアクセス／センス線セットとの間に位置し、第２の相転移材料を含む。第２のメモリセルは第２のメモリアレイデッキに配置される。第２のメモリアレイデッキは、１つ以上の動作特性について第１のメモリアレイデッキとは異なる。
Ｄ１、Ｄ２ メモリアレイデッキ
１０、１０ａ、１０ｂ、１０ｃ 構造体
１２、１４、１６ アクセス／センス線（アクセス／センス線セット）
２０、２２ メモリセル
２１、２３ プログラマブル材料
４０、４２ 材料
１００、１０２ 誘電性領域（誘電体領域）
１０１、１０３ 絶縁材料ライナー
１０４、１０６ 絶縁体
１１０、１１２ 誘電性材料（誘電体材料）

Claims (20)

  1. 半導体構造を形成する方法であって、
    第１のカルコゲニドを含む第１のメモリセルを含む相変化メモリを備えた第１のメモリアレイデッキを形成することであって、前記第１のメモリセルは第１の誘電体材料によって互いに横方向に離間されている、ことと、
    前記第１のメモリアレイデッキ上に第２のメモリアレイデッキを形成することであって、前記第２のメモリアレイデッキは、成分及び厚さのうちの一方又は双方において前記第１のカルコゲニドとは異なる第２のカルコゲニドを含む第２のメモリセルを含み、前記第２のメモリセルは、第２の誘電体材料によって互いに分離されており、前記第１及び第２の誘電体材料は、異なる材料及び異なる材料厚さの中から選択された１つ以上の構造パラメータにおいて互いに異なっている、ことと、
    を含む方法。
  2. 前記第１のメモリアレイデッキは、前記第２のメモリアレイデッキとは異なるアクセス時間を有する、請求項１に記載の方法。
  3. 前記第１のメモリアレイデッキは、前記第２のメモリアレイデッキとは異なる耐久性を有する、請求項１に記載の方法。
  4. 前記第２のメモリアレイデッキは、前記第１のメモリアレイデッキよりも速いアクセス時間を有し、前記第１のメモリアレイデッキは、前記第２のメモリアレイデッキよりも大きな耐久性を有する、請求項１に記載の方法。
  5. 前記第１及び第２のメモリアレイデッキ間で共有されるアクセス／センス線のセットを形成することを更に含む、請求項１に記載の方法。
  6. 前記第１のメモリアレイデッキは、前記第２のメモリアレイデッキよりも少なくとも約１０倍以上のサイクル時間の耐久性を有する、請求項１に記載の方法。
  7. 前記第１のメモリアレイデッキは、前記相変化メモリのプログラマブル材料として、ゲルマニウム含有カルコゲニドを含む、請求項１に記載の方法。
  8. 前記第１の誘電体材料は、メモリセルの側壁に沿った第１の絶縁材料ライナーを含み、
    前記第２の誘電体材料は、メモリセルの側壁に沿った第２の絶縁材料ライナーを含み、
    前記第１の絶縁材料ライナーは、前記第２の絶縁材料ライナーとは異なる厚さである、請求項７に記載の方法。
  9. 前記第２のメモリアレイデッキ上にメタライゼーションを形成して、前記第２のメモリアレイデッキの回路を前記第２のメモリアレイデッキの周辺の回路と結合すること、を更に含む、請求項１に記載の方法。
  10. 半導体構造を形成する方法であって、
    第１のメモリアレイデッキを形成することと、
    前記第１のメモリアレイデッキ上に第２のメモリアレイデッキを形成することであって、前記第２のメモリアレイデッキは、材料の厚さにおいて前記第１のメモリアレイデッキとは異なる、ことと、
    を含み、
    前記第１のメモリアレイデッキを形成することは、断面に沿って第１の誘電体領域によって互いに横方向に離間された第１のメモリセルを形成することを含み、
    前記第２のメモリアレイデッキを形成することは、前記断面に沿って第２の誘電体領域によって互いに横方向に離間された第２のメモリセルを形成することを含み、前記第２の誘電体領域は前記第１の誘電体領域とは異なる材料厚さを有する、方法。
  11. 前記第１のメモリセルは第１のプログラマブル材料を含み、
    前記第２のメモリセルは第２のプログラマブル材料を含み、
    前記第１のプログラマブル材料は前記第２のプログラマブル材料とは異なる厚さである、請求項１０に記載の方法。
  12. 前記第１のメモリセルは第１のプログラマブル材料を含み、
    前記第２のメモリセルは、前記第２のメモリセルの内部に第２のプログラマブル材料を含み、
    前記第１のプログラマブル材料は前記第２のプログラマブル材料とは異なる成分である、請求項１０に記載の方法。
  13. 前記第１の誘電体領域は、前記第１のメモリセルの側壁に沿った第１の絶縁材料ライナーを含み、
    前記第２の誘電体領域は、前記第２のメモリセルの側壁に沿った第２の絶縁材料ライナーを含み、
    前記第１の絶縁材料ライナーは前記第２の絶縁材料ライナーとは異なる厚さである、請求項１０に記載の方法。
  14. 前記第１の誘電体領域は、前記第１のメモリセルの側壁に沿った第１の絶縁材料ライナーを含み、
    前記第２の誘電体領域は、前記第２のメモリセルの側壁に沿った第２の絶縁材料ライナーを含み、
    前記第１の絶縁材料ライナーは前記第２の絶縁材料ライナーとは異なる成分である、請求項１０に記載の方法。
  15. 前記第１の誘電体領域は、前記第１のメモリセルの側壁に沿った第１の絶縁材料ライナーを含み、
    前記第１の誘電体領域は、前記第１の絶縁材料ライナー間に第１の絶縁体を含み、
    前記第２の誘電体領域は、前記第２のメモリセルの側壁に沿った第２の絶縁材料ライナーを含み、
    前記第２の誘電体領域は、前記第２の絶縁材料ライナー間に第２の絶縁体を含み、
    前記第２の絶縁体は前記第１の絶縁体とは異なる成分である、請求項１０に記載の方法。
  16. 前記第１及び第２のメモリアレイデッキ間で共有されるアクセス／センス線のセットを形成することを更に含む、請求項１０に記載の方法。
  17. 半導体構造を形成する方法であって、
    第１の方向に沿って延在する第１のアクセス／センス線セットを形成することと、
    前記第１のアクセス／センス線セット上に、前記第１の方向と交差する第２の方向に沿って延在する第２のアクセス／センス線セットを形成することと、
    前記第１及び第２のアクセス／センス線セット間に第１のメモリセルを形成することであって、前記第１のメモリセルは、第１の相変化材料を含み、かつ、断面に沿って第１の誘電体領域によって互いに横方向に離間される、ことと、
    前記第２のアクセス／センス線セット上に、前記第１の方向に沿って延在する第３のアクセス／センス線セットを形成することと、
    前記第２及び第３のアクセス／センス線セット間に第２のメモリセルを形成することであって、前記第２のメモリセルは、第２の相変化材料を含み、かつ、前記断面に沿って第２の誘電体領域によって互いに横方向に離間されており、前記第２の誘電体領域は、異なる材料及び異なる材料厚さの中から選択された１つ以上の構造パラメータによって、前記第１の誘電体領域とは異なる、ことと、
    を含む方法。
  18. 前記第１の誘電体領域は、前記第１のメモリセルの側壁に沿った第１の絶縁材料ライナーを含み、
    前記第２の誘電体領域は、前記第２のメモリセルの側壁に沿った第２の絶縁材料ライナーを含み、
    前記第１の絶縁材料ライナーは前記第２の絶縁材料ライナーとは異なる厚さである、請求項１７に記載の方法。
  19. 前記第２のアクセス／センス線セットは単一の材料で形成され、前記第３のアクセス／センス線セットは複数の材料で形成される、請求項１７に記載の方法。
  20. 前記単一の材料は金属であり、前記複数の材料は前記金属及び低抵抗材料を含む、請求項１９に記載の方法。
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