KR20100006680A - 하부 전극 콘택 구조를 포함하는 상변화 메모리 소자 및 그제조 방법 - Google Patents
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Abstract
본 발명은 상변화 메모리 소자 및 그 제조 방법을 개시한다. 개시된 본 발명은 반도체 기판, 상기 반도체 기판 상부에 형성되는 절연막, 및 상기 절연막 내에 형성되며, 하부 전극 콘택층 및 그 상부에 형성되는 탄소 포함층으로 구성된 하부 전극 콘택 구조를 포함한다.
PRAM, 비정질 탄소, 하부 전극 콘택
Description
본 발명은 상변화 메모리 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로 하부 전극 콘택 구조를 포함하는 상변화 메모리 소자 및 그 제조방법에 관한 것이다.
최근，차세대 비휘발성 반도체 메모리로서, 상변화 칼코게나이드 재료를 이용한 상변화형 비휘발성 메모리(Phase-change Random Access Memory : PRAM)가 제안되고있다. PRAM은 상술한 바와 같이 비휘발성이면서 DRAM(Dynamic Random Access Memory)과 동일 정도의 메모리의 기입·판독의 고속 동작이 가능하다고 예상되며, 또한 플래시(FLASH) 메모리와 동일 정도의 셀 면적으로 집적화가 가능하기 때문에, 차세대 비휘발성 메모리로서 최유력으로 고려되고 있다.
PRAM에서 이용되는 칼코게나이드 재료는, 이미 DVD(Digital Versatile Disc)에서 사용되고 있다. DVD는 칼코게나이드 재료가 아몰퍼스 상태와 결정 상태에서 광의 반사율이 상이한 것을 이용하는 것에 대해, PRAM은 상변화 재료의 아몰퍼스 상태와 결정 상태에서 전기 저항이 수 자릿수 다른 것을 이용하여, 메모리로서 동작시킨다.
PRAM의 스위칭은 즉, 상변화 재료를 아몰퍼스 상태로부터 결정 상태로 혹은 그 반대로 상변화시킴으로써 달성되며, 이것은 상변화 재료에 전압을 인가시키고, 그때에 발생하는 주울(Joule) 발열을 이용한다. 상기 상변화 재료에 인가되는 전압은 상기 상변화 재료가 결정화 온도 이상, 즉, 융점 이하가 되도록 하는 전압이다. 이와 같은 전압의 인가는 상변화 재료 즉, 상변화막의 하부와 접하는 하부 전극 콘택을 통해 행해진다. 종래의 하부 전극 콘택으로는 스위칭 시에 발생하는 열을 견디기 위해, 고융점 금속이, 예를 들면 티타늄(Ti), 텅스텐(W)등이 이용되고 있다.
최근, PRAM은 리셋 전류(Reset Current)를 감소시켜, 셋/리셋 전류의 차이, 즉 센싱 마진을 증가시킬 것이 요구되고 있다. 이와 같이 PRAM의 센싱 마진을 증가시키기 위하여는 상술한 바와 같이 리셋 전류를 감소시켜야 하며, 리셋 전류를 감소시키기 위해서는 하부 전극 콘택의 발열량을 증대시켜야 한다. 이에 따라, 하부 전극 콘택으로 보다 낮은 비저항을 갖는 물질이 요구되고 있다.
따라서, 본 발명의 목적은 일정한 전압에 대해 보다 많은 양의 열을 발생시킬수 있는 하부 전극 콘택 구조를 포함하는 상변화 메모리 소자를 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기한 상변화 메모리 소자의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위한 본 발명에 따른 상변화 메모리 소자는 반도체 기판, 반도체 기판 상부에 형성되는 절연막 및 절연막 내에 형성되며, 하부 전극 콘택층 및 그 상부에 형성되는 탄소 포함층으로 구성된 하부 전극 콘택 구조를 포함한다.
또한, 본 발명의 다른 목적을 달성하기 위한 본 발명에 따른 상변화 메모리 소자의 제조방법은 반도체 기판 상부에 층간 절연막을 형성하는 단계, 상기 층간 절연막의 소정 부분을 식각하여 콘택홀을 형성하는 단계, 상기 콘택홀 내에 하부 전극 콘택층을 매립하는 단계 및 상기 하부 전극 콘택층 상부에 탄소 포함층을 형성하여 하부 전극 콘택 구조를 형성하는 단계를 포함한다.
본 발명에 의하면, 하부 전극 콘택 상부에 비정질 탄소 포함층을 증착시킴으로써, 상기 비정질 탄소 포함층을 통해 하부 전극 콘택 표면에 탄소가 도핑되도록 하부 전극 구조를 형성한다. 탄소의 도핑에 의해 하부 전극 콘택의 비저항이 더욱 증대되어, 단일 물질로 구성되는 하부 전극 콘택 보다 리셋 전류가 감소되어, 센싱 마진이 크게 개선된다. 이에 따라 PRAM 소자의 안정적인 스위칭 특성을 확보할 수 있다. 또한, 상기 비정질 탄소 포함층 제거시, 하부 전극 콘택 표면에 절연층이 잔류되어, 하부 전극 콘택과 상변화 물질의 계면을 안정하게 하면서, 접촉계면의 온도 프로파일을 더욱 균일하게 할 수 있다. 이에 따라 PRAM의 상변화 사이클이 안정화되어, 전기적 특성이 개선된다.
본 발명의 구체적인 설명을 위해 첨부된 도면에 기초하여 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 상변화 메모리 소자의 단면도이다.
본 발명의 실시예에 따른 상변화 메모리 소자는 도 1에 도시된 바와 같이, 반도체 기판(100), 하부 전극 콘택구조(60)를 갖는 층간 절연막(25), 상변화막(130) 및 상부 전극(140)을 포함한다. 상기 하부 전극 콘택 구조(60)는 하부 전극 콘택층(30), 금속 탄소 포함층(40) 및 절연 박막(55)으로 구성될 수 있다. 이와 같은 하부 전극 콘택 구조(60)는 반도체 기판(100)상에 형성된 층간 절연막(25)내에 스터드(Stud)의 형상으로 형성된다. 하부 전극 콘택층(30)은 하부 전극 콘택 구조(60)의 대부분을 구성하면서, 예를 들어 금속 및 질소의 화합물(즉, 금속 질화막)로 형성될 수 있고, 금속 탄소 포함층(40)은 하부 전극 콘택층(30)의 상부에 위치되면서, 상기 하부 전극 콘택층(30)을 구성하는 금속 물질과 탄소가 반응하여 얻 어진 층일 수 있다. 절연 박막(55)은 5Å 내지 10Å두께를 갖는 막으로서, 하부 전극 콘택 구조(60)의 계면 특성 및 비저항을 증대시키는데 제공된다. 여기서, 탄소는 알려진 바와 같이 부도체적인 성질을 가지고 있으므로, 하부 전극 콘택 구조(60)내에 금속 탄소 포함층(40)이 형성됨에 따라, 하부 전극 콘택 구조(60)의 전체 비저항을 증대시킨다. 더욱이, 금속 탄소 포함층(40)이 하부 전극 콘택층(30) 상부에 위치됨에 따라, 하부 전극 콘택층(30) 하부에 위치하는 스위칭 소자(도시되지 않음)와 하부 전극 콘택층(30) 간의 전기적 특성은 개선되고, 상변화 물질막(130)과 접촉되어 실질적으로 발열이 일어나는 부분의 비저항이 증대된다. 상변화 메모리 소자의 스위칭 특성을 크게 개선시킬 수 있다.
이와 같은 구성의 하부 전극 콘택 구조를 갖는 상변화 메모리 소자의 제조방법에 대해 이하에서 자세히 설명한다.
도 2 내지 도 5는 본 발명의 실시예에 따른 상변화 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
먼저, 도 2를 참조하면, 반도체 기판, 예컨대 실리콘 기판(10)상에 접합 영역(12)을 형성한다. 다음, 반도체 기판(10) 상부에 제 1 층간 절연막(15)을 형성한 다음, 제 1 층간 절연막(15) 내에 접합 영역(12)과 콘택되도록 스위칭 소자(20)를 형성한다. 본 실시예에서는 스위칭 소자(20)로서 PN 다이오드를 사용하였다.
스위칭 소자(20)가 형성된 제 1 층간 절연막(15) 상부에 제 2 층간 절연막 (25)을 형성한다. 제 2 층간 절연막(25)으로는 내열 특성이 우수한 실리콘 질화 막(Si3N4)이 이용될 수 있다. 상기 스위칭 소자(20) 상부가 노출되도록 제 2 층간 절연막(25)을 소정 부분 식각하여, 콘택홀(27)을 형성한다. 다음, 콘택홀(27)이 매립되도록 도전층을 충진하여, 하부 전극 콘택층(30)을 형성한다.
이때, 하부 전극 콘택층(30)으로는 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 몰리브덴 질화막(MoN), 니오브 질화막(NbN), 티타늄-실리콘 질화막(TiSiN), 티타늄-알루미늄 질화막(TiAlN), 티타늄-보론 질화막(TiBN), 지르코늄-실리콘 질화막(ZrSiN), 텅스텐-실리콘 질화막(WSiN), 텅스텐-보론 질화막 (WBN), 지르코늄-알루미늄 질화막(ZrAlN), 몰리브덴-실리콘 질화막(MoSiN), 몰리브덴-알루미늄 질화막(MoAlN), 탄탈륨-실리콘 질화막(TaSiN), 탄탈륨-알루미늄 질화막(TaAlN), 티타늄 산질화막(TiON), 티타늄-알루미늄 산질화막(TiAlON), 또는 텅스텐 산질화막(WON), 탄탈륨 산질화막(TaON)과 같은 금속 질화막 중 선택되는 하나의 물질로 구성될 수 있다. 본 실시예에서는, 예를 들어, 티타늄 질화막(TiN)을 하부 전극 콘택층(30)으로 사용하였다.
이어서, 도 3을 참조하면, 하부 전극 콘택층(30)이 형성된 제 2 층간 절연막(25) 상부에 비정질 탄소 포함층(35)을 형성한다.
비정질 탄소 포함층(35)은 탄화수소 화합물 및 아르곤이나 헬륨과 같은 불활성 가스를 포함하는 가스 혼합물을 플라즈마 또는 열적으로 활성화하여 증착된다. 비정질 탄소 포함층(35)에 사용되는 화합물로는 알칸계열(CnH2n +2), 알켄계열(CnH2n), 알킨계열 (CnH2n -2)과 같은 선형 탄화수소 화합물 또는 벤젠 계열, 사이클로 헥산 계 열의 고리형 탄화수소 화합물이 원료물질로 이용될 수 있다. 본 실시예에서는 비정질 탄소 포함층(35)을 형성하기 위한 원료 물질로서, 도 6a에 제시된 선형 탄화수소 화합물인 부탄(C4H10), 도 6b에 제시된 선형 탄화수소 화합물인 프로필렌(C3H6), 도 7a에 제시된 고리형 탄화수소 화합물인 벤젠(C6H6) 또는 도 7b에 제시된 고리형 탄화수소 화합물인 트라이메틸벤젠(C9H12)을 이용할 수 있다.
이와 같은 비정질 탄소 포함층(35)은 플라즈마 증착 방식으로 증착될 수 있다.
여기서, 도 8은 본 발명의 일 실시예에 따른 비정질 탄소 포함층 증착 방법을 설명하기 위한 플로우 차트이고, 도 9는 도 8에 도시된 비정질 탄소 포함층 증착 방법(300)을 구현하기 위한 플라즈마 증착 장비의 일 예를 보여주는 단면도이다. 이하, 도 8에 도시된 비정질 탄소 포함층 증착 방법(300)을 설명하는데 있어서, 도 9에 도시된 증착 장치(400)를 참조하기로 한다.
도 8에 도시된 비정질 탄소 포함층 증착 방법(300)은 원료 물질 및 첨가 물질 공급 단계(310) 및 증착 단계(320)를 구비하여 이루어진다.
원료 물질 및 첨가 물질 공급 단계(310)에서, 원료 물질로는 상술한 바와 같이 선형 탄화수소 화합물 또는 고리형 탄화수소 화합물 중 하나가 이용될 수 있으며, 첨가 물질로는 비활성 가스, 예컨대 헬륨(He), 아르곤(Ar), 수소(H2),산소(O2), 질소(N2), 질산(N2O,NO), 탄화수소 화합물(CxHy , 여기서, 1≤x≥9 , 4≤y≤20) 중에서 선택되는 어느 하나의 물질이나 2이상의 혼합물을 이용할 수 있다.
증착 단계(320)에서, 비정질 탄소 포함층(35)의 증착은 플라즈마를 이용한 화학 기상 증착 챔버내에서 RF(Radio Frequency) 파워(410)를 이용하여 비정질 탄소층의 전구체 즉 원료 물질인 탄소 화합물 예컨대 아세틸렌(C2H2), 프로필렌(C3H6) 또는 시클로 알칸(C3H12)등을 분해하여 증착한다.
이때, 플라즈마화를 위한 RF 파워(410)는 0.3KW ~ 0.5KW 정도이고, 상기 전력량이 샤워해드(shower head:420)에 인가된다. 또한 챔버(430)내부의 압력은 0.5 ~ 1.5Torr 정도를 유지하여, 초(Sec)당 50Å내외의 증착 속도로 진행될 수 있게 챔버 분위기를 조성한다. 비정질 탄소 포함층(35)의 증착을 위하여 반응 챔버(430) 내부로 공급되는 원료물질의 비율은 원료물질에 대한 첨가 물질의 비율 전체의 5% ~ 100%가 되도록 조절할 수 있다.
또한, 본 실시예에서 플라즈마화를 위한 파워로 RF 파워를 이용하였지만, DC(Direct Current) 파워 또는 마이크로웨이브(Microwave) 파워 등이 이용될 수도 있다.
이러한 조건으로 형성된 비정질 탄소 포함층(35)은 아세틸렌 또는 헬륨과 같은 저온 분해 가스를 사용함으로써 실리콘 질화막 보다 낮은 온도 예컨대 200~400℃에서 증착이 가능하며, 유사 다이아몬드 결합 구조를 갖기 때문에 부도체적인 특징을 갖는다. 이에 따라, 비정질 탄소 포함층(35) 증착시, 하부에 형성된 소자들의 열적 특성에 영향을 미치지 않는다. 또한 이와 같이 형성된 비정질 탄소 포함층의 압축 응력 스트레스는 5×10E9 N/cm2 내지 6×10E9 N/cm2 정도로, 기존의 실리콘 질 화막의 압축 응력 스트레스인 1×10E9 N/cm2 내지 2×10E9 N/cm2 과 비교할 때, 상대적으로 높은 압축 응력 스트레스를 갖는다. 이에 그 하부에 형성되는 하부 전극 콘택층(30)에 보다 많은 스트레스를 인가하며, 하부 전극 콘택 구조의 비저항을 증대 시킬수 있다.
여기서, 미설명 도면 부호 440a,440b,440c,440d는 MFC(Mass Flow Controller)를 지시하고, 450a,450b,450c,450d,450e,450f,450g는 밸브를 지시하며, 460은 리모트 플라즈마 소스를 지시하고, 470은 펌프를 지시한다.
다시, 도 3을 참조하여 설명하면, 상기와 같은 플라즈마 증착 방식에 의해 비정질 탄소 포함층(35) 증착시, 챔버의 플라즈마화를 위한 강한 플라즈마 방전에 의해, 비정질 탄소 포함층(35)을 구성하는 탄소 이온들이 하부 전극 콘택층(30)으로 침투(Bombardment)하게 된다. 이에 의해, 하부 전극 콘택층(30) 표면에 하부 전극 콘택층(30)을 구성하는 물질과 탄소의 반응으로 금속 탄소 포함층(40)이 생성된다.
상술한 바와 같이 탄소는 부도체적인 특성을 가지므로, 상기 금속 탄소 포함층(40)은 하부 전극 콘택층(30)의 비저항을 높이는데 기여하게 된다.
그 후, 도 4를 참조하면, 비정질 탄소 포함층(35)을 제거한다. 이때, 비정질 탄소 포함층(35)은 산소(O2) 플라즈마 에싱(Ashing)방식(45)으로 제거할 수 있으며, 비정질 탄소 포함층(35)의 완전한 제거를 위해, 오버 에싱을 수행할 수 있다. 상기 산소 플라즈마 에싱 공정(45) 진행시, 제공되는 산소에 의해 상기 하부 전극 콘택층(30) 표면이 산화될 수 있다. 이에 따라, 비정질 탄소 포함층(35)이 제거된 후, 제 2 층간 절연막(25)의 결과물 표면에는 약 1 내지 2 nm의 두께의 절연막(50)이 잔류하게 된다.
도 5를 참조하면, 잔류하는 절연막(50)을 제거함과 동시에, 청결한 결과물 표면을 제공하기 위해, 반도체 기판(10) 결과물은 세정처리(52)가 수행된다. 세정 처리는 300:1의 BOE(Buffered Oxide ethant)를 이용하여 10분 내지 20분 정도 진행된다. 그러면, 하부 전극 콘택층(30), 보다 자세히는 금속 탄소 포함층(40) 표면에 5Å내지 10Å의 절연 박막(55)이 잔류된다. 상기 절연 박막(55)은 10Å 이하의 두께를 가짐에 따라, 상기 절연 박막(55)은 절연 부재로 사용되기보다는 하부 전극 콘택층(30)과 이후 형성될 상변화 물질층(도시되지 않음)과의 접촉 계면에서의 온도 프로파일 및 계면 접촉 특성을 개선시키는데 이용된다. 아울러, 하부 전극 콘택층(30)의 비저항을 개선시키는데 기여할 수 있다.
이와 같이 본 실시예에서는 하부 전극 콘택층(30)과, 금속 탄소 포함층(40) 및 절연 박막(55)이 모두 하부 전극 콘택 구조(60)로 이용되므로, 단일의 물질로 하부 전극 콘택을 구성하는 경우보다, 비저항 특성을 보다 개선할 수 있다.
도 10은 본 발명의 실시예에 따른 하부 전극 콘택 구조의 면 저항을 보여주는 그래프로서, 하부 전극 콘택층(30)으로서 티타늄 질화막(TiN)을 사용한 경우를 예를들어 보여준다. 도 10에 의하면, 티타늄 질화막(TiN) 자체의 면저항(약 370Ω/□)보다, 본 발명의 실시예와 같이 탄소층이 포함된 티타늄 질화막(TiCN)의 비저항(약 1100 내지 1200Ω/□)이 월등히 큰 것을 알 수 있다.
이와 같이 하부 전극 콘택 구조(60)의 비저항을 증대시키게 되면, 발열량이 증대되어, 보다 작은 에너지로 상변화 물질층의 상변화를 유도할 수 있으며, 이에 의해 리셋 전류를 감소시킬 수 있어, 스위칭 특성 및 소자 특성을 크게 개선할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
도 1은 본 발명의 실시예에 따른 상변화 메모리 소자의 단면도,
도 2 내지 도 5는 본 발명의 실시예에 따른 상변화 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도,
도 6a, 도 6b, 도 7a 및 도 7b는 본 발명의 실시예에 따른 비정질 탄소 포함층을 형성하는데 이용되는 원료 물질의 예들을 보여주는 도면,
도 8은 본 발명의 일 실시예에 따른 비정질 탄소 포함층 증착 방법을 설명하기 위한 플로우 챠트,
도 9는 본 발명의 실시예에 따른 비정질 탄소 포함층을 증착하기 위한 플라즈마 증착 장치를 보여주는 단면도, 및
도 10은 본 발명의 실시예에 따른 하부 전극 콘택 구조의 면저항 특성을 보여주는 그래프이다.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 실리콘 기판 12 : 접합영역
15 : 제 1 층간 절연막 20 : 스위칭 소자
25 : 제 2 층간 절연막 27 : 콘택홀
30 : 하부 전극 콘택층 35 : 비정질 탄소 포함층
55 : 절연 박막
300 : 비정질 탄소 포함층 증착방법 310 : 원료물질 및 첨가물질 공급 단계
320 : 증착 단계 400 : 증착 장치
Claims (12)
- 반도체 기판;상기 반도체 기판 상부에 형성되는 절연막; 및상기 절연막 내에 형성되며, 하부 전극 콘택층 및 그 상부에 형성되는 금속 탄소 포함층으로 구성된 하부 전극 콘택 구조를 포함하는 상변화 메모리 소자.
- 제 1 항에 있어서,상기 하부 전극 콘택층은 금속 포함 물질인 상변화 메모리 소자.
- 제 2 항에 있어서,상기 하부 전극 콘택층은 금속 질화막인 상변화 메모리 소자.
- 제 2 항 또는 제 3 항에 있어서,상기 금속 탄소 포함층은 상기 하부 전극 콘택층을 구성하는 금속을 더 포함하는 상변화 메모리 소자.
- 제 1 항에 있어서,상기 하부 전극 콘택 구조는 상기 금속 탄소 포함층 표면에 형성되는 절연 박막을 더 포함하는 상변화 메모리 소자.
- 제 5 항에 있어서,상기 절연 박막은 5Å 내지 10Å 두께를 갖는 상변화 메모리 소자.
- 제 1 항에 있어서,상기 하부 전극 콘택 구조를 포함하는 절연막 상부에 순차적으로 적층된 상변화 물질막 및 상부 전극을 더 포함하는 상변화 메모리 소자.
- 반도체 기판 상부에 층간 절연막을 형성하는 단계;상기 층간 절연막의 소정 부분을 식각하여 콘택홀을 형성하는 단계;상기 콘택홀 내에 하부 전극 콘택층을 매립하는 단계; 및상기 하부 전극 콘택층 상부에 금속 탄소 포함층을 형성하여 하부 전극 콘택 구조를 형성하는 단계를 포함하는 상변화 메모리 소자의 제조방법.
- 제 8 항에 있어서,상기 금속 탄소 포함층을 형성하는 단계는,상기 하부 전극 콘택층이 형성된 층간 절연막 상부에 비정질 탄소 포함층을 형성하여, 상기 하부 전극 콘택층으로 상기 비정질 탄소 포함층의 탄소를 침투시키는 단계; 및상기 비정질 탄소 포함층을 제거하는 단계를 포함하는 상변화 메모리 소자의 제조방법
- 제 9 항에 있어서,상기 비정질 탄소 포함층은 플라즈마 증착 방식으로 형성하는 상변화 메모리 소자의 제조방법.
- 제 9 항에 있어서,상기 비정질 탄소 포함층을 제거하는 단계는,상기 비정질 탄소 포함층을 산소 플라즈마 에싱 방식으로 제거하는 단계를 포함하며,상기 비정질 탄소 포함층의 제거시 상기 반도체 기판 결과물 표면에 절연막이 잔류하게 되는 상변화 메모리 소자의 제조방법.
- 제 11 항에 있어서,상기 비정질 탄소 포함층을 제거하는 단계 이후에,상기 절연막을 제거하기 위한 반도체 기판 결과물을 세정하는 단계를 더 포함하며,상기 세정 단계에 의해 상기 반도체 기판 결과물 표면에 상기 절연막 보다 얇은 두께의 절연 박막이 잔류하는 상변화 메모리 소자의 제조방법.
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