TW201432680A - 半導體記憶體裝置及其製造方法 - Google Patents

半導體記憶體裝置及其製造方法 Download PDF

Info

Publication number
TW201432680A
TW201432680A TW103115875A TW103115875A TW201432680A TW 201432680 A TW201432680 A TW 201432680A TW 103115875 A TW103115875 A TW 103115875A TW 103115875 A TW103115875 A TW 103115875A TW 201432680 A TW201432680 A TW 201432680A
Authority
TW
Taiwan
Prior art keywords
layer
electrode
ion source
resistance
memory device
Prior art date
Application number
TW103115875A
Other languages
English (en)
Inventor
Yoshihisa Kagawa
Tetsuya Mizuguchi
Ichiro Fujiwara
Akira Kouchiyama
Satoshi Sasaki
Naomi Yamada
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of TW201432680A publication Critical patent/TW201432680A/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H10N70/028—Formation of switching materials, e.g. deposition of layers by conversion of electrode material, e.g. oxidation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

本發明揭示一種半導體記憶體裝置，其包含；形成於一基板上之一第一電極；形成於該第一電極之一上層之上的一離子源層；及形成於該離子源層之一上層之上的一第二電極。呈一陣列配置若干電阻改變型記憶體單元，在其等之各者中氧化該第一電極之一表面或該離子源層之一表面以在該第一電極與該離子源介面間之一介面中形成一電阻改變型記憶體層。

Description

半導體記憶體裝置及其製造方法
本發明係關於一種半導體記憶體裝置及其製造方法，且更特定言之，本發明係關於一種電阻改變型半導體記憶體裝置及其製造方法。
具有多種結構之半導體記憶體裝置(諸如一動態隨機存取記憶體(DRAM)及一靜態隨機存取記憶體(SRAM))被稱為半導體記憶體裝置。此外，具有多種結構之半導體記憶體裝置亦被稱為非揮發性半導體記憶體裝置。
作為該等非揮發性半導體記憶體裝置之一者之一電阻改變型半導體記憶體裝置在K.Aratani等人之一非專利文檔1(2007 IEEE國際電子裝置會議之會議記錄(Proceeding of 2007 IEEE International Electron Devices Meeting)第787至786頁(2007))中予以描述。此外，具有與一非專利文檔1中描述之該電阻改變型半導體記憶體裝置之結構相同的結構之電阻改變型半導體記憶體裝置亦在日本專利特許公開案第2006-173267號(被稱為專利文檔1)中予以描述。
圖9係顯示根據相關技術之一電阻改變型半導體記憶體裝置之一示意橫截面圖。
在一半導體基板110中，藉由一隔離絕緣薄膜(圖中未顯示)將一 作用區域劃分為若干部份。而且，在一區域(圖中未顯示)中形成一金屬氧化物半導體(MOS)電晶體。
參考圖9，一第一絕緣薄膜111形成於該半導體基板110上，且連接至該半導體基板110之該第一絕緣薄膜111之一區域或其類似區域係敞開的。且舉例而言，由W製成之一插塞狀第一電極112填充入形成有開口部份之區域中。形成該插塞狀第一電極112以便其連接至上述該MOS電晶體之一源極/汲極區域，且具有作為一下層配接線之一功能。
一電阻改變型記憶體層113作為一上層形成於該第一電極112上且一離子源層114作為一上層形成於該電阻改變型記憶體層113上。
舉例而言，一第三絕緣薄膜115形成於該離子源層114上，一開口部份形成於該第三絕緣薄膜115中以便到達該離子源層114，且一第二電極116填充入該第三絕緣薄膜115之該開口部份中。
舉例而言，該離子源層114含有選自包含銅、銀及鋅之群之一元素與選自包含碲、硫及砷之群之一元素。
此外，該記憶體層113由氧化鉭、氧化鈮、氧化鋁、氧化鉿及氧化鋯之任一者或其等之一混合材料製成。
為了製造具有上述結構之半導體記憶體裝置，舉例而言，該第一絕緣薄膜111形成於其中形成有隔離絕緣薄膜之該半導體基板110上。該開口部份形成於該第一絕緣薄膜111中以便打開傾向於連接至該MOS電晶體之源極/汲極之一部份，且該插塞狀第一電極112填充入其中形成有開口部份之部份中以形成於該開口部份中。
舉例而言，藉由利用一物理氣相沈積方法、一化學氣相沈積方法或類似方法，該電阻改變型記憶體層113作為該上層形成於該插塞狀第一電極112上，且該離子源層114作為該上層形成於該記憶體層113上。
舉例而言，該第三絕緣薄膜115形成於該離子源層114上，該開口部份形成於該第三絕緣薄膜115中以便到達該離子源層114，且在該開口部份中形成該第二電極116。
在上述製造方法中，由一薄膜製成之該記憶體層113形成於由該W插塞及其類似物組成之該第一電極112上。此處，由該W插塞及其類似物組成之該第一電極112之一表面不係平的，且在一周邊絕緣薄膜與該第一電極112之間存在一階梯部份。鑒於此原因，當確保該階梯覆蓋性質時使該記憶體層變薄係困難的。因此，對於元件電阻及記憶體特性，該記憶體層之薄化造成該等元件間之離差。
另一方面，先前發現當該記憶體層113變厚以便增加一薄膜品質時，在一記錄階段中之一必需電壓增加。因此，執行該記憶體之一低電壓操作變得困難，且因此該記憶體層113之加厚造成晶片尺寸之增加。
由本發明解決之一問題係在該電阻改變型半導體記憶體裝置中造成該記憶體層之薄化與抑制元件間電特性之離差彼此相容係困難的。
已做出本發明以便解決上述問題，且因此希望提供一種半導體記憶體裝置及其製造方法，在該記憶體裝置中可造成該記憶體層之薄化與抑制元件間電特性之離差彼此相容。
為了實現上述願望，根據本發明之一實施例，提供有一種半導體記憶體裝置，其包含：形成於一基板上之一第一電極；形成於該第一電極之一上層上之一離子源層；及形成於該離子源層之一上層上之一第二電極；其中呈一陣列配置若干電阻改變型記憶體單元，在其等之各者中氧化該第一電極之一表面或該離子源層之一表面以在該第一電極與該離子源介面間之一介面中形成一電阻改變型記憶體層。
藉由成陣列配置該等電阻改變型記憶體單元而構建根據本發明之該實施例之該半導體記憶體裝置。
上述電阻改變型記憶體單元包含形成於該基板上之該第一電極、形成於該第一電極之該上層上之該離子源層及形成於該離子源層之該上層上之該第二電極。而且，氧化該第一電極之表面或該離子源層之表面以在該第一電極與該離子源層間之該介面中形成該電阻改變型記憶體層，藉此構造該電阻改變型記憶體單元。
根據本發明之另一實施例，提供有一種製造半導體記憶體裝置之方法，其包含以下步驟：形成一第一電極於一基板上；形成一離子源層於該第一電極之一上層上；及形成一第二電極於該離子源層之一上層上；且進一步包含氧化該第一電極之一表面或該離子源層之一表面以在該第一電極與該離子源層間之一介面中形成一電阻改變型記憶體層之步驟，該步驟在形成該第一電極於該基板上之步驟與形成該離子源層於該第一電極之該上層上之步驟之間；其中呈一陣列配置該等電阻改變型記憶體單元，藉此構造該半導體記憶體裝置。
根據本發明之該另一實施例製造半導體記憶體裝置之該方法係一種其中成陣列配置該等電阻改變型記憶體單元，藉此構造該半導體記憶體裝置的製造一半導體記憶體裝置之方法。
該第一電極形成於該基板上，該離子源層形成於該第一電極之該上層上，且該第二電極形成於該離子源層之該上層上。此處，根據本發明之該另一實施例製造該半導體記憶體裝置之該方法進一步包含氧化該第一電極之表面或該離子源層之表面以在該第一電極與該離子源層間之介面中形成一電阻改變型記憶體層之步驟，該步驟在形成該第一電極於該基板上之步驟與形成該離子源層於該第一電極之該上層上之步驟之間。
根據本發明之該半導體記憶體裝置，在該電阻改變型半導體記 憶體裝置中可造成該記憶體層之薄化與抑制元件間電特性之離差彼此相容。
根據本發明之製造該半導體記憶體裝置之該方法，製造在該電阻改變型半導體記憶體裝置中可造成該記憶體層之薄化與抑制元件間電特性之離差彼此相容之該半導體記憶體裝置係可能的。
10‧‧‧半導體基板
11‧‧‧第一絕緣薄膜
12‧‧‧下層配接線
13‧‧‧第二絕緣薄膜
13a‧‧‧開口部份
14‧‧‧抗蝕遮罩
15‧‧‧第一電極
16‧‧‧電阻改變型記憶體層
17‧‧‧離子源層
18‧‧‧第三絕緣薄膜
19‧‧‧第二電極
20‧‧‧填充絕緣薄膜
110‧‧‧半導體基板
111‧‧‧第一絕緣薄膜
112‧‧‧第一電極
113‧‧‧電阻改變型記憶體層
114‧‧‧離子源層
115‧‧‧第三絕緣薄膜
116‧‧‧第二電極
圖1係顯示根據本發明之一第一實施例之一半導體記憶體裝置之一記憶體單元之一結構之一示意橫截面圖；圖2A至圖2H分別係說明用於製造根據本發明之該第一實施例之該半導體記憶體裝置之該記憶體單元之各自製程之示意橫截面圖；圖3A及圖3B分別係顯示根據本發明之該第一實施例之該半導體記憶體裝置之一整體組態之一方塊圖，及根據本發明之該第一實施例之該半導體記憶體裝置中包含之該記憶體單元之一等效電路圖；圖4係顯示根據本發明之一第二實施例之一半導體記憶體裝置之一記憶體單元之一結構之一示意橫截面圖；圖5A至圖5D分別係說明用於製造根據本發明之該第二實施例之該半導體記憶體裝置之該記憶體單元之各自製程之示意橫截面圖；圖6係顯示根據本發明之一第三實施例之一半導體記憶體裝置之一記憶體單元之一結構之一示意橫截面圖；圖7A至圖7F分別係說明用於製造根據本發明之該第三實施例之該半導體記憶體裝置之該記憶體單元之各自製程之示意橫截面圖；圖8係顯示該第三實施例之一實例中一熱處理溫度與一元件電阻之一關係之一圖形表示；及圖9係顯示根據相關技術之一半導體記憶體裝置之一記憶體單元之一結構之一示意橫截面圖。
下文將參考隨附圖式詳細描述本發明之較佳實施例。
應注意將根據以下順序給出描述。
1.第一實施例之半導體記憶體裝置
2.製造第一實施例之半導體記憶體裝置之記憶體元件之方法(氧化一第一電極之一表面以形成一記憶體層之一方法)
3.第二實施例之半導體記憶體裝置
4.製造第二實施例之半導體記憶體裝置之記憶體元件之方法(氧化一第一電極之一表面以形成一記憶體層之一方法)
5.第三實施例之半導體記憶體裝置
6.製造第三實施例之半導體記憶體裝置之記憶體元件之方法(氧化一離子源層之一表面以形成一記憶體層之一方法)
7.第三實施例之實例1
1.第一實施例之半導體記憶體裝置 [半導體記憶體裝置之記憶體元件之結構]
藉由呈一陣列配置電阻改變型記憶體單元而構造根據本發明之一第一實施例之一半導體記憶體裝置。
下文將詳細描述組成電阻改變型記憶體單元之各者之一記憶體元件。
圖1係顯示根據本發明之第一實施例的該半導體記憶體裝置之該記憶體元件之一結構之一示意橫截面圖。
舉例而言，藉由一隔離絕緣薄膜(圖中未顯示)將一半導體基板10劃分為若干部份，且一電子元件(諸如一金屬氧化物半導體(MOS)電晶體)形成於一作用區域(圖中未顯示)中。
參考圖1，舉例而言，一第一絕緣薄膜11形成於該半導體基板10上，連接至該半導體基板10之一區域係敞開的，且舉例而言，由一W插塞或其類似物組成之一下層配接線12填充入該開口部份中。形成該 下層配接線12以便連接至上述該MOS電晶體之一源極/汲極。
此外，舉例而言，由氧化矽、氮化矽或其類似物製成且具有大約50nm至300nm之一厚度之一第二絕緣薄膜13形成於該下層配接線12之一上層上。而且，一開口部份13a形成於該第二絕緣薄膜13中以便打開連接至該下層配接線12之一部份。
一第一電極15填充入該開口部份13a。
舉例而言，該第一電極15由選自包含Ni、Fe、Ti、TiN、Ta、TaN、W、WN、Hf、Al、Mg及Gd之群之一導電材料製成。或者，該第一電極15可由包含選自Ni、Fe、Ti、TiN、Ta、TaN、W、WN及類似元素之群之一材料之一導電層與選自Hf、Al、Mg、Gd及類似元素之群之一材料之一導電層之一層積導電層而形成。
舉例而言，一電阻改變型記憶體層16形成於該第一電極15之一表面上。
該電阻改變型記憶體層16係藉由氧化該第一電極15之一表面獲得，即，由組成該第一電極15之一元素之一氧化物製成之一層。舉例而言，當該第一電極15中含有Ta或Al時，該電阻改變型記憶體層16由氧化鉭或氧化鋁或其等之一混合材料製成。
舉例而言，該電阻改變型記憶體層16較佳地包含Al、Mg或一稀土元素。
舉例而言，一離子源層17形成於該電阻改變型記憶體層16之一上層上。
舉例而言，該離子源層17含有選自包含Cu、Ag及Zn之群之一元素，及選自包含Te、S及Se之群之一元素。
舉例而言，該離子源層17較佳含有Te、S及Se之至少一種硫族元素。此外，該離子源層17中較佳含有Cu、Ag及Zn之至少一種元素。
舉例而言，一第三絕緣薄膜18形成於該離子源層17上，形成一 開口部份以便到達該離子源層17，且形成一第二電極19以便填充入該開口部份中。
該電阻改變型記憶體層16係藉由在該第一電極15與該離子源層17間之一介面中氧化該第一電極15之一表面而形成之一層。
因為該電阻改變型記憶體層16係藉由氧化該第一電極15之表面而形成之層，所以當確保該電阻改變型記憶體層16之一高階梯覆蓋性質及一均勻厚度時可實現該電阻改變型記憶體層16之薄化。
在該第一實施例之該半導體記憶體裝置之該記憶體元件中，用上文所述方法可造成該記憶體層之薄化與抑制元件間電特性之離差彼此相容。
2.製造第一實施例之半導體記憶體裝置之記憶體元件之方法(氧化一第一電極之一表面以形成一記憶體層之一方法)
接著，將參考圖2A至圖2H詳細描述製造根據本發明之該第一實施例之該半導體記憶體裝置之該電阻改變型記憶體元件之一方法。
舉例而言，該隔離絕緣薄膜(圖中未顯示)形成於該半導體基板10中以將該作用區域(圖中未顯示)劃分為若干部份，且該電子元件(諸如該MOS電晶體)形成於該作用區域(圖中未顯示)中。
接著，如圖2A所顯示，該第一絕緣薄膜11形成於該半導體基板10上，且該開口部份形成於該第一絕緣薄膜11中以便到達該半導體基板10。
接著，舉例而言，藉由利用一RF濺鍍方法沈積一導電材料(諸如W)以填充該開口部份。而且，該導電材料經沈積於該開口部份之外部，藉此形成由該W插塞或其類似物組成之該下層配接線12。
舉例而言，形成該下層配接線12以便連接至上述該MOS電晶體之源極/汲極。
接著，舉例而言，藉由利用一電漿化學氣相沈積(CVD)方法、一 旋塗方法或類似方法，沈積氧化矽或氮化矽於該下層配接線12之該上層上以具有大約50nm至300nm之一厚度，藉此形成該第二絕緣薄膜13。
接著，如圖2B所顯示，舉例而言，藉由利用該旋塗方法(舉例而言)或類似方法沈積一光阻劑於該第二絕緣薄膜13上，或一乾燥薄膜或類似物被黏在該第二絕緣薄膜13上。接著，圖案化該光阻劑以便在一光微影製程中打開傾向於連接至該下層配接線12之一部份，藉此形成一抗蝕遮罩14。
舉例而言，KrF曝光設備、ArF曝光設備、浸漬ArF曝光設備或類似設備可用於圖案化該抗蝕遮罩之形成。
接著，如圖2C所顯示，舉例而言，在該抗蝕遮罩14作為一蝕刻遮罩之情況下對該第二絕緣薄膜13執行蝕刻製程，諸如乾燥蝕刻製程，藉此在該第二絕緣薄膜13中形成一開口部份13a以便到達該下層配接線12。
對於上述該乾燥蝕刻製程，舉例而言，CxFy(x=1至6，y=1至8)氣體、O2氣體或稀有氣體用作為蝕刻氣體。此外，舉例而言，一磁控管蝕刻系統用作為一蝕刻系統。
接著，如圖2D所顯示，舉例而言，執行以氧電漿為主之灰化製程及有機胺系統化學製程，藉此完全移除該抗蝕遮罩14，且在該灰化製程中產生一剩餘物質。
接著，如圖2E所顯示，舉例而言，藉由利用一RF濺鍍方法或類似方法沈積一導電材料以便填充入該開口部份13a中，藉此形成該第一電極15。
舉例而言，該第一電極15由選自包含Ni、Fe、Ti、TiN、Ta、TaN、W、WN、Hf、Al、Mg及Gd之群之一導電材料製成。或者，該第一電極15可由包含選自Ni、Fe、Ti、TiN、Ta、TaN、W、WN及類 似元素之群之一材料之一導電層與選自Hf、Al、Mg、Gd及類似元素之群之一材料之一導電層之層積導電層而形成。
接著，如圖2F所顯示，舉例而言，藉由利用一化學機械拋光(CMP)方法或類似方法移除組成經沈積於該開口部份13a外部之該第一電極15之該導電材料，藉此獲得填充入該開口部份13a中之該插塞狀第一電極15。
接著，如圖2G所顯示，舉例而言，氧化該第一電極15之表面，藉此在該第一電極15之表面上形成該電阻改變型記憶體層16。在此情況下可採用熱氧化、電漿氧化、自然氧化及類似方法之任一者作為該氧化方法。
舉例而言，在採用該熱氧化的情況下，在其中含有氧氣之一環境下，在100℃至350℃之一晶圓加熱溫度下執行一退火處理。可採用一熔爐退火處理及一快速熱退火(RTA)處理之任一者作為該退火處理。
藉由執行上述該氧化處理，當一單一金屬用作為該電極材料時，該單一金屬之一氧化物薄膜形成於該第一電極15之表面上。另一方面，當兩種或多種金屬用作為該電極材料時，比其它金屬之任一者更易於進一步氧化之金屬之一氧化物形成於該第一電極15之表面上。
舉例而言，Mg、Al、Ti或類似元素係比Ci、Ni、Fe或類似元素相對更易於氧化之一元素。因此，當該第一電極15中含有Mg、Al或Ti時，氧化鎂、氧化鋁或氧化鈦作為該電阻改變型記憶體層16形成於該第一電極15之表面上。
此外，在該第一電極15之表面上形成含有複數個金屬元素之氧化物作為該電阻改變型記憶體層16，在某些情況下取決於該第一電極中含有之元素。
舉例而言，較佳形成其中含有Al、Mg或一稀土元素之薄膜作為 該電阻改變型記憶體層16。
接著，如圖2H所顯示，舉例而言，藉由利用RF濺鍍方法，該離子源層17形成於該第一電極15之一上層上以具有大約10nm至100nm之厚度。
舉例而言，該離子源層17中較佳含有Te、S及Se之至少一種硫族元素。此外，較佳形成其中含有Cu、Ag及Zn之至少一種元素之一薄膜作為該離子源層17。
接著，舉例而言，該第三絕緣薄膜18形成於該離子源層17上，該開口部份形成於該第三絕緣薄膜18中以便到達該離子源層17，且填充該開口部份，藉此形成該第二電極19。
用上文所述方法可製造具有圖1所示之結構之該半導體記憶體裝置之該記憶體元件。
根據製造該第一實施例之該半導體記憶體裝置之該電阻改變型記憶體元件之該方法，藉由在該第一電極15與該離子源層17間之該介面中氧化該第一電極15之表面形成該記憶體元件之該電阻改變型記憶體層16。
因為該電阻改變型記憶體層16係藉由氧化該第一電極15之表面而形成之該層，所以當確保該電阻改變型記憶體層16之該高階梯覆蓋性質及該均勻厚度時可實現該電阻改變型記憶體層16之薄化。
在藉由使用製造該第一實施例之該半導體記憶體裝置之方法製造之該電阻改變型記憶體元件中，用上文所述方法可造成該電阻改變型記憶體層之薄化與抑制元件間電特性之離差彼此相容。
[半導體記憶體裝置之整體組態]
圖3A及圖3B係分別顯示根據本發明之該第一實施例之該半導體記憶體裝置之一整體組態之一方塊圖及包含在根據本發明之該第一實施例之該半導體記憶體裝置內之該記憶體單元之一等效電路圖。
舉例而言，圖3A所示之該第一實施例之該半導體記憶體裝置包含一控制部份CT、一列解碼部份RD、一資料輸入/輸出部份IO、一位元線控制部份BC及一記憶體單元陣列MA。此外，該記憶體單元陣列MA包含呈一陣列配置之複數個記憶體單元MC。
舉例而言，該控制部份CT根據執行用於讀出或寫入所選資料之一操作輸出各種控制信號至該列解碼部份RD、該資料輸入/輸出部份IO及該位元線控制部份BC。因此，該控制部份CT控制用於寫入該資料至該記憶體單元陣列MA或自該記憶體單元陣列MA讀出該資料之一操作。
該列解碼部份RD在讀取或寫入該資料之階段根據自該控制部份CT供應之該控制信號解碼位址資料以選擇連接至該記憶體單元陣列MA中之該等記憶體單元MC之字線之任一者，藉此啟動因此選擇之該字線。
該資料輸入/輸出部份I/O在讀取或寫入該資料之階段根據自該控制部份CT供應之該控制信號解碼該位址資料以選擇來自連接至該記憶體單元陣列MA中之該等記憶體單元MC之位元線之一區塊。
在讀取該資料之階段，自該等記憶體單元輸出至該等位元線之信號分別由內部差動放大電路予以放大，且將自連接至選擇的該位元線對之該等記憶體單元供應之因此放大之該等信號分別輸出至該等資料線。
此外，在寫入該資料之階段，來自該等資料線之該等信號由放大電路放大用以寫入，且將因此放大之該等信號分別輸出至連接至選擇的該等位元線之該等記憶體單元。
該位元線控制部份BC根據自該控制部份CT供應之該等控制信號控制位元線電壓。
該記憶體單元陣列MA包含成陣列配置之複數個記憶體單元 MC。
對應於該等列之字線分別連接至屬於矩陣中之該等列之該等記憶體單元，且對應於該等行之字線分別連接至屬於該矩陣中之該等行之該等記憶體單元。
圖3B係上述該等記憶體單元之各者之一等效圖。
一電阻改變型記憶體元件RM之一端子連接至具有連接至一字線W之一閘極端子之一電晶體Tr之一源極/汲極端子。舉例而言，以一MOS電晶體之形式或形成於該半導體基板上之類似物之形式構造該電晶體Tr，且該電阻改變型記憶體元件RM具有上述結構。
該MOS電晶體Tr之其它源極/汲極端子連接至一位元線B，且一信號線S連接至該電阻改變型記憶體元件RM之另一端子。
可以與專利文件1中描述的方法相同的方法操作具有上述結構之該半導體記憶體裝置。
橫跨該第二電極19及該第一電極15施加一適當的電壓以在該電阻改變型記憶體層16內部形成其中含有一種或多種金屬元素之一電流路徑，或在該電阻改變型記憶體層16內部形成大量缺陷，藉此減小該電阻改變型記憶體層16之一電阻值。因此，根據該電阻改變型記憶體層16之電阻值之一改變將對應於諸如「0」或「1」之資訊之該電阻值保存在該等記憶體單元MC之對應者中，藉此儲存諸如「0」或「1」之該資訊於該等記憶體單元MC之對應者中。
舉例而言，當施加一正電位至自身含有Cu、Ag、Zn或類似元素之該離子源層17，或至一電極之一側時，即，該第二電極19接觸該離子源層17，藉此橫跨該電阻改變型記憶體元件RM施加一電壓，該離子源層17中含有之Cu、Ag、Zn(離子源元素)或類似元素經離子化而擴散至該電阻改變型記憶體層16中。在這時，此一離子源元素結合在另一電極之側之一部份中的電子，即，該第一電極15待沈澱，或保持 在該電阻改變型記憶體層16內部以形成該絕緣薄膜之雜質能級，藉此減小該電阻改變型記憶體層16之該電阻值。因此，可記錄該資訊。
此外，當在此狀態下，施加一負電位至其中含有Cu、Ag、Zn或類似元素之該離子源層17，或至一電極之該側時，即，該第二電極19接觸該離子源層17，藉此橫跨該電阻改變型記憶體元件RM施加一負電壓，Cu、Ag、Zn或類似元素經沈澱在另一電極之側上，即，該電阻改變型記憶體元件RM之該第一電極15再次經離子化。因此，經離子化之Cu、Ag、Zn或類似元素返回至該電阻改變型記憶體元件RM之一電極側，藉此該電阻改變型記憶體層16之該低電阻值返回至該高內電阻值，藉此增加該電阻改變型記憶體元件RM之電阻值。因此，擦除該電阻改變型記憶體元件RM中記錄的資訊是可能的。
該離子源層17含有選自包含Te、S及Se之群之任何元素(硫族化物元素)，藉此促進Cu、Ag或Zn之離子化。
而且，該電阻改變型記憶體層16由氧化鉭、氧化鈮、氧化鋁、氧化鉿及氧化鋯之任一者或其等之一混合材料製成，且此等氧化物之各者之熔點係高的。因此，可穩定該電阻改變型記憶體層16之一微觀結構以抵抗溫度升高。
因此，因為可提高該電阻改變型記憶體層16之熱電阻，所以在高溫製程下可提高該電阻改變型記憶體元件RM之製造產量。此外，在操作(諸如該記錄/擦除操作)階段可改良抵抗局部溫度上升之穩定性，且因此，舉例而言，可增加重複可重寫操作之次數。此外，即使在高溫環境或類似環境下之長期資料保存之階段，可穩定維持高電阻狀態。
此外，因為由此等氧化物之任一者製成之該電阻改變型記憶體層16即使在減小其厚度時仍具有足以承受電壓之一電介質，所以可容易實現該高電阻狀態。而且，因為可減少諸如一針孔之缺陷數量，所 以可穩定記錄該資訊。
在上文所述本發明之該電阻改變型記憶體元件RM及該半導體記憶體裝置中，亦採用其中含有CuTe之該離子源層17之此一結構。
當採用此一結構時，因為Te的導電性高於其它硫族元素之任一者且Cu亦具有高導電性，所以該離子源層17之電阻值變低，且因此該電阻改變型記憶體層16與該離子源層17間之電阻值之差值變大。為此原因，因記錄/擦除資訊而造成的該電阻改變型記憶體層16之電阻改變主要取決於具有大電阻值之該電阻改變型記憶體層16之電阻改變。
因此，即使因溫度升高而改變其中含有CuTe之該離子源層17之電阻值，該離子源層17之電阻值之改變幾乎不對該電阻改變型記憶體元件RM之電阻值之改變施加影響，且因此不對該記憶體操作施加一巨大影響。
因此，在高溫環境下在該製造階段、該使用階段及該保存階段，可進一步抑制該電阻改變型記憶體元件RM之特性之退化。
該第一實施例之該半導體記憶體裝置係具有該第一電極15與該電阻改變型記憶體層16連續地彼此連接之結構的電阻改變型半導體記憶體裝置。而且，關於其製造方法，藉由氧化該第一電極15中含有之該等金屬之一者而形成該電阻改變型記憶體層16。
關於氧化方法，舉例而言，其中含有一單一金屬元素或複數個金屬元素之材料用於該第一電極15。之後，執行表面氧化，藉此無縫地且連續形成該電阻改變型記憶體層16及該第一電極15。在此情況下，因為該電阻改變型記憶體層16以一自形成方法由該第一電極15中含有之元素形成，所以該電阻改變型記憶體層16可形成為均勻薄膜而與該第一電極15之表面粗糙度，及該周邊絕緣薄膜與該第一電極15間之該階梯部份無關。
3.第二實施例之半導體記憶體裝置 [半導體記憶體裝置之記憶體元件之結構]
類似於該第一實施例之情況藉由呈一陣列配置電阻改變型記憶體單元而構造根據本發明之一第二實施例之一半導體記憶體裝置。
圖4係顯示該第二實施例之該半導體記憶體裝置之一記憶體元件之一結構之一示意橫截面圖。
在該第二絕緣薄膜13之該開口部份13a內部形成該第一電極15以便覆蓋該開口部份13a之一內壁。而且，在該開口部份13a之一內部區域中形成由氧化矽、氮化矽或類似物製成之一填充絕緣薄膜20。該第二實施例之該半導體記憶體裝置之該記憶體元件具有除了上述該結構外的與該第一實施例之該半導體記憶體裝置之該記憶體元件之結構大體相同的結構。
類似於該第一實施例之情況該電阻改變型記憶體層16形成於該第一電極15之表面上。該電阻改變型記憶體層16係一藉由氧化該第一電極15之表面而形成之層，即，由組成該第一電極15之該(等)元素之氧化物製成之層。
該第二實施例之該半導體記憶體裝置之該電阻改變型記憶體元件之該電阻改變型記憶體層16係藉由在該第一電極15與該離子源層17間之該介面中氧化該第一電極15之表面而形成之該層。
因為該電阻改變型記憶體層16係藉由氧化該第一電極15之表面而形成之該層，所以當確保該電阻改變型記憶體層16之該高階梯覆蓋性質及該均勻厚度時可實現該電阻改變型記憶體層16之薄化。
在該第二實施例之該半導體記憶體裝置之該電阻改變型記憶體元件中，以此一方法可造成該電阻改變型記憶體層16之薄化與抑制元件間電特性之離差彼此相容。
4.製造第二實施例之半導體記憶體裝置之記憶體元件之方法(氧化一第一電極之一表面以形成一記憶體層之一方法)
接著，將參考圖5A至圖5D詳細描述製造根據本發明之該第二實施例之該半導體記憶體裝置之該電阻改變型記憶體元件之一方法。
類似於該第一實施例之情況執行取決於圖2D所示之該第一實施例中的製程之該等製程。
接著，如圖5A所顯示，舉例而言，藉由利用RF濺鍍方法或類似方法形成該第一電極15以便覆蓋該開口部份13a之該內壁。在此情況下，該第一電極15經沈積以具有不足以填充入該開口部份13a中之厚度。
舉例而言，舉例而言，該第一電極15由選自包含Ni、Fe、Ti、TiN、Ta、TaN、W、WN、Hf、Al、Mg及Gd之群之一導電材料製成。或者，該第一電極15可由包含選自Ni、Fe、Ti、TiN、Ta、TaN、W、WN及類似元素之群之一材料之一導電層與選自Hf、Al、Mg、Gd及類似元素之群之一材料之一導電層之層積導電層而形成。
接著，如圖5B所顯示，舉例而言，藉由利用CVD方法沈積氧化矽或氮化矽於該第一電極15之一上層上以便填充入該開口部份13a中，藉此該填充絕緣薄膜20形成為該第一電極15之一上層。
接著，如圖5C所顯示，舉例而言，藉由利用化學機械拋光(CMP)方法或類似方法移除經沈積於該開口部份13a外部之組成該第一電極15之該導電材料之一部份及該填充絕緣薄膜20之一部份，藉此獲得具有填充入該開口部份13a中之形狀之該第一電極15。因此，提供有其中該第一電極15之環狀表面沿著該開口部份13a之周邊部份予以曝露之一狀態。
接著，如圖5D所顯示，舉例而言，類似於該第一實施例之情況，氧化該第一電極15之表面，藉此在該第一電極15之表面上形成該電阻改變型記憶體層16。在這種情況下可採用熱氧化、電漿氧化、自然氧化及類似方法之任一者作為該氧化方法。
類似於該第一實施例之情況執行該等隨後的製程，藉此使製造具有圖4所示之結構之該半導體記憶體裝置之該電阻改變型記憶體元件成為可能。
根據製造該第二實施例之該半導體記憶體裝置之一方法，藉由在該第一電極15與該離子源層17間之該介面中氧化該第一電極15之表面而形成該記憶體元件之該電阻改變型記憶體層16。
因為該電阻改變型記憶體層16係藉由氧化該第一電極15之表面而形成之該層，所以當確保該電阻改變型記憶體層16之該高階梯覆蓋性質及該均勻厚度時可實現該電阻改變型記憶體層16之薄化。
在藉由使用製造該第二實施例之該半導體記憶體裝置之方法製造的該電阻改變型記憶體元件中，以上述方法可造成該電阻改變型記憶體層之薄化與抑制元件間電特性之離差彼此相容。
5.第三實施例之半導體記憶體裝置 [半導體記憶體裝置之記憶體元件之結構]
類似於該第一實施例之情況藉由呈一陣列配置電阻改變型記憶體單元而構造根據本發明之一第三實施例之一半導體記憶體裝置。
圖6係顯示該第三實施例之該半導體記憶體裝置之一記憶體元件之一結構之一示意橫截面圖。
雖然該第三實施例之該半導體記憶體裝置之該記憶體元件具有與該第一實施例之該半導體記憶體裝置之該記憶體元件之結構大體相同的結構，但該第三實施例不同於該第一實施例，其不同之處在於該電阻改變型記憶體層16係藉由在該第一電極15與該離子源層17間之該介面中氧化該離子源層17之一表面而形成之一層。
因為該電阻改變型記憶體層16係藉由氧化該離子源層17之表面而形成之該層，所以當確保該電阻改變型記憶體層16之該高階梯覆蓋性質及該均勻厚度時可實現該電阻改變型記憶體層16之薄化。
在該第三實施例之該半導體記憶體裝置之該電阻改變型記憶體元件中，以此一方法可造成該電阻改變型記憶體層之薄化與抑制元件間電特性之離差彼此相容。
6.製造第三實施例之半導體記憶體裝置之記憶體元件之方法(氧化一離子源層之一表面以形成一記憶體層之一方法)
接著，將參考圖7A至圖7F詳細描述製造根據本發明之該第三實施例之該半導體記憶體裝置之該電阻改變型記憶體元件之一方法。
如圖7A所示，類似於該第一實施例之情況執行取決於圖2D所示之該第一實施例中的製程之該等製程。
接著，如圖7B所顯示，舉例而言，藉由利用RF濺鍍方法或類似方法沈積一導電材料以便填充入該開口部份13a中，藉此形成該第一電極15。然後，舉例而言，藉由利用CMP方法或類似方法移除經沈積於該開口部份13a外部之組成該第一電極15之該導電材料之一部份。因此，獲得填充入該開口部份13a中之該插塞狀第一電極15。
舉例而言，該第一電極15由選自包含Ni、Fe、Ti、TiN、Ta、TaN、W、WN、Hf、Al、Mg及Gd之群之一導電材料製成。或者，該第一電極15可由包含選自Ni、Fe、Ti、TiN、Ta、TaN、W、WN及類似元素之群之一材料之導電層與選自Hf、Al、Mg、Gd及類似元素之群之一材料之導電層之層積導電層而形成。
接著，當一自然氧化薄膜形成於該第一電極15之表面上時，視需要在一Ar環境中執行RF濺鍍(反濺鍍)，藉此移除該自然氧化薄膜。
接著，如圖7C所示，舉例而言，氧化該第一電極15之表面，藉此在該第一電極15之表面上形成一氧化層21。舉例而言，該氧化層21之一厚度在大約1nm至約10nm之範圍內。
關於氧化方法，在此情況下可採用熱氧化、電漿氧化、自然氧化及類似方法之任一者。舉例而言，在採用熱氧化的情況下，在其中 含有氧氣之環境下，在100℃至350℃之晶圓加熱溫度下執行一退火處理。可採用熔爐退火處理及快速熱退火(RTA)處理作為該退火處理。
接著，如圖7D所示，舉例而言，藉由利用RF濺鍍方法使該離子源層17形成於該第一電極15之一上層上，在該第一電極15之表面上形成具有大約10nm至約100nm之一厚度之該氧化層21。
舉例而言，該離子源層17中較佳含有Te、S及Se之至少一種硫族元素。此外，其中含有Cu、Ag及Zn之至少一種元素之一層較佳形成為該離子源層。
此處，在該第三實施例中，該離子源層17中必須製成為含有比該第一電極15中含有之元素更易於氧化之一元素。
當該第一電極15由W、WN或類似元素製成時，該離子源層17由其中含有比W、WN或類似元素更易於氧化之Mg、Al或類似元素之一材料製成。
舉例而言，該離子源層17中較佳含有Te、S及Se之至少一種硫族元素。此外，該離子源層17較佳形成其中含有Cu、Ag及Zn之至少一種元素之一層。特定言之，該離子源層17較佳可由CuZrTe-Al製成。
接著，如圖7E所示，舉例而言，一第三絕緣薄膜18形成於該離子源層17上，在該第三絕緣薄膜18中形成一開口部份以便到達該離子源層17，且將導電材料填充入該開口部份中，藉此形成該第二電極19。
接著，如圖7F所示，藉由執行該退火處理，將氧氣從該第一電極15上之該氧化層21移動至該離子源層17之表面以造成與該離子源層17中含有之該金屬元素起反應，舉例而言，以造成與Al或Mg起反應。因此，其中含有氧化鋁或氧化鎂作為一主要成分之該電阻改變型記憶體層16而形成。
在一減壓環境或一N2環境中，在200℃至450℃之一溫度下執行 該退火處理。在此情況下，可採用熔爐退火處理及RTA處理作為該退火處理。
用上述方法可製造具有圖6所示之結構之該半導體記憶體裝置之該電阻改變型記憶體元件。
根據製造該第三實施例之該半導體記憶體裝置之該記憶體元件之該方法，藉由在該第一電極15與該離子源層17間之該介面中氧化該離子源層17之表面而形成該電阻改變型記憶體層16。
因為該電阻改變型記憶體層16係藉由氧化該離子源層17之表面而形成之該層，所以當確保該電阻改變型記憶體層16之該高階梯覆蓋性質及該均勻厚度時可實現該電阻改變型記憶體層16之薄化。
在藉由使用製造該第三實施例之該半導體記憶體裝置之方法製造之該電阻改變型記憶體元件中，用上述方法可造成該電阻改變型記憶體層之薄化與抑制元件間電特性之離差彼此相容。
7.第三實施例之實例1
以下根據該第三實施例製造一電阻改變型記憶體元件。
該第一絕緣薄膜11及該下層配接線12形成於由矽製成之該半導體基板10上，由氧化矽製成之該第二絕緣薄膜13經沈積於該第一絕緣薄膜11及該下層配接線12上，且在該第二絕緣薄膜13中形成具有直徑為0.3微米的一圓形圖樣之該開口部份13a。而且，將該導電材料(即，W)填充入該開口部份13a中以形成具有20nm之一厚度之該第一電極15。
接著，對該第二絕緣薄膜13及該第一電極15執行一電漿氧化以在該第一電極15之表面上形成該氧化層21。以O2壓強為1Pa，及功率為150W之方式設定該電漿氧化處理之條件。
接著，由Cu10Te40Al40Zr10製成之一層在該第一電極15上形成為該離子源層17，在該第一電極之表面上形成厚度為20nm之該氧化層 21。
此外，形成該第三絕緣薄膜18，且該W薄膜形成為該第二電極19以具有200nm之厚度。
而後，沈積於該第一電極15上的該離子源層17之每一者經圖案化，且接著在一壓強為5×10-4Pa或更小之一真空中經受一熱處理，藉此將氧氣從該氧化層21移動至該離子源層17之表面。因此，在圖6所示之結構中形成具有高電阻值之該電阻改變型記憶體層16。
在上述製造方法中，設定該電漿氧化的時間段為120秒或600秒。此外，設定該離子源層17之一組合物為Cu10Te40Al40Zr10。藉由合適設定其它條件，製造該半導體記憶體裝置。關於其它條件，設定溫度保持時間段為兩個小時，且在此情況下，分別在200℃、300℃及400℃之三個溫度下執行該等熱處理。而且，在完成200℃、300℃及400℃之該三個溫度下之該等熱處理后分別測量該等半導體記憶體裝置之電阻值。測量結果如圖8所顯示。圖8中，「a」指示該電漿處理時間段為120秒之情況，且「b」指示該電漿處理時間段為600秒之情況。在此兩種情況中，用2,000個元件之電阻值之一媒體形式代表該等電阻值之各者。
從圖8可看出，在分別由「a」與「b」指示之該兩種情況之各者中，該電阻值隨熱處理溫度之上升而增加。這是因為隨著熱處理溫度之上升，該離子源層17中含有之氧氣(O2)與Al相互反應以形成由氧化鋁製成之一層。從以上結果猜測到該離子源層17中含有鋁，藉此允許形成具有高電阻值之該電阻改變型記憶體層16。
如圖8所顯示，在該電漿處理時間段為120秒之情況及該電漿處理時間段為600秒之情況之任一者中，該電阻值隨熱處理溫度之上升而增加。此外，亦應瞭解該電阻值取決於該電漿氧化之時間段長度而不同。
此等測量結果意味著形成的該高電阻記憶體層16之厚度取決於熱處理條件與電漿氧化時間段兩者而改變。
根據本發明之一實施例，可享有以下效果。
i)可抑制該等半導體記憶體裝置之該等元件間之電特性(諸如元件電阻)之離差。
ii)可抑制具有記憶體特性(諸如寫入電壓、讀出電壓及重複電阻)之該等元件間之電特性之離差。
iii)藉由該電阻改變型記憶體層之均質化可改良該重複電阻。
iv)藉由該電阻改變型記憶體層之薄化，可減小操作電壓且可減小功率消耗。
v)藉由簡化用於形成該電阻改變型記憶體層之製程可實現製造成本之減少。
本發明決不限於以上描述。
舉例而言，在上文描述之該等實施例之各者中，雖然Al用作為該電阻改變型記憶體層之組成元素之典型，但可使用其中含有Mg或一稀土元素之離子源層。
此外，在上文描述之該等實施例之各者中，雖然該離子源層及該第二電極由彼此有區別之不同的元素組成，但可將該電極製成其中含有一元素(Cu、Ag或Zn)而變成該離子源層，且因此該電極層亦可充當為該離子源層。
此外，雖然本文論述了藉由該金屬元素之氧化電位從該離子源層移動氧氣，但除了來自於該氧化之驅動力之外藉由利用經調適以具有一驅動力之一元素之一移動亦可形成本發明所示之結構。
此外，在不背離本發明之主旨下可作出各種變化。
本申請案含有關於2009年8月5日在日本專利局申請之日本優先專利申請案第JP 2009-182036號所揭示之主旨，該案全文以引用方式 併入本文中。
熟習此項技術者應瞭解取決於設計要求及其它因素可作出各種修改、組合、次組合及變更，只要它們在附屬請求項或其等之等效物之範圍內。
10‧‧‧半導體基板
11‧‧‧第一絕緣薄膜
12‧‧‧下層配接線
13‧‧‧第二絕緣薄膜
13a‧‧‧開口部份
15‧‧‧第一電極
16‧‧‧電阻改變型記憶體層
17‧‧‧離子源層
18‧‧‧第三絕緣薄膜
19‧‧‧第二電極

Claims (7)

  1. 一種製造半導體記憶體裝置之方法，其包括以下步驟：形成一第一電極於一基板上；形成一離子源層於該第一電極之一上層上；及形成一第二電極於該離子源層之一上層上；及進一步包含氧化該第一電極之一表面或該離子源層之一表面以在該第一電極與該離子源層間之一介面中形成一電阻改變型記憶體層之步驟，該步驟係在形成該第一電極於該基板上之該步驟與形成該第二電極於該離子源層之該上層上之該步驟之間；其中呈一陣列配置該等電阻改變型記憶體單元，藉此構成該半導體記憶體裝置。
  2. 如請求項1之製造一半導體記憶體裝置之方法，其中在形成該電阻改變型記憶體層之該步驟中，氧化該第一電極之一表面以形成由該第一電極中含有之一金屬之一氧化物製成之該電阻改變型記憶體層。
  3. 如請求項1之製造一半導體記憶體裝置之方法，其中在形成該電阻改變型記憶體層之該步驟中，氧化該離子源層之一表面以形成由該離子源層中含有之一金屬之一氧化物製成之該電阻改變型記憶體層。
  4. 如請求項3之製造一半導體記憶體裝置之方法，其進一步包括以下步驟：氧化該第一電極之一表面以形成一氧化層，該步驟係在形成該第一電極於該基板上之該步驟與形成該離子源層於該第一電 極之該上層上之該步驟之間；其中在形成該電阻改變型記憶體層之該步驟中，藉由執行一熱處理使氧從該氧化層擴散以氧化該離子源層之一表面，從而形成由該離子源層中含有之一金屬之一氧化物製成之該電阻改變型記憶體層。
  5. 如請求項1之製造一半導體記憶體裝置之方法，其中在形成該電阻改變型記憶體層之該步驟中，形成含有Al、Mg或一稀土元素之該電阻改變型記憶體層。
  6. 如請求項1之製造一半導體記憶體裝置之方法，其中在形成該離子源層之該步驟中，形成含有Te、S及Se之至少一種硫族元素之該離子源層。
  7. 如請求項1之製造一半導體記憶體裝置之方法，其中在形成該離子源層之該步驟中，形成含有Cu、Ag及Zn之至少一種元素之該離子源層。
TW103115875A 2009-08-05 2010-06-23 半導體記憶體裝置及其製造方法 TW201432680A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009182036A JP5471134B2 (ja) 2009-08-05 2009-08-05 半導体記憶装置及の製造方法

Publications (1)

Publication Number Publication Date
TW201432680A true TW201432680A (zh) 2014-08-16

Family

ID=43534135

Family Applications (2)

Application Number Title Priority Date Filing Date
TW103115875A TW201432680A (zh) 2009-08-05 2010-06-23 半導體記憶體裝置及其製造方法
TW099120521A TW201117207A (en) 2009-08-05 2010-06-23 Semiconductor memory device and a method of manufacturing the same

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW099120521A TW201117207A (en) 2009-08-05 2010-06-23 Semiconductor memory device and a method of manufacturing the same

Country Status (5)

Country Link
US (2) US20110031466A1 (zh)
JP (1) JP5471134B2 (zh)
KR (1) KR20110014518A (zh)
CN (1) CN101997083B (zh)
TW (2) TW201432680A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI607437B (zh) * 2015-02-06 2017-12-01 東芝記憶體股份有限公司 記憶裝置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8426839B1 (en) 2009-04-24 2013-04-23 Adesto Technologies Corporation Conducting bridge random access memory (CBRAM) device structures
JP5724651B2 (ja) * 2011-06-10 2015-05-27 ソニー株式会社 記憶素子および記憶装置
US9099633B2 (en) 2012-03-26 2015-08-04 Adesto Technologies Corporation Solid electrolyte memory elements with electrode interface for improved performance
US9496491B2 (en) 2012-05-21 2016-11-15 Micron Technology, Inc. Methods of forming a metal chalcogenide material and related methods of forming a memory cell
US8691622B2 (en) 2012-05-25 2014-04-08 Micron Technology, Inc. Memory cells and methods of forming memory cells
KR20140035558A (ko) 2012-09-14 2014-03-24 삼성전자주식회사 가변 저항 메모리 장치 및 그 동작 방법
US9412945B1 (en) 2013-03-14 2016-08-09 Adesto Technologies Corporation Storage elements, structures and methods having edgeless features for programmable layer(s)
WO2014146003A1 (en) 2013-03-15 2014-09-18 Adesto Technologies Corporation Nonvolatile memory with semimetal or semiconductors electrodes
US9530823B2 (en) 2013-09-12 2016-12-27 Kabushiki Kaisha Toshiba Memory device and method for manufacturing the same
US10665780B2 (en) 2016-03-18 2020-05-26 Institute of Microelectronics, Chinese Academy of Sciences Selection device for use in bipolar resistive memory and manufacturing method therefor

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4848633B2 (ja) * 2004-12-14 2011-12-28 ソニー株式会社 記憶素子及び記憶装置
JP5007502B2 (ja) * 2006-01-13 2012-08-22 ソニー株式会社 記憶素子の製造方法
CN101536188B (zh) * 2006-11-30 2010-09-29 富士通株式会社 电阻存储元件及其制造方法、非易失性半导体存储装置
JP4539885B2 (ja) * 2007-08-06 2010-09-08 ソニー株式会社 記憶素子および記憶装置
CN101118922B (zh) * 2007-08-30 2010-12-15 复旦大学 以上电极作为保护层的CuxO电阻存储器及其制造方法
JP5423940B2 (ja) * 2007-11-20 2014-02-19 ソニー株式会社 記憶素子の製造方法および記憶装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI607437B (zh) * 2015-02-06 2017-12-01 東芝記憶體股份有限公司 記憶裝置

Also Published As

Publication number Publication date
KR20110014518A (ko) 2011-02-11
US20130256626A1 (en) 2013-10-03
CN101997083A (zh) 2011-03-30
US20110031466A1 (en) 2011-02-10
JP2011035278A (ja) 2011-02-17
US8685786B2 (en) 2014-04-01
JP5471134B2 (ja) 2014-04-16
CN101997083B (zh) 2014-11-26
TW201117207A (en) 2011-05-16

Similar Documents

Publication Publication Date Title
TW201432680A (zh) 半導體記憶體裝置及其製造方法
TWI518956B (zh) 電阻式記憶體裝置與其製造方法
TWI497694B (zh) 一種基於相變化記憶材料的高密度記憶裝置及其製作方法
US8084760B2 (en) Ring-shaped electrode and manufacturing method for same
JP3896576B2 (ja) 不揮発性メモリおよびその製造方法
US7777215B2 (en) Resistive memory structure with buffer layer
US7397060B2 (en) Pipe shaped phase change memory
US7504653B2 (en) Memory cell device with circumferentially-extending memory element
KR101171065B1 (ko) 기억소자 및 기억장치
US9214628B2 (en) Nonvolatile memory element, nonvolatile memory device, and manufacturing method for the same
TWI398954B (zh) 可變且可逆的電阻性元件、非揮發性記憶體單元及其操作方法與製造方法
JP5502320B2 (ja) スイッチング素子およびスイッチング素子の製造方法
US20060273429A1 (en) Switching element, programmable logic integrated circuit and memory element
US7983068B2 (en) Memory element with positive temperature coefficient layer
US20100068878A1 (en) Thin film fuse phase change cell with thermal isolation pad and manufacturing method
US20100195371A1 (en) Memory element and memory device
US8030635B2 (en) Polysilicon plug bipolar transistor for phase change memory
CN102449763B (zh) 非易失性存储元件以及其制造方法
JP2007288016A (ja) メモリ素子およびメモリ素子の製造方法
JP4552752B2 (ja) 記憶素子の製造方法、記憶装置の製造方法
JP2007165474A (ja) 記憶素子及び記憶装置
TWI545816B (zh) 儲存裝置及儲存單元
KR100809437B1 (ko) 상부 전극층과 상변화층 사이에 차폐층을 갖는 상변화메모리 소자 및 그 제조 방법
WO2010084774A1 (ja) 不揮発性メモリセル、抵抗可変型不揮発性メモリ装置および不揮発性メモリセルの設計方法
JP5360145B2 (ja) 記憶素子及び記憶装置