CN101542730A - 非易失性存储元件和其制造方法、以及使用了该非易失性存储元件的非易失性半导体装置 - Google Patents

非易失性存储元件和其制造方法、以及使用了该非易失性存储元件的非易失性半导体装置 Download PDF

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Abstract

本发明提供非易失性存储元件和其制造方法、以及使用了该非易失性存储元件的非易失性半导体装置。该非易失性存储元件包括：第一电极(103)；第二电极(107)；和存在于第一电极(103)与第二电极(107)之间、且电阻值根据施加在两电极(103)、(107)间的电信号可逆地变化的电阻变化层(106)，该电阻变化层(106)具有叠层有具有由TaOx(其中，0≤x＜2.5)表示的组成的第一含钽层、和具有至少由TaOy(其中，x＜y)表示的组成的第二含钽层的叠层结构。

Description

非易失性存储元件和其制造方法、以及使用了该非易失性存储元件的非易失性半导体装置
技术领域
本发明涉及非易失性存储元件，特别是涉及电阻值根据所施加的电信号而改变的电阻变化型的非易失性存储元件和其制造方法，以及使用了该非易失性存储元件的非易失性半导体装置。
背景技术
近年来，伴随着数字技术的发展，便携型信息设备和信息家电等电子设备正在进一步高功能化。因此，非易失性存储元件的大容量化、写入电力的减少、写入/读出时间的高速化以及长寿命化的要求不断提高。
对于这样的要求，可以说在现有的使用浮动栅的闪存器的微细化方面存在极限。因而，最近将电阻变化层用作存储部的材料的新的电阻变化型的非易失性存储元件被人们关注。
该电阻变化型的非易失性存储元件基本上如图32所示，构成为将电阻变化层504夹在下部电极503和上部电极505之间这样的非常简单的结构。而且，仅是在该上下电极之间施加规定的电脉冲，电阻就会变化成高电阻或者低电阻状态。从而，使这些不同的电阻状态与数值相对应并进行信息的记录。电阻变化型的非易失性存储元件由于这种结造上和动作上的简单性，能够期待进一步的微细化和低成本化。进而，高电阻和低电阻的状态变化可能在100ns以下的等级中产生，因此从高速动作的观点出发也引起人们的注意，出现了多种提案。
例如，如在专利文献1中公开的那样，存在通过在上部电极和下部电极上施加电压，使金属离子出入电阻变化层504内，产生高电阻和低电阻状态，从而记录信息的类型的电阻变化型的非易失性存储元件。另外，还已知在专利文献2中公开的以电脉冲使电阻变化层的结晶状态变化，从而改变电阻状态的类型的电阻变化型存储器(相变化型存储器)。
进而，除去上述内容以外，还存在很多与在电阻变化层504中使用金属氧化物的电阻变化型的非易失性存储元件有关的提案。
这样的使用金属氧化物的电阻变化型的非易失性存储元件根据在电阻变化层中使用的材料能够大致分为两类。一类是使用在专利文献3等中公开的钙钛矿材料(Pr(1-x)CaXMnO3(PCMO)、LaSrMnO3(LSMO)、GdBaCoxOy(GBCO)作为电阻变化层的电阻变化型的非易失性存储元件。
另一类是使用二元系的过渡金属氧化物的电阻变化型的非易失性存储元件。二元系的过渡金属氧化物的组成和结构与上述钙钛矿材料相比更为简单，因此制造时的组成控制和成膜都比较容易。在此之外，还具有与半导体制造工艺的匹配性较为良好这样的优点，因此近年来人们对其特别努力地进行研究。例如，在专利文献4、非专利文献1中，作为可变电阻材料公开了NiO、V2O5、ZnO、Nb2O5、TiO2、WO3、CoO。另外，在专利文献5中，公开了使用Ni、Ti、Hf、Nb、Zn、W、Co等低价氧化物(suboxide：偏离化学计量的组成的氧化物)作为可变电阻材料的电阻变化型的非易失性存储元件。进而，在专利文献6、非专利文献2中，还公开了在电阻变化层中使用氧化TiN的表面而形成纳米级的TiO2结晶膜的结构的例子。
在上述内容之外，在专利文献7中，还公开了在可变电阻材料中使用氧化钛和氧化钽(Ta2O5)的、只能够进行一次写入的所谓一次性可编程存储器的提案。
专利文献1：日本特开2006-40946号公报
专利文献2：日本特开2004-349689号公报
专利文献3：美国专利第6473332号说明书
专利文献4：日本特开2004-363604号公报
专利文献5：日本特开2005-317976号公报
专利文献6：日本特开2007-180202号公报
专利文献7：日本特开平7-263647号公报
非专利文献1：I.G.Beak et al.，Tech.Digest IEDM 2004，587页
非专利文献2：Japanese Journal of Applied Physics Vol45，NO 11，2006，pp.L310-L312
发明内容
然而，在上述那样在电阻变化层中使用过渡金属氧化物的非易失性存储元件中存在以下的问题。
首先，在使用了NiO等过渡金属氧化物的现有的电阻变化型的非易失性存储元件中，如在非专利文献1中公开的那样，能够以100ns左右的短电脉冲实现可变电阻材料从高电阻状态向低电阻状态的变化。然而，为了从低电阻状态向高电阻状态变化，需要μs级的长脉冲，因此存在难以达到高速化的问题。进而，在刚刚形成由上下电极夹着可变电阻材料的结构之后，存在不产生电阻状态的变化的问题。即，为了表现出电阻状态的变化，需要在上下电极间施加特殊的电刺激的“适应”的工序(以下称为成型(forming)工序)。如果考虑电阻变化型存储器的批量生产时的情况，则决不能说希望存在这样的成型工序。这是因为成型工序也是一个制造工序，会带来成本的增大和制造工序的复杂化。
另外，在本说明书中，将施加与能够得到稳定的电阻状态的变化的电脉冲的大小(电压值)、宽度(时间)不同的电脉冲，使刚刚制造完成的电阻变化型的非易失性存储元件的状态变化的工序定义为成型工序。例如，非易失性存储元件具有以2V大小且具有100ns宽度的电脉冲使电阻状态变化的潜在的能力，在为了使其动作而需要在制造刚刚结束以后施加与上述脉冲不同的电脉冲(例如施加10次3V且1μs的电脉冲等)的情况下，表达为需要成型工序。
另一方面，在专利文献6、非专利文献2中公开的、具有氧化TiN的表面而形成微结晶性的TiO2的结构(TiO2/TiN结构)的电阻变化型存储器中，不需要成型工序。然而，在该存储器中，TiO2形成钠米级的微小结晶(以下称为纳米结晶)的集合体，根据该结晶的尺寸，电阻变化的状态发生变化。一般纳米结晶的尺寸、结晶结构对制作方法(上述内容中是利用氧化的形成)非常敏感，制造时的偏差的可能性较大。即如果在电阻变化层中使用纳米结晶，则在电阻变化的状态中易于产生偏差，因此并不优选。
进而，在使用专利文献7中公开的由Ta2O5构成的过渡金属氧化物作为主要成分的情况下，作为仅能够利用于从高电阻状态向低电阻状态变化的一次动作的反熔丝型(anti-fuse)起作用，存在不能够改写的问题。即，在该情况下，通过使过渡金属氧化物绝缘破坏而使电阻的状态变化，因此，一旦成为低电阻状态则不能返回高电阻状态。
本发明是鉴于这样的状况而完成的，其目的是提供不需要成型工序地进行动作，具有高速且可逆的稳定的改写特性、良好的电阻值的保持特性的非易失性存储元件，和与半导体制造工艺的亲和性(融合性)高的该非易失性存储元件的制造方法，以及使用了该非易失性存储元件的非易失性半导体装置。
为了达到上述目的，本发明的非易失性存储元件包括：第一电极；第二电极；和存在于上述第一电极与上述第二电极之间，电阻值根据施加在两电极间的极性不同的电信号可逆地变化的电阻变化层，上述电阻变化层在其厚度方向上具有：包含具有由TaOx(其中，0＜x＜2.5)表示的组成的第一缺氧型钽氧化物的第一区域；和包含具有由TaOy(其中，x＜y＜2.5)表示的组成的第二缺氧型钽氧化物的第二区域。
上述电阻变化层也可以具有叠层有至少两层作为上述第一区域的具有由TaOx(其中，0＜x＜2.5)表示的组成的第一缺氧型钽氧化物层、和作为上述第二区域的具有由TaOy(其中，x＜y＜2.5)表示的组成的第二缺氧型钽氧化物层的叠层结构。
上述第二缺氧型钽氧化物层可以与上述第一电极或者上述第二电极接触。
将相比于与上述第二缺氧型钽氧化物层未接触的电极，在与上述第二缺氧型钽氧化物层接触的电极上施加具有更高的电位的电脉冲之后的第一电极与第二电极间的电阻值记为RH；将相比于与上述第二缺氧型钽氧化物层未接触的电极，在与上述第二缺氧型钽氧化物层接触的电极上施加具有更低的电位的电脉冲之后的第一电极与第二电极间的电阻值记为RL，此时，可以是RH＞RL。
上述TaOx优选满足0.8≤x≤1.9。
上述TaOy优选满足2.1≤y＜2.5。
上述第二缺氧型钽氧化物层的厚度优选小于上述第一缺氧型钽氧化物层的厚度。
上述第二缺氧型钽氧化物层的厚度优选在1nm以上8nm以下。
另外，本发明的非易失性半导体装置具有存储器阵列，该存储器阵列包括：半导体基板；在上述半导体基板上形成为相互平行的多个第一电极配线；在上述多个第一电极配线的上方，以在与上述半导体基板的主面平行的面内相互平行、且与上述多个第一电极配线立体交叉的方式形成的多个第二电极配线；以及与上述多个第一电极配线和上述多个第二电极配线的立体交叉点相对应地设置的非易失性存储元件，在将上述第一电极配线作为第一电极、将上述第二电极配线作为第二电极的情况下，上述非易失性存储元件各自具有存在于上述第一电极与上述第二电极之间、电阻值根据两电极间的电压可逆地变化的电阻变化层，上述电阻变化层在其厚度方向上具有：包含具有由TaOx(其中，0＜x＜2.5)表示的组成的第一缺氧型钽氧化物的第一区域；和包含具有由TaOy(其中，x＜y＜2.5)表示的组成的第二缺氧型钽氧化物的第二区域。
另外，本发明的非易失性半导体装置具有存储器阵列，该存储器阵列包括：半导体基板；在上述半导体基板上形成为相互平行的多个第一电极配线；在上述多个第一电极配线的上方，以在与上述半导体基板的主面平行的面内相互平行、且与上述多个第一电极配线立体交叉的方式形成的多个第二电极配线；以及与上述多个第一电极配线和上述多个第二电极配线的立体交叉点相对应地设置的非易失性存储元件，上述非易失性存储元件各自具有：与上述第一电极配线连接的第一电极；与上述第二电极配线连接的第二电极；和存在于上述第一电极与上述第二电极之间、电阻值根据两电极间的电压可逆地变化的电阻变化层，上述电阻变化层在其厚度方向上具有：包含具有由TaOx(其中，0＜x＜2.5)表示的组成的第一缺氧型钽氧化物的第一区域；和包含具有由TaOy(其中，x＜y＜2.5)表示的组成的第二缺氧型钽氧化物的第二区域。
上述非易失性存储元件可以各自在上述第一电极与上述第二电极之间具有电流抑制元件，该电流抑制元件与上述电阻变化层电连接。
也可以具有叠层有多个上述存储器阵列的多层化存储器阵列。
另外，本发明的非易失性半导体装置包括：半导体基板；形成在上述半导体基板上，以相互交叉的方式排列的多个字线和多个位线；与上述多个字线和多个位线的交点相对应地设置的多个晶体管；和与上述多个晶体管相对应地分别设置的多个非易失性存储元件，上述非易失性存储元件各自具有：第一电极；第二电极；和存在于上述第一电极与上述第二电极之间，电阻值根据通过对应设置的上述晶体管在上述第一电极与上述第二电极间施加的电信号可逆地变化的电阻变化层，上述电阻变化层在其厚度方向上具有：包含具有由TaOx(其中，0＜x＜2.5)表示的组成的第一缺氧型钽氧化物的第一区域；和包含具有由TaOy(其中，x＜y＜2.5)表示的组成的第二缺氧型钽氧化物的第二区域。
另外，本发明的非易失性半导体装置包括：半导体基板；和形成在上述半导体基板上、具有执行规定的运算的逻辑电路和程序功能的非易失性存储元件，上述非易失性存储元件具有：第一电极；第二电极；和存在于上述第一电极与上述第二电极之间，电阻值根据两电极间的电压可逆地变化的电阻变化层，上述电阻变化层在其厚度方向上具有：包含具有由TaOx(其中，0＜x＜2.5)表示的组成的第一缺氧型钽氧化物的第一区域；和包含具有由TaOy(其中，x＜y＜2.5)表示的组成的第二缺氧型钽氧化物的第二区域。
另外，上述非易失性半导体装置还可以具有其它特定的上述非易失性半导体装置。
另外，本发明提供非易失性存储元件的制造方法，该非易失性存储元件包括：第一电极；第二电极；和存在于上述第一电极与上述第二电极之间，电阻值根据在两电极间施加的极性不同的电信号可逆地变化的电阻变化层，制造上述电阻变化层的工序包括：(A)构成上述电阻变化层的厚度方向的一部分，形成包含具有由TaOx(其中，0＜x＜2.5)表示的组成的第一缺氧型钽氧化物的第一区域的工序；和(B)形成在上述电阻变化层的厚度方向上与上述第一区域相邻、包含具有由TaOy(其中，x＜y＜2.5)表示的组成的第二缺氧型钽氧化物的第二区域的工序。
也可以是，上述工序A是形成包含上述第一缺氧型钽氧化物的第一层的工序，上述工序B是通过使上述第一层的表面氧化，形成上述第一区域和上述第二区域的工序。这里，在本发明中，在“第二区域与第一区域相邻”的方式中，包括第一区域与第二区域接触的状态、和在第一区域与第二区域之间存在其它区域的状态这两者。
也可以是，上述工序A是形成包含上述第一缺氧型钽氧化物的作为上述第一区域的第一层的工序，上述工序B是在上述第一层上沉积包含上述第二缺氧型钽氧化物的作为上述第二区域的第二层的工序。
可以通过溅射法或者化学气相沉积法形成上述第一层。
可以通过溅射法或者化学气相沉积法形成上述第二层。
上述第二层的厚度可以为1nm以上8nm以下。
能够根据参照附图的以下的优选实施方式的详细说明明确本发明的上述目的、其它目的、特征和优点。
根据本发明，能够得到不经成型工序，能够进行高速动作，而且具有可逆的稳定的改写特性、良好的电阻值的保持特性的非易失性存储元件，和与半导体制造工艺亲和性高的该非易失性存储元件的制造方法，以及使用了该非易失性存储元件的非易失性半导体装置。
附图说明
图1是表示本发明的第一实施方式的非易失性存储元件的一个结构例的截面图。
图2(a)～(c)是表示本发明的第一实施方式的非易失性存储元件的制造工序的截面图。
图3是表示在读出信息的情况下的本发明的第一实施方式的非易失性存储元件的实施例1～3的动作例的图。
图4是表示在写入信息的情况下的本发明的第一实施方式的非易失性存储元件的实施例1～3的动作例的图。
图5(a)～(c)是表示本发明的第一实施方式的非易失性存储元件所具有的电阻变化层的电阻值与脉冲施加次数的关系的图。
图6是表示本发明的第一实施方式的由钽氧化物构成的电阻变化层的XRD(X射线衍射)光谱的图。
图7(a)、(b)是表示本发明的第一实施方式的由钽氧化物构成的电阻变化层的X射线反射率的光谱的图。
图8(a)～(c)是表示本发明的第一实施方式的非易失性存储元件的变形例的结构的截面图。
图9是表示本发明的第一实施方式的非易失性存储元件所具有的电阻变化层的电阻值与脉冲施加次数的关系的图。
图10是表示在本发明的第一实施方式的非易失性存储元件动作的情况下，施加在电极间的电脉冲的宽度与电阻变化层的电阻值的关系的图。
图11是表示在本发明的第一实施方式的非易失性存储元件中，在电极间连续施加相同极性的电脉冲的情况下的电阻变化层的电阻变化特性的图。
图12是表示在本发明的第一实施方式的非易失性存储元件中，在电极间交替地连续施加10000次正负的电脉冲的情况下的电阻变化层的电阻变化特性的图。
图13是表示关于本发明的第一实施方式的非易失性存储元件的阿仑尼乌斯曲线(Arrhenius plot)的图。
图14(a)～(c)是表示本发明的第二实施方式的非易失性存储元件所具有的电阻变化层的电阻值与脉冲施加次数的关系的图。
图15(a)、(b)是本发明的第二实施方式的非易失性存储元件的实施例5的截面的透射型电子显微镜照片和其简图。
图16是表示本发明的第三实施方式的非易失性存储元件所具有的由钽氧化膜层构成的电阻变化层中的溅射时的氧流量比与钽氧化物层中的含氧率的关系的图。
图17(a)、(b)是表示本发明的第三实施方式的非易失性存储元件所具有的电阻变化层的电阻值与脉冲施加次数的关系的图。
图18(a)～(c)是表示本发明的第一～第三实施方式的非易失性存储元件的变形例的结构的截面图。
图19是表示本发明的第四实施方式的非易失性半导体装置的结构的框图。
图20是表示图19中的A部分的结构(4比特的量的结构)的立体图。
图21是表示本发明的第四实施方式的非易失性半导体装置所具有的非易失性存储元件的结构的截面图。
图22(a)～(g)是表示本发明的第四实施方式的非易失性半导体装置所具有的非易失性存储元件的变形例的结构的截面图。
图23是表示本发明的多层化结构的非易失性半导体装置所具有的存储器阵列的结构的立体图。
图24是表示本发明的第四实施方式的非易失性半导体装置的动作例的时序图。
图25是表示本发明的第五实施方式的非易失性半导体装置的结构的框图。
图26是表示图25中的C部分的结构(2比特的量的结构)的截面图。
图27是表示本发明的第五实施方式的非易失性半导体装置的动作例的时序图。
图28是表示本发明的第六实施方式的非易失性半导体装置的结构的框图。
图29是表示本发明的第六实施方式的非易失性半导体装置所具有的救济地址保存寄存器的结构的框图。
图30是表示本发明的第六实施方式的非易失性半导体装置所具有的救济地址保存寄存器的结构的截面图。
图31是表示本发明的第六实施方式的非易失性半导体装置的制造工艺的主要流程的流程图。
图32是表示现有的存储元件的结构的截面图。
符号说明
100：非易失性存储元件
101：基板
102：氧化物层
103：第一电极层
104：第一钽氧化物层
105：第二钽氧化物层
106：电阻变化层
107：第二电极层
108：光致抗蚀剂
109：元件区域
110：第三钽氧化物层
200：非易失性半导体装置
201：存储器主体部
202：存储器阵列
203：行选择电路/驱动器
204：列选择电路/驱动器
205：写入电路
206：读出放大器
207：数据输入输出电路
208：地址输入电路
209：控制电路
210：非易失性存储元件
211：上部配线
212：下部配线
213：上部电极
214：电阻变化层
215：内部电极
216：电流抑制元件
217：下部电极
218：欧姆电阻层
219：第二电阻变化层
300：非易失性半导体装置
301：存储器主体部
302：存储器阵列
303：行选择电路/驱动器
304：列选择电路
305：写入电路
306：读出放大器
307：数据输入输出电路
308：单元板(cell plate)电源
309：地址输入电路
310：控制电路
313：非易失性存储元件
314：上部电极
315：电阻变化层
316：下部电极
400：非易失性半导体装置
401：半导体基板
402：CPU
403：输入输出电路
404：逻辑电路
405：模拟电路
406：BIST电路
407：SRAM
408：救济地址保存寄存器
409：非易失性存储元件
410：写入电路
411：读出电路
412：闩锁电路
BL0、BL1、……：位线
M11、M12、……：存储器单元
T11、T12、……：晶体管
WL0、WL1、……：字线
500：非易失性存储元件
501：基板
502：氧化物层
503：下部电极
504：电阻变化层
505：上部电极
具体实施方式
以下，参照附图详细说明本发明的优选实施方式。另外，以下在所有的附图中，在相同或者相当的部分上标注相同的符号，有时省略其说明。
(第一实施方式)
[非易失性存储元件的结构]
图1是表示本发明的第一实施方式的非易失性存储元件的一个结构例的截面图。
如图1所示，本实施方式的非易失性存储元件100包括：基板101；形成在该基板101上的氧化物层102；形成在该氧化物层102上的第一电极层103；第二电极层107；和夹在第一电极层103与第二电极层107之间的电阻变化层106。此处，电阻变化层106由具有由TaOz(其中，0＜z＜2.5)表示的组成的缺氧型钽氧化物构成。而且，电阻变化层106由含氧率低的第一含钽层(第一区域：以下称为“第一钽氧化物层”)104、和形成在该第一钽氧化物层104上的含氧率比第一钽氧化物层104高的第二含钽层(第二区域：以下称为“第二钽氧化物层”)105构成。
在驱动该非易失性存储元件100的情况下，利用外部的电源在第一电极层103与第二电极层107之间施加满足规定的条件的电压。在本说明书中，将第二电极层107相对于第一电极层103的相对的电位(电压)定义为施加在第一电极层103与第二电极层107之间的电压。从而，使第二电极层107的电位比第一电极层103高的施加电压是正的施加电压，使第二电极层107的电位比第一电极层103低的施加电压是负的施加电压。根据施加电压的方向(极性)，非易失性存储元件100的电阻变化层106的电阻值可逆地增加或减少。例如，在施加了比规定的阈值电压大的脉冲电压的情况下，电阻变化层106的电阻值增加或者减少，另一方面，在施加了比该阈值电压小的脉冲电压的情况下，电阻变化层106的电阻值不发生变化。
作为第一电极层103和第二电极层107的材料，例如有Pt(铂)、Ir(铱)、Pd(钯)、Ag(银)、Ni(镍)、W(钨)、Cu(铜)和TaN(氮化钽)等。
另外，作为基板101能够使用单晶硅基板或者半导体基板，当然并不限于这些基板。电阻变化层106能够在比较低的基板温度下形成，因此也能够在树脂材料等之上形成电阻变化层106。
[非易失性存储元件的制造方法]
接着，参照图2(a)～图2(c)，说明本实施方式的非易失性存储元件100的制造方法。
首先，如图2(a)所示，在作为单晶硅的基板101上通过热氧化法形成厚度200nm的氧化物层102。而且，通过溅射法在氧化物层102上形成作为第一电极层103的厚度100nm的Pt薄膜。然后，在第一电极层103上，由使用了Ta靶的反应性溅射法形成第一钽氧化物层(第一层)104。
接着，如图2(b)所示，氧化第一钽氧化物层104的最靠表面的部分，使其表面改性。由此，在第一钽氧化物层104的表面上形成含氧率比该第一钽氧化物层104高的第二钽氧化物层(第二区域)105。通过叠层有这些第一钽氧化物层(正确地讲是第一层中没有被氧化的区域(第一区域))104和第二钽氧化物层105的叠层结构，构成电阻变化层106。
然后，在第二钽氧化物层105上，通过溅射法形成作为第二电极层107的厚度150nm的Pt薄膜。最后，通过光致抗蚀工序，形成由光致抗蚀剂构成的图形108。最后，如图2(c)所示，通过干蚀刻形成元件区域109。
根据上述的制造方法制作实施例1～3。以下说明其详细过程。
首先，如上述所示形成基板101、氧化物层102和由Pt构成的第一电极层103的叠层结构。然后，在第一电极层103上，通过以氩气和氧气溅射Ta靶的所谓反应性溅射形成第一钽氧化物层104。这时的成膜条件是：开始溅射之前的溅射装置内的真空度(背压)是7×10- 4Pa左右，溅射时的功率是250W，氩气与氧气相加的全部气体压力是3.3Pa，氧气的流量比是3.4％，基板的设定温度是30℃，成膜时间是7分钟。由此，沉积了30nm的含氧率是大约58at％，即能够表示为TaO1.4的第一钽氧化物层104。
在实施例1～3的制造时，在溅射装置内连续地进行第一钽氧化物层104和第二钽氧化物层105的形成以及第二电极层107的形成。即，在沉积第一钽氧化物层104以后，保持气体压力的条件和功率等溅射的条件，在Ta靶和与其相对设置的基板101之间插入闸板，并将该状态保持规定的时间。由此，通过氧等离子体氧化第一钽氧化物层104的最靠表面的部分。其结果，在第一钽氧化物层104的表面上，形成有含氧率比该第一钽氧化物层104高的第二钽氧化物层105。
然后，如上述所示，在第二钽氧化物层105上，形成由Pt构成的第二电极层107。
然后，通过光致抗蚀工序形成元件区域109。其中，在实施例1～3中，元件区域109是直径3μm的圆形图形。
在本实施方式中，通过使上述利用氧等离子体的氧化处理时间(氧等离子体暴露时间)变化，制作实施例1～3。表1汇总了所制作的实施例与氧等离子体暴露时间的关系。其中，实施例1的氧等离子体暴露时间为0分钟，意味着在第一钽氧化物层104的沉积以后，没有暴露在氧等离子体中，而作为第二电极层107立即沉积Pt。另外，表1中除了氧等离子体暴露时间以外，还同时表示了后述的元件的初始电阻的测定结果。
[表1]
Figure A20088000042100201
以下，说明这样制作的实施例1～3的特性等。
[电阻变化层的初始电阻]
首先，测定实施例1～3的电阻变化层106的初始电阻，研究其结果。此处，在各实施例中的第一电极层103与第二电极层107之间，施加比阈值电压(例如，1V左右)低的50mV的微弱的电压，测定流过的电流，求取各实施例的电阻变化层106的初始的电阻值。表1表示其结果。
参照表1，在实施例1(氧等离子体暴露时间0分钟)中为11Ω，在实施例2(0.5分钟)中为650，在实施例3中为1890，可知随着氧等离子体暴露时间变长，电阻变化层106的电阻值上升。
与此相对，另外测定了与本实施方式同样地制作的第一钽氧化物层(TaO1.4)的薄层电阻率(sheet resist)，其结果是4～5mΩcm。此处，认为薄层电阻率表示的是钽氧化物的内部的电阻率，即本来的钽氧化物本身固有的电阻率。如果假设只是将具有该本来的电阻率的钽氧化物切取为膜厚30nm且直径3μm的形状(实施例1～3的元件区域的大小)，则电阻值为0.2Ω左右。与此相比较，表1中表示的各实施例的电阻变化层106的电阻值非常高。认为存在该差别的原因在于第一电极层103和第二电极层107与电阻变化层106之间的接触电阻，以及通过氧等离子体处理形成的第二钽氧化物层105。大致认为，在氧等离子体暴露时间为0分钟的实施例1中观测到的11Ω相当于接触电阻，在实施例2和3中观测到的数百Ω以上的大电阻值的大部分起因于通过氧等离子体处理形成的第二钽氧化物层105。
[电阻变化型非易失性存储元件的动作例]
在说明实施例1～3的具体的动作之前，参照附图说明在本实施方式中制作的电阻变化型的非易失性存储元件的动作例，即进行信息的写入/读出时的动作例。
图3是表示写入信息的情况下的电阻变化型的非易失性存储元件的动作例的图。
在图1表示的非易失性存储元件的第一电极层103与第二电极层107之间，如果交替地施加例如脉宽为100nsec的极性不同的两种电脉冲，则电阻变化层106的电阻值像图3那样变化。即，在电极间施加了负电压脉冲(电压E1，脉宽100nsec)的情况下，电阻变化层106的电阻值从高电阻值Rb向低电阻值Ra减少。另一方面，在电极间施加正电压脉冲(电压E2，脉宽100nsec)的情况下，电阻变化层106的电阻值从低电阻值Ra向高电阻值Rb增加。
在该图3表示的例子中，分别将高电阻值Rb分配为信息“0”，将低电阻值Ra分配为信息“1”。因此，通过在电极间施加正电压脉冲使得电阻变化层106的电阻值为高电阻值Rb，写入信息“0”，另外，通过在电极间施加负电压脉冲使得为低电阻值Ra，写入信息“1”。
图4是表示读出信息的情况下的实施例1～3的动作例的图。
在进行信息的读出时，在电极间施加振幅比在使电阻变化层106的电阻值变化时施加的电脉冲小的读出用电压E3(|E3|＜|E1|，|E3|＜|E2|)。其结果，输出与电阻变化层106的电阻值相对应的电流，通过检测该输出电流值，能够读出所写入的信息。
在图4表示的例子中，输出电流值Ia与低电阻值Ra相对应，输出电流值Ib与高电阻值Rb相对应，因此在检测出输出电流值Ia时读出信息“1”，在检测出输出电流值Ib时读出信息“0”。
[实施例1～3的电阻变化特性]
接着，说明对在本实施方式中实际制作的实施例1～3施加电脉冲，引起电阻变化时的特性。
图5是表示第一实施方式的非易失性存储元件所具有的电阻变化层的电阻值与施加的电脉冲的关系的图，(a)～(c)分别表示实施例1～3中的结果。这里，测定了在第一电极层103与第二电极层107之间，交替地反复施加脉宽100nsec，负电压-2.0V、正电压3.0V这两种电脉冲的情况下的电阻变化层106的电阻值。如上所述，使第二电极层107的电位比第一电极层103高的施加电压是正电压，使第二电极层107的电位比第一电极层103低的施加电压是负电压。
首先，观察表示照射0.5分钟氧等离子体而得到的实施例2的电阻变化特性的图5(b)，可知如果在刚刚结束测定的初始状态的试样上施加负电压-2.0V的电脉冲，则电阻值从650Ω降低到大约50Ω。之后，在正电压3.0V的电脉冲下电阻值增加到5000Ω，之后，能够确认在50Ω与5000Ω之间发生非常稳定的可逆的电阻变化。即，观测到不经成型工序的迅速稳定的电阻变化。
另外，根据图5(c)能够明确，在照射1分钟氧等离子体而得到的实施例3中，在测定的范围内也产生稳定且可逆的电阻变化，在初始电阻是1890Ω的元件上，如果施加-2V的电脉冲则电阻值减少到约200Ω，接着如果施加+3V的电脉冲则电阻值增加到2000Ω。在这种情况下，也不需要成型工序，能够稳定地产生电阻变化。
然而，观察表示实施例1的电阻变化特性的图5(a)，可知即使施加-2.0V和3.0V这两种电脉冲也没有引起电阻变化。认为这是因为，实施例1中氧等离子体暴露时间为0分钟，即，在沉积了第一钽氧化物层104之后立刻沉积第二电极层107而制作得到，不存在第二钽氧化物层105，即使存在也是非常薄的状态。根据这些结果认为，为了不经成型工序地产生电阻变化，第二钽氧化物层105的存在是必需的。
这样，在存在第二钽氧化物层105的实施例2和3中，能够确认可逆的电阻变化。以下，叙述更详细地研究了这些实施例中的电阻变化层106的结果。
[电阻变化层的分析]
为了分析本实施方式中的电阻变化层106的结构，分别准备了在与实施例1～3完全相同的条件下，在基板上沉积钽氧化物，直到进行了氧等离子体的照射处理的样品，该基板是在单晶硅基板上形成有厚度200nm的氧化物层的结构。将这些样品分别记为A、B、C。汇总各个样品的氧等离子体暴露时间和后述的分析结果的结果表示在表2中。另外，在样品A～C上没有沉积与第二电极层107相当的Pt，因此是暴露出电阻变化层的状态。
[表2]
Figure A20088000042100231
图6是表示样品B的X射线衍射光谱的曲线。参照本图6，在2θ是36deg.附近观测到峰，由此可知在样品B中形成有钽氧化物。另外，该峰是30～40deg.范围的宽幅的峰，由此认为结晶的状态是无定形的。另外，在2θ为56deg.处的峰是由硅基板引起的。而且，样品A和C也得到与样品B的情况同样的光谱，由此可知在任一个样品中都形成有以无定形的钽氧化物为主要成分的电阻变化层。然而，在X射线衍射测定中，每一种都得到了非常类似的光谱，没有观测到对氧等离子体暴露时间的依赖性。
如上所述，对于本实施方式的样品，X射线衍射测定的测定灵敏度并不太高。即，样品A～C中的电阻变化层是非常薄(膜厚30nm)的如上述那样的无定形结构，因此在通常的X射线衍射光谱中难以进行这些钽氧化物的详细分析。于是，使用被称为X射线反射率法的方法(制造商名：Rigaku，软件名：X射线反射率数据处理软件)进一步进行详细的分析。这是相对于样品的表面以浅角度入射X射线并测定反射的X射线的强度的方法。而且，相对于该光谱假定适当的构造模型进行拟合(fitting)，评价样品A～C中的电阻变化层的膜厚和折射率。这时，作为拟合的参数，是电阻变化层的叠层结构、各层的膜厚和δ(＝1-折射率)。
图7中，首先作为一个例子，表示样品B的X射线反射率测定图形。其中，图7中的横轴表示X射线的入射角度，纵轴表示X射线的反射率。另外，图7(a)表示实际测定样品B的X射线反射率时得到的图形(虚线)、假定在基板上存在单层的钽氧化物层而进行拟合得到的结果(实线)，图7(b)同样表示测定时得到的反射率图形(虚线)、假定在基板上存在两层钽氧化物层而进行拟合得到的结果(实线)。
观察图7(a)，测定值与拟合结果虽然大致一致，但是在细微的点上能够看到差异。另一方面，观察图7(b)，实测的反射率图形与通过拟合得到的反射率图形良好地一致到不能够识别两者的程度。根据以上结果，认为样品B由第一和第二钽氧化物层这两层不同的钽氧化物层构成。
在假定该两层的叠层结构进行拟合时的样品B的分析结果中，如表2所示，能够得到第一钽氧化物层的膜厚是28.6nm、δ是29.3×10-6；第二钽氧化物层的膜厚是约1.43nm、δ是22.3×10-6这样的值。一般金属钽的δ是39×10-6，Ta2O5的δ是22×10-6。将这些值与本次得到的值进行比较，认为第一钽氧化物层是明显偏离TaO1.43(x＝1.43)左右的Ta的化学计量的组成的缺氧的氧化物。另外，第二钽氧化物层根据δ的值求取组成比，是TaO2.45(y＝2.45)，是接近Ta2O5(TaO2.5)的氧化物。但是也认为是一定程度偏离化学计量的组成的缺氧型氧化物。
参照表2，在样品C的情况下也能够得到大致相同的结果。即，在将第一钽氧化物层表示为TaOx时，膜厚是29nm左右，x是约1.4左右，在将第二钽氧化物层表示为TaOy时，膜厚是1.2nm左右，y为大约2.1。
另外，根据表2可知，即使是氧等离子体暴露时间为0分钟的样品A，也形成有约1nm左右的第二钽氧化物层。在沉积钽氧化物的溅射装置内，背压保持在7×10-4Pa的高真空状态下，难以认为是在装置内形成了该氧化层。从而，认为该层的大部分是在溅射结束以后，在从溅射装置取出直至X射线反射率测定的期间形成的(实际上是从溅射装置取出几天以后实施的测定)。即，在不从溅射装置取出地形成第二电极的情况下，不存在第二钽氧化物层，或者即使存在膜厚也仅为1nm以下。
根据同样的推论，样品B和C，在从沉积了钽氧化物的溅射装置取出以后(直到进行X射线反射率测定的期间)暴露在外部气氛中，可能存在第二钽氧化物层的膜厚的一定程度的增加。然而，一般已知氧化的进行具有最初较快而后逐渐缓慢的倾向。从而，在溅射装置内暴露在氧等离子体中并形成有含氧率高的第二钽氧化物的情况下，推测在溅射装置外增加的第二钽氧化物层的比例很小。
存在该第二钽氧化物层这一情况，如上述参照表1的叙述所示，与实施例2和3的电阻变化层106的初始电阻与单层地设置有第一钽氧化物层的情况相比高很多的情况相符。即，与认为不存在第二钽氧化物层的实施例1的电阻值相比较，实施例2和3的电阻值高出2位数～3位数。认为这是因为，在实施例2和3中，含氧率高、电阻非常高的第二钽氧化物层105存在于第一钽氧化物层104与第二电极层107之间。
一般，认为具有化学计量的组成的Ta2O5是绝缘体，而如上所述，第二钽氧化物层相比于Ta2O5缺少氧，不是绝缘体。其中，本发明中的绝缘体的定义遵从一般的定义。即，将电阻率为108Ωcm以上的材料定义为绝缘体(展会：“用于集成电路的半导体工学”工业调查会(1992年)宇佐美晶、兼房慎二、前川隆雄、友景肇、井上森男)，将具有不足108Ωcm的电阻值的材料定义为导体。如果本实施方式的第二钽氧化物层是绝缘体，在电阻率是108Ωcm的情况下，具有直径3μm(本实施方式中的元件区域109的直径)的圆形和1nm的膜厚(第二钽氧化物层的大致膜厚)，则电阻值应该是1.4×108Ω左右，(根据“电阻值＝电阻率×膜厚/面积”计算)。而且，即使第二钽氧化物层的膜厚是0.1nm，电阻值也是1.4×107Ω。另一方面，参照表1，实施例2和3的电阻值顶多是103～104Ω左右，与假定是绝缘体的情况相比较，至少低3～4位数左右。根据该计算结果也可知在本实施方式中形成的第二钽氧化物层不是绝缘体，而是导电性的氧化物层。
另外，在本实施方式中，在第二钽氧化物层的分析中使用X射线反射率测定法，但也能够使用俄歇电子分光分析法(AES)、荧光X射线分析法(XPS)和电子线微分析法(EPMA：根据检测方式也称为WDS、EDS、EDX)等设备分析方法。
[实施例1～3的电阻变化特性与第二钽氧化物层的膜厚的相关性]
实施例2和3与样品B和C，在完全相同的条件下进行溅射，并进行氧等离子体照射处理，因此，在实施例2和3中也与样品B和C同样，认为在第一钽氧化物层104与第二电极层107之间存在第二钽氧化物层105。从而，可以说在实施例2中，与样品B同样形成有膜厚1.1nm的第二钽氧化物层105；在实施例3中，与样品C同样形成有膜厚1.2nm的第二钽氧化物层105。
如上所述，在实施例2和3中，能够确认不经成型工序的稳定的电阻变化现象。然而，在不存在含氧率高的第二钽氧化物层的实施例1中，至少未能在不经成型工序的情况下观测到电阻变化现象。即，认为为了不进行成型工序地表现出电阻变化，第二钽氧化物的存在是不可或缺的。而且，该第二钽氧化物在本实施方式的范围中，在表示为TaOy时，y是2.1左右即可，膜厚是1nm左右即可。
[电阻变化的机理和第二次钽氧化物层的作用]
关于第二钽氧化物层所起的作用，在不知道电阻变化现象的机理本身的现状下还不能明确地了解。然而，通过确认存在第二钽氧化物层，以下的推论能够成立。即，如果认为本实施方式的电阻变化型的非易失性元件的电阻变化是由电极与钽氧化物层的界面的氧原子的移动引起的，则认为存在第二钽氧化物层起到在界面附近有效地施加电压的作用的可能性。即，认为氧原子在第二电极层107与钽氧化物层106的界面附近通过电场聚集或者扩散，从而表现电阻变化现象。具体而言，如果在第二电极层107上施加正的电压，则带负电的氧原子聚集在第二电极层107侧，形成高电阻层，高电阻化。反之，如果施加负的电压，则氧原子在钽氧化物层内扩散，电阻下降。此处，如果在界面(正确地讲是钽氧化物层106侧的界面)处存在作为高电阻层的第二钽氧化物层105，则在该部分上施加大的电压，氧注入到高电阻层105中，含氧率越发升高，接近作为绝缘物的已知的具有化学计量的组成的Ta2O5。其结果，元件本身的电阻上升，成为高电阻化状态。然而，如果在界面上不存在作为高电阻层的第二钽氧化物层105，则电压均等地施加在钽氧化物层106上，在界面附近难以形成接近绝缘物的高电阻层。其结果，难以引起电阻变化现象。但是，即使在不存在第二钽氧化物层105的情况下，如果通过施加比稳定动作的电压高的电压(在本实施方式中是大于-2V、3V的电压)、或者施加大量的电脉冲的所谓成型工序，一度生成与第二钽氧化物层105类似的层，则认为之后也会引起稳定的电阻变化。
另外，根据上述机理，可以说在与第二钽氧化物层105接触的电极上施加了具有正的电压的电脉冲时(例如，在图1那样的结构的情况下，在第二电极层107上施加具有比第一电极层103高的定位的电脉冲)，易于引起高电阻化；反之，在施加负的电压时易于引起低电阻化。但是，如果在没有与第二钽氧化物层105接触的电极侧通过成型工序形成具有与第二钽氧化物层类似的具有高含氧率的层，则也能够进行表示出与此相反的电阻变化的动作，并非必须满足上述的施加电压的极性与电阻值的关系。另外，电阻变化层106也并非必须如上述那样由含氧量低的层104和含氧量高的层105构成，只要位于两电极层103、107之间的部分在其厚度方向上至少包括含氧量低的区域和含氧量高的区域即可。从而，电阻变化层106也可以以缺氧型钽氧化物的含氧量在其厚度方向上具有分布(profile)的方式形成。另外，根据上述机理，在缺氧型钽氧化物(TaOz(0＜z＜2.5))中，认为在其含氧量(z)的整个范围内表现出电阻变化现象。但是，如后所述，依赖于含氧量，在表现出的电阻变化的程度方面存在差异。
进而，根据上述机理，第二钽氧化物层并不是必须设置在第一钽氧化物层与第二电极之间，也可以像下面的变形例那样进行设置。
图8是表示本发明的第一实施方式的非易失性存储元件的变形例的结构的截面图。另外，在图8中为了方便省略了基板和氧化物层。
如图8(a)所示，第二钽氧化物层105A也可以沉积在第一电极层103A上。在这种情况下，电阻变化层106A以第二钽氧化物层105A和第一钽氧化物层104A的顺序进行叠层而构成。
另外，如图8(b)所示，也可以采用下述结构：按照第一电极层103B、第二钽氧化物层105B和第一钽氧化物层104B的顺序进行叠层，在其上沉积与第二钽氧化物层105B类似的组成的第三钽氧化物层110B，进而在其上沉积第二电极层107B。在这种情况下，电阻变化层106B以第二钽氧化物层105B、第一钽氧化物层104B和第三钽氧化物层110B的顺序进行叠层而构成。
另外，在图8(a)和图8(b)的情况下，难以通过氧化形成第二钽氧化物层105，需要使用溅射或者化学气相沉积法进行沉积而形成。例如，在溅射法的情况下，首先，在沉积时的氧气流量比较高的条件下进行溅射，形成高含氧率、高电阻的第二钽氧化物层105(在上述[非易失性存储元件的制造方法]中说明过的溅射条件的情况下，能够通过使氧气流量比为7～8％左右而形成)。然后，降低氧气流量比沉积第一钽氧化物层104，从而能够形成图8(a)和图8(b)的结构。
进而，如图8(c)所示，第一钽氧化物层104C也可以不是单层，而是由两层以上的组成不同的钽氧化物层形成。另外，也可以由组成连续变化的钽氧化物层构成。但是，在这种情况下，第二钽氧化物层105C的含氧率必须比构成第一钽氧化物层104C的各层的含氧率高。图8(c)为了方便以第二钽氧化物层105C与第二电极接触的方式表示，但也可以如图8(a)所示设置在第一电极侧，或者如图8(b)所示设置在第一和第二电极这两者处。
[第一钽氧化物层的膜厚]
接着，为了调查第一钽氧化物层104的膜厚对电阻变化现象造成的影响，制作了具有与上述实施例1和2膜厚不同的第一钽氧化物层的非易失性存储元件(实施例4)，并调查其电阻变化特性。实施例4与实施例2相比仅是第一钽氧化物层104的膜厚不同，实施例2中的第一钽氧化物层104的膜厚是30nm，而实施例4中的膜厚为90nm。制作实施例4时的氧等离子体暴露时间与实施例2的情况相同，为0.5分钟。从而，在实施例4中，认为第二钽氧化物层105的膜厚是1～2nm左右。
图9表示在该实施例4中，在第二电极层107与第一电极层103之间交替地反复施加负电压-2.0V和正电压3.0V的100nsec的电脉冲时的电阻变化特性。如图9所示，在实施例4中也不需要成型，通过施加-2.0V，电阻值从约500Ω变化到20Ω，然后，在20Ω左右与200Ω左右之间可逆地产生电阻变化。
根据以上的结果可知，第一钽氧化物层的膜厚对本实施方式的非易失性存储元件中的电阻变化现象并没有造成多大的影响。
[施加的电脉冲的宽度与电阻值的关系]
接着，说明在本实施方式的非易失性存储元件100中，施加在电极间的电脉冲的宽度与电阻变化层106的电阻变化特性的关系。
图10表示在实施例2中，使施加在电极间的电脉冲的宽度改变时的电阻变化层106的电阻变化特性。电脉冲的宽度变化为100、50、30、20nsec，在各个脉冲宽度下使电阻变化大约30次。根据该图可知，如果使施加的电脉冲的宽度变窄，虽然电阻变化的宽度(高电阻状态下的电阻值与低电阻状态下的电阻值之差)逐渐减小，但即使是在20nsec这样的超高速脉冲的情况下，也能够确认电阻变化现象。
从而，本实施方式的非易失性存储元件可以说即使在使用超高速脉冲的情况下也能够比较稳定地进行动作。
[非易失性存储元件的印记(imprint)性]
接着，说明在电极间连续施加了相同极性的电脉冲的情况下的本实施方式的非易失性存储元件100的电阻值的印记性。
图11表示在实施例2中，在电极间连续施加了正或者负的电脉冲的情况下的电阻变化层106的电阻变化特性。另外，这里表示的是下述情况：通过在实施例2的电极间连续施加20次正或者负的同一极性的电脉冲，连续地产生高电阻或者低电阻的状态，在其前后，反复施加正负的电脉冲使电阻状态变化。
首先，如果在非易失性存储元件100的电极间施加大约40次正负的电脉冲，则如图11所示，能够确认高电阻状态和低电阻状态可逆地变化。接着，通过连续施加20次正的电脉冲连续地产生了高电阻状态，之后再次交替地连续施加大约40次正负的电脉冲。在这种情况下，也如图11所示，稳定地反复产生高电阻状态或者低电阻状态。从该结果能够确认，即使连续施加了正的电脉冲，也能够稳定地产生电阻变化。
进而，通过连续施加20次负的电脉冲连续地产生了低电阻状态，之后再次交替地连续施加了大约40次正负的电脉冲。在这种情况下，也如图11所示，稳定地反复高电阻状态或者低电阻状态。根据该结果能够确认，即使连续施加了负的电脉冲，也能够稳定地产生电阻变化。
根据上述内容可知，本实施方式的非易失性存储元件100的所谓的印记耐性很高。从而，在本实施方式的非易失性存储元件100的情况下能够期待稳定的动作。
[非易失性存储元件的耐久特性]
图12表示对实施例2交替地连续施加正负的脉冲，并调查电阻变化现象的耐久性的结果。在图12中表示脉冲的施加次数直到10000次的测定结果。通过观察该图能够明确，即使施加10000次脉冲，在高电阻状态的电阻值和低电阻状态的电阻值中也没有看到变化，分别是1000Ω和60Ω，为大致一定的值。另外，图12并不意味着在施加了10000次脉冲以后不再能看到电阻变化现象，而是表示在此后元件仍稳定地进行电阻变化。
从而能够得出结论，本实施方式的非易失性存储元件100在耐久性方面也很优异。
[非易失性存储元件的保持特性]
接着，说明本实施方式的非易失性存储元件100的保持特性。
在实施例2中，在210℃、180℃和125℃的环境下，测定了电阻变化层106的电阻值的变化。在设定为低电阻状态的情况下，与初始的电阻值相比较，变化并不太大，与此相对，在设定为高电阻的情况下观察到了变化。从而，本发明的第一实施方式的非易失性存储元件100的保持特性可以认为被高电阻值侧的变化律速(制约)。其中，如果以初始状态的高电阻值和低电阻值的1/2的电阻值为基准，测定到达该值的时间，则在210℃的情况下是约0.15小时，在180℃的情况下是7小时，在125℃的情况下是700小时。
图13表示温度和保持时间的阿仑尼乌斯曲线。根据该图13能够推定在85℃以下的环境下超过10年的保持时间。由此可知，本实施方式的非易失性存储元件具有非常高的保持特性。
(第二实施方式)
在第一实施方式中，在溅射装置内沉积了第一钽氧化物层之后，连续进行利用氧等离子体的氧化处理，形成了第二钽氧化物层。然而，在该方法中由于使用的装置的情况，不能够形成厚的第二钽氧化物层。于是，在本实施方式中，叙述形成有膜厚较厚的第二钽氧化物层的情况下的非易失性存储元件的动作。
[非易失性存储元件的制造方法]
非易失性存储元件的制造方法基本上与第一实施方式相同。但是，由于氧化工序的情况，钽氧化物的沉积条件和形成的非易失性存储元件的尺寸与第一实施方式不同。以下，参照图2说明非易失性元件的制造工序。
首先，如图2(a)所示，在为单晶硅的基板101上通过热氧化法形成厚度200nm的氧化物层102。然后，通过溅射法在氧化物层102上形成作为第一电极层103的厚度100nm的Pt薄膜。之后，在第一电极层103上，通过使用Ta靶的反应性溅射法形成第一钽氧化物层104。
此处，第一钽氧化物层104按照以下叙述的条件进行沉积。即，在将基板设置在溅射装置内之后，将溅射装置内抽真空到8×10-6Pa左右。而且，以钽为靶，使功率为1.6kW，流过34sccm氩气、21sccm氧气，将溅射装置内的压力保持为0.17Pa，进行20秒钟的溅射。由此，能够沉积30nm的电阻率为6mΩcm、含氧率为约61at％(TaO1.6)的第一钽氧化物层。
接着，如图2(b)所示，氧化该第一钽氧化物层104的最靠表面的部分，对其表面进行改性。此处，如表3所示，通过改变氧化处理的方法，制作实施例5～7。
[表3]
Figure A20088000042100321
即，实施例5是在溅射结束后，将基板从装置取出并导入氧等离子体产生装置，在将基板升温到250℃的状态下暴露在氧等离子体中进行氧化处理。实施例6是将基板导入灯加热退火装置，在将基板升温到300℃的状态下流过氧气进行氧化。通过这些氧化处理，形成含氧率比第一钽氧化物层104高的第二钽氧化物层105(第二钽氧化物层的膜厚组成的分析结果在后面叙述)。另一方面，实施例7是没有进行氧化处理的比较例。
之后，在第二钽氧化物层105上，通过溅射法形成作为第二电极层107的厚度150nm的Pt薄膜。另外，为了避免第二钽氧化物层105在大气中被氧化，第二电极层107在沉积了第二钽氧化物层105之后迅速进行。最后，通过光致抗蚀工序，形成光致抗蚀剂的图形108。通过干蚀刻形成元件区域109。此处，元件区域109为一边0.5μm的四边的形状。
[实施例5～7的电阻变化特性]
接着，说明对在本实施方式中实际制作的实施例5～7施加电脉冲，引起电阻变化时的特性。
图14表示第二实施方式的非易失性存储元件所具有的电阻变化层的电阻值与施加的电脉冲的关系，(a)～(c)分别表示实施例5～7中的测定结果。
首先，叙述利用氧等离子体进行氧化处理而形成第二钽氧化物层的实施例5的结果。根据图14(a)的结果可知，如果在制造之后的非易失性存储元件上立刻施加负电压-1.2V，则初始为约400Ω的电阻值下降到约200Ω，如果施加正电压1.5V，则电阻值增加到2000Ω左右。即，不经成型工序地产生了电阻变化。之后，通过交替地施加负电压-1.2V和正电压1.5V的电脉冲，电阻值在约200Ω到约3000Ω之间往复，良好地进行电阻变化。
可以理解这也是在不经成型工序的情况下稳定地引起电阻变化。即，初始为约600Ω的电阻，通过施加负电压-1.2V，降低到300Ω左右，通过施加正电压1.5V，增加到5000Ω左右。而且，之后通过交替地施加负电压-1.2V和正电压1.5V的电脉冲，电阻值在约200Ω到约5000Ω之间往复，良好地进行电阻变化。
然而，图14(c)表示的没有对第一钽氧化物层进行氧化的实施例7得到与上述情况差异很大的结果。即，实施例7在刚刚制作完成之后的状态下，即使施加作为比实施例5和6高的电压的负电压-1.5V和正电压2V，也完全没有表示出电阻变化。如果从正电压2.5V按照0.1V的刻度增加施加电压(图14(c)的横轴的脉冲数从第26次到32次的范围)，可知在3.2V时电阻值从约40Ω急剧地增加到约60000Ω。之后，通过施加负电压-1.5V和正电压2.0V的电压的电脉冲，产生电阻变化。此处，认为使施加电压从2.5V向3.2V增加的工序相当于在现有技术中公开的成型工序。即，认为在该工序中，在第一钽氧化物层104的表面附近可能形成了相当于第二钽氧化物层105的高电阻层。
根据以上的实施例能够明确，如果没有形成第二钽氧化物层，则非易失性存储元件不会在不经成型工序的情况下进行动作。反言之，认为为了不经成型工序地使非易失性存储元件动作，第二钽氧化物层的存在是不可或缺的。
[电阻变化层的分析]
为了分析本实施方式中的电阻变化层106的结构，准备了在与实施例5和6完全相同的条件下，在基板上沉积钽氧化物并进行到氧化处理的样品，该基板是在单晶硅基板上形成有厚度200nm的氧化物层的结构。将这些样品分别记为D、E。表4表示各个样品的X射线反射率测定的结果。其中，样品D和E与样品A～C同样，为暴露出第二钽氧化物层的状态。
[表4]
Figure A20088000042100341
参照表4可知，在由氧等离子体进行了氧化的样品D中，第二钽氧化物层TaOy的膜厚是8.1nm，与当初的目标一致，比样品A～C厚。另外，y为2.47，成为相比于具有化学计量的组成的Ta2O5还缺氧的状态。另外，在由灯加热退火装置进行了氧化处理的样品E中，第二钽氧化物层TaOy的膜厚是7.3nm，y为2.38。
此处，注意到X射线反射率测定的结果与制作非易失性存储元件时的初始电阻的值存在矛盾。即，在X射线反射率测定的结果中，进行了氧等离子体氧化处理的样品D的膜厚和y的值大于进行了灯加热退火氧化处理的样品E的膜厚和y的值(参照表4)，但是初始电阻在进行了氧等离子体氧化处理的实施例5这一方比进行了灯加热退火氧化处理的实施例6小(表3)。在现阶段认为导致该矛盾的原因之一是初始电阻的偏差。即，认为实施例5的初始电阻在一定程度上偶发性地比实施例6的初始电阻小。另一个可以考虑的原因是第二钽氧化物层的膜质。在本实施方式中，评价了第二钽氧化物层的膜厚和组成，但由于缺陷的评价等的测定非常困难所以没有进行。一般，认为在等离子体中形成氧化膜的情况下，相比于灯加热退火等通常的氧化工序，形成的缺陷更多。而且，如果大量地形成缺陷，则存在电荷通过该缺陷流动的可能性，其结果，能够认为实施例5的初始电阻比实施例6的初始电阻低。
[非易失性存储元件的截面观察]
如上所述，在本实施方式中形成的非易失性存储元件的第二钽氧化物层的膜厚是上述的7～8nm左右的值。如果是这种程度的膜厚，则通过利用透射型电子显微镜的非易失性存储元件的截面观察，能够容易地观察到第二钽氧化物层的存在。于是，实际进行实施例5的通过氧等离子体氧化形成有第二钽氧化物层的非易失性存储元件的截面观察。图15(a)表示其结果。图15(b)是图15(a)的照片的简图。
通过观察这些附图，能够明确地确认由Pt构成的第一电极(第一电极层)、第一钽氧化物层、第二钽氧化物层、由Pt构成的第二电极(第二电极层)。进而，还可知第一钽氧化物层的膜厚虽然有一些偏差但为大约28nm，第二钽氧化物层的膜厚为大约8nm左右。这些值与在同一氧化条件下制作的样品D的X射线反射率测定的结果大致一致(根据表4，第一钽氧化物层的膜厚是26.6nm，第二钽氧化物层的膜厚是8.1nm)。根据以上的事实，明确了在由本实施方式的方法制作的非易失性存储元件中，实际上存在第二钽氧化物层。另外，这也是X射线反射率测定的分析结果的准确性的证明。另外，如果综合样品A～E的数据，则证明优选第二钽氧化物层的厚度实质上为1nm以上8nm以下(正确地说，1.1nm以上8.1nm以下)。
(第三实施方式)
在上述第一实施方式的非易失性存储元件100的情况下，第一钽氧化物层104的含氧率是58at％(TaO1.4)。另外，第二实施方式的非易失性存储元件100的第一钽氧化物层104的含氧率也接近该值，是61at％(TaO1.6)。与此相对，第三实施方式的非易失性存储元件具有使含氧率再稍微变大的第一钽氧化物层。第三实施方式的其它结构与第一和第二实施方式的情况相同，因此省略图示。以下，参照图1，说明使第一钽氧化物层的含氧率变化而制作的本实施方式中的各实施例的制造方法及其电阻变化特性等。
[溅射时的氧流量比与组成的关系]
首先，叙述本实施方式中的钽氧化物的制作条件和含氧率的分析结果。钽的氧化物通过与在第一实施方式中说明过的方法同样的方法制作。其中，钽氧化物的含氧率通过调整溅射时的氧流量比而进行控制。根据具体的溅射时的工序进行说明，首先，将基板设置在溅射装置内，将溅射装置内抽真空到7×10-4Pa左右。然后，以钽为靶，使功率为250W，使氩气和氧气相加的全气体压力为3.3Pa，使基板的设定温度为30℃，从而进行溅射。此处，使氧气的流量比在0.8％～6.7％变化。首先，因为以调查组成为目的，所以作为基板使用在Si上沉积有200nmSiO2的基板，调整溅射时间使得钽氧化物层的膜厚为约100nm。另外，没有进行在第一实施方式中说明过的在氧等离子体中的暴露。图16表示通过卢瑟福后方散射法(RBS法)和俄歇电子分光法(AES法)分析这样制作的钽氧化物层的组成的结果。根据该图可知，在使氧分压比在0.8％～6.7％变化的情况下，钽氧化物层中的含氧率从约40at％(TaO0.66)向约70at％(TaO2.3)变化。即，可知能够通过氧流量比控制钽氧化物层中的含氧率。
另外，准备在组成测定中使用的试样，在基扳上进行沉积之后直到进行测定的期间被大气中的氧氧化，认为在表面形成有高含氧率层。但是，在进行RBS和AES的测定之前蚀刻表面而进行测定，因此，该表面的高含氧率层对含氧率的测定造成的影响可以忽略。
另外，在本实施方式中，在钽氧化物层的分析中使用了卢瑟福后方散射法(RBS)和俄歇电子分光法(AES)，但也能够利用荧光X射线分析法(XPS)、电子线微分析法(EPMA)等设备分析方法。
[第一钽氧化物层的组成和电阻变化特性]
接着，说明作为第一钽氧化物层104使用使含氧率变化的钽氧化物层而形成电阻变化层106，构成本实施方式的非易失性存储元件100的情况下的电阻变化特性。非易失性存储元件100的制作使用的是与在第一实施方式中说明过的方法相同的方法。即，在单晶硅基板101上，通过热氧化法形成厚度200nm的氧化物层102，通过溅射法在氧化物层102上形成作为第一电极层103的厚度100nm的Pt薄膜。然后，在第一电极层103上，以钽为靶，使功率为250W，使氩气与氧气相加的全气体压力为3.3Pa，使基板的设定温度为30℃，从而进行溅射，形成第一钽氧化物层104。在本实施方式所研究的范围内，使氧气的流量比在0.8％～6.7％变化，从而制作各实施例。
调节溅射时间使得第一钽氧化物层104的膜厚为30nm。然后，对第一钽氧化物层104的最靠表面的部分照射30秒的氧等离子体，形成了第二钽氧化物层105。最后，在第二钽氧化物层105上，通过溅射法形成作为第二电极层107的厚度150nm的Pt薄膜，制作完成非易失性存储元件100。
对以上述方式制作的非易失性存储元件的电阻变化现象进行测定。其结果，在使用从图16的α点(氧流量比约1.7％，含氧率约45at％)到β点(氧流量比约5％，含氧率约65at％)的钽氧化膜的非易失性存储元件中，高电阻值为低电阻值的5倍以上，是良好的。
图17(a)和(b)是分别对具有α和β点的含氧率的试样测定相对于脉冲施加次数的电阻变化特性的结果。根据图17(b)和图17(c)，在α和β点的含氧率下，判明高电阻值均为低电阻值的5倍以上，是良好的。从而，含氧率为45～65at％的组成范围，即，将电阻变化层记为TaOx时的x的范围为0.8≤x≤1.9的范围是更适宜的电阻变化层的范围(含氧率＝45at％与x＝0.8对应，含氧率＝65at％与x＝1.9对应)。另外，在利用RBS法的组成分析中，含氧量的分析值是±5at％左右的精度。从而，上述x的组成范围也包括由该精度引起的测定误差，实际上，直至含氧率为40～70at％的组成范围可能是该适宜的组成范围。在该组成范围以外，虽然也确认或者推定有电阻变化现象，但是与该组成范围内的情况相比较，电阻率变小或者增大，由此认为高电阻值不足低电阻值的5倍，认为作为存储元件在动作的稳定性方面稍有不足。
另外，在第一实施方式中，如图1所示，电阻变化层106以被设置在下方的第一电极层103和设置在上方的第二电极层107夹在中间的方式构成，而且电阻变化层106的两端部和第二电极层107的两端部在截面观察时对齐，但这仅是一个例子，本发明当然不限于这样的结构。以下，说明其变形例。
图18(a)～(c)是表示本发明的第一实施方式的非易失性存储元件的变形例的结构的截面图。另外，在这些图18(a)～(c)中，为了方便省略了基板和氧化物层。另外，由几个钽氧化物层构成的电阻变化层表示为一层。实际上该电阻变化层采用图1或图8所示的层结构。
在图18(a)所示的变形例中，以第一电极层103D、电阻变化层106D和第二电极层107D的顺序叠层而构成，这些第一电极层103D、电阻变化层106D和第二电极层107D的两端部在截面观察的情况下并没有对齐。与此相对，图18(b)所示的变形例中，虽然同样叠层第一电极层103E、电阻变化层106E和第二电极层107E而构成，但是这些第一电极层103E、电阻变化层106E和第二电极层107E的两端部在截面观察的情况下全部对齐。本发明的非易失性存储元件也可以采用这样的结构。
另外，在本实施方式的非易失性存储元件100和上述两个变形例中，每一个均以电阻变化层被配置在上下的电极夹在中间的方式配置，但也可以是通过在电阻变化层的两端面上形成电极，使得沿着与电阻变化层的主面平行的方向流过电流的结构。即，也可以如图18(c)所示，以分别在电阻变化层104F的一个端面上形成第一电极层103F，在另一个端面上形成第二电极层107F，使得沿着与该电阻变化层106F的主面平行的方向流过电流的方式构成。
虽然没有图示，但本实施方式的非易失性存储元件元件具有层间绝缘层。另外，也可以通过化学气相沉积法等形成掺杂氟的氧化膜，并将其作为层间绝缘膜。另外，也可以是不具有层间绝缘膜的结构。
另外，同样地，虽然没有图示，但本实施方式的非易失性存储元件具有配线层。作为配线材料，能够使用例如Pt、Ir、Pd、Ag、Au、Cu、W、Ni、氮化Ti等。另外，也可以是不具有该配线层的结构。
另外，上述本实施方式1～3中的以氧气的分压比为主的溅射条件并不限于那些值，能够根据装置的结构、状态而产生变化。另外，第一钽氧化物层的沉积中将Ta利用为靶，但也可以使用通过将钽氧化物用作靶，不使用氧等反应性气体的溅射法。溅射时的功率和气压、基板温度等也不限于上述条件。进而，也可以使用化学气相沉积法等成膜技术形成第一钽氧化物层。
另外，在实施方式1和2中，通过氧等离子体处理和氧化形成了第二钽氧化物层，但除此以外，也可以使用利用臭氧的氧化、空气中的自然氧化、以及利用与吸附在基板上的水等分子的反应的氧化等方法。进而，也可以使用溅射或者化学气相沉积法等成膜技术形成第二钽氧化物层本身。
(第四实施方式)
上述第一～第三实施方式的非易失性存储元件能够适用在各种方式的非易失性半导体装置中。第四实施方式的半导体装置是具有第一～第三实施方式的非易失性存储元件的非易失性半导体装置，是在字线与位线的交点(立体交叉点)上插入有有源层(active layer)的所谓交叉点型的装置。
[第四实施方式的半导体装置的结构]
图19是表示本发明的第四实施方式的非易失性半导体装置的结构的框图。另外，图20是表示图19中的A部分的结构(4比特的量的结构)的立体图。
如图19所示，本实施方式的非易失性半导体装置200在半导体基板上具有存储器主体部201，该存储器主体部201包括：存储器阵列202；行选择电路/驱动器203；列选择电路/驱动器204；用于进行信息写入的写入电路205；检测流过选择位线的电流量，判定数据“1”或者“0”的读出放大器206；和通过端子DQ进行输入输出数据的输入输出处理的数据输入输出电路207。另外，非易失性半导体装置200还具有接收从外部输入的地址信号的地址输入电路208；和根据从外部输入的控制信号，控制存储器主体部201的动作的控制电路209。
如图19和图20所示，存储器阵列202包括：在半导体基板上形成为相互平行的多个字线WL0、WL1、WL2、……；和在这些多个字线WL0、WL1、WL2、……的上方，以在与该半导体基板的主面平行的面内相互平行、且与多个字线WL0、WL1、WL2、……立体交叉的方式形成的多个位线BL0、BL1、BL2、……。
另外，与这些多个字线WL0、WL1、WL2、……和多个位线BL0、BL1、BL2、……的立体交叉点相对应地矩阵状地设置有多个存储器单元M111、M112、M113、M121、M122、M123、M131、M132、M133、……(以下，记为“存储器单元M111、M112、……”)。
此处，存储器单元M111、M112、……相当于第一实施方式的非易失性存储元件，具有包含钽氧化物的电阻变化层。其中，在本实施方式中，这些存储器单元M111、M112、……如后所述具有电流抑制元件。
另外，图19中的存储器单元M111、M112、……在图20中用符号210表示。
地址输入电路208从外部电路(未图示)接收地址信号，根据该地址信号，将行地址信号输出到行选择电路/驱动器203，并且，将列地址信号输出到列选择电路/驱动器204。此处，地址信号是表示多个存储器单元M111、M112、……中被选择的特定的存储器单元的地址的信号。其中，行地址信号是表示在地址信号所表示的地址中的行的地址的信号，列地址信号是表示在地址信号所表示的地址中的列的地址的信号。
控制电路209在信息的写入周期中，根据输入到数据输入输出电路207的输入数据Din，向写入电路205输出指示施加写入用电压的写入信号。另一方面，在信息的读出周期中，控制电路209向列选择电路/驱动器204输出指示施加读出用电压的读出信号。
行选择电路/驱动器203接收从地址输入电路208输出的行地址信号，根据该行地址信号，选择多个字线WL0、WL1、WL2、……中的某一条，对所选择的字线施加规定的电压。
另外，列选择电路/驱动器204接收从地址输入电路208输出的列地址信号，根据该列地址信号，选择多个位线BL0、BL1、BL2、……中的某一条，对所选择的位线施加写入用电压或者读出用电压。
写入电路205在接收到从控制电路209输出的写入信号的情况下，对行选择电路/驱动器203输出指示对所选择的字线施加电压的信号，并且对列选择电路/驱动器204输出指示对所选择的位线施加写入用电压的信号。
另外，读出放大器206在信息的读出周期中，检测在作为读出对象的选择位线中流过的电流量，判定是数据“1”或者“0”。根据其结果得到的输出数据DO通过数据输入输出电路207被输出到外部电路。
[第四实施方式的非易失性半导体装置所具有的非易失性存储元件的结构]
图21是表示本发明的第四实施方式的非易失性半导体装置所具有的非易失性存储元件的结构的截面图。而且，图21中表示的是图20的B部的结构。
如图21所示，本实施方式的非易失性半导体装置所具有的非易失性存储元件210存在于作为铜配线的下部配线212(相当于图20中的字线WL1)与相同的上部配线211(相当于图20中的位线BL1)之间，按照下部电极217、电流抑制元件216、内部电极215、电阻变化层214、和上部电极213的顺序进行叠层而构成。
此处，内部电极215、电阻变化层214和上部电极213分别相当于图1和图20所示的实施方式1～3的非易失性存储元件100中的第一电极层103、电阻变化层106和第二电极层105。从而，与第一～第三实施方式相同地形成电阻变化层214。
电流抑制元件216通过内部电极215与电阻变化层214串联连接。该电流抑制元件216是以二极管为代表的元件，相对于电压显示非线性的电流特性。另外，该电流抑制元件216相对于电压具有双向性的电流特性，以在规定的阈值电压Vf(以一方的电极为基准，例如+1V以上或者-1V以下)下导通的方式构成。
另外，钽和其氧化物是在半导体工艺中一般使用的材料，可以说亲和性非常高。从而，能够容易地加入到现有的半导体制造工艺中。
[第四实施方式的非易失性半导体装置所具有的非易失性存储元件的变形例的结构]
本实施方式的非易失性半导体装置所具有的非易失性存储元件的结构当然不限于图21所示的结构，也可以是以下所示的结构。
图22(a)～(g)是表示本发明的第四实施方式的非易失性半导体装置所具有的非易失性存储元件的变形例的结构的截面图。
在图22(a)中，与图21所示的结构不同，表示的是不具有内部电极，在电流抑制元件216上形成有电阻变化层214的结构。
图22(b)与图21所示的结构不同，表示的是不具有下部电极、内部电极和上部电极，在电流抑制元件216上形成有电阻变化层214的结构。另外，图22(c)中，与图21所示的结构不同，表示的是不具有下部电极的结构。另一方面，虽然没有图示，但也可以考虑不具有上部电极的结构。
图22(d)中，与图21所示的结构不同，表示的是不具有内部电极和电流抑制元件的结构，在图22(e)中，表示的是进一步不具有上部电极和下部电极的结构。
另外，在图22(f)中，与图21所示的结构不同，表示的是不具有内部电极，代之具有欧姆电阻层218的结构，在图22(g)中表示的是代替内部电极具有第二电阻变化层219的结构。
另外，在以上表示的变形例中，在不具有上部电极的情况下，上部配线211起到非易失性存储元件的上部电极的作用，另外，在不具有下部电极的情况下，下部配线212起到非易失性存储元件的下部电极的作用。
另外，在存储器单元的数量较少的情况下，向没有被选择的存储器单元的潜行电流(sneak current)减少。在这种情况下，可以考虑采用上述那样不具有电流抑制元件的结构。
如上所述，关于本实施方式的非易失性半导体装置所具有的非易失性存储元件，可以考虑各种结构。
[多层化构造的非易失性半导体装置的结构例]
通过三维叠加图19和图20所示的本实施方式的非易失性半导体装置的存储器阵列，能够实现多层化构造的非易失性半导体装置。
图23是表示本发明的多层化构造的非易失性半导体装置所具有的存储器阵列的结构的立体图。如图23所示，该非易失性半导体装置具有叠层有多个存储器阵列的多层化存储器阵列，其中，该存储器阵列包括：在未图示的半导体基板上形成为相互平行的多个下部配线212；在这些多个下部配线212的上方，以在与该半导体基板的主面平行的面内相互平行、且与多个下部配线212立体交叉的方式形成的多个上部配线211；以及与这些多个下部配线212和多个上部配线211的立体交叉点相对应地矩阵状地设置的多个存储器单元210。
另外，在图23所示的例子中是配线层为5层、在其立体交叉点配置的非易失性存储元件为4层的结构，当然也可以根据需要增减这些层数。
通过设置这样构成的多层化存储器阵列，能够实现超大容量非易失性存储器。
另外，如在第一～第三实施方式中说明过的那样，本发明中的电阻变化层能够在低温下成膜。从而，即使是进行在本实施方式表示的配线工序中的叠层化的情况下，对在下层工序中形成的晶体管和硅化物等配线材料不会造成影响，因此能够容易地实现多层化存储器阵列。即，通过使用本发明的包含钽氧化物的电阻变化层，能够容易地实现多层化构造的非易失性半导体装置。
[非易失性半导体装置的动作例]
接着，参照图24表示的时序图说明写入信息时的写入周期和读出信息时的读出周期中的第四实施方式的非易失性半导体装置的动作例。
图24是表示本发明的第四实施方式的非易失性半导体装置的动作例的时序图。而且，这里表示的是将电阻变化层为高电阻状态的情况分配为信息“1”；将低电阻状态的情况分配为信息“0”时的动作例。另外，为了说明方便，对于存储器单元M111和M122仅表示信息的写入和读出的情况。
图24中的VP表示在由可变电阻元件和电流抑制元件构成的存储器单元的电阻变化所必需的脉冲电压。此处，优选VP/2＜阈值电压Vf的关系能够成立。这是因为能够抑制在非选择的存储器单元中潜行流过的漏电流。其结果，能够抑制向不需要写入信息的存储器单元供给的多余的电流，能够进一步达到低电流消耗。另外，还存在抑制对非选择的存储器单元的非本意的浅写入(一般称为干扰)等的优点。
另外，在图24中，分别用tW表示作为在一次写入周期中需要的时间的写入周期时间，用tR表示作为在一次读出周期中需要的时间的读出周期时间。
在相对于存储器单元M111的写入周期中，在字线WL0上施加脉宽tP的脉冲电压VP，根据其定时，同样在字线BL0上施加0V的电压。由此，在存储器单元M111中施加写入信息“1”时的写入用电压，其结果，存储器单元M111的电阻变化层高电阻化。即，在存储器单元M111中写入了信息“1”。
接着，在相对于存储器单元M122的写入周期中，在字线WL1上施加脉宽tP的0V的电压，根据其定时，同样地在位线BL1上施加脉冲电压VP。由此，在M122中施加写入信息“0”时的写入用电压，其结果，存储器单元M122的电阻变化层低电阻化。即，在存储器单元M122中写入了信息“0”。
在相对于存储器单元M111的读出周期中，在字线WL0上施加振幅比写入时的脉冲小的脉冲电压，即比0V大、比VP/2小的值的电压。另外，根据其定时，在位线BL0上施加振幅比写入时的脉冲小的脉冲电压，即比VP/2大、比VP小的值的电压。由此，输出与已高电阻化的存储器单元M111的电阻变化层214的电阻值相对应的电流，通过检测其输出电流值，读出信息“1”。
接着，在相对于存储器单元M122的读出周期中，在字线WL1和位线BL1上施加与相对于先前的存储器单元M111的读出周期相同的电压。由此，输出与已低电阻化的存储器单元M122的电阻变化层214的电阻值相对应的电流，通过检测其输出电流值，读出信息“0”。
另外，如在第一实施方式中说明过的那样，在使用了本发明的包含钽氧化物的电阻变化层的情况下，即使施加在电极间的电脉冲是脉宽20nsec左右的高速脉冲，也能够确认电阻变化现象。从而，脉宽tP能够设定为50nsec左右。
由于能够这样使用脉宽50nsec左右的高速脉冲，因此即使考虑到非易失性半导体装置200的控制电路等周边电路的动作时间等，也能够将一次写入周期时间tW设定为80nsec左右。在这种情况下，在例如通过数据输入输出电路207的端子DQ，以16比特进行非易失性半导体装置200的与外部的数据的输入输出时，信息的写入所需要的数据传输速度是每秒25M字节，能够实现非常高速的写入动作。进而，使用公知的页面模式(page mode)或者突发模式(burst mode)等方法，通过增加在非易失性半导体装置内部的并行的写入位数，能够实现更高速的写入动作。
在现有的非易失性存储器中，在已知能够进行比较高速的数据传输的NAND闪存器的情况下，即使使用了上述的页面模式，写入所需要的数据传输速度也是每秒10M字节左右。根据该事实也能够确认本实施方式的非易失性半导体装置的写入动作的高速性。
另外，如在第一实施方式中说明过的那样，在使用了本发明的包含钽氧化物的电阻变化层的情况下，能够实现印记性低的非易失性存储元件。即，即使在反复写入同一数据之后写入与其相反的数据的情况下，也能够以一次高速脉冲进行改写。因此，不需要以在一般的非易性存储元件中所必需的删除周期或者复位周期为代表的在写入之前整理成一方的数据的步骤。这一点也对本实施方式中的非易失性半导体装置的写入的高速化有所贡献。另外，因为不需要这样的步骤，所以能够以简单的步骤进行写入动作。
进而，由于写入用电压用2～3V左右的低电压即可满足，因此还能够实现低电耗。
在本实施方式中仅说明了集成在半导体基板上的交叉点结构。但是也能够应用于不是这样在半导体基板上而是在塑料基板等更便宜的基板上形成交叉点结构，并通过凸块(bump)等组装方法进行叠层化的存储器装置。
(第五实施方式)
上述第一～第三实施方式的非易失性存储元件能够应用在各种方式的非易性半导体装置中。第五实施方式的非易失性半导体装置是具有第一～第三实施方式的非易失性存储元件的非易失性半导体装置，是一个晶体管/一个非易失性存储部的所谓的1T1R型的装置。
[第五实施方式的非易失性半导体装置的结构]
图25是表示本发明的第五实施方式的非易失性半导体装置的结构的框图。另外，图26是表示图25中的C部的结构(2比特的量的结构)的截面图。
如图25所示，本实施方式的非易失性半导体装置300在半导体基板上具有存储器主体部301，该存储器主体部301包括：存储器阵列302；行选择电路/驱动器303；列选择电路304；用于进行信息的写入的写入电路305；检测在选择位线中流过的电流量，判定是数据“1”或“0”的读出放大器306；和通过端子DQ进行输入输出数据的输入输出处理的数据输入输出电路307。另外，非易失性半导体装置300还具有单元板电源(VCP电源：cell plate voltage generator)308；接收从外部输入的地址信号的地址输入电路309；和根据从外部输入的控制信号，控制存储器主体部301的动作的控制电路310。
存储器阵列302包括：形成在半导体基板上的、以相互交叉的方式排列的多个字线WL0、WL1、WL2、……和位线BL0、BL1、BL2、……；与这些字线WL0、WL1、WL2、……和位线BL0、BL1、BL2、……的交点相对应地分别设置的多个晶体管T11、T12、T13、T21、T22、T23、T31、T32、T33、……(以下，记为“晶体管T11、T12、……”)；以及与晶体管T11、T12、……一对一地设置的多个存储器单元M211、M212、M213、M221、M222、M223、M231、M232、M233(以下，记为“存储器单元M211、M212、……”。
另外，存储器阵列302具有与字线WL0、WL1、WL2、……平行排列的多个板线(plate line)PL0、PL1、PL2、……。
如图26所示，在字线WL0、WL1的上方配置位线BL0，在该字线WL0、WL1与位线BL0之间配置板线PL0、PL1。
此处，存储器单元M211、M212、……相当于第一～第三实施方式的非易失性存储元件，具有包含钽氧化物的电阻变化层。更具体地说，图26中的非易失性存储元件313相当于图25中的存储器单元M211、M212、……，该非易失性存储元件313由上部电极314、包含钽氧化物的电阻变化层315、和下部电极316构成。
另外，图26中的317表示插接层(plug layer)，318表示金属配线层，319表示源极/漏极区域。
如图25所示，晶体管T11、T12、T13、……的漏极与位线BL0连接；晶体管T21、T22、T23、……的漏极与位线BL1连接；晶体管T31、T32、T33、……的漏极与位线BL2连接。
另外，晶体管T11、T21、T31、……的栅极与字线WL0连接；晶体管T12、T22、T32、……的栅极与字线WL1连接；晶体管T13、T23、T33、……的栅极与字线WL2连接。
进而，晶体管T11、T12、……的源极分别与存储器单元M211、M212、……连接。
另外，存储器单元M211、M221、M231、……与板线PL0连接；存储器单元M212、M222、M232、……与板线PL1连接；存储器单元M213、M223、M233、……与板线PL2连接。
地址输入电路309从外部电路(未图示)接收地址信号，根据该地址信号向行选择电路/驱动器303输出行地址信号，并且向列选择电路304输出列地址信号。此处，地址信号是表示在多个存储器单元M211、M212、……中被选择的特定的存储器单元的地址的信号。另外，行地址信号是表示在地址信号所表示的地址中的行的地址的信号，列地址信号是表示在地址信号所表示的地址中的列的地址的信号。
控制电路310在信息的写入周期中，根据被输入到数据输入输出电路307的输入数据Din，向写入电路305输出指示施加写入用电压的写入信号。另一方面，在信息的读出周期中，控制电路310向列选择电路304输出指示施加读出用电压的读出信号。
行选择电路/驱动器303接收从地址输入电路309输出的行地址信号，根据该行地址信号选择多个字线WL0、WL1、WL2、……中的某一个，对该选择的字线施加规定的电压。
另外，列选择电路304接收从地址输入电路309输出的列地址信号，根据该列地址信号选择多个位线BL0、BL1、BL2、……中的某一个，对该选择的位线施加写入用电压或者读出用电压。
写入电路305在接收到从控制电路310输出的写入信号的情况下，对列选择电路304输出指示对被选择的位线施加写入用电压的信号。
另外，读出放大器306在信息的读出周期中，检测在作为读出对象的选择位线中流过的电流量，判定是数据“1”或者“0”。作为其结果而得到的输出数据DO通过数据输入输出电路307向外部电路输出。
另外，在作为一个晶体管/一个非易失性存储部的结构的第五实施方式的情况下，与第四实施方式的交叉点型的结构相比较，存储容量较小。然而，由于不需要二极管那样的电流抑制元件，因此能够容易地编入CMOS工艺中，另外，还具有动作的控制也很容易的优点。
另外，与第四实施方式的情况相同，本发明中的电阻变化层也能够在低温下成膜，因此，即使在进行本实施方式中表示的配线工序中的叠层化的情况下，也具有对在下层工序中形成的晶体管和硅化物等配线材料不会产生影响的优点。
进而，与第四实施方式的情况相同，钽和其氧化物的成膜能够很容易地加入现有的半导体制造工艺中，因此，能够容易地制造本实施方式的非易失性半导体装置。
[非易失性半导体装置的动作例]
接着，参照图27所示的时序图，说明写入信息的情况下的写入周期和读出信息的情况下的读出周期中的第五实施方式的非易失性半导体装置的动作例。
图27是表示本发明的第五实施方式的非易失性半导体装置的动作例的时序图。另外，这里表示的是将电阻变化层为高电阻状态的情况分配为信息“1”、将低电阻状态的情况分配为信息“0”时的动作例。另外，为了说明方便，相对于存储器单元M211和M222仅表示信息的写入和读出的情况。
在图27中，VP表示在可变电阻元件的电阻变化中所必需的脉冲电压，VT表示晶体管的阈值电压。另外，在板线上总是施加电压VP，位线在非选择的情况下也预充电到电压VP。
在对存储器单元M211的写入周期中，在字线WL0上施加脉宽tP的比脉冲电压2VP+晶体管的阈值电压VT还大的电压，晶体管T11为ON状态。而且，根据其定时，在位线BL0上施加脉冲电压2VP。由此，在存储器单元M211中施加写入信息“1”时的写入用电压，其结果，存储器单元M211的电阻变化层高电阻化。即，在存储器单元M211中写入有信息“1”。
接着，在对存储器单元M222的写入周期中，在字线WL1上施加脉宽tP的比脉冲电压2VP+晶体管的阈值电压VT还大的电压，晶体管T22为ON状态。而且，根据其定时，在位线BL1上施加0V的电压。由此，在存储器单元M222中施加写入信息“0”时的写入用电压，其结果，存储器单元M222的电阻变化层低电阻化。即，在存储器单元M222中写入有信息“0”。
在对存储器单元M211的读出周期中，为了使晶体管T11为ON状态，在字线WL0上施加规定的电压，根据其定时，在位线BL0上施加振幅比写入时的脉宽还小的脉冲电压。由此，输出与已高电阻化的存储器单元M211的电阻变化层的电阻值相对应的电流，通过检测其输出电流值，读出信息“1”。
接着，在对存储器单元M222的读出周期中，在字线WL1和位线BL1上施加与先前的对存储器单元M211的读出周期相同的电压。由此，输出与已低电阻化的存储器单元M222的电阻变化层的电阻值相对应的电流，通过检测其输出电流值，读出信息“0”。
与第四实施方式的情况相同，在本实施方式中也能够使用高速脉冲进行写入动作。
另外，如在第四实施方式中说明过的那样，在使用了本发明的包含钽氧化物的电阻变化层的情况下，能够实现印记性低的非易失性存储元件，其结果，在第五实施方式的非易失性半导体装置中，不需要删除周期或者复位周期等步骤。从而，能够达到写入的高速化，并且能够以简单的步骤进行写入动作。
进而，由于写入用电压为2～3V左右的低电压即可满足，因此还能够实现低电耗。
另外，在本实施方式中，还可以采用分别设置冗长救济用存储器单元和纠错用的奇偶校验位用的存储器单元的结构，在这种情况下，作为这些存储器单元，能够使用本发明的非易失性存储元件。
(第六实施方式)
第六实施方式的非易失性半导体装置包括具有程序功能的第一～第三实施方式的非易失性存储元件，并且具有执行规定的运算的逻辑电路。
[非易失性半导体装置的结构]
图28是表示本发明的第六实施方式的非易失性半导体装置的结构的框图。
如图28所示，本实施方式的非易失性半导体装置400在半导体基板401上具有：CPU402；与外部电路之间进行数据的输入输出处理的输入输出电路403；执行规定的运算的逻辑电路404；处理模拟信号的模拟电路405；用于进行自诊断的BIST(Built In Self Test：内建自测试)电路406；SRAM407；以及与这些BIST电路406和SRAM407连接、用于保存特定的地址信息的救济地址保存寄存器408。
图29是表示本发明的第六实施方式的非易失性半导体装置所具有的救济地址保存寄存器的结构的框图。另外，图30是同样表示救济地址保存寄存器的结构的截面图。
如图29和图30所示，救济地址保存寄存器408包括：与第一～第三实施方式的非易失性存储元件相当的非易失性存储元件409；用于对该非易失性存储元件409写入特定的地址信息的写入电路410；用于读出在非易失性存储元件409中写入的地址信息的读出电路411；和闩锁电路412。
非易失性存储元件409与向写入电路410侧的切换部和向读出电路411侧的切换部连接，以将电阻变化层421夹在上部电极422与下部电极423之间的方式构成。此处，该非易失性存储元件409相当于第一～第三实施方式的非易失性存储元件。
另外，在图30中，424表示插接层，425表示金属配线层，426表示源极/漏极层。
本实施方式中表示的是具有二层配线、在第一配线与第二配线之间设置有非易失性存储元件的结构，但也可以例如在采用三层以上的多层配线的基础上，在任意的配线间配置非易失性存储元件，或者，根据需要也可以配置在多个配线间。
[非易失性半导体装置的动作例]
接着，说明上述那样构成的本实施方式的非易失性半导体装置的动作例。
以下，说明对救济地址保存寄存器408进行地址信息的写入的情况。BIST电路406在取得了诊断指示信号TST的情况下，执行SRAM407的存储器块的检查。
另外，在LSI的制造过程中的检查时、以及LSI搭载到实际的系统中的情况下的各种诊断执行等时，进行该存储器块的检查。
存储器块的检查的结果为检测出不良比特的情况下，BIST电路406向救济地址保存寄存器408输出写入数据指示信号WD。接收到该写入数据指示信号WD的救济地址保存寄存器408将相对应的不良比特的地址信息保存在救济地址保存寄存器中。
该地址信息的保存是根据该地址信息，通过使该寄存器所具有的电阻变化层的电阻状态高电阻化或者低电阻化而进行的。电阻变化层的高电阻化或者低电阻化与第一～第三实施方式的情况同样地实现。
这样进行对救济地址保存寄存器408的地址信息的写入。而且，在SRAM407被访问的情况下，与其同时读出写入到救济地址保存寄存器408中的地址信息。该地址信息的读出与第一～第三实施方式的情况相同，通过检测与电阻变化层的电阻状态相对应的输出电流值而进行。
在这样从救济地址保存寄存器408读出的地址信息与访问目标的地址信息一致的情况下，访问设置在SRAM407内的预备的冗长存储器单元，进行信息的读取或者写入。
像以上所述那样进行自诊断，从而在制造工序的检查中不需要使用外部的高价的LSI测试器。另外，还有能够进行at Speed测试的优点。进而，不仅是在进行检查时，在随时间变化的情况下也能够进行不良比特的救济，因此，还具有能够长时期保持高品质的优点。
本实施方式的非易失性半导体装置能够与制造工序中的仅一次的信息写入的情况、和产品出厂后反复写入信息的情况中的任一种相对应。
[非易失性半导体装置的制造方法]
接着，说明像上述那样构成的本实施方式的非易失性半导体装置的制造方法。
图31是表示本发明的第六实施方式的非易失性半导体装置的制造工序的主要流程的流程图。
首先，在半导体基板上形成晶体管(S101)。接着形成第一通路孔(via)(S102)，在其上形成第一配线(S103)。
然后，在步骤S103中形成的第一配线上形成电阻变化层(S104)。该电阻变化层的形成如在第一和第二实施方式中所说明的那样进行。
接着，在电阻变化层上形成第二通路孔(S105)，进而形成第二配线(S106)。
如上所示，本实施方式的非易失性半导体装置的制造方法是在CMOS工艺的制造工序中添加了形成电极和电阻变化层的工序的方法。从而，能够容易地利用现有的CMOS工艺进行制造。另外，添加的工序少而且电阻变化层的膜厚比较薄，因此能够达到工艺的短缩。
另外，与第三实施方式的情况相同，本发明中的电阻变化层能够在低温下成膜，因此即使在进行本实施方式中表示的配线工序中的叠层的情况下，也具有对在下层工序中形成的晶体管和硅化物等配线材料不产生影响的优点。
另外，电极部能够形成为1μm见方以下的尺寸，而且其它的电路也能够通过CMOS工艺形成，因此，能够容易地实现小型的非易失性开关电路。
还考虑不是像本实施方式这样使用第一～第三实施方式中的包具有含钽氧化物的电阻变化层的非易失性存储元件，而是使用公知的闪存器单元的非易失性存储元件，或者使用公知的FeRAM存储器的非易失性存储元件，从而实现非易失性半导体装置。然而，在这些情况下，由于需要特别的专用工艺过程和材料，具有与CMOS工艺的亲和性差的缺点。因此，可以说在成本方面存在问题，而且制造工时显著增加等，缺乏实现性。进而，信息的写入和读出复杂，存在难以作为程序元件进行处理的问题。
另外，作为与CMOS工艺亲和性高的结构，存在被称为CMOS非易失性存储器单元的，在CMOS工艺中使栅极配线浮动，等效地实现与闪存器单元同样的动作的结构。然而，如果采用该结构，则产生元件部的面积变大而且动作的控制变得复杂等问题。
另外，由硅化物熔断型等电熔丝元件构成的情况下，也可以说与CMOS工艺的亲和性很高，但是在这种情况下，产生不能够进行信息的改写而且元件部的面积变大等问题。
进而，还考虑由公知的激光修剪配线，但在这种情况下，由于被仅被制造工序限定的激光修剪装置的机械精度所制约，因此不能够实现微细化，另外，产生必须配置在最上层这样的布局上的制约等问题。
另外，在本实施方式中，作为SRAM的救济地址保存寄存器使用了第一和第二实施方式中的非易失性存储元件，但除此以外也可以考虑以下所述的适用例。即，例如，作为对DRAM、ROM、或者第三和第四实施方式的非易失性半导体装置的不良比特的救济地址保存寄存器，能够使用第一～第三实施方式的非易失性存储元件。
另外，还能够应用于不良逻辑电路或者预备逻辑电路的切换用非易失性开关。除此以外，还能够用作模拟电路的电压调整和定时调整用的寄存器、产品完成后的ROM的修正用的寄存器、可重构逻辑和FPGA用的非易失性开关元件，而且还能够用作非易失性寄存器。
(其它的实施方式)
第六实施方式的非易失性半导体装置能够实现包括第四实施方式的非易失性半导体装置的结构，即在一个半导体基板上集成有第四实施方式的交叉点型的非易失性半导体装置、和第六实施方式的具有CPU等的LSI的结构。
在这种情况下，可以采用下述结构：预先在不同的半导体基板上分别形成第四实施方式的交叉点型的非易失性半导体装置和第六实施方式的具有CPU等的LSI，然后，在一个封装内成型。
另外，第六实施方式的非易失性半导体装置还能够实现具有第五实施方式的非易失性半导体装置的结构，即在一个半导体基板上集成有第五实施方式的一个晶体管/一个非易失性存储部结构的非易失性半导体装置、和第六实施方式的具有CPU等的LSI的结构。
在这种情况下，也可以采用下述结构：预先在不同的半导体基板上分别形成第五实施方式的一个晶体管/一个非易失性存储部结构的非易失性半导体装置、和第六实施方式的具有CPU等的LSI，然后，在一个封装内成型。
根据上述说明，对于本领域的技术人员来说，能够了解本发明的众多改良和其它的实施方式。从而，上述说明应该解释为仅是例示，目的在于指导本领域的技术人员实施本发明的最佳方式。在不脱离本发明的精神的情况下，能够实质地变更其结构和/或功能的详细内容。
产业上的可利用性
本发明的非易失性存储元件和非易失性半导体装置能够进行高速动作，而且具有稳定的改写特性，作为在数字家电、存储卡、携带型电话机和个人计算机等各种电子设备中使用的非易失性存储元件等是有用的。
另外，本发明的非易失性存储元件的制造方法作为能够进行高速动作而且具有稳定的改写特性、在各种电子设备中使用的非易失性存储元件等的制造方法是有用的。

Claims (23)

1.一种非易失性存储元件，其特征在于，包括：
第一电极；第二电极；和存在于所述第一电极与所述第二电极之间、且电阻值根据施加在两电极间的极性不同的电信号可逆地变化的电阻变化层，其中
所述电阻变化层在其厚度方向上具有：包含具有由TaOx表示的组成的第一缺氧型钽氧化物的第一区域，其中0＜x＜2.5；和包含具有由TaOy表示的组成的第二缺氧型钽氧化物的第二区域，其中x＜y＜2.5。
2.如权利要求1所述的非易失性存储元件，其特征在于：
所述电阻变化层具有叠层有至少两层作为所述第一区域的具有由TaOx表示的组成的第一缺氧型钽氧化物层、和作为所述第二区域的具有由TaOy表示的组成的第二缺氧型钽氧化物层的叠层结构，其中，0＜x＜2.5，x＜y＜2.5。
3.如权利要求2所述的非易失性存储元件，其特征在于：
所述第二缺氧型钽氧化物层与所述第一电极或者所述第二电极接触。
4.如权利要求3所述的非易失性存储元件，其特征在于：
将相比于与所述第二缺氧型钽氧化物层未接触的电极，在与所述第二缺氧型钽氧化物层接触的电极上施加具有更高的电位的电脉冲之后的第一电极与第二电极间的电阻值记为RH；将相比于与所述第二缺氧型钽氧化物层未接触的电极，在与所述第二缺氧型钽氧化物层接触的电极上施加具有更低的电位的电脉冲之后的第一电极与第二电极间的电阻值记为RL，此时，RH＞RL。
5.如权利要求1～4中任一项所述的非易失性存储元件，其特征在于：
所述TaOx满足0.8≤x≤1.9。
6.如权利要求1～4中任一项所述的非易失性存储元件，其特征在于：
所述TaOy满足2.1≤y＜2.5。
7.如权利要求2或3所述的非易失性存储元件，其特征在于：
所述第二缺氧型钽氧化物层的厚度小于所述第一缺氧型钽氧化物层的厚度。
8.如权利要求1～4中任一项所述的非易失性存储元件，其特征在于：
所述第二缺氧型钽氧化物层的厚度在1nm以上8nm以下。
9.一种非易失性半导体装置，其特征在于：
包括存储器陈列，该存储器陈列包括：
半导体基板；在所述半导体基板上形成为相互平行的多个第一电极配线；在所述多个第一电极配线的上方，以在与所述半导体基板的主面平行的面内相互平行、且与所述多个第一电极配线立体交叉的方式形成的多个第二电极配线；以及与所述多个第一电极配线和所述多个第二电极配线的立体交叉点相对应地设置的非易失性存储元件，其中
在将所述第一电极配线作为第一电极、将所述第二电极配线作为第二电极的情况下，所述非易失性存储元件各自具有存在于所述第一电极与所述第二电极之间、且电阻值根据两电极间的电压可逆地变化的电阻变化层，
所述电阻变化层在其厚度方向上具有：包含具有由TaOx表示的组成的第一缺氧型钽氧化物的第一区域，其中0＜x＜2.5；和包含具有由TaOy表示的组成的第二缺氧型钽氧化物的第二区域，其中x＜y＜2.5。
10.一种非易失性半导体装置，其特征在于：
包括存储器陈列，该存储器陈列包括：
半导体基板；在所述半导体基板上形成为相互平行的多个第一电极配线；在所述多个第一电极配线的上方，以在与所述半导体基板的主面平行的面内相互平行、且与所述多个第一电极配线立体交叉的方式形成的多个第二电极配线；以及与所述多个第一电极配线和所述多个第二电极配线的立体交叉点相对应地设置的非易失性存储元件，其中
所述非易失性存储元件各自具有：与所述第一电极配线连接的第一电极；与所述第二电极配线连接的第二电极；和存在于所述第一电极与所述第二电极之间、且电阻值根据两电极间的电压可逆地变化的电阻变化层，
所述电阻变化层在其厚度方向上具有：包含具有由TaOx表示的组成的第一缺氧型钽氧化物的第一区域，其中0＜x＜2.5；和包含具有由TaOy表示的组成的第二缺氧型钽氧化物的第二区域，其中x＜y＜2.5。
11.如权利要求9或10所述的非易失性半导体装置，其特征在于：
所述非易失性存储元件各自在所述第一电极与所述第二电极之间具有电流抑制元件，
该电流抑制元件与所述电阻变化层电连接。
12.如权利要求9或10所述的非易失性半导体装置，其特征在于：
具有叠层有多个所述存储器阵列的多层化存储器阵列。
13.一种非易失性半导体装置，其特征在于，包括：
半导体基板；形成在所述半导体基板上，以相互交叉的方式排列的多个字线和多个位线；与所述多个字线和多个位线的交点相对应地分别设置的多个晶体管；和与所述多个晶体管相对应地设置的多个非易失性存储元件，其中
所述非易失性存储元件各自具有：第一电极；第二电极；和存在于所述第一电极与所述第二电极之间、且电阻值根据通过对应设置的所述晶体管在所述第一电极和所述第二电极间施加的电信号可逆地变化的电阻变化层，
所述电阻变化层在其厚度方向上具有：包含具有由TaOx表示的组成的第一缺氧型钽氧化物的第一区域，其中0＜x＜2.5；和包含具有由TaOy表示的组成的第二缺氧型钽氧化物的第二区域，其中x＜y＜2.5。
14.一种非易失性半导体装置，其特征在于，包括：
半导体基板；和形成在所述半导体基板上、具有执行规定的运算的逻辑电路和程序功能的非易失性存储元件，其中
所述非易失性存储元件具有：第一电极；第二电极；和存在于所述第一电极与所述第二电极之间、且电阻值根据两电极间的电压可逆地变化的电阻变化层，
所述电阻变化层在其厚度方向上具有：包含具有由TaOx表示的组成的第一缺氧型钽氧化物的第一区域，其中0＜x＜2.5；和包含具有由TaOy表示的组成的第二缺氧型钽氧化物的第二区域，其中x＜y＜2.5。
15.如权利要求14所述的非易失性半导体装置，其特征在于：
还具有权利要求9、10或13所述的非易失性半导体装置。
16.一种非易失性存储元件的制造方法，该非易失性存储元件包括：第一电极；第二电极；和存在于所述第一电极与所述第二电极之间、且电阻值根据施加在两电极间的极性不同的电信号可逆地变化的电阻变化层，该制造方法的特征在于：
制造所述电阻变化层的工序包括：
(A)构成所述电阻变化层的厚度方向的一部分，形成包含具有由TaOx表示的组成的第一缺氧型钽氧化物的第一区域的工序，其中0＜x＜2.5；以及
(B)形成在所述电阻变化层的厚度方向上与所述第一区域相邻、且包含具有由TaOy表示的组成的第二缺氧型钽氧化物的第二区域的工序，其中x＜y＜2.5。
17.如权利要求16所述的非易失性存储元件的制造方法，其特征在于：
所述工序A是形成包含所述第一缺氧型钽氧化物的第一层的工序，所述工序B是通过使所述第一层的表面氧化，形成所述第一区域和所述第二区域的工序。
18.如权利要求16所述的非易失性存储元件的制造方法，其特征在于：
所述工序A是形成包含所述第一缺氧型钽氧化物的作为所述第一区域的第一层的工序，所述工序B是在所述第一层上沉积包含所述第二缺氧型钽氧化物的作为所述第二区域的第二层的工序。
19.如权利要求17或18所述的非易失性存储元件的制造方法，其特征在于：
通过溅射法或者化学气相沉积法形成所述第一层。
20.如权利要求19所述的非易失性存储元件的制造方法，其特征在于：
通过溅射法或者化学气相沉积法形成所述第二层。
21.如权利要求16所述的非易失性存储元件的制造方法，其特征在于：
所述TaOx满足0.8≤x≤1.9。
22.如权利要求16所述的非易失性存储元件的制造方法，其特征在于：
所述TaOy满足2.1≤y＜2.5。
23.如权利要求18所述的非易失性存储元件的制造方法，其特征在于：
所述第二层的厚度在1nm以上8nm以下。
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