WO2011118185A1 - 不揮発性記憶素子の駆動方法および不揮発性記憶装置 - Google Patents

不揮発性記憶素子の駆動方法および不揮発性記憶装置 Download PDF

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高木　剛
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Definitions

  • FIG. 1A and 1B are TEM (transmission electron microscope) photographs showing a cross section of a resistance change element using an oxygen-deficient tantalum oxide for a resistance change layer, and FIG. ) Shows the case where the maximum temperature during the process is 400 ° C., and FIG. 1B shows the case where the maximum temperature during the process is 100 ° C.
  • the element shown in FIG. 1 (a) was manufactured using a process technology for manufacturing a semiconductor device.
  • the maximum temperature of the heating step in the process was about 400 ° C.
  • 400 ° C. is the temperature of a sintering process which is a heat treatment necessary for forming an electrode wiring made of, for example, copper or aluminum.
  • the manufacturing method of the element shown in FIG. 1B is the same as that of the element shown in FIG. As shown in FIG. 1B, Pt protrusions from the lower electrode 703b toward the first tantalum oxide layer 704b and Pt protrusions from the upper electrode 709b toward the second tantalum oxide layer 705b are completely generated. I did not.
  • the initial resistance (respective resistance values between the upper electrode 709a and the lower electrode 703a and between the upper electrode 709b and the lower electrode 703b immediately after completion of the sample preparation process including the heating process) was measured for each element. However, in the sample shown in FIG. 1A (with Pt protrusion), it was about 10 2 ⁇ , and in the sample shown in FIG. 1B (without Pt protrusion), it was about 10 8 ⁇ . That is, when the protrusion is generated, the initial resistance is as low as 6 digits.
  • the composition of the first tantalum oxide layer 104a thus formed is, for example, TaO 1.38 (oxygen content is about 58 atm%).
  • the composition of the second tantalum oxide layer 105a is, for example, TaO 2.47 (oxygen content is about 71 atm%). Since the method for specifying the thickness and composition of these layers is well known in the original text, the description is omitted here.
  • the initial resistance is maintained at a high value of about 10 8 ⁇ , and when the thickness of the Pt layer exceeds 10 nm, the initial resistance is maintained.
  • the resistance begins to drop. From this result, it is considered that no Pt protrusion that affects the initial resistance is formed on the Pt layer having a thickness of 10 nm or less. In other words, the interface between the Pt layer having a thickness of 10 nm or less and the resistance change layer is substantially flat. In such a thin Pt layer, it is considered that the crystal grains cannot grow to such a degree that a grain boundary sufficient to form a protrusion is formed.
  • FIG. 6 is a graph in which initial resistances of the element D, the element E, and the element F are plotted with respect to the thickness of the Ir layer.
  • variable resistance element having a high initial resistance
  • a nonvolatile memory element for example, a memory cell in a cross-point type nonvolatile memory device
  • a current control element for example, a bidirectional diode
  • the composition of the first transition metal oxide layer 3a is TaO x (0.8 ⁇ x ⁇ 1.9), and the second transition metal oxidation It has been confirmed that when the composition of the physical layer 3b is TaO y (y ⁇ 2.1), the resistance value of the resistance change layer 3 is stably changed at high speed.
  • the thickness of the second transition metal oxide layer 3b having a composition of TaO y is preferably 1 nm or more and 8 nm or less.
  • the third electrode 6 is formed to a thickness of 50 nm by a sputtering method so as to be electrically connected to the second electrode 2.
  • the nitrogen content in the silicon nitride that is the semiconductor layer 8 can be easily adjusted by changing the flow ratio of the nitrogen gas to the argon gas.
  • the second electrode 2 and the third electrode 6 may be connected via a contact plug or the like using a general semiconductor process, or the third electrode 6 is formed directly on the second electrode 2. May be.
  • the present invention does not limit the structure for electrically connecting the second electrode 2 and the third electrode 6.
  • the resistance change layer 3 When the resistance change layer 3 is in a low resistance state, even if a negative voltage pulse having the same polarity as the write voltage pulse is applied between the first electrode 1 and the second electrode 2, the resistance change layer 3 It remains unchanged in the low resistance state. Similarly, when the variable resistance layer 3 is in the first high resistance state, even if a positive voltage pulse having the same polarity as the erase voltage pulse is applied between the first electrode 1 and the second electrode 2, The resistance change layer 3 remains unchanged in the first high resistance state.
  • the initialization current which is a current necessary for initialization of the resistance change element 10
  • the initialization current 202 ⁇ A flows through the nonvolatile memory element 100.
  • the resistance change element after initialization is performed. 10 becomes a second high resistance state having a resistance value equal to or higher than the first high resistance state, and the current flowing through the nonvolatile memory element 100 can be controlled by the resistance change element 10 maintained in the second high resistance state. The risk of destruction of the current control element 20 can be reduced.
  • a plurality of negative voltage pulses in which the second electrode 2 is negative with respect to the first electrode 1 are applied to the nonvolatile memory element 100 with an amplitude of 4.5 V in steps of 0.1 V to 0.1 V.
  • the voltage is applied to the nonvolatile memory element 100 while being decreased to 0.1 V, and the current flowing to the nonvolatile memory element 100 during application of each voltage pulse and the nonvolatile after application of each voltage pulse.
  • the resistance value of the memory element 100 was measured each time.
  • FIG. 11B shows that the maximum value of the current flowing at this time is about 170 ⁇ A.
  • a plurality of negative voltage pulses in which the second electrode 2 is negative with respect to the first electrode 1 are applied to the nonvolatile memory element 100 with an amplitude of 0.1 V to 0.1 V.
  • the voltage is applied while increasing the voltage to 5.8 V in steps (initialization process), and then a plurality of positive voltage pulses with the second electrode 2 being positive with respect to the first electrode 1 are set to have an amplitude of 0. Applied while increasing from 1 V to 5.8 V in 0.1 V steps (erasing process), the current that flows to the nonvolatile memory element 100 during application of each voltage pulse, and the nonvolatile memory after application of each voltage pulse
  • the resistance value of the element 100 was measured each time.
  • the absolute value of the initialization current which is a current necessary for the initialization of the resistance change element 10
  • the absolute value of the minimum value-230 ⁇ A of the current that has not been initialized is larger than the absolute value of the minimum value-230 ⁇ A of the current that has not been initialized. It can be seen that the initialization current ⁇ 929 ⁇ A flows through the nonvolatile memory element 100 after 10 is initialized.
  • the word lines WL1, WL2, WL3,... And the bit lines BL1, BL2, BL3,... are three-dimensionally crossed, and a plurality of memory cells MC11, MC12, MC13, MC21, MC22 correspond to the three-dimensional intersections. , MC23, MC31, MC32, MC33,... are provided.
  • the positive polarity initialization voltage pulse V 0 is applied to all the memory cells at once or sequentially, and the resistance value of all the memory cells is changed from the initial resistance R 0 to the second high resistance. It drops to state RH ′.
  • the second high resistance state RH ′ may be included in the same resistance range as the first high resistance state RH.
  • the present invention is not limited to such operation and circuit configuration. That is, a method for executing the initialization process using a voltage pulse having the same polarity as that of the voltage pulse for increasing the resistance of the resistance change element, or a method other than the above as long as the circuit configuration can implement such a method.
  • the circuit configuration is also included in the present invention.

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Abstract

　第１電極（１）と、第２電極（２）と、極性が異なる電気信号が印加されるに応じて高抵抗状態と低抵抗状態とを可逆的に変化可能な抵抗変化層（３）を備えた抵抗変化素子（１０）と、印加電圧に対して双方向の整流特性を有する電流制御素子（２０）とが直列接続された不揮発性記憶素子（１００）を駆動する方法であって、不揮発性記憶素子（１００）が製造された後、不揮発性記憶素子（１００）に、抵抗変化層（３）を通常動作において低抵抗状態から高抵抗状態に変化させるために用いられる電圧パルスの極性と同じ極性の電圧パルスを与えることによって、抵抗変化層（３）の抵抗値を高抵抗状態よりも高い初期抵抗から低下させる。

Description

不揮発性記憶素子の駆動方法および不揮発性記憶装置
　本発明は、印加電圧に対して双方向の整流特性を有する電流制御素子を備えた不揮発性記憶素子の駆動方法およびその方法を実施する不揮発性記憶装置に関する。
　近年、小型、薄型のデジタルＡＶプレーヤやデジタルカメラなど携帯型デジタル機器の高機能化が進展し、これらの機器の記憶装置として用いられる大容量かつ高速の不揮発性記憶装置の需要がますます高まってきている。このような需要に応えるために、不揮発性記憶素子の一種である強誘電体キャパシタや抵抗変化素子を用いた不揮発性記憶装置が注目されている。
　抵抗変化素子には、１回だけ書き込み可能なタイプと書き換え可能なタイプがあり、さらに書き換え可能なタイプの抵抗変化素子には２種類ある。この２種類のうちの１つは、同じ極性の２つの駆動電圧で高抵抗状態から低抵抗状態、あるいは低抵抗状態から高抵抗状態に変化できる特性を有する抵抗変化素子で、一般にユニポーラ型（あるいはモノポーラ型）抵抗変化素子と呼ばれている。もう１つは、異なる極性の２つの駆動電圧で高抵抗状態から低抵抗状態、あるいは低抵抗状態から高抵抗状態に変化できる特性を有する抵抗変化素子で、一般にバイポーラ型抵抗変化素子と呼ばれている。
　抵抗変化素子をアレイ状に配置した不揮発性記憶装置では、一般的に抵抗変化素子に直列にトランジスタや整流素子などの電流制御素子を接続して、アレイ内の迂回電流による書き込みディスターブおよび隣接するメモリセル間のクロストークなどを防止することにより確実なメモリ動作が行われる。
　ユニポーラ型抵抗変化素子は、同じ極性の異なる２つの駆動電圧で抵抗変化を制御できる。そのため、電流制御素子としてのダイオードに、１つの電圧の極性における非線形な電圧－電流特性のみが利用される単方向ダイオードを用いることができ、抵抗変化素子と電流制御素子とからなるメモリセルの構造をシンプルにできる可能性がある。しかしながら、ユニポーラ型抵抗変化素子は、抵抗変化素子を高抵抗化させるリセット動作に長いパルス幅の電気的パルスが必要で、動作速度が遅い。
　一方、バイポーラ型抵抗変化素子は、異なる極性の２つの駆動電圧で抵抗変化を制御する。そのため、電流制御素子としてのダイオードに、両方の電圧極性における非線形な電圧－電流特性が利用される双方向ダイオードが必要となる。バイポーラ型抵抗変化素子は、抵抗変化素子を高抵抗化させるリセット動作および抵抗変化素子を低抵抗化させるセット動作のいずれも短いパルス幅の電気的パルスを用いて行うことができ、高速動作が可能である。
　これまでに、特許文献１に示されるような、例えばＰＮ接合ダイオードまたはショットキーダイオードなどの単方向ダイオードを、電流制御素子として、抵抗変化素子に直列に接続したメモリセルをもつ、クロスポイント型の不揮発性記憶装置が提案されている。
　また、特許文献２に示されるような、双方向ダイオードを、電流制御素子として、抵抗変化素子に直列に接続したメモリセルをもつクロスポイント型の不揮発性記憶装置が提案されている。
　双方向ダイオードとして、例えば、ＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）ダイオード、ＭＳＭ（Ｍｅｔａｌ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ－Ｍｅｔａｌ）ダイオードや、特許文献２に示されるようなバリスタが知られている。
　図１６は、一般的に知られている双方向ダイオードの電圧－電流特性を示す図である。このような電圧－電流特性は、ＭＩＭダイオード、ＭＳＭダイオード、バリスタ等の双方向ダイオードにおいて見られる。
　これらの双方向ダイオードでは、電極材料や電極間にはさむ材料を最適化することにより、その電圧－電流特性を、印加電圧の極性に対して実質的に対称とすることができる。すなわち、正の印加電圧に対する電流の変化と、負の印加電圧に対する電流の変化とが、原点０に対して実質的に点対称となるような特性を実現できる。
　また、図１６に示されるように、双方向ダイオードの電気抵抗は、印加電圧が第１の臨界電圧Ｖｔｈ１以下でありかつ第２の臨界電圧Ｖｔｈ２以上であるときに非常に高く（図１６における範囲Ｃ）、印加電圧が第１の臨界電圧Ｖｔｈ１を超えるか、又は、第２の臨界電圧Ｖｔｈ２を下回ると急激に低下する（図１６における範囲Ａおよび範囲Ｂ）。
　このような電圧－電流特性をもつ双方向ダイオードをバイポーラ型の記憶素子と組み合わせることにより、つまり、双方向ダイオードを電流制御素子として利用することにより、バイポーラ型抵抗変化素子を用いたクロスポイント型の不揮発性記憶装置を実現できる。
特開２００６－１４０４８９号公報 特開２００６－２０３０９８号公報
　しかしながら、従来の抵抗変化素子における電気的特性（特に初期抵抗）の再現性や動作の信頼性（耐久性）は、実用的には未だ十分とは言えない。そのため、抵抗変化素子の電気的特性の再現性や動作の信頼性の更なる向上が望まれている。発明者らは、このような課題の解決を図るべく、関連発明として、抵抗変化素子の好適な構成を提案している。この提案構成に係る抵抗変化素子については、実施の形態の冒頭で後ほど詳細に説明する。
　しかしながら、当該関連発明に係る抵抗変化素子によれば、電気的特性の再現性や動作の信頼性を向上できるが、抵抗変化素子の初期化過程において新たな課題が生じることが分かってきた。
　前記提案構成による抵抗変化素子を含む多くの抵抗変化素子は、加熱工程を含む製造工程が完了した後で、抵抗変化層の抵抗状態を変化させる大きさの電圧パルスが一度も印加されていない状態である初期状態では、通常の抵抗変化動作で用いられる抵抗レンジよりも高い抵抗値（以下、初期抵抗と言う）を有し、そのままでは通常の抵抗変化動作を起こさない。そこで、抵抗変化素子を初期化する、つまり、その抵抗値を初期抵抗から通常の抵抗変化動作が可能となる抵抗レンジへ下げる処理が、従来から、初期化過程として行われている。初期化過程は、高抵抗の抵抗変化層の一部にフィラメント（導電パス）を形成し、フィラメント部が酸化又は還元することにより、抵抗変化素子が抵抗変化可能な状態にすることである。
　初期化過程は、通常の抵抗変化動作を起こさせるために抵抗変化素子に印加する駆動電圧または駆動電流と比べて、より大きな電圧または電流を抵抗変化素子に印加することで行われる。
　クロスポイント型の不揮発性記憶装置では、抵抗変化素子を初期化するための電圧がメモリセルに対して印加されると、メモリセルを構成している抵抗変化素子と双方向ダイオードの抵抗値に対応する電圧の分圧が、メモリセルを構成している抵抗変化素子と双方向ダイオードとにそれぞれ印加される。
　詳しくは後述するが、前記提案構成による改良が施された抵抗変化素子は、そのような改良を施さない抵抗変化素子と比べて、初期抵抗がかなり高くなる。そのため、前記提案構成による抵抗変化素子には、初期化に必要な量の電流を流すために、従来の抵抗変化素子と比べて、より大きな初期化電圧を印加する必要がある。
　このことは、前記提案構成による抵抗変化素子では、印加される初期化電圧の分圧が双方向ダイオードの定格を超えてしまい、双方向ダイオードが破壊されるリスクが高まることを意味している。
　本発明はかかる課題を解決するためになされたもので、抵抗変化素子の電気的特性の再現性や動作の信頼性を向上させると同時に、そのような抵抗変化素子が双方向ダイオードなどの電流制御素子とともに不揮発性記憶素子（メモリセル）を構成している場合に、抵抗変化素子を初期化する際に電流制御素子が破壊されるリスクを低減する技術を提供することを目的とする。
　上記の課題を解決するために、本発明の駆動方法の１つの態様は、不揮発性の抵抗変化素子と、前記抵抗変化素子と直列に接続され、印加電圧に対して双方向の整流特性を有する電流制御素子とから構成される不揮発性記憶素子の駆動方法において、前記抵抗変化素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在して、前記第１電極と前記第２電極とに接するように設けられ、前記第１電極と前記第２電極との間に極性が異なる電気的信号が印加されるに応じて高抵抗状態と低抵抗状態とを可逆的に変化し、かつ前記電気的信号の印加が停止した後も、前記高抵抗状態あるいは低抵抗状態を不揮発的に保持可能な抵抗変化層と、を備え、前記抵抗変化層は、酸素不足型の遷移金属酸化物で構成され、前記第１電極と接している第１の遷移金属酸化物層と、前記酸素不足型の遷移金属酸化物よりも酸素不足度が小さい遷移金属酸化物で構成され、前記第２電極と接している第２の遷移金属酸化物層と、が積層されて構成され、前記電流制御素子は、第３電極と、第４電極と、前記第３電極と前記第４電極との間に介在して、前記第３電極と前記第４電極とに接するように設けられた電流制御層とを備え、前記電流制御素子の前記第３電極と前記第４電極との間に極性が異なる電気的信号が印加されるに応じて、前記電気的信号の電圧振幅の絶対値が所定の閾値より小さい時、前記電流制御素子はオフ状態となり、前記電気的信号の電圧振幅の絶対値が所定の閾値以上の時、前記電流制御素子はオン状態となり、前記第３電極と前記第４電極との間に、正の所定の電流制御素子ブレイクダウン電流以上の電流が流れるとき、前記電流制御素子は破壊する特性を有し、前記駆動方法は、前記不揮発性記憶素子に対し、前記抵抗変化素子の前記第１電極を基準にして前記第２電極が負となる極性の電圧パルスを印加することによって、前記抵抗変化層の抵抗値を第１の高抵抗状態から低抵抗状態に変化させる書き込み過程と、前記不揮発性記憶素子に対し、前記抵抗変化素子の前記第１電極を基準にして前記第２電極が正となる極性の電圧パルスを印加することによって、前記抵抗変化層の抵抗値を前記低抵抗状態から前記第１の高抵抗状態に変化させる消去過程と、前記不揮発性記憶素子が製造された後、前記不揮発性記憶素子に対し、前記抵抗変化素子の前記第１電極を基準にして前記第２電極が正となる極性の電圧パルスを印加して正の所定の抵抗変化素子初期化電流を印加することによって、前記抵抗変化素子の抵抗値を前記第１の高抵抗状態よりも高い初期抵抗値から、前記初期抵抗値より低い第２の高抵抗状態に低下させる初期化過程と、を含み、前記正の所定の抵抗変化素子初期化電流は前記正の所定の電流制御素子ブレイクダウン電流より小さい。
　このような方法によれば、前記初期化過程を、前記消去過程で用いる電圧パルスの極性と同じ極性の電圧パルスで行うので、前記抵抗変化素子の抵抗値の低下は、前記初期抵抗値から始まり、前記第１の高抵抗状態で止まる。これにより、前記初期化過程を、前記書き込み過程で用いる電圧パルスの極性と同じ極性の電圧パルスで行う場合に生じる、前記抵抗変化素子の抵抗値が前記低抵抗状態まで一気に低下して前記電流制御素子に前記正の所定の電流制御素子ブレイクダウン電流以上の抵抗変化素子初期化電流が流れ、前記電流制御素子が破壊する可能性を、排除することができる。
　また、前記初期化過程において、前記第１電極を基準にして前記第２電極が正となる電圧パルスを印加した後、前記抵抗変化素子を前記第１の高抵抗状態以上の抵抗値を有する前記第２の高抵抗状態に維持することによって、前記不揮発性記憶素子に流れる電流を抑制してもよい。
　このような方法によれば、前記第１の高抵抗状態以上の抵抗値に維持された前記抵抗変化素子で前記不揮発性記憶素子に流れる電流を制御しながら、前記抵抗変化素子の抵抗値を前記初期抵抗値から前記第２の高抵抗状態に低下させるので、前記書き込み過程で用いる電圧パルスの極性と同じ極性の電圧パルスを用いて初期化過程を実行する場合と比べて、電圧パルスの前記電流制御素子への分圧および前記電流制御素子に流れる電流を小さく抑えることができる。その結果、前記電流制御素子が破壊するリスクを低減できる。
　本発明の方法が適用される前記不揮発性記憶素子では、前記第２の遷移金属酸化物層と前記第２電極との界面が実質的に平坦であってもよい。
　そのような不揮発性記憶素子の前記第２電極には、電気的特性の再現性および動作の信頼性に有害な突起または突起様の凹凸がないので、前記不揮発性記憶素子の電気的特性の再現性および動作の信頼性が向上する。
　その反面、前記抵抗変化素子の初期抵抗が高くなるため、初期化過程に絶対値が大きな電圧パルスを用いる必要が生じるが、前記初期化過程を、前記消去過程で用いる電圧パルスの極性と同じ極性の電圧パルスで行うことで、前記初期化過程における前記抵抗変化素子の抵抗値の低下を制御して過度の低下を防ぎ、前記電流制御素子が破壊するリスクを低減することができる。
　また、前記第２電極は、前記第２電極を構成する材料に応じた所定の上限以下の厚さに設けられ、前記上限は、前記材料で構成された電極を持つ抵抗変化素子の電極の厚さと初期抵抗との関係から予め定められていてもよい。
　このような方法が適用される前記不揮発性記憶素子の前記第２電極は、前記第２電極と同じ材料で構成された電極を持つ抵抗変化素子の電極の厚さと初期抵抗との関係から、厚さが小さくかつ初期抵抗が高値を示す厚さの範囲の上限を特定し、特定された上限以下の厚さに形成されることが望ましい。
　具体的には、前記第２電極は、イリジウムで構成されるか、または１ｎｍ以上１０ｎｍ以下の厚さの白金で構成されてもよい。
　そのような構成によれば、前記第２電極には、電気的特性の再現性および動作の信頼性に有害な突起または突起様の凹凸がないので、前記不揮発性記憶素子の電気的特性の再現性および動作の信頼性が向上する。
　その反面、前記不揮発性記憶素子の初期抵抗が高くなるため、初期化過程に絶対値が大きな電圧パルスを用いる必要が生じるが、前記初期化過程を、前記消去過程で用いる電圧パルスの極性と同じ極性の電圧パルスで行うことで、前記初期化過程における前記抵抗変化素子の抵抗値の低下を制御して過度の低下を防ぎ、前記電流制御素子が破壊するリスクを低減することができる。
　また、前記第１の遷移金属酸化物層は、ＴａＯｘ（但し、０．８≦ｘ≦１．９）で表される組成を有するタンタル酸化物で構成され、前記第２の遷移金属酸化物層は、ＴａＯｙ（但し、ｙ≧２．１）で表される組成を有するタンタル酸化物で構成されてもよい。
　このような構成によれば、前記抵抗変化素子は、良好な抵抗変化動作を示す。
　また、前記電流制御素子は、ＳｉＮｚ（但し、０＜ｚ≦０．８５）で表される組成を有する窒化シリコンで構成される前記電流制御層が、前記電流制御層とショットキー接合を形成する電極間に挟まれて構成された双方向ダイオードであってもよい。
　このような構成によれば、前記電流制限素子は、良好な双方向の整流特性を示す。
　上記の課題を解決するために、本発明の不揮発性記憶装置の１つの態様は、不揮発性の抵抗変化素子と、前記抵抗変化素子と直列に接続され、印加電圧に対して双方向の整流特性を有する電流制御素子とから構成される不揮発性記憶素子と、駆動部と、を備え、前記抵抗変化素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在して、前記第１電極と前記第２電極とに接するように設けられ、前記第１電極と前記第２電極との間に極性が異なる電気的信号が印加されるに応じて高抵抗状態と低抵抗状態とを可逆的に変化し、かつ前記電気的信号の印加が停止した後も、前記高抵抗状態あるいは低抵抗状態を不揮発的に保持可能な抵抗変化層と、を備え、前記抵抗変化層は、酸素不足型の遷移金属酸化物で構成され、前記第１電極と接している第１の遷移金属酸化物層と、前記酸素不足型の遷移金属酸化物と比べて酸素不足度がより小さい遷移金属酸化物で構成され、前記第２電極と接している第２の遷移金属酸化物層と、が積層されて構成され、前記電流制御素子は、第３電極と、第４電極と、前記第３電極と前記第４電極との間に介在して、前記第３電極と前記第４電極とに接するように設けられた電流制御層とを備え、前記電流制御素子の前記第３電極と前記第４電極との間に極性が異なる電気的信号が印加されるに応じて、前記電気的信号の電圧振幅の絶対値が所定の閾値より小さい時、前記電流制御素子はオフ状態となり、前記電気的信号の電圧振幅の絶対値が所定の閾値以上の時、前記電流制御素子はオン状態となり、前記第３電極と前記第４電極との間に、正の所定の電流制御素子ブレイクダウン電流以上の電流が流れるとき、前記電流制御素子は破壊する特性を有し、前記駆動部は、前記不揮発性記憶素子に対し、前記抵抗変化素子の前記第１電極を基準にして前記第２電極が負となる極性の電圧パルスを印加することによって、前記抵抗変化層の抵抗値を第１の高抵抗状態から低抵抗状態に変化させる書き込み過程と、前記不揮発性記憶素子に対し、前記抵抗変化素子の前記第１電極を基準にして前記第２電極が正となる極性の電圧パルスを印加することによって、前記抵抗変化層の抵抗値を前記低抵抗状態から前記第１の高抵抗状態に変化させる消去過程と、前記不揮発性記憶素子が製造された後、前記不揮発性記憶素子に対し、前記抵抗変化素子の前記第１電極を基準にして前記第２電極に正の電圧パルスを印加して、前記正の所定の電流制御素子ブレイクダウン電流より小さい正の所定の抵抗変化素子初期化電流を印加することによって、前記抵抗変化層の抵抗値を前記第１の高抵抗状態よりも高い初期抵抗値から、前記初期抵抗値より低い第２の高抵抗状態に低下させる初期化過程と、を実行する。
　この構成によれば、前記駆動部は、前記初期化過程を、前記消去過程で用いる電圧パルスの極性と同じ極性の電圧パルスで行うので、前記抵抗変化素子の抵抗値の低下は、前記初期抵抗値から始まり、前記第１の高抵抗状態で止まる。これにより、前記初期化過程を、前記書き込み過程で用いる電圧パルスの極性と同じ極性の電圧パルスで行う場合に生じる、前記抵抗変化素子の抵抗値が前記低抵抗状態まで一気に低下して前記電流制御素子に前記正の所定の電流制御素子ブレイクダウン電流以上の抵抗変化素子初期化電流が流れ、前記電流制御素子が破壊する可能性を、排除することができる。
　また、前記駆動部が前記初期化過程を実行するときに、前記第１電極を基準にして前記第２電極が正となる電圧パルスを印加した後、前記抵抗変化素子を前記第１の高抵抗状態以上の抵抗値に維持することによって、前記不揮発性記憶素子に流れる電流を抑制してもよい。
　この構成によれば、前記駆動部が前記初期化過程を実行するときに、前記第１の高抵抗状態以上の抵抗値に維持された前記抵抗変化素子で前記不揮発性記憶素子に流れる電流を制御しながら、前記駆動部は前記抵抗変化素子の抵抗値を前記初期抵抗から前記第２の高抵抗状態に低下させるので、前記書き込み過程で用いる電圧パルスの極性と同じ極性の電圧パルスを用いて初期化過程を実行する場合と比べて、電圧パルスの前記電流制御素子への分圧および前記電流制御素子に流れる電流を小さく抑えることができる。その結果、前記電流制御素子が破壊するリスクを低減できる。
　また、前記第２の遷移金属酸化物層と前記第２電極との界面が実質的に平坦であってもよい。
　そのような不揮発性記憶素子の前記第２電極には、電気的特性の再現性および動作の信頼性に有害な突起または突起様の凹凸がないので、前記不揮発性記憶素子の電気的特性の再現性および動作の信頼性が向上する。
　その反面、前記抵抗変化素子の初期抵抗が高くなるため、初期化過程に絶対値が大きな電圧パルスを用いる必要が生じるが、前記初期化過程を、前記消去過程で用いる電圧パルスの極性と同じ極性の電圧パルスで行うことで、前記初期化過程における前記抵抗変化素子の抵抗値の低下を制御して過度の低下を防ぎ、前記電流制御素子が破壊するリスクを低減することができる。
　また、前記第２電極は、前記第２電極を構成する材料に応じた所定の上限以下の厚さに設けられ、前記上限は、前記材料で構成された電極を持つ抵抗変化素子の電極の厚さと初期抵抗値との関係から予め定められていてもよい。
　この構成において、前記不揮発性記憶素子の前記第２電極は、前記第２電極と同じ材料で構成された電極を持つ抵抗変化素子の電極の厚さと初期抵抗との関係において、厚さが小さくかつ初期抵抗が高値を示す厚さの範囲の上限以下の厚さに形成されることが望ましい。
　具体的に、前記第２電極は、イリジウムで構成されるか、または１ｎｍ以上１０ｎｍ以下の厚さの白金で構成されることが望ましい。
　そのような構成によれば、前記第２電極には、電気的特性の再現性および動作の信頼性に有害な突起または突起様の凹凸がないので、前記不揮発性記憶素子の電気的特性の再現性および動作の信頼性が向上する。
　その反面、前記不揮発性記憶素子の初期抵抗が高くなるため、初期化過程に絶対値が大きな電圧パルスを用いる必要が生じるが、前記初期化過程を、前記消去過程で用いる電圧パルスの極性と同じ極性の電圧パルスで行うことで、前記初期化過程における前記抵抗変化素子の抵抗値の低下を制御して過度の低下を防ぎ、前記電流制御素子が破壊するリスクを低減することができる。
　また、前記第１の遷移金属酸化物層は、ＴａＯｘ（但し、０．８≦ｘ≦１．９）で表される組成を有するタンタル酸化物で構成され、前記第２の遷移金属酸化物層は、ＴａＯｙ（但し、ｙ≧２．１）で表される組成を有するタンタル酸化物で構成されてもよい。
　このような構成によれば、前記抵抗変化素子は、良好な抵抗変化動作を示す。
　また、前記電流制御素子は、ＳｉＮｚ（但し、０＜ｚ≦０．８５）で表される組成を有する窒化シリコンで構成される前記電流制御層が、前記電流制御層とショットキー接合を形成する電極間に挟まれて構成された双方向ダイオードであってもよい。
　このような構成によれば、前記電流制限素子は、良好な双方向の整流特性を示す。
　本発明に係る駆動方法は、極性が異なる電気的信号が印加されるに応じて高抵抗状態と低抵抗状態とを可逆的に変化可能な抵抗変化素子と、双方向性の整流特性と正の所定の電流制御素子ブレイクダウン電流以上の電流が流れるときに破壊する特性とを有する電流制限素子とを直列に接続してなる不揮発性記憶素子の駆動方法において、初期化過程を、通常の抵抗変化動作で抵抗変化素子を高抵抗化させる消去過程で用いる電圧パルスの極性と同じ極性の電圧パルスを印加して、前記正の所定の電流制御素子ブレイクダウン電流より小さい正の所定の抵抗変化素子初期化電流を印加することによって行うことにより特徴付けられる。
　ここで、初期化過程とは、前述したように、前記不揮発性記憶素子が製造された後、前記抵抗変化素子の抵抗を、初期状態における高い抵抗から通常の抵抗変化動作で用いられる抵抗レンジに低下させる処理であり、消去過程とは、前記抵抗変化素子の抵抗を通常の抵抗変化動作における高抵抗状態にする処理である。初期化過程では、通常の抵抗変化動作を起こさせるよりも大きな電圧または電流を不揮発性記憶素子に印加することから、前記電流制御素子が破壊するリスクを伴う。
　前記駆動方法では、前記初期化過程を、前記消去過程で用いる電圧パルスの極性と同じ極性の電圧パルスで行うので、前記抵抗変化素子の抵抗の低下は、前記初期状態における高い抵抗から始まり、通常の抵抗変化動作における高抵抗状態で止まる。これにより、前記初期化過程を逆極性の電圧パルスで行った場合に生じる、前記抵抗変化素子の抵抗が通常の抵抗変化動作における低抵抗状態まで一気に低下する可能性を、排除することができる。
　すなわち、前記駆動方法によれば、前記初期化過程における前記抵抗変化素子の抵抗の低下を制御して過度の低下を防ぎ、前記電流制御素子が破壊するリスクを低減することができる。
　また、本発明に係る駆動方法が適用される前記不揮発性記憶素子では、前記第２電極と前記抵抗変化層との界面が実質的に平坦であってもよい。そのような不揮発性記憶素子における抵抗変化素子は、電気的特性の再現性および動作の信頼性に優れる反面、初期状態での抵抗が非常に高い。そのため、そのような不揮発性記憶素子に対する初期化過程ではとりわけ大きな電圧を不揮発性記憶素子に印加する必要があることから、電流制御素子が破壊するリスクが増大する。
　そこで、本発明の駆動方法により、前記抵抗変化素子を高抵抗状態に変化させるための電圧パルスの極性と同じ極性の電圧パルスを初期化過程で前記抵抗変化素子に印加する。
　これにより、前記初期化過程において、前記高抵抗状態以上の抵抗値に維持された前記抵抗変化素子で前記不揮発性記憶素子に流れる電流を制御しながら、前記抵抗変化素子の抵抗値を前記初期抵抗から低下させるので、逆極性の電圧パルスを用いて初期化過程を実行する場合と比べて、電圧パルスの前記電流制御素子への分圧および前記電流制御素子に流れる電流を小さく抑えることができる。
　その結果、前記第２電極と前記抵抗変化層との界面が実質的に平坦である不揮発性記憶素子の長所である優れた電気的特性の再現性および動作の信頼性を享受できると同時に、その短所である非常に高い初期抵抗のために初期化過程にて高い電圧を印加せざるを得ない状況において前記電流制御素子が破壊するリスクを低減するという、相乗的な効果を得ることができる。
図１（ａ）、（ｂ）は、本発明の基礎データとしての、抵抗変化層に酸素不足型のタンタル酸化物を用いた抵抗変化素子の断面を示すＴＥＭ（透過型電子顕微鏡）写真である。 図２（ａ）、（ｂ）は、本発明の基礎データとしての、抵抗変化層に酸素不足型のハフニウム酸化物を用いた抵抗変化素子の断面を示すＴＥＭ写真である。 図３（ａ）、（ｂ）、（ｃ）は、本発明の基礎データとしての、電極に白金を用いた抵抗変化素子の断面を示すＴＥＭ写真である。 図４は、本発明の基礎データとしての、抵抗変化素子の電極の厚さと初期抵抗との関係を示すグラフである。 図５は、本発明の基礎データとしての、電極にイリジウムを用いた抵抗変化素子の断面を示すＴＥＭ写真である。 図６は、本発明の基礎データとしての、抵抗変化素子の電極の厚さと初期抵抗との関係を示すグラフである。 図７は、第１の実施の形態の駆動方法によって駆動される不揮発性記憶素子の構成の一例を示す模式図である。 図８は、電流制御素子の単体試料から測定された電流－電圧特性を示すグラフである。 図９（ａ）、（ｂ）は、初期化過程において電圧パルスの印加のつど測定された不揮発性記憶素子の抵抗値および電流を示すグラフである。 図１０（ａ）、（ｂ）は、書き込み過程において電圧パルスの印加のつど測定された不揮発性記憶素子の抵抗値および電流を示すグラフである。 図１１（ａ）、（ｂ）は、消去過程において電圧パルスの印加のつど測定された不揮発性記憶素子の抵抗値および電流を示すグラフである。 図１２（ａ）、（ｂ）は、書き込み過程と消去過程とを２回ずつ繰り返した場合に測定された不揮発性記憶素子の抵抗値および電流を示すグラフである。 図１３は、不揮発性記憶素子を繰り返し動作させたときの抵抗変化特性を示すグラフである。 図１４（ａ）、（ｂ）は、比較例としての初期化過程および消去過程において電圧パルスの印加のつど測定された不揮発性記憶素子の抵抗値および電流を示すグラフである。 図１５（ａ）は、第２の実施の形態に係る不揮発性記憶装置の機能的な構成を示すブロック図、図１５（ｂ）は、メモリセルの等価回路図、図１５（ｃ）は、メモリセルの構造を示す模式図である。 図１６は、一般的に知られている双方向ダイオードの電圧－電流特性を示す図である。
　本発明の実施の形態における不揮発性記憶素子の駆動方法および不揮発性記憶装置について説明する。
　まず、本発明の駆動方法が適用される不揮発性記憶素子について説明し、その後、本発明の実施の形態に係る駆動方法、および不揮発性記憶装置について、説明する。
　＜１．本発明の基礎データ＞
　本発明に関する基礎的なデータとして、本発明の不揮発性記憶素子に用いられる抵抗変化素子の構成と効果について説明する。
　この抵抗変化素子は、酸素不足型の遷移金属酸化物を含む抵抗変化層を２つの電極で挟んで構成され、前記２つの電極のうち少なくとも一方は、Ｐｔ（白金）等の薄膜である。前記抵抗変化層は、酸素不足度が得なる２種類の遷移金属酸化物層で構成されてもよい。
　発明者らは、このように構成される抵抗変化素子によって、電気的特性の再現性や動作の信頼性が向上できることを確認し、関連発明として特許出願した。当該関連発明の構成と効果は、国際公開第２０１０／０６４４１０号において詳細に述べられている。
　以下では、説明のために、前記関連発明に係る前記国際公開の要部を引用する。なお、原文中の用語は整合のため適宜変更されている。
　また、発明者らは、上記の関連発明の出願の後、追加的な実験から、電極をＰｔの薄膜の代わりにＩｒ（イリジウム）で構成した抵抗変化素子によっても、同様に電気的特性の再現性や動作の信頼性が向上できることを確認した。下記では、この実験の結果についても説明する。
　＜１．１　抵抗変化素子の特性向上を阻害する要因＞
　発明者らは、抵抗変化素子の電気的特性の再現性や動作の信頼性について検討するため、種々の条件で抵抗変化素子を作製し、その特性を検証した。
　図１（ａ）および図１（ｂ）は、抵抗変化層に酸素不足型のタンタル酸化物を用いた抵抗変化素子の断面を示すＴＥＭ（透過型電子顕微鏡）写真であって、図１（ａ）はプロセス中の最高温度を４００℃とした場合、図１（ｂ）はプロセス中の最高温度を１００℃とした場合を示す。
　ここで、酸素不足型の遷移金属酸化物とは、化学量論的組成を有する遷移金属酸化物と比較して、総原子数に占める酸素原子数の割合である原子比（以下では簡単に、酸素含有率と言う）が少ない遷移金属酸化物をいう。例えばタンタル酸化物の例で言えば、化学量論的な組成を有するタンタル酸化物Ｔａ２Ｏ５は、酸素原子をタンタル原子の２．５倍の数含んでいる。酸素含有率が、Ｔａ２Ｏ５と表されるタンタル酸化物と比べて少ないタンタル酸化物、すなわちＴａＯｘと表わした場合に０＜ｘ＜２．５を満足する非化学量論的な組成を有するタンタル酸化物を、酸素不足型のタンタル酸化物と呼ぶ。
　図１（ａ）に示した素子は、厚さが約５０ｎｍであるＰｔで構成される下部電極７０３ａの上に、厚さが約２３ｎｍである酸素不足型の第１のタンタル酸化物層７０４ａと、厚さが約８ｎｍである第２のタンタル酸化物層７０５ａと、厚さが約８０ｎｍであるＰｔで構成される上部電極７０９ａとをこの順に積層させることで得られた。第２のタンタル酸化物層７０５ａの酸素含有率は、第１のタンタル酸化物層７０４ａの酸素含有率よりも高くした。
　図１（ａ）の素子は、半導体デバイスの製造にかかるプロセス技術を使用して作製された。プロセス中の加熱工程の最高温度は約４００℃とした。４００℃とは、例えば銅やアルミニウムで構成される電極配線の形成に必要な熱処理であるシンタリング工程の温度である。
　なお、各層の厚さは、ＴＥＭ写真に基づいて計測した。
　図１（ａ）を詳細に検討すれば明らかなように、４００℃の加熱を行った場合には、下部電極７０３ａから写真上方向の第１のタンタル酸化物層７０４ａに向かって、また上部電極７０９ａから写真下方向の第２のタンタル酸化物層７０５ａに向かって、Ｐｔで構成される小さな突起（写真中に丸で囲った部分）が形成されていた。突起のほとんどは、上部電極７０９ａおよび下部電極７０３ａのＰｔの結晶粒界付近から伸びていた。特に注目されるのは、上部電極７０９ａから延びた突起が、第２のタンタル酸化物層７０５ａの厚さの半分程度に達していることである。
　一方で図１（ｂ）に示した素子の製造方法は、図１（ａ）の素子と同様であるが、プロセス中の加熱工程の最高温度を１００℃程度に抑えた。図１（ｂ）に示すように、下部電極７０３ｂから第１のタンタル酸化物層７０４ｂに向かうＰｔの突起や、上部電極７０９ｂから第２のタンタル酸化物層７０５ｂに向かうＰｔの突起は、全く発生していなかった。
　それぞれの素子について初期抵抗（加熱工程を含む試料作製工程が完了した直後における、上部電極７０９ａと下部電極７０３ａとの間、および上部電極７０９ｂと下部電極７０３ｂとの間の各抵抗値）を測定したところ、図１（ａ）に示した試料（Ｐｔ突起あり）では約１０２Ω程度であり、図１（ｂ）に示した試料（Ｐｔ突起なし）では１０８Ω程度であった。すなわち突起が発生している場合には、初期抵抗が６桁も低くなっていた。
　後述するように、第２のタンタル酸化物層７０５ａ、７０５ｂは抵抗変化素子の初期抵抗を調整するために設けられ、抵抗変化素子を安定して抵抗変化動作させるために極めて重要な役割を果たす。図１（ａ）のような突起が電極に存在すれば、設計通りの初期抵抗が得られなくなる。すなわち突起部分では、第２のタンタル酸化物層７０５ａの厚さが実質的に薄くなり、電極に突起のない場合に比べ全体の抵抗値が低くなる。
　電極に突起が発生したとしても、その再現性が高ければ、突起の寄与も考慮して抵抗値を設計できる。しかしながら、突起の発生密度やその大きさ等を現実に高い再現性をもって制御することは困難である。そのため突起の発生は、抵抗変化素子の電気的特性の再現性を低下させる原因になる。
　さらに、図１（ａ）のような状態で上部電極７０９ａと下部電極７０３ａとの間に電圧を印加すると、電界ないし電流は突起部に集中する。このような状態で、繰り返し電圧を印加すれば、突起部周辺で第１のタンタル酸化物層７０４ａ、第２のタンタル酸化物層７０５ａが破壊され、上部電極７０９ａと下部電極７０３ａとがショートして、抵抗変化が起こらなくなる可能性もある。すなわち突起は、抵抗変化素子の信頼性（耐久性）を低下させる要因にもなり得る。
　以上の事から、電極から酸素不足型のタンタル酸化物層に向かった突起の発生を制御することができれば、素子の電気的特性の再現性や動作の信頼性を向上できると期待される。
　突起形成のメカニズムについては以下のように考えられる。すなわち、試料形成プロセスの加熱工程におけるＰｔ層の変化が１つの要因であると考えられる。Ｐｔ層が高温になったときにＰｔ原子がマイグレーションを起こせば、突起が発生しうる。突起がＰｔ層の粒界から成長しているのは、マイグレーションがＰｔ層の粒界に沿って生じやすいためと考えられる。
　さらに本件発明者らは、抵抗変化層に含まれる遷移金属としてＴａ（タンタル）の代わりにＨｆ（ハフニウム）を用いた場合でも同様な問題が生じるか否かを検証した。
　図２（ａ）、図２（ｂ）は、抵抗変化層に酸素不足型のハフニウム酸化物を用いた抵抗変化素子の断面を示すＴＥＭ写真であって、図２（ａ）はプロセス中の最高温度を４００℃とした場合、図２（ｂ）はプロセス中の最高温度を１００℃とした場合を示す。
　図２（ａ）に示した素子は、厚さが約１５０ｎｍであるＷ（タングステン）で構成される下部電極７０３ｃの上に、厚さが約３０ｎｍである酸素不足型のハフニウム酸化物層７０６ｃと、厚さが約７５ｎｍであるＰｔで構成される上部電極７０９ｃとをこの順に積層させることで得られた。図２（ａ）の素子も、半導体デバイスの製造にかかるプロセス技術を使用して作製された。プロセス中の加熱工程の最高温度は約４００℃とした。
　図２（ａ）を詳細に検討すれば明らかなように、４００℃の加熱を行った場合には、上部電極７０９ｃから写真下方向の酸素不足型のハフニウム酸化物層７０６ｃに向かって、Ｐｔで構成される幅広の突起（写真中に丸で囲った部分）が形成されていた。
　一方で図２（ｂ）に示した素子は、厚さが約１５０ｎｍであるＷで構成される下部電極７０３ｄの上に、厚さが約３０ｎｍである酸素不足型のハフニウム酸化物層７０６ｄと、厚さが約７５ｎｍであるＰｔで構成される上部電極７０９ｄとをこの順に積層させることで得られた。図２（ｂ）の素子では、プロセス中の加熱工程の最高温度を１００℃程度に抑えた。図２（ｂ）に示すように、プロセス中の最高温度を１００℃程度とした素子では、上部電極７０９ｄにはＰｔで構成される突起は発生していなかった。
　以上の結果から、電極として厚さが大きいＰｔ層と遷移金属酸化物層とを構成要素として有する抵抗変化素子では、該遷移金属の種類に関係なく、高温に曝されることによりＰｔの突起が形成されやすいと考えられる。
　また、上記の例ではＰｔ単体で構成される電極について述べたが、Ｐｔを主成分とする材料（Ｐｔの性質が強く残っているような合金材料）でも、同様の突起が形成されると推察された。つまり抵抗変化素子の電極材料として白金を使用した場合、電気的特性（特に初期抵抗）の再現性や動作の信頼性（耐久性）の向上が課題になると考えられる。
　ここで、素子形成時に加熱の工程を省略すれば、突起の形成が制御できると期待される。しかしながら、一般の半導体プロセスにおいて、数百度程度の加熱工程は必要不可欠であり、素子製造プロセス中の加熱温度の上限を１００℃程度とすることは現実的でない。
　＜１．２　電極にＰｔ薄膜を用いた抵抗変化素子＞
　かかる知見に基づきさらに検討を加えた結果、発明者らは、Ｐｔを含む電極の厚さを薄くすることで突起の発生を制御できることを見い出した。このことを検証した実験の結果について説明を続ける。
　図３（ａ）、図３（ｂ）、図３（ｃ）は本実験で作製した抵抗変化素子の断面のＴＥＭ写真であり、図３（ａ）は素子Ａの断面、図３（ｂ）は素子Ｂの断面、図３（ｃ）は素子Ｃの断面を示す。素子Ａ、素子Ｂ、素子Ｃは、それぞれ、基板上に、ＴａＮ（窒化タンタル）で構成される下部電極１０３ａ、１０３ｂ、１０３ｃ、第１のタンタル酸化物層１０４ａ、１０４ｂ、１０４ｃ、第２のタンタル酸化物層１０５ａ、１０５ｂ、１０５ｃ、Ｐｔで構成される上部電極１０７ａ、１０７ｂ、１０７ｃ、およびＴｉＡｌＮ（窒化チタンアルミニウム）で構成される導電体層１０８ａ、１０８ｂ、１０８ｃをこの順に積層してなる。
　上部電極１０７ａ、１０７ｂ、１０７ｃの厚さが素子Ａで８ｎｍ、素子Ｂで１３ｎｍ、素子Ｃで２３ｎｍと各異なる点を除けば、いずれの素子も、同じ製造プロセスで作製され、同じ構造を有している。このような抵抗変化素子の製造プロセスを、素子Ａで代表して説明する。
　まず、単結晶シリコンで構成される基板を熱酸化法で処理することにより、基板上にシリコン酸化物層（厚さ２００ｎｍ）を形成する（不図示）。シリコン酸化物層の上に、ＴａＮで構成される下部電極１０３ａ（厚さ４０ｎｍ）をスパッタリング法により形成する。
　得られた下部電極１０３ａの上に、酸素不足型のタンタル酸化物層（厚さ３０ｎｍ）をスパッタリング法により形成する。スパッタリング法としては、Ｔａターゲットをアルゴンガスと酸素ガスの混合ガス雰囲気中でスパッタリングする方法を採用できる。より詳細には、スパッタリングを開始する前のスパッタリング装置内の真空度（背圧）は７×１０－４Ｐａ程度、スパッタ時のパワーは２５０Ｗ、アルゴンガスと酸素ガスとをあわせた全ガス圧力は３．３Ｐａ、酸素ガスの分圧比は３．８％、基板の設定温度は３０℃、成膜時間は７分とすることができる。
　得られた酸素不足型のタンタル酸化物層の表面を、プラズマ酸化装置を用いて酸化することにより、均質な酸素不足型のタンタル酸化物層から、第１のタンタル酸化物層１０４ａ（厚さ約２３ｎｍ）と第２のタンタル酸化物層１０５ａ（厚さ約８ｎｍ）とを形成する。
　このようにして形成される第１のタンタル酸化物層１０４ａの組成は、例えばＴａＯ１．３８（酸素含有率にして約５８ａｔｍ％）である。また、第２のタンタル酸化物層１０５ａの組成は、例えばＴａＯ２．４７（酸素含有率にして約７１ａｔｍ％）である。これらの層の厚さおよび組成を特定する方法については原文に詳しいため、ここでは説明を省略する。
　酸化処理が終ると、第２のタンタル酸化物層１０５ａの上に、上部電極１０７ａとしてのＰｔ層をスパッタリング法によって形成する。Ｐｔ層の厚さの範囲は、例えば１ｎｍ以上１０ｎｍ以下とすることができる。Ｐｔ層の好適な膜厚範囲については後述する。上部電極１０７ａの形成が終わると、その上にＴｉＡｌＮで構成される導電体層１０８ａ（厚さ８０ｎｍ）をスパッタリング法によって形成する。以上により、素子Ａが作製される。素子Ｂ、素子Ｃも同様の製造プロセスにより作製される。
　なお、いずれの素子も、シンタリング工程で、４００℃で１０分間の加熱が施されている。
　図３（ａ）、図３（ｂ）、図３（ｃ）を詳細に検討すれば分かるように、素子Ａでは上部電極１０７ａ（Ｐｔ層、厚さ８ｎｍ）から突起が全く発生していない。素子Ｂでは上部電極１０７ｂ（Ｐｔ層、厚さ１３ｎｍ）に２ｎｍ程度の凹凸が生じており、突起が発生しつつあることが分かる。
　素子Ｃでは上部電極１０７ｃ（Ｐｔ層、厚さ２３ｎｍ）から第２のタンタル酸化物層１０５ｃの中央付近まで達する突起が認められる。ただし、図１（ａ）の上部電極７０９ａ（Ｐｔ層、厚さ８０ｎｍ）の例と比較すれば、突起の形状は不明瞭である。
　以上の結果から、Ｐｔ層を電極に用いる場合、Ｐｔ層の厚さを薄くすることで、突起の発生が大幅に抑制されることが分かる。また、Ｐｔ層の厚さが厚くなるにつれて、突起の発生を抑制する効果は弱まることが分かる。
　さらに、上部電極（Ｐｔ層）の厚さと、抵抗変化素子の初期抵抗との関係を調べる実験を行った。本実験では、断面観察に用いた素子Ａ、素子Ｂ、素子Ｃに加えて、上部電極（Ｐｔ層）の厚さが、もっと小さい素子Ｏ（５ｎｍ）、およびもっと大きい素子Ｘ（８０ｎｍ）を作製した。
　図４は、素子Ｏ、素子Ａ、素子Ｂ、素子Ｃ、素子Ｘの初期抵抗をＰｔ層の厚さに対してプロットしたグラフである。
　初期抵抗の測定は、下部電極と上部電極との間に５０ｍＶという微弱な電圧を印加し、流れる電流を測定することにより行った。
　図４に示すとおり、素子Ｏ（Ｐｔ層、厚さ５ｎｍ）および素子Ａ（Ｐｔ層、厚さ８ｎｍ）の初期抵抗は非常に高く、１０８Ω程度となっており、上述の図１（ｂ）に示した素子（プロセス中の加熱工程を１００℃程度に抑えて作製した素子）とほぼ同等の抵抗値であった。しかしながら初期抵抗は、素子Ｂ（Ｐｔ層、厚さ１３ｎｍ）では１０６Ωに低下し、素子Ｃ（Ｐｔ層、厚さ２３ｎｍ）では８００Ω程度に低下した。初期抵抗は、素子Ｘ（Ｐｔ層、厚さ８０ｎｍ）ではさらに低下して３００Ω程度となり、素子Ｃの初期抵抗の半分程度だった。
　上部電極としてのＰｔ層の厚さの増加に伴う抵抗値の低下は、Ｐｔ層における突起ないし凹凸の形成と強い相関があると考えられる。すなわち、Ｐｔ層の厚さが厚くなると、Ｐｔの突起（凹凸）が第２のタンタル酸化物層の内部に向かって成長し、第２のタンタル酸化物層の厚さが実効的に薄くなる部分が発生する。
　第２のタンタル酸化物層は第１のタンタル酸化物層よりも高抵抗である。このため、第２のタンタル酸化物層の中にＰｔの突起が入り込めば、抵抗変化素子の初期抵抗は大きく低下することになる。逆に、抵抗変化素子の初期抵抗が高いということは、それだけＰｔの突起発生が抑制されていることを示す。
　図４から、Ｐｔ層の厚さが１０ｎｍ以下（図４で丸で囲った範囲）では、初期抵抗は１０８Ω程度の高値に保たれており、Ｐｔ層の厚さが１０ｎｍを超えると初期抵抗の低下が始まる。この結果から、厚さが１０ｎｍ以下のＰｔ層には、初期抵抗に影響するようなＰｔの突起が形成されていないと考えられる。言い換えれば、厚さが１０ｎｍ以下のＰｔ層と抵抗変化層との界面が実質的に平坦である。このような薄いＰｔ層中では、結晶粒は、突起の形成に結びつく程度の粒界ができる程度には成長できないものと思われる。
　したがって、Ｐｔ層の突起及び突起様の凹凸の発生を抑制し、Ｐｔ層を実質的に平坦にするには、Ｐｔ層の厚さを１０ｎｍ以下にするのが好ましい。
　また、詳細は省略するが、別の実験から、Ｐｔが連続膜となるために必要な最小の厚さが１ｎｍであることを示す結果が得られている。したがって、電極として好適なＰｔ層の厚さは１ｎｍ以上１０ｎｍ以下であると考えられる。
　＜１．３　電極にＩｒを用いた抵抗変化素子＞
　発明者らは、さらに検討を重ねた結果、Ｉｒを含む電極を用いることでも突起の発生が抑制できることを見出した。このことを検証した実験について説明を続ける。
　本実験では、上部電極として薄いＰｔ層の代わりにＩｒ層を用い、Ｉｒ層の厚さが各異なる３種類の抵抗変化素子、素子Ｄ（Ｉｒ層、厚さ３０ｎｍ）、素子Ｅ（Ｉｒ層、厚さ５０ｎｍ）、素子Ｆ（Ｉｒ層、厚さ７０ｎｍ）を作製した。
　図５は本実験で作製した抵抗変化素子の断面を示すＴＥＭ写真であり、素子Ｅの断面を代表して示す。素子Ｅは、図示しない基板上に、ＴａＮで構成される下部電極３０３、第１のタンタル酸化物層３０４、第２のタンタル酸化物層３０５、Ｉｒで構成される上部電極３０９をこの順に積層してなる。下部電極３０３、第１のタンタル酸化物層３０４、第２のタンタル酸化物層３０５の各厚さおよび組成は、前述した素子Ａのものと同一である。
　素子Ｄ、素子Ｆは、上部電極３０９の厚さが、素子Ｅのものと異なる点を除けば、いずれも素子Ｅと同じ構造を有している。なお、素子Ｄ、素子Ｅ、素子Ｆでは、導電体層は省略される。
　図５を詳細に検討すれば分かるように、素子Ｅでは上部電極３０９（Ｉｒ層、厚さ５０ｎｍ）から突起が全く発生していない。また、同様の断面観察を行った結果、素子Ｄ（Ｉｒ層、厚さ３０ｎｍ）、素子Ｆ（Ｉｒ層、厚さ７０ｎｍ）でも、上部電極からの突起は全く発生していなかった。
　したがって、Ｉｒ層を電極に用いる場合、Ｉｒ層の厚さが７０ｎｍ以下であれば、突起の発生が抑制されることが分かる。
　図６は、素子Ｄ、素子Ｅ、素子Ｆの初期抵抗をＩｒ層の厚さに対してプロットしたグラフである。
　図６に示すとおり、素子Ｄ、素子Ｅ、素子Ｆのいずれの初期抵抗も非常に高く、１０８Ωに近い抵抗値となっており、上述の図１（ｂ）に示した素子（プロセス中の加熱工程を１００℃程度に抑えて作製した素子）とほぼ同等の抵抗値であった。
　この結果は、素子Ｄ、素子Ｅ、素子Ｆのいずれにも断面観察により突起が認められなかったことと合致する。したがって、抵抗変化素子の電極としてＩｒ層を用いることで、電極と抵抗変化層との界面を実質的に平坦にすることができる。
　＜１．４　基礎データのまとめ＞
　上述した基礎データを総括して、本明細書では、抵抗変化素子に含まれる電極の厚さが、その電極を構成する材料と同じ材料で構成された電極を持つ抵抗変化素子の電極の厚さと初期抵抗との関係から予め定められた上限以下である場合に、その電極と抵抗変化層との界面が実質的に平坦であると定義する。
　そして、そのような上限は、抵抗変化素子の電極の厚さと初期抵抗との関係から、厚さが小さくかつ初期抵抗が高値に維持される厚さの範囲（例えば、図４および図６で丸で囲った範囲）の上限であることが好ましい。この上限は、言い換えれば、電極を厚くしていったときに、初期抵抗が低下し始める電極の厚さである。
　この上限の具体例は、電極にＰｔを用いた場合は１０ｎｍであり（図４）、電極にＩｒを用いた場合は７０ｎｍ以下の厚さでは見出せなかった（図６）。なお、電極として７０ｎｍよりも厚いＩｒ層を形成することは実用的には考えにくい。したがって、電極にＩｒを用いる場合、電極と抵抗変化層との界面が平坦であるための、電極の厚さの上限は特に規定されない。
　以上の総括から、抵抗変化素子の電極は、Ｉｒ、または厚さが１０ｎｍ以下のＰｔで構成することが望ましい。そのような電極には、初期抵抗の低下に影響するような突起は形成されず、電極と抵抗変化層との界面が実質的に平坦になり、その結果、抵抗変化素子の電気的特性の再現性や動作の信頼性を向上させることができる。
　＜１．５　上記構成の抵抗変化素子における課題＞
　しかしながら、電極と抵抗変化層との界面が実質的に平坦な抵抗変化素子では、電極に初期抵抗を低下させる要因となる突起がないことからその初期抵抗は非常に高く、上述の実験では１０８Ω程度の高い抵抗値が測定された。
　最初に述べたように、初期抵抗が高い抵抗変化素子では、抵抗変化素子を初期化する（つまり、抵抗変化可能な状態にする）ために大きな初期化電圧を印加する必要がある。そのため、抵抗変化素子と電流制御素子（例えば、双方向ダイオード）とを直列に接続してなる不揮発性記憶素子（例えば、クロスポイント型の不揮発性記憶装置におけるメモリセル）に含まれる抵抗変化素子を初期化する場合、不揮発性記憶素子に印加される初期化電圧の分圧が電流制御素子の定格電圧を超えることによって電流制御素子が破壊されるリスクが高まる。
　発明者らは、このようなリスクを低減するための方策について検討を重ねた結果、不揮発性記憶素子の好適な駆動方法、およびそのような駆動方法を実行する不揮発性記憶装置を見出した。以下では、本発明に係る不揮発性記憶素子の駆動方法、および不揮発性記憶装置について説明する。
　＜２．第１の実施の形態＞
　本発明の第１の実施の形態に係る不揮発性記憶素子の駆動方法について、図面を参照して詳細に説明する。
　この駆動方法は、電極と抵抗変化層との界面が実質的に平坦であって電極に突起がない抵抗変化素子と、電流制御素子とを直列に接続してなる不揮発性記憶素子の駆動方法であって、通常の動作において前記抵抗変化素子を低抵抗状態から第１の高抵抗状態に変化させるために前記不揮発性記憶素子に印加される電圧パルスの極性と同じ極性の電圧パルスを、初期化過程において前記不揮発性記憶素子に印加することで、前記抵抗変化素子の抵抗値を前記第１の高抵抗状態よりも高い初期抵抗値から前記初期抵抗値よりも低い第２の高抵抗状態に低下させることを特徴としている。
　＜２．１　不揮発性記憶素子の構成＞
　まず、第１の実施の形態の駆動方法によって駆動される不揮発性記憶素子の構成について説明する。
　図７は、第１の実施の形態の駆動方法によって駆動される不揮発性記憶素子１００の構成の一例を示す模式図である。図７に示すように、不揮発性記憶素子１００は、図示しない基板上に形成された抵抗変化素子１０と電流制御素子２０とから構成されている。
　抵抗変化素子１０は抵抗変化層３を第１電極１と第２電極２とで挟んで構成され、電流制御素子２０は半導体層８を第３電極６と第４電極７とで挟んで構成されている。また、抵抗変化素子１０と電流制御素子２０とは電気的に直列に接続されている。
　抵抗変化素子１０において、第１電極１は、例えば、Ｃｕ（銅）、ＴａＮ、Ｔａ、Ｔｉ（チタン）、ＴｉＮ（窒化チタン）のうちの１つまたは複数の材料を用いて構成される。
　第２電極２は、Ｉｒ、または厚さが１ｎｍ以上１０ｎｍ以下のＰｔで構成される。この構成によれば、本発明の基礎データを用いて詳細に説明したとおり、第２電極２には抵抗変化層３へ向かう突起が形成されず、第２電極２と抵抗変化層３との界面は実質的に平坦である。
　抵抗変化層３は、互いに接触した酸素不足型の第１の遷移金属酸化物層３ａと、第２の遷移金属酸化物層３ｂとの積層構造で構成される。第２の遷移金属酸化物層３ｂは、第２電極２及び第１の遷移金属酸化物層３ａと接するように構成する。
　第２の遷移金属酸化物層３ｂの酸素含有率は、第１の遷移金属酸化物層３ａの酸素含有率よりも高く構成する。言い換えると、第２の遷移金属酸化物層３ｂの酸素不足度は、第１の遷移金属酸化物層３ａの酸素不足度よりも小さい。
　本明細書では、ある遷移金属酸化物の酸素不足度を、その遷移金属の化学量論的組成の酸化物を構成する酸素の量に対し、不足している酸素の割合と定義する。例えば、遷移金属がタンタルの場合、化学量論的な酸化物の組成はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。例えば、ＴａＯ２．５の酸素不足度は０％である。また例えば、ＴａＯ１．５の組成の酸素不足型のタンタル酸化物の酸素不足度は、酸素不足度＝（２．５－１．５）／２．５＝４０％となる。
　抵抗変化層３を構成する金属は、タンタル以外の遷移金属を用いてもよい。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。
　抵抗変化層３として酸素不足型タンタル酸化物層を用いる場合、第１の遷移金属酸化物層３ａの組成がＴａＯｘ（０．８≦ｘ≦１．９）であり、第２の遷移金属酸化物層３ｂの組成がＴａＯｙ（ｙ≧２．１）である場合に、抵抗変化層３の抵抗値を安定して高速に変化させることが確認できている。組成がＴａＯｙの第２の遷移金属酸化物層３ｂの厚さは１ｎｍ以上８ｎｍ以下であることが好ましい。
　抵抗変化層３として酸素不足型ハフニウム酸化物層を用いる場合、第１の遷移金属酸化物層３ａの組成がＨｆＯｘ（０．９≦ｘ≦１．６）であり、第２の遷移金属酸化物層３ｂの組成がＨｆＯｙ（ｙ＞１．８）である場合に、抵抗変化層３の抵抗値を安定して高速に変化させることが確認できている。組成がＨｆＯｙの第２の遷移金属酸化物層３ｂの厚さは３ｎｍ以上４ｎｍ以下であることが好ましい。
　抵抗変化層３として酸素不足型ジルコニウム酸化物層を用いる場合、第１の遷移金属酸化物層３ａの組成がＺｒＯｘ（０．９≦ｘ≦１．４）であり、第２の遷移金属酸化物層３ｂの組成がＺｒＯｙ（ｙ＞１．９）である場合に、抵抗変化層３の抵抗値を安定して高速に変化させることが確認できている。組成がＺｒＯｙの第２の遷移金属酸化物層３ｂの厚さは１ｎｍ以上５ｎｍ以下であることが好ましい。
　抵抗変化層３については、抵抗値の微調整等の目的で、他元素を少量意図的に含めることもできる。また、抵抗変化層３を形成する際に、装置の残留ガスや真空容器壁からのガス放出などの影響により、意図しない微量の元素が抵抗変化層３に混入することがある。このような場合であっても、抵抗変化層３に、主たる金属酸化物として、タンタル、ハフニウム、ジルコニウム等の遷移金属酸化物層が含まれていればよい。
　抵抗変化層３の厚さは、１μｍ以下であればよく、２００ｎｍ以下であることが好ましい。これは、パターニングプロセスとしてリソグラフィーを使用する場合に、加工し易いからである。また、抵抗変化層３の抵抗値を変化させるために必要となる電圧パルスの電圧値を低くすることができるからである。他方、抵抗変化層３の厚さは少なくとも５ｎｍ以上であることが好ましい。
　なお、第１の遷移金属酸化物層３ａを構成する第１の遷移金属と、第２の遷移金属酸化物層３ｂを構成する第２の遷移金属とは、異なる遷移金属を用いてもよい。この場合、第２の遷移金属酸化物層３ｂは、第１の遷移金属酸化物層３ａよりも酸素不足度が小さい、つまり抵抗が高い方が好ましい。
　このような構成とすることにより、第１電極１と第２電極２との間に印加された電圧は、第２の遷移金属酸化物層３ｂにより多く分配されることになり、その結果、第２の遷移金属酸化物層３ｂ中で発生する酸化還元反応をより起こしやすくすることができる。
　また、第１の遷移金属と第２の遷移金属とに互いに異なる材料を用いる場合、第２の遷移金属の標準電極電位は、第１の遷移金属の標準電極電位より小さい方が好ましい。抵抗変化現象は、抵抗が高い第２の遷移金属酸化物層３ｂ中に形成された微小なフィラメント（導電パス）中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられるからである。
　例えば、第１の遷移金属酸化物層３ａに酸素不足型のタンタル酸化物を用い、第２の遷移金属酸化物層３ｂにチタン酸化物（ＴｉＯ２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝－１．６３ｅＶ）はタンタル（標準電極電位＝－０．６ｅＶ）より標準電極電位が低い材料である。
　標準電極電位は、その値が大きいほど酸化しにくい特性を表す。第２の遷移金属酸化物層３ｂに第１の遷移金属酸化物層３ａより標準電極電位が小さい金属の酸化物を配置することにより、第２の遷移金属酸化物層３ｂ中でより酸化還元反応が発生しやすくなる。
　上記の各材料の積層構造の抵抗変化膜における抵抗変化現象は、いずれも抵抗が高い第２の遷移金属酸化物層３ｂ中に形成された微小なフィラメント中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられる。
　つまり、第２の遷移金属酸化物層３ｂ側の第２電極２に、第１電極１を基準にして正の電圧を印加したとき、抵抗変化層３中の酸素イオンが第２の遷移金属酸化物層３ｂ側に引き寄せられて第２の遷移金属酸化物層３ｂ中に形成された微小なフィラメント中で酸化反応が発生して微小なフィラメントの抵抗が増大すると考えられる。
　逆に、第２の遷移金属酸化物層３ｂ側の第２電極２に、第１電極１を基準にして負の電圧を印加したとき、第２の遷移金属酸化物層３ｂ中の酸素イオンが第１の遷移金属酸化物層３ａ側に押しやられて第２の遷移金属酸化物層３ｂ中に形成された微小なフィラメント中で還元反応が発生して微小なフィラメントの抵抗が減少すると考えられる。
　酸素不足度がより小さい第２の遷移金属酸化物層３ｂに接続されている第１電極１は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）など、第２の遷移金属酸化物層３ｂを構成する遷移金属及び第１電極１を構成する材料と比べて標準電極電位がより高い材料で構成する。このような構成とすることにより、第２電極２と第２の遷移金属酸化物層２ｂの界面近傍の第２の遷移金属酸化物層２ｂ中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。
　電流制御素子２０の半導体層８には窒化シリコンを用い、組成がＳｉＮｚ（０＜ｚ≦０．８５）であることが好ましい。また半導体層８の厚さは５ｎｍ以上であることが好ましい。
　また、第３電極６および第４電極７は、Ａｌ（アルミニウム）、Ｃｕ、Ｔｉ、Ｗ、Ｐｔ、Ｉｒ、Ｃｒ（クロム）、Ｎｉ（ニッケル）、Ｎｂ（ニオブ）等の金属や、これらの金属の混合物（合金）によって構成されてもよい。または、第３電極６および第４電極７は、ＴｉＮ、ＴｉＷ（チタンタングステン）、ＴａＮ、ＴａＳｉ２（ケイ化タンタル）、ＴａＳｉＮ（ケイ化窒化タンタル）、ＴｉＡｌＮ、ＮｂＮ（窒化ニオブ）、ＷＮ（窒化タングステン）、ＷＳｉ２（ケイ化タングステン）、ＷＳｉＮ（ケイ化窒化タングステン）、ＲｕＯ２（酸化ルテニウム）、Ｉｎ２Ｏ３（酸化インジウム）、ＳｎＯ２（酸化スズ）、ＩｒＯ２（酸化イリジウム）等の導電性を有する化合物、または、これらの導電性を有する化合物の混合物により構成されてもよい。
　ここで、第３電極６および第４電極７を構成する材料は、これらの材料に限定されるわけではなく、半導体層８との間で形成される電位障壁により整流性が生じるような材料であれば、如何なる材料であってもよい。
　このように構成された抵抗変化素子１０および電流制御素子２０は直列に接続され、不揮発性記憶素子１００を形成する。
　不揮発性記憶素子１００は、不揮発性記憶素子１００の電気的特性を測定するための外部の測定系に接続される。負荷抵抗４および電源５は、この測定系を等価的に表している。ここで、負荷抵抗の大きさは２ｋΩであり、電源５は、抵抗変化素子１０および電流制御素子２０を駆動するための電圧パルス印加装置であり、所定の極性、電圧及び時間幅の電圧パルスを抵抗変化素子１０および電流制御素子２０に印加できるように構成されている。このような測定系を用いて行った測定の結果について、後ほど説明する。
　＜２．２　不揮発性記憶素子の製造方法＞
　次に、不揮発性記憶素子の製造方法の一例について説明する。
　＜２．２．１　抵抗変化素子＞
　まず、基板上に、スパッタリング法により、厚さ３０ｎｍの第１電極１を形成する。その後、遷移金属のターゲットをアルゴンガス及び酸素ガス中でスパッタリングする反応性スパッタリング法によって、第１電極１の上に金属酸化物層を形成する。
　ここで、形成される金属酸化物層における酸素含有率は、アルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整することができる。なお、基板温度は特に加熱することなく室温とすることができる。
　以下に一例として、抵抗変化層３として酸素不足型タンタル酸化物を採用した場合の具体的なスパッタリング時の工程について説明する。
　まず、スパッタリング装置内に基板を設置し、スパッタリング装置内を７×１０－４Ｐａ程度まで真空引きする。そして、タンタルをターゲットとして用いて、パワーを２５０Ｗ、アルゴンガスと酸素ガスとをあわせた全ガス圧力を３．３Ｐａ、基板の設定温度を３０℃にし、スパッタリングを行う。形成するタンタル酸化物層の厚さは３０ｎｍ～１００ｎｍ程度が好ましい。酸素分圧比を１％から７％に変化させた場合、タンタル酸化物層の酸素含有率は約４０％（ＴａＯ０．６６）から約７０％（ＴａＯ２．３）に（酸素不足度では約７３％から約８％に）変化する。
　タンタル酸化物層の組成についてはラザフォード後方散乱（ＲＢＳ）法を用いて測定できる。
　次に、上記のようにして形成された金属酸化物層の上に、酸素不足度がより小さい同種の金属酸化物（例えばＴａ２Ｏ５）をターゲットとして用いて、酸素不足度がより小さい金属酸化物層をスパッタ法で形成する。あるいは、最初に形成された金属酸化物層の最表面を酸化することによりその表面を改質する。これにより、最初に形成された金属酸化物層（第１領域）の表面に、酸素不足度がより小さい領域（第２領域）が形成される。
　これらの第１領域及び第２領域が第１の遷移金属酸化物層３ａ及び第２の遷移金属酸化物層３ｂにそれぞれ相当し、このようにして形成された第１の遷移金属酸化物層３ａ及び第２の遷移金属酸化物層３ｂによって抵抗変化層３が構成されることになる。
　次に、上記のようにして形成された抵抗変化層３の上に、スパッタリング法により、厚さ８０ｎｍの第２電極２を形成することにより、抵抗変化素子１０が得られる。
　＜２．２．２　電流制御素子＞
　次に、第２電極２と電気的に接続する形状で、第３電極６をスパッタリング法により、厚さ５０ｎｍ形成する。
　その後、第３電極６上に半導体層８である窒化シリコンを、多結晶シリコンのターゲットをアルゴンガス及び窒素ガス中でスパッタリングする反応性スパッタリング法によって形成する。
　ここで、半導体層８である窒化シリコンにおける窒素含有率は、アルゴンガスに対する窒素ガスの流量比を変えることにより容易に調整することができる。
　例えばパワーを１３００Ｗ、アルゴンガスと酸素ガスとをあわせた全ガス圧力を０．１Ｐａ、基板の設定温度を２０℃にし、スパッタリングを行う。窒素分圧比を５％から３５％に変化させた場合、窒化シリコン層の窒素含有率は約９％（ＳｉＮ０．１）から約４６％（ＳｉＮ０．８５）に連続的に変化した。また、パワーを３００Ｗ、アルゴンガスと酸素ガスとをあわせた全ガス圧力を０．４Ｐａ、基板の設定温度を２０℃にし、スパッタリングを行った場合は、窒素分圧比を１０％から４０％に変化させると、窒化シリコン層の窒素含有率は約３４％（ＳｉＮ０．５２）から約５８％（ＳｉＮ１．３８）に連続的に変化した。形成する窒化シリコン層の厚さは５ｎｍ～３０ｎｍ程度が好ましい。
　窒化シリコン層の組成についてはラザフォード後方散乱法を用いて測定できる。
　次に、上記のようにして形成された半導体層８の上に、スパッタリング法により、厚さ５０ｎｍの第４電極７を形成することにより、電流制御素子２０としてのＭＳＭダイオードが形成され、電流制御素子２０と抵抗変化素子１０とが直列接続された不揮発性記憶素子１００が得られる。
　ここで、第２電極２と第３電極６とは、一般的な半導体プロセスを用いてコンタクトプラグなどを介して接続してもよいし、第２電極２上に直接第３電極６を形成してもよい。本発明は、第２電極２と第３電極６とを電気的に接続するための構造を限定しない。
　また、抵抗変化素子１０の上に電流制御素子２０を形成してもよいし、逆に電流制御素子２０の上に抵抗変化素子１０を形成してもよい。本発明では、電流制御素子２０と抵抗変化素子１０とが直列に接続されていればよく、基板に対していずれが上下であるかは限定しない。
　＜２．３　不揮発性記憶素子の駆動方法＞
　次に、このように構成された不揮発性記憶素子１００を駆動するための、本発明の実施の形態に係る駆動方法について説明する。
　以下では、初期化過程と、通常の抵抗変化動作（以下、通常動作と言う）とに分けて説明する。便宜上、まず通常動作について説明し、その後、初期化過程について説明する。
　＜２．３．１　通常動作＞
　不揮発性記憶素子１００の通常動作について説明する。以下では、抵抗変化層３の抵抗値が所定の高い値（例えば、測定電圧３．５Ｖで数１００ｋΩ）にある場合を第１の高抵抗状態といい、抵抗変化層３の抵抗値が所定の低い値（例えば、測定電圧３．５Ｖで数１０ｋΩ）にある場合を低抵抗状態という。
　通常動作には、抵抗変化層３の抵抗値を第１の高抵抗状態から低抵抗状態に変化させる書き込み過程、抵抗変化層３の抵抗値を低抵抗状態から第１の高抵抗状態に変化させる消去過程、および、抵抗変化層３が低抵抗状態にあるか第１の高抵抗状態にあるかを判別する読み出し過程の３つの過程が含まれる。
　書き込み過程では、電源５を用いて、第１電極１を基準にして第２電極２が負となる極性の書き込み電圧パルスを、不揮発性記憶素子１００に印加する。このような極性を、以下では簡便のため、負極性と言う。不揮発性記憶素子１００に印加される電圧は、抵抗変化素子１０にかかる分圧の絶対値が、所定の書き込み閾値電圧（低抵抗化開始電圧）より大きくなるように定められる。このような書き込みパルスの印加により、抵抗変化層３の抵抗値が低下し、抵抗変化層３が第１の高抵抗状態から低抵抗状態に変化する。
　消去過程では、電源５を用いて、第１電極１を基準にして第２電極２が正となる極性の消去電圧パルスを、不揮発性記憶素子１００に印加する。このような極性を、以下では簡便のため、正極性と言う。不揮発性記憶素子１００に印加される電圧は、抵抗変化素子１０にかかる分圧の絶対値が、所定の消去閾値電圧（高抵抗化開始電圧）より大きくなるように定められる。このような消去パルスの印加により、抵抗変化層３の抵抗値が増加し、抵抗変化層３が低抵抗状態から第１の高抵抗状態に変化する。
　なお、抵抗変化層３が低抵抗状態にある場合に、書き込み電圧パルスの極性と同じ負極性の電圧パルスが第１電極１及び第２電極２間に印加されたとしても、抵抗変化層３は低抵抗状態のまま変化しない。同様にして、抵抗変化層３が第１の高抵抗状態にある場合に、消去電圧パルスの極性と同じ正極性の電圧パルスが第１電極１及び第２電極２間に印加されたとしても、抵抗変化層３は第１の高抵抗状態のまま変化しない。
　読み出し過程では、前記書き込み閾値電圧および前記消去閾値電圧のいずれよりも絶対値が小さい読み出し電圧パルスを第１電極１および第２電極２間に印加し、その結果である読み出し電流と基準電流を比較することにより、抵抗変化素子１０の抵抗状態が、第１の高抵抗状態か低抵抗状態かを判別する。
　＜２．３．２　初期化過程＞
　初期化過程とは、前述したように、抵抗変化素子１０の抵抗値を、初期抵抗値から通常動作が可能となる抵抗レンジ（例えば、上述の初期抵抗値よりも低い第２の高抵抗状態）に下げるべく、抵抗変化素子１０に対して、通常動作で用いられる電圧パルスと比べて、絶対値がより大きい電圧パルスを印加する処理である。
　本願発明の駆動方法は、そのような初期化過程を、通常動作の消去過程で抵抗変化素子１０を高抵抗化させるための消去電圧パルスの極性と同じ正極性の初期化電圧パルスを印加して行うことにより特徴付けられる。
　すなわち、この駆動方法の初期化過程では、電源５を用いて、製造直後の不揮発性記憶素子１００に対して、抵抗変化素子１０における第１電極１を基準にして第２電極２が正となる極性の初期化電圧パルスを、不揮発性記憶素子１００に印加する。この初期化電圧パルスは、通常動作で抵抗変化素子１０を高抵抗化するための消去電圧パルスの極性と同じ正極性であるため、このような初期化過程では、抵抗変化素子１０の抵抗値の低下は、初期抵抗から始まり、通常動作で用いられる第１の高抵抗状態で止まる。
　これに対し、逆極性（つまり、通常動作で抵抗変化素子１０を低抵抗化するための書き込み電圧パルスの極性と同じ負極性）の電圧パルスで初期化過程を行った場合、抵抗変化素子１０の抵抗値は、通常動作で用いられる第１の高抵抗状態を通り越して低抵抗状態まで一気に低下する可能性がある。
　とりわけ、本発明の駆動方法を、第２電極２と第２の遷移金属酸化物層３ｂとの界面を実質的に平坦にし、そのため初期抵抗が高くなっている抵抗変化素子１０に対して適用する場合、初期化過程では絶対値が大きな初期化電圧パルスを用いることが前提になる。
　初期化過程において、絶対値が大きい初期化電圧パルスが不揮発性記憶素子１００に印加されている状態で、抵抗変化素子１０の抵抗値が低抵抗状態に低下すると、印加されている電圧パルスの電流制御素子２０にかかる分圧または電流制御素子２０に流れる電流、もしくはその両方が電流制御素子２０の定格を超えるリスクが高い。
　そこで、前述のように、通常動作で抵抗変化素子１０を低抵抗状態から第１の高抵抗状態に変化させるための消去電圧パルスの極性と同じ正極性の初期化電圧パルスを不揮発性記憶素子１００に印加して抵抗変化素子１０の初期化を行う。
　このような初期化過程によれば、抵抗変化素子１０の抵抗値が第１の高抵抗状態を通り越して低抵抗状態まで一気に低下することがないので、第１の高抵抗状態の抵抗値以上に維持された抵抗変化素子１０によって不揮発性記憶素子１００に流れる電流を制御しながら、抵抗変化素子１０の抵抗値を第１の高抵抗状態よりも高い初期抵抗値から初期抵抗値よりも低い第２の高抵抗状態に低下させることができる。
　このように、不揮発性記憶素子１００の初期化過程を、通常動作の消去過程で高抵抗化に用いられる消去電圧パルスの極性と同じ正極性の初期化電圧パルスを印加して行うので、抵抗変化素子１０が過度に低抵抗化せず、その結果、逆極性の電圧パルスで初期化過程を行う場合と比べて、初期化過程において電流制御素子２０が破壊されるリスクを低減することができる。
　＜２．４　実施例＞
　以下、実施例により本願発明を詳細に説明するが、本発明はこれらの実施例に限定されるものではない。
　この実施例では、下記の条件にて不揮発性記憶素子１００を作製し、その電気的特性を実際に測定した。
　不揮発性記憶素子１００は、第２電極２及び抵抗変化層３の大きさを０．５μｍ×０．５μｍ（面積０．２５μｍ２）とし、第１電極１と抵抗変化層３とが接する部分の大きさも０．５μｍ×０．５μｍ（面積０．２５μｍ２）とした。また、第４電極７及び半導体層８の大きさも０．５μｍ×０．５μｍ（面積０．２５μｍ２）とし、第３電極６と半導体層８とが接する部分の大きさも０．５μｍ×０．５μｍ（面積０．２５μｍ２）とした。
　第１電極はＴａＮで構成し、厚さ３０ｎｍとした。第２電極はＩｒで構成し、厚さ８０ｎｍとした。第１の遷移金属酸化物層３ａの組成をＴａＯｘ（ｘ＝１．５４）とし、第２の遷移金属酸化物層３ｂの組成をＴａＯｙ（ｙ＝２．４７）とした。さらに、抵抗変化層３の厚さを５０ｎｍとし、第１の遷移金属酸化物層３ａの厚さを４６ｎｍ、第２の遷移金属酸化物層３ｂの厚さを４ｎｍとした。
　第３電極６および第４電極７はＴａＮで構成し、厚さ５０ｎｍとした。半導体層８は窒化シリコンで構成し、その組成はＳｉＮｚ（ｚ＝０．３）で厚さ２０ｎｍとした。
　電流制御素子２０の特性を知るため、上述の条件と同じ条件で、基板上に、第３電極６、半導体層８、および第４電極７だけを形成した電流制御素子の複数の単体試料を作製し、その電流－電圧特性を測定した。
　図８は、電流制御素子の単体試料から測定された電流－電圧特性を示すグラフである。各電圧－電流測定は、パルス幅５００ｎｓの電圧パルスを電流制御素子に順次印加し、直列に接続された負荷抵抗の電圧をオシロスコープで測定して電流を求めた。また、正側の電流－電圧特性と負側の電流－電圧特性とは、異なる素子を用いて測定した（それぞれ、電流制御素子を破壊して測定を終了させているため）。
　ある単体試料は、＋４Ｖの電圧印加にて破壊し、破壊直前に流れていた電流、つまり流せる正の最大電流（電流制御素子ブレイクダウン電流）は＋５８３μＡだった。またある単体試料は、－４Ｖの電圧印加にて破壊し、流せる負の最大電流は－５６９μＡだった。
　図８から、不揮発性記憶素子１００の初期化過程において、電流制御素子２０に流れる最大電流（抵抗変化素子の初期化電流）を前記電流制御素子ブレイクダウン電流より小さく制限できれば、電流制御素子２０を破壊することなく抵抗変化素子１０を初期化できると考えられる。
　＜２．４．１　初期化過程＞
　初期化過程における不揮発性記憶素子１００の挙動を見るため、第１電極１を基準にして第２電極２が正となる正極性の複数の電圧パルスを、０．１Ｖから０．１Ｖステップで振幅を増加させながら不揮発性記憶素子１００に印加し、電圧パルスの印加の都度、不揮発性記憶素子１００の抵抗値および電流を測定した。
　図９（ａ）は、各電圧パルスの印加に応じて測定された不揮発性記憶素子１００の抵抗値を示したグラフであり、図９（ｂ）は、各電圧パルスの印加に応じて測定された不揮発性記憶素子１００の電流を示したグラフである。各電圧パルスのパルス幅は５００ｎｓである。
　図９（ａ）に示すように、振幅が０．１Ｖ～６．１Ｖの電圧パルスの印加では、不揮発性記憶素子１００の抵抗値は約２．５ＭΩの初期抵抗値から変わらず、振幅が６．２Ｖの電圧パルスの印加で急激に抵抗値が低下し、抵抗変化素子１０が初期化されたことが分かる。
　初期化後の不揮発性記憶素子１００の抵抗値は測定電圧３．５Ｖで約５００ｋΩ（第２の高抵抗状態）である。この抵抗値は不揮発性記憶素子１００の通常動作の第１の高抵抗状態における抵抗値と同等であることから、実施例の初期化過程における不揮発性記憶素子１００の抵抗値の低下は、初期抵抗値から始まり第１の高抵抗状態で止まったことが分かる。
　図９（ｂ）から、抵抗変化素子１０の初期化に必要な電流である初期化電流は、初期化が起こらなかった電流の最大値１４４μＡよりも大きく、抵抗変化素子１０が初期化された後、不揮発性記憶素子１００には初期化電流２０２μＡが流れることが分かる。
　抵抗変化素子１０が初期化されることで生じる電流の急増は、次のように説明される。
　図８に示される電流－電圧特性から、電流制御素子２０に１４４μＡ～２０２μＡ程度の電流が流れている場合は、僅かな電圧の増加で急激に電流が増加する。
　このように、抵抗変化素子１０の初期化電流が電流制御素子２０のＯＦＦ電流と比べて大きい場合には、抵抗変化素子１０の抵抗値が初期化によって低下すると、不揮発性記憶素子１００に印加されている電圧のうち、電流制御素子２０の分圧が増加し、急激に電流が増加してしまう。初期化後の抵抗変化素子１０の抵抗値が大きいほど、電流制御素子２０の分圧の増加を小さく抑えることができる。
　したがって、不揮発性記憶素子１００に、第１電極１を基準にして第２電極２が正となるような正極性の電圧パルスを印加して初期化過程を行えば、初期化後の抵抗変化素子１０は第１の高抵抗状態以上の抵抗値を有する第２の高抵抗状態となり、第２の高抵抗状態に維持された抵抗変化素子１０によって不揮発性記憶素子１００に流れる電流を制御できるので、電流制御素子２０が破壊するリスクを低減できる。
　＜２．４．２　書き込み過程と消去過程＞
　次に、不揮発性記憶素子１００に、第１電極１を基準にして第２電極２が負となる負極性の複数の電圧パルスを、その振幅を０．１Ｖから０．１Ｖステップで４．５Ｖまで増加させた後０．１Ｖまで減少させながら、不揮発性記憶素子１００に印加し、各電圧パルスの印加中に不揮発性記憶素子１００に流れた電流、および、各電圧パルスの印加後の不揮発性記憶素子１００の抵抗値を、都度測定した。
　図１０（ａ）、図１０（ｂ）は、各電圧パルスの印加のつど測定された不揮発性記憶素子１００の、抵抗値（図１０（ａ））および電流（図１０（ｂ））を示すグラフである。各電圧パルスのパルス幅は５００ｎｓである。
　振幅が０．１Ｖ～３．８Ｖの電圧パルスの印加では、不揮発性記憶素子の抵抗値はほとんど変わらず５００ｋΩ程度（第１の高抵抗状態）であるが、振幅が３．９Ｖの電圧パルスの印加によって抵抗値が９０ｋΩ程度（低抵抗状態）まで低下している。その後、振幅が小さい電圧パルスを印加しても、低抵抗状態が維持されている。この過程が書き込み過程である。
　図１０（ｂ）からこのとき流れる電流の最大値は２００μＡ程度であることが分かる。
　次に、不揮発性記憶素子１００に、第１電極１を基準にして第２電極２が正となる正極性の複数の電圧パルスを、その振幅を０．１Ｖから０．１Ｖステップで５．５Ｖまで増加させた後０．１Ｖまで減少させながら、不揮発性記憶素子１００に印加し、各電圧パルスの印加中に不揮発性記憶素子１００に流れた電流、および、各電圧パルスの印加後の不揮発性記憶素子１００の抵抗値を、都度測定した。
　図１１（ａ）、図１１（ｂ）は、各電圧パルス印加のつど測定された不揮発性記憶素子１００の抵抗値（図１１（ａ））および電流（図１１（ｂ））を示すグラフである。各電圧パルスのパルス幅は５００ｎｓである。
　振幅が０．１Ｖ～４．７Ｖの電圧パルスの印加では、不揮発性記憶素子の抵抗値はほとんど変わらず９０ｋΩ程度（低抵抗状態）であるが、振幅が４．８Ｖの電圧パルスの印加で抵抗値は増加し、さらに振幅が５．５Ｖの電圧パルスまで印加していくと抵抗値は３００ｋΩ程度（第１の高抵抗状態）まで増加している。その後、振幅が小さい電圧パルスを印加しても、第１の高抵抗状態が維持されている。この過程が消去過程である。
　図１１（ｂ）からこのとき流れる電流の最大値は１７０μＡ程度であることが分かる。
　図１２（ａ）、図１２（ｂ）は、さらに書き込み過程と消去過程とを２回ずつ繰り返した場合に測定された不揮発性記憶素子１００の抵抗値（図１２（ａ））および電流（図１２（ｂ））の変化を示すグラフである。各電圧パルスのパルス幅は５００ｎｓである。
　図１２（ａ）、図１２（ｂ）から、書き込み電圧－４．５Ｖ、消去電圧５．５Ｖで、低抵抗状態（７０ｋΩ程度）と第１の高抵抗状態（５００ｋΩ程度）との間を安定に繰り返し遷移できることが分かる。
　図１３は、実際に初期化電圧６．５Ｖで初期化を行い、書き込み電圧－４．５Ｖ、消去電圧５．５Ｖで繰り返し動作をさせたときの抵抗変化の様子を示すグラフである。各電圧パルスのパルス幅は５００ｎｓである。
　抵抗値は、初期化により、約２．５ＭΩの初期抵抗値から約３００ｋΩの第２の高抵抗状態に低下し、その後、低抵抗状態（７０ｋΩ～１００ｋΩ）と第１の高抵抗状態（２００ｋΩ～４００ｋΩ）との間で安定に動作していることが分かる。この例では、第１の高抵抗状態と第２の高抵抗状態とは、同じ抵抗レンジに含まれる。
　＜２．５　比較例＞
　以下では、上述した実施例に対する比較例としての駆動方法について説明する。比較例に係る駆動方法は、実施例に係る駆動方法と比べて、初期化過程を負極性の電圧パルスで行う点が異なる。比較例の駆動方法も、実施例の駆動方法と同様、不揮発性記憶素子１００に対して適用される。ここでは、不揮発性記憶素子１００の説明は省略する。
　比較例に係る駆動方法では、不揮発性記憶素子１００に、第１電極１を基準にして第２電極２が負となる負極性の複数の電圧パルスを、その振幅を０．１Ｖから０．１Ｖステップで５．８Ｖまで増加させながら印加し（初期化過程）、その後さらに、第１電極１を基準にして第２電極２が正となる正極性の複数の電圧パルスを、その振幅を０．１Ｖから０．１Ｖステップで５．８Ｖまで増加させながら印加し（消去過程）、各電圧パルスの印加中に不揮発性記憶素子１００に流れた電流、および、各電圧パルスの印加後の不揮発性記憶素子１００の抵抗値を、都度測定した。
　図１４（ａ）は、各電圧パルス印加後の不揮発性記憶素子１００の抵抗値を示したグラフであり、図１４（ｂ）は、各電圧パルス印加中に不揮発性記憶素子１００に流れた電流を示したグラフである。各電圧パルスのパルス幅は５００ｎｓである。
　まず、初期化過程では、図１４（ａ）に示すように、振幅が０．１Ｖ～５．６Ｖの負の電圧パルスの印加では不揮発性記憶素子１００の抵抗値は初期状態から変わらず、振幅が５．７Ｖの負の電圧パルスの印加で急激に抵抗値が低下し、抵抗変化素子１０が初期化されたことが分かる。初期化後の不揮発性記憶素子１００の抵抗値は測定電圧３．５Ｖで約６０ｋΩである。これは不揮発性記憶素子１００の低抵抗状態における抵抗値であることから、比較例の初期化過程における不揮発性記憶素子１００の抵抗値の低下は、初期抵抗から始まり一気に低抵抗状態まで進んだことが分かる。
　図１４（ｂ）から、抵抗変化素子１０の初期化に必要な電流である初期化電流の絶対値は、初期化が起こらなかった電流の最小値－２３０μＡの絶対値よりも大きく、抵抗変化素子１０が初期化された後、不揮発性記憶素子１００には初期化電流－９２９μＡが流れることが分かる。
　－９２９μＡという初期化電流は、図８を参照すると、電流制御素子２０が破壊してもおかしくないほど絶対値として大きな値であり、不揮発性記憶素子１００は６０ｋΩ程度の抵抗値を保っているが、部分的に破壊していると思われる。
　次に、消去過程では、図１４（ａ）に示すように、振幅が０．１Ｖ～５．７Ｖの正の電圧パルスの印加では不揮発性記憶素子１００の抵抗値はほとんど変化しないが、振幅が５．８Ｖの正の電圧パルスの印加で急激に抵抗が低下している。
　図１４（ｂ）から、振幅が５．８Ｖの正の電圧パルスの印加で電流も急激に増加していることから電流制御素子２０が破壊したと考えられる。破壊直前の電流値は８５３μＡであり、これも電流制御素子２０が破壊するほど大きな値であることが分かる。
　以上の結果から、不揮発性記憶素子１００に、第１電極１を基準にして第２電極２が負となる負極性の電圧パルスを印加することによって初期化を行った場合には、電流制御素子２０が大電流によって破壊されてしまい抵抗変化動作ができない可能性が高いことが分かる。
　＜３．第２の実施の形態＞
　本発明の第２の実施の形態に係る不揮発性記憶装置について、図面を参照して詳細に説明する。
　この不揮発性記憶装置は、第１の実施の形態で説明した不揮発性記憶素子１００を用いたメモリセルをアレイ状に複数配してなるメモリセルアレイと、第１の実施の形態で説明した駆動方法に従って各メモリセルを駆動する駆動部とを備えている。
　＜３．１　不揮発性記憶装置の構成＞
　図１５（ａ）は、本発明の第２の実施の形態に係る、不揮発性記憶装置２００の機能的な構成を示すブロック図である。
　図１５（ａ）に示すように、不揮発性記憶装置２００は、抵抗変化素子と電流制御素子とを具備するメモリセルアレイ２０１と、アドレスバッファ２０２と、制御部２０３と、行デコーダ２０６と、ワード線ドライバ２０７と、列デコーダ２０４と、ビット線ドライバ２０５とを備えている。また、通常、列デコーダとメモリセルアレイ間に、メモリセルの抵抗値を測定するためのセンスアンプを有する（図示せず）。ここで、制御部２０３と、ワード線ドライバ２０７と、ビット線ドライバ２０５とを、駆動部２１０と総称する。
　メモリセルアレイ２０１は、図１５（ａ）に示すように、互いに平行にして横方向に延びるように形成された複数のワード線ＷＬ１、ＷＬ２、ＷＬ３、…と、ワード線ＷＬ１、ＷＬ２、ＷＬ３、…と交差し、互いに平行にして縦方向に延びるように形成された複数のビット線ＢＬ１、ＢＬ２、ＢＬ３、…とを具備している。
　ここで、ワード線ＷＬ１、ＷＬ２、ＷＬ３、…は、基板（図示せず）の主面に平行な第１の平面内において形成されており、ビット線ＢＬ１、ＢＬ２、ＢＬ３、…は、その第１の平面より上方または下方に位置し且つ第１の平面に実質的に平行な第２の平面内において形成されている。
　そのため、ワード線ＷＬ１、ＷＬ２、ＷＬ３、…とビット線ＢＬ１、ＢＬ２、ＢＬ３、…とは立体交差しており、その立体交差点に対応して、複数のメモリセルＭＣ１１、ＭＣ１２、ＭＣ１３、ＭＣ２１、ＭＣ２２、ＭＣ２３、ＭＣ３１、ＭＣ３２、ＭＣ３３、…が設けられている。
　上述したメモリセルＭＣ１１、ＭＣ１２…の各々は、実施の形態１で説明した不揮発性記憶素子１００である。
　図１５（ｂ）は、図１５（ａ）のメモリセルＭＣ２２の等価回路図であり、図１５（ｃ）は、メモリセルＭＣ２２の構造を示す模式図である。図１５（ｃ）には、図７に示される不揮発性記憶素子１００の断面構造を再掲している。
　図１５（ｂ）、図１５（ｃ）に示されるように、メモリセルＭＣ２２に含まれる抵抗変化素子１０および電流制御素子２０は、それぞれ等価的に可変抵抗および双方向ダイオードとして表される。
　本明細書では、各メモリセルに含まれる抵抗変化素子１０の低抵抗状態および第１の高抵抗状態は、それぞれ１ビットデータの「１」および「０」を表すものとする。
　アドレスバッファ２０２は、外部回路（図示せず）からアドレス信号ＡＤＤＲＥＳＳを受け取り、このアドレス信号ＡＤＤＲＥＳＳに基づいて、行アドレス信号ＲＯＷを行デコーダ２０６に出力するとともに、列アドレス信号ＣＯＬＵＭＮを列デコーダ２０４に出力する。ここで、アドレス信号ＡＤＤＲＥＳＳは、メモリセルＭＣ１２、ＭＣ２１、…のうちの選択されるべきメモリセルのアドレスを示す信号である。また、行アドレス信号ＲＯＷは、アドレス信号ＡＤＤＲＥＳＳに示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号ＣＯＬＵＭＮは、同じく列のアドレスを示す信号である。
　制御部２０３は、外部回路からモード選択信号ＭＯＤＥおよび入力データＤｉｎを受け取り、モード選択信号ＭＯＤＥに応じて、初期化モード、書き込みモード、および読み出しモードのなかから１つを選択する。さらに、書き込みモードでは、入力データＤｉｎに応じて、低抵抗化モード（「１」書き込みモード）および高抵抗化モード（「０」書き込みモード）のいずれかを選択する。
　ここで、初期化モード、低抵抗化モード、高抵抗化モードが、それぞれ、第１の実施の形態で説明した初期化過程、書き込み過程、消去過程に対応している。制御部２０３は、第１の実施の形態で説明した駆動方法が実現されるように、選択されたモードに応じてメモリセルに印加すべき電圧の適正な極性および大きさを決定する。このとき、電圧の大きさは、抵抗変化素子１０に印加されるべき電圧と電流制御素子２０で生じる電圧降下量との和以上の大きさに定められる。
　制御部２０３の最大の特徴は、初期化モードと高抵抗化モードとで同じ極性を決定することにある。制御部２０３は、メモリセルに印加されるべき電圧パルスの極性を、初期化モードおよび高抵抗化モードにおいてはワード線を基準にしてビット線が正となる正極性と決定し、低抵抗化モードにおいてはワード線を基準にしてビット線が負となる負極性と決定する。
　制御部２０３は、決定された極性および大きさの電圧パルスをメモリセルに印加するため、ワード線ドライバ２０７およびビット線ドライバのいずれか一方または両方に電圧パルスＰＵＬＳＥを出力する。
　列デコーダ２０４は、アドレスバッファ２０２から出力された列アドレス信号ＣＯＬＵＭＮを受け取り、この列アドレス信号ＣＯＬＵＭＮに応じて、ビット線ＢＬ１、ＢＬ２、ＢＬ３、…のうちの選択されるべき１つをビット線ドライバ２０５に指示する。
　行デコーダ２０６は、アドレスバッファ２０２から出力された行アドレス信号ＲＯＷを受け取り、この行アドレス信号ＲＯＷに応じて、ワード線ＷＬ１、ＷＬ２、ＷＬ３、…のうちの選択されるべき１つをワード線ドライバ２０７に指示する。
　ワード線ドライバ２０７とビット線ドライバ２０５とは、指示されたワード線とビット線との間に、制御部２０３から与えられる電圧パルスＰＵＬＳＥを印加する。これにより、選択されたメモリセルの第１電極１と第４電極７との間に、所望の極性および大きさの電圧パルスが印加される。
　ビット線ドライバ２０５はセンス回路を備えており、電圧パルスの印加に応じてビット線に流れた電流、またはメモリセルに発生した電圧を測定できるように構成される。
　読み出しモードでは、ビット線ドライバ２０５は、例えば、読み出し用の電圧パルスＰＵＬＳＥの印加に応じてビット線に流れた電流を測定し、測定された電流値を表す信号ＩＲＥＡＤを制御部２０３へ出力する。制御部２０３は、受け取った信号ＩＲＥＡＤに応じたビット値を示す出力データＤｏｕｔを外部回路へ出力する。
　なお、第２の実施の形態の不揮発性記憶装置２００は、１層のメモリセルアレイを備える単層型のクロスポイント型記憶装置として説明しているが、積層された複数のメモリセルアレイを備える複層型のクロスポイント型記憶装置としてもよい。
　また、抵抗変化素子と電流制御素子とは、その位置関係が入れ替わっていてもよい。すなわち、ビット線が抵抗変化素子に、ワード線が電流制御素子にそれぞれ接続されていてもよい。
　＜３．２　不揮発性記憶装置の動作＞
　以下、上述したように構成される不揮発性記憶装置２００の動作の一例を、上記の初期化モード、書き込みモード、及び読み出しモードの各モードに分けて説明する。なお、ビット線及びワード線を選択する方法、並びに電圧パルスを印加する方法などについては、周知のものが利用可能であるため、詳細な説明を省略する。
　以下では、メモリセルＭＣ２２に対して、初期化、データの書き込み、およびデータの読み出しを行う場合を例にして説明する。また、簡明のため、電圧の正負および大きさを、ワード線Ｗ２の電圧、つまりメモリセルＭＣ２２の抵抗変化素子１０の第１電極１の電圧を基準にして表す。
　＜３．２．１　初期化過程＞
　初期化モードでは、一度に複数のメモリセルに対して初期化電圧パルスＶ０を与えるか、１つずつ順に、すべてのメモリセルに対して初期化電圧パルスＶ０を与えることにより、初期化過程が実行される。
　この初期化過程では、例えばビット線ドライバ２０５により各ビット線が接地されるとともに、ワード線ドライバ２０７により各ワード線と制御部２０３とが電気的に接続される。そして、制御部２０３により、各ワード線に初期化電圧パルスＶ０が印加される。ここで、メモリセルに印加される初期化電圧パルスＶ０は、例えば電圧値が＋６．５Ｖであり、パルス幅が５００ｎｓである。
　以上のような動作により、すべてのメモリセルに、一度にまたは順次に、正極性の初期化電圧パルスＶ０が印加され、すべてのメモリセルの抵抗値が、初期抵抗Ｒ０から第２の高抵抗状態ＲＨ’へ低下する。第２の高抵抗状態ＲＨ’は、第１の高抵抗状態ＲＨと同じ抵抗レンジに含まれていてもよい。
　＜３．２．２　書き込み過程＞
　低抵抗化モード（「１」書き込みモード）では、書き込み過程が実行される。
　この書き込み過程では、例えばワード線ドライバ２０７によりワード線ＷＬ２が接地され、ビット線ドライバ２０５によりビット線ＢＬ２と制御部２０３とが電気的に接続される。そして、制御部２０３により、ビット線ＢＬ２に書き込み電圧パルスＶｗが印加される。ここで、メモリセルＭＣ２２に印加される書き込み電圧パルスＶｗは、例えば電圧値が－４．５Ｖであり、パルス幅が５００ｎｓである。
　以上のような動作により、メモリセルＭＣ２２には負極性の書き込み電圧パルスＶｗが印加されるので、メモリセルＭＣ２２は、データ「１」に対応する低抵抗状態ＲＬになる。
　＜３．２．３　消去過程＞
　高抵抗化モード（「０」書き込みモード）では、消去過程が実行される。
　この消去過程では、例えばビット線ドライバ２０５によりビット線ＢＬ２が接地され、ワード線ドライバ２０７によりワード線ＷＬ２と制御部２０３とが電気的に接続される。そして、制御部２０３により、ワード線ＷＬ２に消去電圧パルスＶｅが印加される。ここで、メモリセルＭＣ２２に印加される消去電圧パルスＶｅは、例えば電圧値が＋５．５Ｖであり、パルス幅は５００ｎｓである。
　以上のような動作により、メモリセルＭＣ２２には正極性の消去電圧パルスＶｅが印加されるので、メモリセルＭＣ２２は、「０」に対応する第１の高抵抗状態ＲＨになる。
　＜３．２．４　読み出しモード＞
　読み出しモードでは、例えばビット線ドライバ２０５によりビット線ＢＬ２が接地され、ワード線ドライバ２０７によりワード線ＷＬ２と制御部２０３とが電気的に接続される。そして、制御部２０３により、ワード線ＷＬ２に読み出し電圧Ｖｒが印加される。ここで、メモリセルＭＣ２２に印加される読み出し電圧Ｖｒは、電圧値が＋３．５Ｖである。
　メモリセルＭＣ２２に読み出し電圧Ｖｒが印加されると、メモリセルＭＣ２２の抵抗値に応じた大きさの電流がビット線ＢＬ２とワード線ＷＬ２との間に流れる。ビット線ドライバ２０５は、この電流を測定し、測定された電流値を表す信号ＩＲＥＡＤを制御部２０３へ出力する。
　制御部２０３は、信号ＩＲＥＡＤで表される電流値と読み出し電圧Ｖｒの電圧値とからメモリセルＭＣ２２の抵抗状態を算出する。メモリセルＭＣ２２が低抵抗状態なら、メモリセルＭＣ２２に書き込まれているデータが「１」であることが分かる。他方、第１の高抵抗状態であれば、メモリセルＭＣ２２に書き込まれているデータが「０」であることが分かる。
　以上のように、不揮発性記憶装置２００は、初期化モードにおける初期化過程を、高抵抗化モードにおける消去過程で用いる電圧パルスの極性と同じ極性の電圧パルスで行うので、各メモリセルに含まれる抵抗変化素子１０の抵抗値の低下は、初期抵抗Ｒ０から始まり、第１の高抵抗状態ＲＨで止まる。
　つまり、この初期化過程では、第１の高抵抗状態ＲＨ以上の抵抗値に維持された抵抗変化素子１０でメモリセルに流れる電流を制御しながら、抵抗変化素子１０の抵抗値を初期抵抗Ｒ０から第２の高抵抗状態ＲＨ’に低下させるので、逆極性の電圧パルスを用いて初期化過程を実行する場合と比べて、電圧パルスの電流制御素子２０への分圧およびメモリセルに流れる電流を小さく抑えることができる。その結果、メモリセルに含まれる電流制御素子２０が破壊するリスクを低減できる。
　なお、上記では、ビット線およびワード線の一方を接地し他方に所定の電圧パルスを印加するような構成について説明したが、ビット線、ワード線それぞれに別々の電圧パルスを印加し、その電位差が所定の電圧になるように構成してもよい。
　また、上記には、各モードにおける動作や回路構成の一例を示したが、本発明は、このような動作や回路構成によって限定されない。すなわち、抵抗変化素子を高抵抗化させる電圧パルスの極性と同じ極性の電圧パルスを用いて初期化過程を実行する方法や、そのような方法を実施可能な回路構成であれば、上記以外の方法や回路構成も本発明に含まれる。
　本発明の不揮発性記憶素子の駆動方法および不揮発性記憶装置は、パーソナルコンピュータや携帯型電話機などのあらゆる電子機器に利用できる。
　１　第１電極
　２　第２電極
　３　抵抗変化層
　３ａ　第１の遷移金属酸化物層
　３ｂ　第２の遷移金属酸化物層
　４　負荷抵抗
　５　電源
　６　第３電極
　７　第４電極
　８　半導体層
　１０　抵抗変化素子
　２０　電流制御素子（双方向ダイオード）
　１００　不揮発性記憶素子
　１０３ａ、１０３ｂ、１０３ｃ、３０３、７０３ａ、７０３ｂ、７０３ｃ、７０３ｄ　下部電極
　１０４ａ、１０４ｂ、１０４ｃ、３０４、７０４ａ、７０４ｂ　第１のタンタル酸化物層
　１０５ａ、１０５ｂ、１０５ｃ、３０５、７０５ａ、７０５ｂ　第２のタンタル酸化物層
　１０７ａ、１０７ｂ、１０７ｃ、３０９、７０９ａ、７０９ｂ、７０９ｃ、７０９ｄ　上部電極
　１０８ａ、１０８ｂ、１０８ｃ　導電体層
　２００　不揮発性記憶装置
　２０１　メモリセルアレイ
　２０２　アドレスバッファ
　２０３　制御部
　２０４　列デコーダ
　２０５　ビット線ドライバ
　２０６　行デコーダ
　２０７　ワード線ドライバ
　２１０　駆動部
　７０６ｃ、７０６ｄ　酸素不足型のハフニウム酸化物層
　ＷＬ１、ＷＬ２、ＷＬ３　ワード線
　ＢＬ１、ＢＬ２、ＢＬ３　ビット線
　ＭＣ１１、ＭＣ１２、ＭＣ１３、ＭＣ２１、ＭＣ２２、ＭＣ２３、ＭＣ３１、ＭＣ３２、ＭＣ３３　メモリセル

Claims (14)

  1. 　不揮発性の抵抗変化素子と、前記抵抗変化素子と直列に接続され、印加電圧に対して双方向の整流特性を有する電流制御素子とから構成される不揮発性記憶素子の駆動方法において、
    　前記抵抗変化素子は、
    　　第１電極と、
    　　第２電極と、
    　　前記第１電極と前記第２電極との間に介在して、前記第１電極と前記第２電極とに接するように設けられ、前記第１電極と前記第２電極との間に極性が異なる電気的信号が印加されるに応じて高抵抗状態と低抵抗状態とを可逆的に変化し、かつ前記電気的信号の印加が停止した後も、前記高抵抗状態あるいは低抵抗状態を不揮発的に保持可能な抵抗変化層と、
    　を備え、
    　前記抵抗変化層は、
    　　酸素不足型の遷移金属酸化物で構成され、前記第１電極と接している第１の遷移金属酸化物層と、
    　　前記酸素不足型の遷移金属酸化物よりも酸素不足度が小さい遷移金属酸化物で構成され、前記第２電極と接している第２の遷移金属酸化物層と、
    　が積層されて構成され、
    　前記電流制御素子は、
    　　第３電極と、
    　　第４電極と、
    　　前記第３電極と前記第４電極との間に介在して、前記第３電極と前記第４電極とに接するように設けられた電流制御層とを備え、
    　　前記電流制御素子の前記第３電極と前記第４電極との間に極性が異なる電気的信号が印加されるに応じて、前記電気的信号の電圧振幅の絶対値が所定の閾値より小さい時、前記電流制御素子はオフ状態となり、前記電気的信号の電圧振幅の絶対値が所定の閾値以上の時、前記電流制御素子はオン状態となり、
    　　前記第３電極と前記第４電極との間に、正の所定の電流制御素子ブレイクダウン電流以上の電流が流れるとき、前記電流制御素子は破壊する特性を有し、
    　前記駆動方法は、
    　前記不揮発性記憶素子に対し、前記抵抗変化素子の前記第１電極を基準にして前記第２電極が負となる極性の電圧パルスを印加することによって、前記抵抗変化層の抵抗値を第１の高抵抗状態から低抵抗状態に変化させる書き込み過程と、
    　前記不揮発性記憶素子に対し、前記抵抗変化素子の前記第１電極を基準にして前記第２電極が正となる極性の電圧パルスを印加することによって、前記抵抗変化層の抵抗値を前記低抵抗状態から前記第１の高抵抗状態に変化させる消去過程と、
    　前記不揮発性記憶素子が製造された後、前記不揮発性記憶素子に対し、前記抵抗変化素子の前記第１電極を基準にして前記第２電極が正となる電圧パルスを印加して正の所定の抵抗変化素子初期化電流を印加することによって、前記抵抗変化素子の抵抗値を前記第１の高抵抗状態よりも高い初期抵抗値から、前記初期抵抗値より低い第２の高抵抗状態に低下させる初期化過程と、を含み、
    　前記正の所定の抵抗変化素子初期化電流は前記正の所定の電流制御素子ブレイクダウン電流より小さい
    　不揮発性記憶素子の駆動方法。
  2. 　前記第２の遷移金属酸化物層と前記第２電極との界面が実質的に平坦である
    　請求項１に記載の不揮発性記憶素子の駆動方法。
  3. 　前記初期化過程において、前記第１電極を基準にして前記第２電極が正となる電圧パルスを印加した後、前記抵抗変化素子を前記第１の高抵抗状態以上の抵抗値を有する前記第２の高抵抗状態に維持することによって、前記不揮発性記憶素子に流れる電流を抑制する
    　請求項１または２に記載の不揮発性記憶素子の駆動方法。
  4. 　前記第２電極は、前記第２電極を構成する材料に応じた所定の上限以下の厚さに設けられ、前記上限は、前記材料で構成された電極を持つ抵抗変化素子の電極の厚さと初期抵抗との関係から予め定められる
    　請求項１～３のいずれか１項に記載の不揮発性記憶素子の駆動方法。
  5. 　前記第２電極は、イリジウムで構成されるか、または１ｎｍ以上１０ｎｍ以下の厚さの白金で構成される
    　請求項４に記載の不揮発性記憶素子の駆動方法。
  6. 　前記第１の遷移金属酸化物層は、ＴａＯｘ（但し、０．８≦ｘ≦１．９）で表される組成を有するタンタル酸化物で構成され、
    　前記第２の遷移金属酸化物層は、ＴａＯｙ（但し、ｙ≧２．１）で表される組成を有するタンタル酸化物で構成される
    　請求項１～５のいずれか１項に記載の不揮発性記憶素子の駆動方法。
  7. 　前記電流制御素子は、ＳｉＮｚ（但し、０＜ｚ≦０．８５）で表される組成を有する窒化シリコンで構成される前記電流制御層が、前記電流制御層とショットキー接合を形成する電極間に挟まれて構成された双方向ダイオードである
    　請求項１～５のいずれか１項に記載の不揮発性記憶素子の駆動方法。
  8. 　不揮発性の抵抗変化素子と、前記抵抗変化素子と直列に接続され、印加電圧に対して双方向の整流特性を有する電流制御素子とから構成される不揮発性記憶素子と、
    　駆動部と、
    　を備え、
    　前記抵抗変化素子は、
    　　第１電極と、
    　　第２電極と、
    　　前記第１電極と前記第２電極との間に介在して、前記第１電極と前記第２電極とに接するように設けられ、前記第１電極と前記第２電極との間に極性が異なる電気的信号が印加されるに応じて高抵抗状態と低抵抗状態とを可逆的に変化し、かつ前記電気的信号の印加が停止した後も、前記高抵抗状態あるいは低抵抗状態を不揮発的に保持可能な抵抗変化層と、
    　を備え、
    　前記抵抗変化層は、
    　　酸素不足型の遷移金属酸化物で構成され、前記第１電極と接している第１の遷移金属酸化物層と、
    　　前記酸素不足型の遷移金属酸化物と比べて酸素不足度がより小さい遷移金属酸化物で構成され、前記第２電極と接している第２の遷移金属酸化物層と、
    　が積層されて構成され、
    　前記電流制御素子は、
    　　第３電極と、
    　　第４電極と、
    　　前記第３電極と前記第４電極との間に介在して、前記第３電極と前記第４電極とに接するように設けられた電流制御層とを備え、
    　　前記電流制御素子の前記第３電極と前記第４電極との間に極性が異なる電気的信号が印加されるに応じて、前記電気的信号の電圧振幅の絶対値が所定の閾値より小さい時、前記電流制御素子はオフ状態となり、前記電気的信号の電圧振幅の絶対値が所定の閾値以上の時、前記電流制御素子はオン状態となり、
    　　前記第３電極と前記第４電極との間に、正の所定の電流制御素子ブレイクダウン電流以上の電流が流れるとき、前記電流制御素子は破壊する特性を有し、
    　前記駆動部は、
    　前記不揮発性記憶素子に対し、前記抵抗変化素子の前記第１電極を基準にして前記第２電極が負となる極性の電圧パルスを印加することによって、前記抵抗変化層の抵抗値を第１の高抵抗状態から低抵抗状態に変化させる書き込み過程と、
    　前記不揮発性記憶素子に対し、前記抵抗変化素子の前記第１電極を基準にして前記第２電極が正となる極性の電圧パルスを印加することによって、前記抵抗変化層の抵抗値を前記低抵抗状態から前記第１の高抵抗状態に変化させる消去過程と、
    　前記不揮発性記憶素子が製造された後、前記不揮発性記憶素子に対し、前記抵抗変化素子の前記第１電極を基準にして前記第２電極が正となる極性の電圧パルスを印加して、前記正の所定の電流制御素子ブレイクダウン電流より小さい正の所定の抵抗変化素子初期化電流を印加することによって、前記抵抗変化層の抵抗値を前記第１の高抵抗状態よりも高い初期抵抗値から、前記初期抵抗値より低い第２の高抵抗状態に低下させる初期化過程とを実行する
    　不揮発性記憶装置。
  9. 　前記第２の遷移金属酸化物層と前記第２電極との界面が実質的に平坦である
    　請求項８に記載の不揮発性記憶装置。
  10. 　前記駆動部が前記初期化過程を実行するときに、前記第１電極を基準にして前記第２電極が正となる電圧パルスを印加した後、前記抵抗変化素子を前記第１の高抵抗状態以上の抵抗値に維持することによって、前記不揮発性記憶素子に流れる電流を抑制する
    　請求項８または９に記載の不揮発性記憶装置。
  11. 　前記第２電極は、前記第２電極を構成する材料に応じた所定の上限以下の厚さに設けられ、前記上限は、前記材料で構成された電極を持つ抵抗変化素子の電極の厚さと初期抵抗との関係から予め定められる
    　請求項８～１０のいずれか１項に記載の不揮発性記憶装置。
  12. 　前記第２電極は、イリジウムで構成されるか、または１ｎｍ以上１０ｎｍ以下の厚さの白金で構成される
    　請求項１１に記載の不揮発性記憶装置。
  13. 　前記第１の遷移金属酸化物層は、ＴａＯｘ（但し、０．８≦ｘ≦１．９）で表される組成を有するタンタル酸化物で構成され、
    　前記第２の遷移金属酸化物層は、ＴａＯｙ（但し、ｙ≧２．１）で表される組成を有するタンタル酸化物で構成される
    　請求項８～１２のいずれか１項に記載の不揮発性記憶装置。
  14. 　前記電流制御素子は、ＳｉＮｚ（但し、０＜ｚ≦０．８５）で表される組成を有する窒化シリコンで構成される前記電流制御層が、前記電流制御層とショットキー接合を形成する電極間に挟まれて構成された双方向ダイオードである
    　請求項８～１２のいずれか１項に記載の不揮発性記憶装置。
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