WO2007138646A1 - 不揮発性メモリ素子およびその製造方法ならびに不揮発性メモリ素子を用いた半導体装置 - Google Patents

不揮発性メモリ素子およびその製造方法ならびに不揮発性メモリ素子を用いた半導体装置 Download PDF

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Shinichi Saito
Yuichi Matsui
Shinichiro Kimura
Takahiro Onai
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Hitachi, Ltd.
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Definitions

  • NONVOLATILE MEMORY ELEMENT NONVOLATILE MEMORY ELEMENT, MANUFACTURING METHOD THEREOF, AND SEMICONDUCTOR DEVICE USING NONVOLATILE MEMORY ELEMENT
  • the present invention relates to a nonvolatile memory element and a manufacturing technique thereof, and particularly to a technique effective when applied to a variable resistance nonvolatile memory using a strongly correlated electron material.
  • LSIs Large scale integration technology using silicon (Si) is an indispensable technology for modern society.
  • personal 'computers' mobile phones have multiple LSIs.
  • These LSIs are called processors that process information, such as CPU (Central Processing Unit), and memory that stores information, as represented by DRAM (Dynamic Random-Access Memory).
  • CPU Central Processing Unit
  • DRAM Dynamic Random-Access Memory
  • Both processors and memories will be able to integrate more transistors on a single semiconductor chip (hereinafter simply referred to as a chip) as semiconductor microfabrication technology advances, and process more information. I am able to do that.
  • High integration due to device miniaturization is called scaling and is a guiding principle that supports the semiconductor industry.
  • each transistor that supports the CPU is mainly a field effect transistor (Metal Insulator Semiconductor Field Effect Transistor; MIS FET), but the gate insulation film thickness of this MISFET is less than 2. Onm. . This is really as thin as 10 atomic layers. For this reason, if the gate insulating film is further thinned, a tunnel current flows directly through the film, resulting in an increase in power consumption.
  • MIS FET Metal Insulator Semiconductor Field Effect Transistor
  • DRAM a type of memory
  • k oxide tantalum
  • RRAM is a memory element that is attracting attention because it uses a material called a strongly correlated electron system and can read and write at high speed.
  • Patent Document 1 US Pat. No. 6,673,691B2 describes Pr Ca Mn
  • the quaternary perovskite structure with Pt layers in contact with the top and bottom of the O layer has non-volatile memory characteristics.
  • Patent Document 1 discloses that when RRAM is used, the time required for writing and erasing is shortened compared to DRAM, and sufficient retention characteristics can be obtained as a nonvolatile memory.
  • Non-Patent Document 1 (Applied Physics Letters, (2004) pp.4073- 4075) is published on a SrTiO substrate.
  • Pr Pr MnO layer is epitaxy on the epitaxially grown SrRuO bottom electrode.
  • Non-Patent Document 2 (Technical Digest of International Electron Device Meeting, (2004) pp.587- 590, Binary yarn, in the structure where noble metal layers are stacked above and below the NiO layer, which is a transition metal oxide. Non-volatile memory characteristics can be obtained, and current and voltage are symmetrical even if the sign is reversed.
  • Patent Document 1 U.S. Pat.No. 6,673,691B2
  • Non-Patent Document 1 Applied Physics Letters, (2004) pp.4073--4075
  • Non-Patent Literature 2 Technical Digest of International Electron Device Meeting, (2004) pp. 587-590
  • Giant magnetoresistance refers to a phenomenon in which the resistance drops significantly when a magnetic field is applied. It is understood that this negative magnetoresistance is caused by applying a magnetic field to suppress magnetic scattering. However, such a phenomenon appears only at a temperature of at least 150 ° C or lower, typically about 200 ° C or lower, and the relationship with the memory effect observed at room temperature is not clear.
  • the material itself is overwhelmingly larger than the resistance value of Balta. This means that there is a large resistance at the interface between Pr Ca MnO and the electrode,
  • Non-Patent Document 1 shows Pr
  • Non-Patent Document 2 argues that it is related to the formation of a filamentary 'collocation' path generated by applying a voltage. Yes. However, if it is the origin of the formation path of such a conduction path, the device is about to undergo dielectric breakdown, and it is difficult to mass-produce devices with long-term reliability with high yield. Conceivable.
  • a second problem of the RRAM is that the affinity for the silicon process is low because the memory material and the electrode material are special.
  • Pr Ca MnO disclosed in Patent Document 1 and Non-Patent Document 1 is a quaternary system in which four elements are used.
  • the material has a complex crystal structure called a velovskite structure.
  • a complex crystal structure is not suitable for mass production.
  • a single crystal substrate such as a three-substrate substrate, is required, and silicon having a large lattice constant cannot be used as the substrate.
  • the electrode material is also special, which makes it difficult to introduce it into the silicon process.
  • the RRAM disclosed in Patent Document 1 and Non-Patent Document 1 uses a Pt electrode, but Pt is not easy to introduce into a silicon process that easily becomes a contamination source due to its high thermal diffusion rate. In order to obtain the memory characteristics of RRAM, it is difficult to introduce any precious metal such as Pt into the silicon process for the same reason as it is desirable to be a precious metal.
  • Non-Patent Document 2 also describes that noble metal electrodes are desirable when NiO is used as a memory material!
  • An object of the present invention is to provide a nonvolatile memory element using a strongly correlated electronic material.
  • Another object of the present invention is to provide a manufacturing technique of a nonvolatile memory element using a strongly correlated electronic material. It is to provide.
  • Figs. 1 (a) to (f) schematically show the crystal structures of a series of substances called strongly correlated electron systems.
  • the atomic sites 1 are arranged in an orderly manner, the appearance of a crystal lattice is shown.
  • atomic site 1 that contributes to conduction is shown.
  • FIG. 1 shows an electron 2 having an upward spin and an electron 3 having a downward electron among the outermost electrons.
  • Figure 1 (a) shows the number of atomic sites 1 per unit volume (N), with electrons 2 having an upward spin and downwards
  • a system with high electrical resistance due to its small number behaves as a band insulator.
  • An electron 2 having an upward spin and an electron having a downward electron at the same atomic site 1 A state in which 3 is entered at the same time is called a double occupation state.
  • very strong electron-electron interaction works between electrons in the double occupancy state. This is because most of the strongly correlated electron systems are transition metal oxides and the like, and the outermost orbit is composed of d electrons or f electrons, so the electron orbits are strongly bound to the atomic site 1. It is for scolding.
  • a system with high electrical resistance behaves as an insulator because electrons cannot move around despite the large number of electrons.
  • This state is called Mott-insulat or after the physicist motto that has been analyzed for a long time.
  • the phenomenon of becoming a metal or becoming an insulator with a change in the number of electrons is called a metal-insulator transition or a Mott transition.
  • the metal-insulator transition that occurs in the states of FIGS. 1 (d), (e), and (f) is the metal that occurs in the states of FIGS. 1 (a), (b), and (c).
  • ⁇ Symmetric with insulator transition This reflects the symmetry of electrons / holes that are strongly possessed by strongly correlated electron systems! Strictly speaking, the symmetry of an electron's hole does not hold, such as the effective mass of electrons and holes differing, reflecting the complexity of the band structure. The qualitative symmetry that it becomes or becomes an insulator is established.
  • the nonvolatile RAM of the present invention uses the above-described principle of metal-insulator transition. To that end, it goes without saying that a material that can be a strongly correlated electron system is necessary.
  • the strongly correlated electron system is a system with strong Coulomb interaction between electrons, and the outermost orbital of electrons is composed of d electrons and f electrons, such as transition metal oxides. It is a substance.
  • the number of atomic sites is about the same as (N 1) (N ⁇ N). When the number of electrons is small
  • the outermost orbitals that are important are d-electrons and f-electrons, and even if the number of electrons is small, the Klon interaction acting between the electrons is strong, so it is a strongly correlated electron system.
  • Mott insulators such as NiO and V O
  • the material that is not a strongly correlated electron system is often a substance in which the outermost orbital is composed of s electrons or p electrons, such as SiO and Al 2 O.
  • Outermost shell is often a substance in which the outermost orbital is composed of s electrons or p electrons, such as SiO and Al 2 O.
  • Electron orbital force ⁇ Even substances composed of electrons and p-electrons are exceptionally strongly correlated electron systems.
  • organic molecular crystals such as BEDT— TTF (bis (ethylenedithio) tetrathiafolvalene) Can be mentioned.
  • organic molecular crystals such as BEDT-TTF are not very suitable materials considering the consistency with the silicon process, which is the second problem of the present invention.
  • some groups of strongly correlated electron systems can be Mott insulators, some can be metals, and some can be band insulators, depending on the number of electrons.
  • One model that deals with strongly correlated electron systems is called the Hubbard model. This Hubbard model has two important energy 'scales: kinetic energy (t) and interaction energy (U). Exists.
  • the strongly correlated electron system described above is a system that has a larger interaction energy (U) than kinetic energy (t), regardless of the number of electrons.
  • a strongly correlated electron system is defined as a system in which the interaction between electrons is strong, but this is a natural definition.
  • the nonvolatile RAM of the present invention uses a thin film of a strongly correlated electron material as described above.
  • Join materials are provided.
  • electrically good contact means that the contact resistance value that accompanies the contact is smaller than that of an unfavorable contact.
  • an ohmic contact is obtained between the strongly correlated electron material and the electrode material so that a linear IV characteristic can be obtained, but it may not be strictly linear.
  • the value from the vacuum level to the conduction band or valence band of the strongly correlated electron system material may be combined with a material close to the work function value of the electrode material. It is also possible to adjust the Fermi level by doping a strongly correlated electron system material to facilitate the ohmic connection with the electrode.
  • an electrode material having poor electrical contact with the strongly correlated electron material is bonded to the other surface of the thin film of the strongly correlated electron material.
  • an electrically unsatisfactory contact is It means that the contact resistance value is larger than the good contact on the other side, or that the IV characteristics at the interface with the unfavorable electrode material becomes non-unique contact that becomes nonlinear. Yes.
  • a combination of materials is used so that the value from the vacuum level to the conduction band or valence band of the strongly correlated electron material does not match the work function value of the electrode material. You can choose.
  • the interface between the electrode material and the strongly correlated electron material plays an important role in the appearance of the memory property due to the good contact formed in this way.
  • the nonvolatile RAM of the present invention has an electrode having good electrical contact connected to one surface of a thin film that also has a strongly correlated electron material force, and electrical contact to the other surface.
  • a MIM (MetaHnsulator-Metal) structure is used to connect electrodes that are not good.
  • the thin film of the strongly correlated electron material may be a doped material as described above, and thus is not necessarily an insulator. Needless to say, when a band insulator or a Mott insulator is used as the strongly correlated electron material, it is an insulator.
  • Figure 2 shows the state before connecting the strongly correlated electron material and the electrode that makes poor contact with it.
  • Figure 2 (a) shows the relationship between the energy density and the electron density at the interface between the prepared strongly correlated electron material and the electrode.
  • FIG. 2 (b) shows a band diagram before the strongly correlated electron material 5 and the electrode 6 that makes poor contact with the strongly correlated electron material 5 are brought into contact with each other.
  • the Fermi level (E) of the electrode 6 that is in good contact is adjacent to the valence band (E) and the conduction band (E) of the strongly correlated electron system material 5
  • FIG. 3 shows the density of states in the vicinity of the interface before contacting the strongly correlated electron material 5 and the electrode 6 that makes poor contact with this material. To achieve good heel contact It is important that the Fermi level forces before contact do not match. A more accurate representation requires that the work function values before contact do not match.
  • FIG. Figure 4 (a) shows the relationship between energy and electron density when contacted. Since charging energy is generated with the contact as described later, there is a stable state 4 in which the electron density is stable at a density slightly lower than 0.5.
  • FIG. 4 (b) shows that a Schottky barrier 7 is generated near the bonded interface.
  • This reflects the fact that the work functions of the strongly correlated electron system material 5 before contact and the electrode 6 that makes poor contact do not match. More generally, since the chemical reaction often occurs at the contacted interface, the height of the Schottky barrier 7 may simply deviate from the value expected from the work function. Are known. For example, a Fermi 'level' pin where a chemical reaction occurs at the interface and the Fermi level (E) near the interface changes effectively.
  • Nyung Femi Level Pinning
  • the Fermi level and the chemical potential are treated as the same meaning.
  • the term Fermi level is used more often in accordance with the force convention that is scientifically more accurate than the term Fermi level rather than the term Fermi level. I will decide. In addition, when a voltage is applied, there are cases where the electrochemical level and the word are used without using the word and the chemical potential, and the word is not distinguished in the present invention. I will do it. [0047] In the state of FIG. 5 where no voltage is applied, the Fermi levels (E) of the two coincide,
  • the Schottky barrier 7 Since the Schottky barrier 7 is formed at the interface, as a result, the band in the strongly correlated electron material 5 is gently deformed. When a current flows perpendicularly to this interface, the electrons must pass through the Schottky barrier 7 by the quantum mechanical tunnel effect. In the state shown in Fig. 5, the tunnel effect is unlikely to occur because the width of the Schottky barrier 7 is large. This reflects that the tunnel effect is less likely to occur depending on the exponential function of the tunneling distance. Therefore, in the state of FIG. 5, a high resistance state having a large interface contact resistance value is realized.
  • the total energy near the interface is a double well type as shown in FIG. Of these, the state with the lowest energy is the stable state 4, and the state having the local minimum is the metastable state 8. As described above, the stable state 4 is a high resistance state. On the other hand, as shown below, the metastable state 8 becomes a low resistance state.
  • the energy is higher than in the stable state 4 which is the most stable state.
  • the system has a huge energy failure of 0.5 to several eV per atomic site. Since it is protected by a wall, extremely stable memory retention characteristics can be obtained.
  • the metastable state 8 is a state having a local minimum value
  • the metastable state 8 is automatically maintained even when a perturbation as a disturbance factor is applied from the outside. Become so. For example, even if some of the electrons held at the interface are lost, the system will again constrain nearby electrons and return to metastable state 8 in an attempt to maintain a thermodynamically stable state. Repair automatically.
  • stable state 4 and metastable state 8 are realized can be used extremely stably when used as a nonvolatile memory.
  • FIG. 7 shows an electrode 6 having a good contact in contact with the other interface with reference to an electrode having a good contact in contact with one interface of the strongly correlated electron material 5 (not shown).
  • the state of energy at the interface when a + 4V voltage is applied (a) and the band diagram (b) are shown.
  • the strongly correlated electron system material 5 side is charged to have a negative charge through the Schottky barrier 7, and the good contact electrode 6 side is charged to have a positive charge. .
  • the strongly correlated electron material 5 side is charged to have a negative charge through the Schottky barrier 7, and the electrode 6 side having an unfavorable contact is positively charged.
  • the OV state where no voltage is applied is set to OV, the system will stabilize in the stable state 4 among the energy states shown in FIG. This corresponds to the state (b) among the states (a) to (f) in Fig. 1 that can be taken in a strongly correlated electron system.
  • Fig. 9 shows (a) the energy of the interface and (b) the band diagram when the interface state becomes metastable state 8, and Fig. 10 shows the density of states near the interface.
  • FIG. 9 (b) it can be seen that the band of the valence band in the strongly correlated electron material 5 is greatly bent through the Schottky barrier 7. This reflects the splitting of the valence band into a state called the lower Hubbard band and a state called the upper Hubbard band due to the strong Coulomb interaction characteristic of the strongly correlated electron system, as shown in FIG. ing.
  • the width of the Schottky barrier 7 is narrowed, and the tunnel current flowing through the Schottky barrier 7 is much easier to flow. Therefore, in the metastable state 8, the value of the interface resistance generated at the interface is decreasing. In order to realize such a state, a large amount of charge must be stored electrostatically through the sail key barrier 7. Therefore, it is desirable that the relative permittivity of the strongly correlated electron material 5 is large (preferably 20 or more).
  • variable resistance memory Based on the operation principle of the device described above, it is possible to manufacture a variable resistance memory using a material that is already used in an existing silicon process or a material that can be easily introduced. It is.
  • a material that is already used in an existing silicon process or a material that can be easily introduced. It is.
  • the strongly correlated electron material a material containing d electrons or f electrons and easy to use in the silicon process may be used.
  • Transition metal oxides or acids such as TiO, TiO, HfO, ZrO, V2O, VO, WO
  • Doping corresponds to adjusting the Fermi level of a strongly correlated electron material. , Has the role of adjusting the electrical contact with the electrodes. For example, for VO, V and valence are different.
  • the Fermi level can be adjusted by adjusting to an intermediate value between 1. 5 and 2. 0. Such adjustment can be easily adjusted by annealing in an oxygen atmosphere after film formation using a silicon process. In addition, doping can be further controlled by adding V or the like to TiO.
  • the strongly correlated electron memory according to the present invention is only dependent on the crystal state of the strongly correlated electron system material 5 because it is only the interface with the force electrode having the memory property. Therefore, since it is not necessary to grow a single crystal using an epitaxial growth technique, it is not necessary to select a base substrate. Therefore, it can also be manufactured by a wiring process in a silicon process. In fact, it is confirmed that when a thin film of strongly correlated electron system material 5 is formed by CVD (Chemical Vapor Deposition) method or sputtering method, it is often in an amorphous state or a polycrystalline state in which a part of the material is crystallized. Has been. in this way. When strongly correlated electron-based materials 5 are used in a thin film state, even if the composition or structure is unstable in Balta's single crystal state, it may be realized in the thin film state, and the device characteristics of strongly correlated electron memory can be improved. .
  • CVD Chemical Vapor Deposition
  • an electrode material that can be produced by an existing silicon process is used, and an electrode material that makes good electrical contact and an electrode material that makes poor electrical contact And contact.
  • a material having a large work function and a material having a small work function may be combined.
  • Ti and n-type impurities are high as electrode materials that make good contact. Examples include doped polycrystalline silicon, TiN, and A1.
  • examples of electrode materials that make poor contact include W, NiSi, CoSi, and polycrystalline silicon doped with a high concentration of p-type impurities.
  • the strongly correlated electronic memory according to one invention of the present application uses the bistability of energy because of its fundamental configuration, and thus extremely stable and highly reliable device characteristics can be obtained. As a result, reliability that satisfies the demands of the industry can be expected even if silicon's device scaling is advanced in the future.
  • the strongly correlated electronic memory according to one invention of the present application can be manufactured using an apparatus used in an existing silicon process, and a new problem such as metal contamination does not occur. In other words, mass production is possible using existing equipment, and no new capital investment is required.
  • FIG. 1] (a) to (f) are diagrams schematically showing a crystal structure of a strongly correlated electron substance.
  • FIG. 2 (a) shows the relationship between the energy and electron density of strongly correlated electron materials, and (b)
  • FIG. 5 is a diagram showing a band diagram before bringing a strongly correlated electron material into contact with an electrode that makes poor contact with the material.
  • FIG. 3 is a diagram showing the density of states in the vicinity of an interface before contacting a strongly correlated electron material and an electrode that makes poor contact with the material.
  • FIG. 4 (a) is a diagram showing the relationship between energy and electron density at the interface between a strongly correlated electron material and an electrode that makes poor contact with it, and (b) is a strongly correlated electron material.
  • FIG. 3 is a diagram showing a band diagram in a state where an electrode that makes poor contact with this electrode is in contact with the electrode.
  • This is a diagram showing the density of states in the vicinity of the interface in a state where a strongly correlated electron material and an electrode that makes poor contact with this material are in contact with each other.
  • FIG. 7 is a diagram for explaining a method for switching a strongly correlated electron system from a stable state to a metastable state.
  • FIG. 7 (a) shows an electrode having a good contact with one interface of a strongly correlated electron material.
  • a diagram showing the relationship between the energy and electron density at the interface when a voltage is applied to the electrode that contacts the other interface and has an unfavorable contact (b) is a diagram of a strongly correlated electron material.
  • FIG. 6 is a diagram showing a band diagram when a voltage is applied to an electrode that contacts an other interface and contacts an unfavorable contact with reference to an electrode that contacts the other interface and makes a good contact.
  • FIG. 8 is a diagram for explaining a method for switching a strongly correlated electron system from a metastable state to a stable state.
  • FIG. 8 (a) shows an electrode having a good contact with one interface of a strongly correlated electron material.
  • a diagram showing the relationship between the energy and electron density at the interface when a voltage is applied to the electrode that contacts the other interface and has an unfavorable contact (b) is a diagram of a strongly correlated electron material.
  • FIG. 6 is a diagram showing a band diagram when a voltage is applied to an electrode that contacts an other interface and contacts an unfavorable contact with reference to an electrode that contacts the other interface and makes a good contact.
  • FIG. 9 shows the relationship between the energy and electron density at the interface when the state of the interface between the strongly correlated electron material and the electrode that makes poor contact with the material is metastable.
  • FIG. 4B is a diagram showing a band diagram in the case where the interface state between the strongly correlated electron material and the electrode having an unfavorable contact with the material is a metastable state.
  • FIG. 11 A sectional view showing a method for manufacturing the strongly correlated electronic memory according to the first embodiment of the present invention.
  • FIG. 12 is a cross-sectional view showing a method for manufacturing the strongly correlated electronic memory following FIG. 11.
  • FIG. 13 is a cross-sectional view showing a manufacturing method of the strongly correlated electronic memory following FIG.
  • FIG. 14 is a cross-sectional view showing a method for manufacturing the strongly correlated electronic memory continued from FIG.
  • FIG. 15 is a cross-sectional view showing a manufacturing method of the strongly correlated electronic memory continued from FIG.
  • FIG. 16 is a cross-sectional view showing a manufacturing method of the strongly correlated electronic memory continued from FIG.
  • FIG. 17 is a cross-sectional view showing a manufacturing method of the strongly correlated electronic memory continued from FIG.
  • FIG. 18 is a cross-sectional view showing the method of manufacturing the strongly correlated electronic memory which is the second embodiment of the present invention.
  • FIG. 19 is a cross-sectional view showing a method for manufacturing the strongly correlated electronic memory following FIG. 18.
  • FIG. 20 is a cross-sectional view showing a method for manufacturing the strongly correlated electronic memory following FIG. 19.
  • FIG. 21 is a cross-sectional view showing the method of manufacturing the strongly correlated electronic memory which is Embodiment 3 of the present invention.
  • FIG. 22 is a cross-sectional view showing a manufacturing method of the strongly correlated electronic memory continued from FIG.
  • FIG. 23 is a cross-sectional view showing a manufacturing method of the strongly correlated electronic memory continued from FIG.
  • FIG. 24 is a cross-sectional view showing the method of manufacturing the strongly correlated electronic memory which is Embodiment 4 of the present invention.
  • FIG. 25 is a cross-sectional view showing a manufacturing method of the strongly correlated electronic memory continued from FIG. 24.
  • FIG. 26 is a cross-sectional view showing a strongly correlated electronic memory manufacturing method following FIG. 25.
  • FIG. 27 is a circuit diagram of a memory array in which strongly correlated electronic memories of the present invention are integrated.
  • FIG. 28 is a waveform diagram showing a method for rewriting a strongly correlated electronic memory according to the present invention.
  • FIG. 29 is a waveform chart showing a reading method of the strongly correlated electronic memory of the present invention.
  • a p-type semiconductor substrate (hereinafter referred to as a substrate) 9 made of single crystal silicon having a plane orientation (100) is prepared.
  • a semiconductor substrate other than a single crystal silicon substrate for example, an SOI substrate (Silicon On Insulator), a single crystal Ge substrate, a GOI substrate, etc.
  • a plate (Ge On Insulator) or a strained silicon substrate with strain stress added to the crystal may be used.
  • an oxide silicon film is embedded in the opening.
  • the surface of the substrate 9 is planarized by a chemical mechanical polishing (CMP) method, and an STI (Shallow Trench Isolation) portion 24 is formed, thereby forming an active region in which a transistor is formed. Is defined.
  • CMP chemical mechanical polishing
  • a thermal oxidation process is performed to form a gate insulating film 10 having a film thickness of about 3 nm.
  • a silicon oxide film for example, a silicon oxynitride film (SiON film) nitrided near the surface, a high-k film obtained by oxidizing or nitriding various metals, or these There is no problem even if a laminated film is used.
  • a polycrystalline silicon film 11a is deposited on the gate insulating film 10 by the CVD method.
  • the polycrystalline silicon film 11a serves as a gate electrode material, and the film thickness is about 70 nm.
  • a silicide film or a metal film may be used in addition to the polycrystalline silicon film 11a.
  • an oxide silicon film (not shown) having a thickness of about 10 nm is deposited on the polycrystalline silicon film 11a by the CVD method, and then the conductivity type of the polycrystalline silicon film 11a is changed to n-type.
  • ion implantation of phosphorus or arsenic is performed.
  • the impurity concentration of the polycrystalline silicon film 11a is reduced to about 2 ⁇ 10 2 ⁇ 3 by extending impurity ions in a nitrogen atmosphere at 950 ° C. and performing heat treatment for activation for about 30 seconds.
  • the silicon oxide film is removed using a hydrofluoric acid aqueous solution.
  • gate electrode 11 is formed by patterning polycrystalline silicon film 11a by dry etching using a photoresist film as a mask.
  • phosphorus or arsenic is ion-implanted into the substrate 9 to form a shallow n-type diffusion layer 12, and then boron is ion-implanted into the substrate 1 to surround the shallow n_-type diffusion layer 12.
  • Punch-through prevention A p-type diffusion layer 13 for stopping is formed.
  • sidewall spacers 14 are formed on the sidewalls of the gate electrode 11 by anisotropically etching the silicon oxide film deposited on the substrate 9.
  • a high-concentration n + diffusion layer 15 for source and drain is formed by performing an active heat treatment at 1000 ° C.
  • a Ni film is deposited on the substrate 9 by sputtering, and then the silicon (gate electrode 11 and substrate 9) and Ni film are reacted by thermal treatment. Then, the Ni silicide layer 16 is formed on the surface of the gate electrode 11 and the surface of the n + diffusion layer 15 by removing the unreacted Ni film by wet etching. Co or the like can also be used as the metal material of the silicide layer.
  • the n-channel type memory cell selection MIS FET is completed through the steps up to here.
  • the force of configuring the memory cell selection MISFET with an n-channel MISFET is formed by changing the impurity conductivity type to the p-type. You can also.
  • a CMOS (Complementary Meta-Oxide-Semiconductor) circuit can be formed by forming an n-channel MISFET and a p-channel MISFET on the same substrate. It can be performed.
  • the gate electrode 11 of the memory cell selecting MISFET is composed of a laminated film of the polycrystalline silicon film 11a and the Ni silicide layer 16.
  • a noria metal film is formed on the polycrystalline silicon film 11a.
  • a gate electrode having a polymetal structure in which a WN (tungsten nitride) film is laminated and a W (tungsten) film is further laminated thereon.
  • the gate electrode can be formed by a dummy gate process using a low melting point metal material.
  • the dummy gate electrode material (polycrystalline silicon film, etc.) deposited on the gate insulating film is first processed to form a dummy gate electrode, and then the source diffusion layer and drain diffusion layer are formed. After the formation, the gate insulating film and the dummy gate electrode are removed. Next, after forming a gate insulating film again and subsequently depositing a low-melting point metal film for a gate on the gate insulating film, the low-melting-point metal film is processed to form a gate electrode. This da When the Me gate process is used, the gate insulating film can be formed using a high-k material having a low crystallization temperature.
  • the method of forming the memory cell selection MISFET has a wide range of powers.
  • a thick silicon oxide film 17 is deposited on the substrate 9 by the CVD method, and then the surface is flattened by the mechanical mechanical polishing method.
  • a contact hole 18 is formed in the silicon oxide film 17 on each of the gate electrode 11 and the n + diffusion layer 15 (source and drain), and a plug 19 is formed inside the contact hole 18.
  • the plug 19 is composed of a laminated film of, for example, a TiN film and a W film.
  • the W film constituting the main part of the plug 19 functions as the electrode 6 that makes an unsatisfactory contact with the strongly correlated electron material 5 described above.
  • Tantalum pentoxide film 20 having a film thickness of about 2 nm is deposited on the oxide silicon film 17 as a strongly correlated electron material. Tantalum pentoxide film 20
  • a gas containing pentaethoxytantalum (Ta (C H 2 O)) is used as a source gas and 550 ° C or higher
  • the film is deposited by thermal CVD, which forms a film in the lower pressure state (eg 400 mTorr).
  • thermal CVD which forms a film in the lower pressure state (eg 400 mTorr).
  • an atomic layer CVD method that alternately supplies pentaethoxytantalum and an oxidizing agent (eg, H 2 O).
  • the tantalum pentoxide tantalum film 20 may be doped with a transition metal material having a different valence such as W. If W is doped, electrons are doped as carriers, and the Fermi level of tantalum pentoxide increases, so that the contact resistance value with an electrode that makes good electrical contact may be reduced. it can. In addition, the force that made the tantalum pentoxide film 20 relatively thin, about 2 nm, because the characteristics of the strongly correlated electron memory are determined by the interface between the strongly correlated electron material and the electrode, as described above. It is.
  • a polycrystalline silicon film 21a having a thickness of about 50 nm is deposited on the tantalum pentoxide film 20 by the CVD method.
  • the polycrystalline silicon film 21a is made n-type by doping phosphorus during film formation.
  • the polycrystalline silicon film 21a is an electrode material that makes good electrical contact with the tantalum pentoxide tantalum film 20.
  • This type of electrode material can use a material with a low work function such as Ti. From the viewpoint of consistency with the silicon process. It is desirable to use polycrystalline silicon.
  • the valence band of tantalum pentoxide is close to the valence band of silicon. Therefore, when tantalum pentoxide is contacted with n-type polycrystalline silicon, relatively good electrical contact is obtained. .
  • Such a combination of materials is unacceptable because leakage current increases when making a capacitor of MIM, but it is a desirable combination to realize the strongly correlated electronic memory of the present invention.
  • the tantalum pentoxide film 20 is not necessarily patterned, but the tantalum pentoxide film 20 Since the film thickness is as thin as about nm, when the polycrystalline silicon film 21a is patterned, the tantalum pentoxide tantalum film 20 is usually patterned at the same time. Further, when the electrode 21 is formed by patterning the polycrystalline silicon film 21 a, the width of the electrode 21 is made larger than the diameter of the plug 19 in order to avoid misalignment with the plug 19 due to microfabrication.
  • an interlayer insulating film made of an oxide silicon film is deposited on the upper portion of the electrode 21 by a CVD method, and then the interlayer insulating film on the upper portion of the electrode 21 is etched to form a through hole. After forming the metal wiring, the metal wiring is formed on the interlayer insulating film, and the metal wiring and the electrode 21 are electrically connected through the through hole, whereby the strongly correlated electron memory of the present embodiment is completed.
  • An appearance feature of the strongly correlated electronic memory of the present embodiment is that the diameter of the plug 19 is smaller than the width of the electrode 21. Therefore, the area of the portion responsible for the characteristics of the strongly correlated electronic memory is reduced, but the contact resistance value is different by one digit or more between the low resistance state and the high resistance state, so there is no problem.
  • the strongly correlated electronic memory according to the present embodiment maintains non-volatility even if the area force S of the portion responsible for the characteristic is small, so that it is not necessary to form a deep trench unlike a DRAM capacitor. Therefore, even if device scaling is advanced, there will be no processing defects due to the increased aspect ratio.
  • Another feature of the strongly correlated electronic memory of the present embodiment is that no precious metal material having a high thermal diffusion is used.
  • the potential of the n + diffusion layer 15 is OV.
  • a potential of 14 V is applied to the electrode 21 having good contact, and then the memory cell is selected.
  • MIS FET gate electrode 11 is set to + IV, and the transistor is turned on.
  • the band is deformed and more electrons are stored at the interface.
  • the voltage application time can be as short as 10ns.
  • the system state becomes the metastable state 8 shown in Fig. 9 (a), and the contact resistance generated at the interface decreases.
  • the state of the system is metastable state 8, which is higher in energy than stable state 4. However, once in this state, it was confirmed that this metastable state 8 was maintained at least for a sufficiently long observable time. Therefore, the strongly correlated electronic memory according to the present embodiment is non-volatile.
  • the current ratio due to the magnitude of the interface resistance is about 1000. This indicates that a high resistance state and a low resistance state can be sufficiently distinguished.
  • the manufacturing method of the strongly correlated electronic memory according to the present embodiment is These will be described in order.
  • a memory cell selection MISFET is formed on the main surface of the substrate 9, and then the thickness of the silicon oxide film 17 deposited on the substrate 9 is chemically changed.
  • contact hole 18 is formed in silicon oxide film 17 on each of gate electrode 11 and n + diffusion layer 15 (source and drain), and plug 19 is formed in contact hole 18.
  • the steps so far are the same as the steps shown in FIGS. 11 to 15 of the first embodiment.
  • the plug 19 is composed of a laminated film of a TiN film and a W film. As in the first embodiment, the W film constituting the main part of the plug 19 functions as the electrode 6 that makes poor contact with the strongly correlated electron material 5.
  • the surface portion of the plug 19 (TiN film and W film) is heat-treated in an oxygen atmosphere.
  • the plug 19 has a strong correlation between the central portion (the region where the W film was formed and the chest Q> layer and the side wall portion (the region where the TiN film was formed) consisting of the TiO N layer.
  • An electronic material film 22 is formed, where the WO layer is adjusted so that its formal valence X is 2.9, and the film thickness of the WO layer is about 3. Onm.
  • the TiON layer formed on the side wall has a volume that is about an order of magnitude smaller than the WO layer, so it will not have a significant effect on memory characteristics.
  • the Ti film is patterned by dry etching using a photoresist film as a mask.
  • the electrode 23 having good contact is formed.
  • the strongly correlated electron material film 22 formed in a region where the electrode 23 is not formed that is, a region other than the upper portion of the n + diffusion layer 15 (drain) is formed by using a Ti film to reduce the resistance of the plug 26. Remove when you jung. In this way, the force that creates a step between the surface of the plug 26 from which the strongly correlated electron material film 22 has been removed and the surface of the silicon oxide film 17 is as small as about 3. Onm. There is no electrical problem.
  • an interlayer insulating film made of an oxide silicon film is deposited on the upper portion of the electrode 21 by the CVD method, and then the interlayer insulating film on the upper portion of the electrode 23 is etched to form a through hole.
  • the metal wiring is formed on the interlayer insulating film, and the metal wiring and the electrode 23 are electrically connected through the through hole, whereby the strongly correlated electron memory of the present embodiment is completed.
  • a strongly correlated electron system is obtained by thermally oxidizing W, which is used as a wiring material for an existing silicon process. Form material. Therefore, a high-performance nonvolatile RAM can be manufactured without investing in new equipment.
  • a contact hole 18 is formed in the silicon oxide film 17 deposited on the memory cell selection MISFET, and then the inside of the contact hole 18 is formed.
  • a plug 19 is formed on the substrate.
  • a good contact with the strongly correlated electron material is obtained by depositing a Ti film having a thickness of about 50 nm on the oxide silicon film 17 by sputtering. Electrode 23 is formed.
  • the substrate 1 is heat-treated in an oxygen atmosphere, and the surface portion of the Ti film constituting the electrode 23 is oxidized, so that the surface of the electrode 23 also has a TiO force.
  • a strongly correlated electron material film 22 is formed.
  • the formal valence X of the TiO layer is adjusted to be 1.57.
  • the state is realized.
  • Ti for example, Ta ⁇ Nb ⁇ Hf ⁇ Zr ⁇ V, W, Ni ⁇ Co, It is also possible to use Mn, Cr, Cu, etc.
  • the W film is patterned by dry etching using the photoresist film as a mask. As a result, an electrode 25 having poor contact is formed. At this time, in order to prevent a short circuit between the elements due to the electrode 23 made of the Ti film, it is necessary to pattern the electrode 23 having good contact with the strongly correlated electron material film 22.
  • an interlayer insulating film made of an oxide silicon film is deposited on the upper portion of the electrode 25 by a CVD method, and then the interlayer insulating film on the upper portion of the electrode 25 is etched to form a through hole. After forming the metal wiring, a metal wiring is formed on the interlayer insulating film, and through the through hole. By electrically connecting the total wiring and the electrode 25, the strongly correlated electron memory of the present embodiment is completed.
  • an interlayer insulating film is deposited on the upper part of the electrode, a through hole is subsequently formed in the interlayer insulating film, and then a metal wiring is formed on the upper part of the interlayer insulating film.
  • a strongly correlated electronic memory is completed by electrically connecting the metal wiring and the electrode through the through hole.
  • the erase voltage can be set to ⁇ 2.OV for both high resistance and low resistance. it can.
  • the electrode 25 having an unfavorable contact and the electrode 23 having an unfavorable contact are turned upside down. It is necessary to pay attention to the sign of the voltage to be used.
  • the device characteristics can be optimized by adjusting the Fermi level of the strongly correlated electron material film 22.
  • contact holes 18 are formed in the silicon oxide film 17 deposited on the memory cell selection MISFET, and as shown in FIG. Then, a plug 26 is formed inside the contact hole 18.
  • the plug 19 is composed of a laminated film of a TiN film and a W film.
  • the plug 26 is composed of a TiN film.
  • the TiN film constituting the plug 26 functions as the electrode 6 that makes good contact with the strongly correlated electron material 5 described above.
  • the surface portion of the plug 26 (TiN film) is heat-treated in an oxygen atmosphere.
  • a strongly correlated electron system material film 22 having a thickness of about 3. Onm is formed on the surface portion of the plug 26.
  • the W film is patterned by dry etching using a photoresist film as a mask. No, good! Form electrode 25 that contacts.
  • the region where the electrode 25 is not formed that is, the upper portion of the n + diffusion layer 15 (drain)
  • the strongly correlated electron material film 22 formed in the outer region is removed when patterning the W film in order to reduce the resistance of the plug 26.
  • a step is generated between the surface of the plug 26 from which the strongly correlated electron material film 22 2 has been removed and the surface of the silicon oxide film 17, but this step is the same as in the second embodiment. 3. Since it is extremely small, about Onm, there is no electrical problem.
  • FIG. 27 is a circuit diagram of a memory array in which a large number of strongly correlated electronic memories manufactured by the method of the third embodiment are integrated on a substrate 1, for example.
  • the strongly correlated electronic memory is arranged at the intersection of a plurality of word lines WL extending in the X direction and a plurality of bit lines BL extending in the Y direction.
  • a gate electrode 11 of each of a plurality of strongly correlated electronic memories arranged in the X direction is connected to the word line WL.
  • n + diffusion layer 15 (drain) of the strongly correlated electronic memory and the substrate 1 are grounded. As shown in FIG. 23, the n + diffusion layer 15 (drain) is connected to the electrode 23 having good contact through the plug 19, and the strongly correlated electron material film formed on the electrode 23 and the upper part thereof is connected.
  • the interface with 22 functions as a variable resistor. Further, the electrode 25 formed on the strongly correlated electron material film 22 and having an unfavorable contact is connected to the bit line BL.
  • a low resistance state is applied.
  • a potential of +2 V is applied to the bit line BL connected to the memory cell. Is applied, the potential of the word line WL connected to the memory cell is set to + IV, and the memory cell selecting MISF ET is turned on.
  • the band is deformed, and more electrons are stored at the interface between the strongly correlated electron material film 22 and the electrode 25.
  • the voltage application time can be as short as 10 ns.
  • the system state becomes the metastable state 8 shown in FIG. 9 and the interface resistance decreases.
  • a high resistance state is applied. After applying a potential of 2 V to the bit line BL of the memory cell, The potential of the word line WL of the memory cell to be set in the resistance state is set to + IV, and the memory cell selecting MISFET is turned on. Then, as shown in Fig. 8, the band is deformed and electrons stored at the interface flow. Similarly, the voltage application time can be as short as 10 ns.
  • the system state becomes the stable state 4 shown in FIG. 4, and the contact resistance generated at the interface increases.
  • the memory array can selectively rewrite memory cells.
  • the read operation of the memory cell When reading, it is only necessary to apply a smaller voltage than to rewrite the memory cell and observe the magnitude of the flowing current.
  • the potential of the word line WL of the memory cell to be set to the low resistance state is set to + IV, and the memory cell selection MISFET is turned on. To do.
  • the interface when the interface is in a low resistance state, a large current flows through the bit line BL.
  • the interface is in a high resistance state, only a small current flows through the bit line BL. If the voltage applied to the bit line BL is as low as about IV, the stored memory information will not be rewritten. In this way, information stored in the memory array can be selectively extracted.
  • FIG. 28 An OV potential is applied to both the word line WL and the bit line BL at the time of non-selection so that no current flows in the memory cell force other than the selected memory cell.
  • a voltage of 2V is applied to the bit line BL and a voltage of IV is applied to the word line WL. This changes the resistance to a low resistance state.
  • the potential IV is simultaneously applied to the word line WL and the bit line BL connected to the selected memory cell.
  • the resistance state is distinguished by the magnitude of the flowing current.
  • the word line WL or bit line BL The memory cell to which the voltage is applied has a certain force. In such a memory cell, either the word line WL or the bit line BL is set to a voltage of OV. It is not disturbed by memory cells other than the selected memory cell that does not operate.
  • the present invention can be applied to a variable resistance nonvolatile RAM using a strongly correlated electronic memory.

Abstract

　不揮発性メモリ素子は、可変抵抗部と、可変抵抗部に直列に接続されたメモリセル選択用ＭＩＳＦＥＴとによって構成されている。可変抵抗部は、最外殻電子軌道がｄ電子またはｆ電子によって構成された強相関電子系材料からなる薄膜（五酸化タンタル膜２０）と、薄膜の一方の面にオーミック接触された第１電極（電極２１）と、薄膜の他方の面に非オーミック接触された第２電極（プラグ１９）とからなり、強相関電子系材料からなる薄膜と前記第２電極との界面における電気抵抗値の大小によって情報が記憶される。強相関電子系材料や電極材料には、既存のシリコンプロセスですでに使われている材料、または容易に導入可能な材料が用いられる。

Description

明 細 書
不揮発性メモリ素子およびその製造方法ならびに不揮発性メモリ素子を 用いた半導体装置
技術分野
[0001] 本発明は、不揮発性メモリ素子およびその製造技術に関し、特に、強相関電子系 材料を用いた抵抗値可変型不揮発性メモリに適用して有効な技術に関する。
背景技術
[0002] シリコン (Si)を用いた大規模集積回路 (Large Scale Integration)技術は、現代社会 に欠かすことができない技術となっている。例えばパーソナル 'コンピュータゃ携帯電 話には、複数の LSIが搭載されている。これらの LSIには、 CPU(Central Proceccing Unit)などのように、情報を処理するプロセッサと呼ばれるものや、 DRAM(Dynamic R andom-Access Memory)に代表されるように、情報を記憶するメモリと呼ばれるものな どがある。プロセッサもメモリも、半導体の微細加工技術が進展するにつれて、より多 くのトランジスタを一つの半導体チップ (以下、単にチップという）に集積ィ匕することが 可能になり、より多くの情報を処理することができるようになつている。素子の微細化 による高集積ィ匕はスケーリングと呼ばれ、半導体産業を支える指導原理となっている
[0003] ところが、製品レベルの最小加工寸法が lOOnmを下回るにつれて、素子のさらな る微細化に大きな困難が生じている。例えば、 CPUを支える個々のトランジスタは、 電界効果型トランジスタ (Metal Insulator Semiconductor Field Effect Transistor ; MIS FET)を主体としているが、この MISFETのゲート絶縁膜の膜厚は、 2. Onmを下回 つている。これは、実に原子層 10層分程度の薄さである。そのため、ゲート絶縁膜の さらなる薄膜ィ匕を行うと、膜中を直接トンネル電流が流れるようになり、消費電力の増 大を招く。
[0004] そこで、この問題を解決するために、ゲート絶縁膜材料として、誘電率が従来の酸 化シリコン (SiO )よりも大きい高誘電率ゲート絶縁膜 (比誘電率は kで表されることが
2
多いため、 high— k膜とよばれる）の研究開発が世界中で活発に行われるようになつ ている。 high— k膜のゲート絶縁膜への適用は、未だ実用化されていないが、次世 代の CPUには不可欠の技術であると考えられている。
[0005] このように、トランジスタの例をみてもわ力る通り、スケーリングをさらに推し進めるた めには、単なる構造の微細化だけでは不十分であり、シリコン 'プロセスには使われ て!、な 、新 、材料を導入することを検討する必要がある。新 、材料を導入するこ とによって、現在では限界と思われている性能を突破することができれば、 LSIチップ の性能をさらに高めることができ、より高度な情報処理ができるようになるので、産業 界のニーズに応えることができるようになる。
[0006] 新材料の導入による性能向上は、 CPUに限ったものではない。メモリの一種である DRAMは、キャパシタに蓄えられる電荷の量で情報を記憶している力 より多くの電 荷を蓄えるために、キャパシタ用絶縁膜として酸ィ匕タンタル (Ta O )などの high— k
2 5
膜が適用されており、すでに大量生産されている。
[0007] ところが、 DRAMにおいても、さらなる high— k絶縁膜の薄膜ィ匕はリーク電流の増 大を招くため、デバイスの性能劣化と信頼性低下の観点から許されなくなつている。 また、 DRAMでは、微細化によってキャパシタの面積を小さくすると、その容量が減 つてしまうという問題もある。これまでは、キャパシタ構造を深いトレンチ型にするなど して面積の低下を防いできた。しかし、さらなる微細化を推進しょうとすると、トレンチ のアスペクト比が加工の限界に達し、最先端の加工技術を駆使しても歩留り良くデバ イスを作ることができなくなるため、 DRAMの材料的 ·構造的な限界が検討されて ヽ る。
[0008] 係る状況に鑑み、最近は、様々な新しいメモリ素子が提案されている。例えばカル コゲナイド材料を用いた相変化メモリ、スピンを利用した MRAM (Magnetic RAM), 有機分子の酸化'還元を利用した分子メモリ、 RRAM(Resistance Random Access M emory)などを挙げることができる。これらのメモリが DRAMの代換技術になり得るかど うかは、現在のところ百家争鳴である力 現在普及している DRAMを置き換えるため には、単なる延長線上の技術では許されない。すなわち、現在の DRAMが有してい る高速読み出しメモリ特性に加えて、新たな付加価値が求められる。具体的には、電 源を遮断してもメモリ特性を保持すると ヽぅ不揮発性が求められる。不揮発性 RAM が実現すれば、例えばパーソナル 'コンピュータの電源を投入した直後に OS(Operat ing System)を起動させることなどが可能になるため、消費者の使い勝手は格段に向 上すること〖こなる。
[0009] 上記した数々の不揮発性 RAM候補のうち、 RRAMは、強相関電子系と呼ばれる 物質を使っており、高速の読み書きが可能であることから、注目を集めているメモリ素 子である。例えば特許文献 1 (米国特許第 6, 673, 691B2号）には、 Pr Ca Mn
0. 7 0. 3
O層の上下に Pt層を接触させた 4元系ぺロブスカイト構造に不揮発性メモリ特性が
3
生じること、および電圧パルスの正負の符号を反転させることによってメモリの書き換 えが出来ることが開示されている。また、この特許文献 1には、 RRAMを用いると、書 き込み '消去に力かる時間が DRAMよりも短縮され、かつ不揮発性メモリとして十分 な保持特性も得られることが開示されている。
[0010] 非特許文献 1 (Applied Physics Letters, (2004) pp.4073- 4075)は、 SrTiO基板上に
3 ェピタキシャル成長させた SrRuO下部電極上に、 Pr Ca MnO層をェピタキシ
3 0. 7 0. 3 3
ャル成長させ、さらに上部電極を Tiとした構造において、非線形の整流特性が得ら れること、およびヒシテリシスが表れることを報告している。一方、非特許文献 2(Techn ical Digest of International Electron Device Meeting, (2004) pp.587— 590 ま、 2元糸 遷移金属酸ィ匕物である NiO層の上下に貴金属層を積層させた構造において、不揮 発性メモリ特性が得られること、および正負の符号を反転させても対称な電流 電圧
(I—V)特性が得られることを報告している。また、正電圧のみ、あるいは負電圧のみ
Figure imgf000005_0001
ヽて、低電圧を印加するか高電圧 を印加するかによって、素子の抵抗を高抵抗状態にしたり、低抵抗状態にしたりする ことができることを報告して！/、る。
特許文献 1 :米国特許第 6, 673, 691B2号
非特許文献 1 : Applied Physics Letters, (2004) pp.4073- 4075
非特干文献 2 : Technical Digest of International Electron Device Meeting, (2004) pp. 587-590
発明の開示
発明が解決しょうとする課題 [0011] 上述のように、強相関電子系材料をメモリ素子に応用しょうという試みは、これまで に幾つか存在するものの、現在までのところ、 DRAMのように、大規模に集積化して 製品化する見通しが立っているとは言い難い。以下に、本発明者が検討した解決す べき課題を述べる。
[0012] まず第一に、これまで報告されている RRAMは、メモリ動作の機構が明らかにされ ていない。本願発明者等は、先立って RRAMについて検討を行った。特許文献 1お よび非特許文献 1で報告された Pr Ca MnOという材料は、巨大磁気抵抗 (Colo
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ssal Magneto Resistance; CMR)を示すことから、 CMR材料とも呼ばれている。巨大 磁気抵抗とは、磁場を印加した際に抵抗が大幅に下がる現象のことを指す。この負 の磁気抵抗は、磁場を印加することによって、磁気的な散乱が抑制されるために生 ずるものであると理解されている。ところが、このような現象は、少なくとも一 50°C以下 、典型的には 200°C程度以下でのみ出現する現象であり、室温で観測されている メモリ効果との関係は定かではない。
[0013] 非特許文献 1が明らかにしたように、 RRAMで観測されている抵抗値は、 Pr Ca
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MnO
. 3 3 t 、う材料そのものが本来有するバルタの抵抗値と比べて圧倒的に大き 、。 このことは、 Pr Ca MnOと電極との界面で大きな抵抗が生じており、 RRAMの
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特性を決めていることを示唆している。しかし、特許文献 1で公開されている構造、す なわち、 Pr Ca MnOの上下に同じ電極材料（Pt)を形成している場合では、上
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下の界面の性質が対称的であると考えられる。
[0014] ところが、対称的な構造を有する場合は、メモリ性が出てくることが理解できない。な ぜならば、片方の界面に電圧をかけてその界面が低抵抗 (または高抵抗)状態にな つたとすると、もう一方の界面は高抵抗 (または低抵抗)状態になるからである。電圧 の符号を変えても、一方の界面が高抵抗でもう一方が低抵抗であるという事情は変 わらないはずであるから、メモリ性が出ることを説明できない。非特許文献 1は、 Pr
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Ca MnOの上下の電極材料を変えた場合に、メモリ性が出現することを発見し、
0. 3 3
界面に生ずるショットキー障壁が変化して 、るのではな!、かと論じて 、る。しかしなが ら、何故にショットキー障壁が変化したり、メモリ動作が観測されたりするのかは、学術 的にも十分解明されていない。 [0015] メモリ動作の機構に関して、非特許文献 2では、電圧を印加することで生じたフイラ メント的なバーコレーシヨン'パスの形成力 Sメモリ動作と関連しているのではないかと論 じている。しかし、仮にこのような伝導パスの形成カ モリの起源であるとするならば、 デバイスは絶縁破壊を起こしかけており、長期信頼性のあるデバイスを歩留り良く大 量生産することが困難であると考えられる。
[0016] このように、メモリの動作機構が不明であると、メモリ構造の最適化やプロセス開発 の指針が立たないという問題がある。加えて、観測されたメモリにスケーラビリティがあ るのかどうかも判断できない。また、信頼性評価が困難であるという問題も生じる。
[0017] RRAMが有する第 2の課題は、メモリ材料や電極材料が特殊であるために、シリコ ン 'プロセスへの親和性が低いという点である。例えば、特許文献 1や非特許文献 1 で開示された Pr Ca MnOは、 4つの元素が使われている 4元系であるため、均
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一な膜を制御よく作ることが大変困難である。すなわち、組成が少しでも異なってしま うと、材料の抵抗値が大きく変化する物質群であることが知られており、歩留り良く多 くのデバイスを作ることは困難である。加えて、 Pr Ca MnOに代表される CMR
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材料は、ベロブスカイト構造と呼ばれる複雑な結晶構造を有している。このような複雑 な結晶構造は、大量生産には不向きである。実際、非特許文献 1で使われたェピタ キシャル成長技術を使うためには、 SrTiO
3基板のような下地となる単結晶基板が必 要であり、格子定数の大きく異なるシリコンを基板として用いることはできない。
[0018] また、メモリ材料だけでなく電極材料も特殊であることが、シリコン 'プロセスへの導 入を困難にしている。特許文献 1や非特許文献 1で開示された RRAMでは、 Pt電極 が使われているが、 Ptは熱拡散速度が大きいために汚染源となり易ぐシリコン 'プロ セスへの導入が容易ではない。 RRAMのメモリ特性を得るためには、貴金属であるこ とが望ましいとされている力 同様の理由で、 Ptをはじめとする貴金属は何れもシリコ ン 'プロセスに導入することが困難である。非特許文献 2にも、 NiOをメモリ材料として 使う場合には、貴金属電極が望ま 、ことが記載されて!、る。
[0019] 本発明の目的は、強相関電子材料を用いた不揮発性メモリ素子を提供することに ある。
[0020] 本発明の他の目的は、強相関電子材料を用いた不揮発性メモリ素子の製造技術を 提供することにある。
[0021] 本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述および添付 図面から明らかになるであろう。
課題を解決するための手段
[0022] まず、本発明の第 1の目的を達成するために、メモリ性の出現する原理について説 明する。本発明の不揮発性 RAMは、金属'絶縁体転移、またの名をモット転移と呼 ばれる現象を利用しているので、まず、これについて簡単に説明する。
[0023] 図 1 (a)〜 (f )は、強相関電子系と呼ばれる一連の物質群の結晶構造を模式的に 示したものである。原子サイト 1が整然と並ぶことによって、結晶格子を組んでいる様 子が示されている。ここでは、説明を簡単にするために、伝導に寄与する原子サイト 1 のみを示している。また、バンドの縮退効果などの説明も省略する力 バンド縮退が ある場合への拡張は容易である。
[0024] 電気抵抗の大小などの物性値を決めているのは、原子内に強く束縛された内殻電 子ではなぐ最外殻電子である。図 1には、この最外殻電子のうち、上向きのスピンを 有する電子 2と下向きの電子を有する電子 3とが示されている。図 1 (a)は、単位体積 当たりの原子サイト 1の数 (N )に対して、上向きのスピンを有する電子 2と下向きの
site
電子を有する電子 3を合わせた単位体積当たりの電子の数 (N )が圧倒的に少ない
el
場合 (N > >N )を示して 、る。この場合は、伝導に寄与するキャリアとなる電子の site el
数が少な 、ために電気抵抗が高ぐ系はバンド絶縁体として振舞う。
[0025] ここで、電子の数を増やして図 1 (b)の状態にすることを考える。伝導電子の数を変 えることはドーピングとよばれるが、ドーピング方法としては、原子サイト 1の一部を価 数の異なる原子で置換する方法や、結晶の隙間に過剰の酸素を入れたり、酸素欠陥 を入れたりするなどの方法が知られている。図 1 (b)の状態では、多くの電子が存在 する (N >N )ために電気抵抗が低くなり、系は金属として振舞う。
site el
[0026] ここで、さらに電子の数を増やして行き、図 1 (c)の状態にしたとする。図 1 (c)の状 態では、原子サイト 1の数と電子の数とが同程度 (N 〜N )である。強相関電子系
site el
の特徴が最も良く表れるのは、この図 1 (c)の状態である。
[0027] 同一の原子サイト 1に、上向きのスピンを有する電子 2と下向きの電子を有する電子 3とが同時に入った状態を 2重占有状態と呼ぶ。強相関電子系では、 2重占有状態 において、電子間に非常に強い電子間相互作用が働く。これは、強相関電子系の多 くが遷移金属酸ィ匕物などであり、最外殻軌道が d電子または f電子で構成されている ので、電子の軌道が原子サイト 1に強く束縛されて ヽるためである。
[0028] このような強いクーロン反発力の結果、電子はなるべく原子サイト 1を 2重占有しな いように、お互いを避けあって動くようになる。原子サイト 1の数と電子の数とが同程度 である図 1 (c)の状態では、多くの電子の隣の原子サイト 1がすでに別の電子によつ て占有されているために、動くことが困難である。ここで、パウリの排他率によって、同 一のスピンを有する電子は同一の原子サイト 1に絶対に入ることができな 、と 、う制約 がある。パウリの排他率に違反しないで動くためには、 2重占有状態にしなければな らないが、この場合は非常に強いクーロン相互作用が働いてエネルギー的に不利に なるために、 2重占有状態になる確率は小さい。結果として、電子の数は非常に多い にも係わらず、電子が動き回れないので電気抵抗が高ぐ系は絶縁体として振舞う。 この状態は、古くから解析した物理学者モットにちなんで、モット絶縁体 (Mott-insulat or)と呼ばれている。このように、電子数の変化に伴い、金属になったり、絶縁体にな つたりする現象は、金属'絶縁体転移またはモット転移と呼ばれる。
[0029] 次に、図 1 (c)の状態からさらに電子の数を増やした図 1 (d)の状態を考える。この 場合は、上向きのスピンを有する電子 2ある ヽは下向きの電子を有する電子 3の何れ 力が、ほぼすベての原子サイト 1を占有しており、さらに過剰の電子が原子サイト 1を 2 重に占有している。先に 2重に占有している状態はエネルギーが高いと述べた力 過 剰に電子が存在するために、エネルギーが高くても 2重占有せざるを得ない。 2重占 有状態が少ない図 1 (d)の状態では系は、相変わらずモット絶縁体である。
[0030] ところが、電子の数がさらに多い図 1 (e)の状態では、多くの原子サイト 1が 2重占有 状態になっており、一部の 1重占有状態と共存している。この図 1 (e)の状態では、 1 重占有状態が隣接する原子サイト 1に動いてもクーロン相互作用エネルギーは変化 しない。言い換えれば、 1重占有状態は、 2重占有状態に対して逆向きのスピンを有 するホールをドーピングしたことに相当し、そのホールが動き回ることができるようにな る。その結果、図 1 (e)の状態は、ホールの数 (N )が多いため、抵抗が低い金属状 態になる。ここで、電子の数がさらに多くなつた図 1 (f)の状態を考えると、今度はすべ ての原子サイト 1が 2重占有されるため、ホールの数が少なく（N > >N )、系は
site hole 抵抗の高 、バンド絶縁体となる。
[0031] 以上のように、図 1 (d)、（e)、（f)の状態で起こる金属 ·絶縁体転移は、図 1 (a)、 (b )、（c)の状態で起こる金属 ·絶縁体転移と対称的である。これは、強相関電子系が本 質的に有して!/、る電子 ·正孔の対称性を反映したものであり、極く一般的に成立する 。実際の物質では、バンド構造が複雑であることを反映して電子とホールの有効質量 が異なるなど、厳密には電子'ホールの対称性は成立しないが、少なくとも近似的に は成立するため、金属になったり、絶縁体になったりするという定性的な対称性が成 立する。
[0032] 本発明の不揮発性 RAMは、上記した金属'絶縁体転移という原理を用いる。その ためには、まず、強相関電子系となる材料が必要であるのは言うまでもない。上述の ように、強相関電子系は、電子間に働くクーロン相互作用の強い系で、遷移金属酸 化物などのように、電子の最外殻軌道が d電子や f電子から構成されて 、る物質であ る。
[0033] ここで、強相関電子系の定義に関して注意を述べる。電子間の強い相互作用が系 全体の性質に大きな影響を及ぼすのは、図 1 (c)で示したように、電子の数 (N )が
el 原子サイト 1の数 (N )と同程度 (N 〜N )の場合である。電子の数が少ない場合
site site el
には、お互いの電子が衝突する確率が小さいために、図 1 (a)や図 1 (b)の状態では 、クーロン相互作用の影響はそれほど大きくない。そこで、図 1 (c)の状態近傍のモッ ト絶縁体と金属のみを強相関電子系とみなすという分類も成立し得る。
[0034] し力しながら、原子サイト 1内で 2重占有した場合のクーロン相互作用が強い事情は 電子の数とは無関係であるから、本発明では、電子の数が少ない図 1 (a)や図 1 (b) の状態も含めて強相関電子系と呼ぶことにする。例を挙げると、 SrTiO
3、 HfO
2、 Zr
O、 Ta O、 TiOなどは通常の分類力もするとバンド絶縁体に属する力 伝導性に
2 2 5 2
重要となる最外殻軌道は d電子や f電子であり、電子の数は少なくても電子間に働くク 一ロン相互作用は強いため、強相関電子系である。 NiO、 V Oなどのモット絶縁体
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やそれらにキャリアをドーピングした金属が強相関電子系に属することは言うまでもな い。
[0035] 他方、強相関電子系でない材料とは、最外殻軌道が s電子や p電子によって構成さ れる物質である場合が多ぐ例えば SiOや Al Oなどを挙げることができる。最外殻
2 2 3
電子の軌道力 ^電子や p電子によって構成される物質でも、例外的には強相関電子 系となる材料も存在し、例えば BEDT— TTF(bis(ethylenedithio)tetrathiafolvalene)な どのような有機分子結晶を挙げることができる。
[0036] しカゝしながら、 BEDT— TTFなどの有機分子結晶は、本発明の第 2の課題であるシ リコン.プロセスとの整合性を考えると、余り適切な材料であるとは言えない。総じて、 強相関電子系である物質群の中には、電子の数に応じてモット絶縁体になるものも あれば、金属になるものもあり、さらにはバンド絶縁体になるものもある。強相関電子 系を取り扱うモデルのひとつにハバード模型 (Hubbard model)と呼ばれるものがあるが 、この Hubbard模型には、運動エネルギー (t)と相互作用エネルギー (U)という二つの 重要なエネルギー 'スケールが存在する。上述の強相関電子系とは、電子の数によ らずに、運動エネルギー (t)に比べて相互作用エネルギー (U)が大きい系である。す なわち、強相関電子系とは電子間の相互作用が強い系として定義されるが、これは 自然な定義である。
[0037] 本発明の不揮発性 RAMは、上記したような強相関電子系材料の薄膜を利用する 力 この薄膜の一方の面に、この強相関電子系材料との電気的な接触が良好な電極 材料を接合する。ここで、電気的に良好な接触とは、接触に伴って生ずる接触抵抗 値が、良好でない接触に比べて小さいことを指している。望ましくは、強相関電子系 材料と電極材料との間で線形な I—V特性が得られるォーミック接触とするが、厳密に 線形でなくても差し支えない。良好な接触を取るためには、真空準位から測った強相 関電子系材料の伝導帯または価電子帯までの値が、電極材料の仕事関数値に近 ヽ 材料と組み合わせればよい。また、強相関電子系材料にドーピングを施すことによつ てフェルミ準位 (Fermi level)を調整し、電極とのォーミック接続を取り易くすることも可 能である。
[0038] 次に、強相関電子系材料の薄膜のもう一方の面に、強相関電子系材料との電気的 な接触が良好でない電極材料を接合する。ここで、電気的に良好でない接触とは、 接触抵抗値が、もう一方の面における良好な接触よりも大きいということ、あるいは良 好でない電極材料との界面における I—V特性が非線形となる非才一ミック接触にな ることを意味している。このような界面を形成するためには、真空準位から測った強相 関電子系材料の伝導帯または価電子帯までの値が、電極材料の仕事関数値と一致 しないように、材料の組み合わせを選べば良い。本発明の不揮発性 RAMでは、この ようにして形成した良好でな 、接触により、電極材料と強相関電子系材料との界面が 、メモリ性の出現に重要な役割を担っている。
[0039] このように、本発明の不揮発性 RAMは、強相関電子系材料力もなる薄膜の一方の 面に電気的な接触が良好な電極を接続し、もう一方の面に電気的な接触が良好で ない電極を接続する MIM(MetaHnsulator- Metal)構造をとる。ここで、 MIMと記載し たが、上述のように強相関電子系材料の薄膜は、ドーピングが施された材料であって も差し支えないため、必ずしも絶縁体とは限らない。強相関電子系材料として、バンド 絶縁体またはモット絶縁体を用いた場合には、絶縁体であることは言うまでもな 、。
[0040] 次に、このような構造でメモリ性が出現する原理について説明する。図 2には、強相 関電子系材料とこれに対して良好でない接触をとる電極を接続する前の状態が示さ れている。図 2 (a)は、用意した強相関電子系材料と電極との界面におけるエネルギ 一と電子密度との関係を示している。図 2 (a)に示したのは、強相関電子系材料とし て、電子密度 =0. 5付近となるようにバンド絶縁体にキャリアとして電子がドーピング された状態である。説明が明示的になるように、電子をドーピングした場合で説明す る力 ホールをドーピングした場合にも同様の議論が成立することは言うまでもない。 この場合、電子密度 =0. 5付近にエネルギーが最小値となる安定状態 4が存在する
[0041] 図 2 (b)には、強相関電子系材料 5とこれに対して良好でない接触をとる電極 6とを 接触させる前のバンド ·ダイヤグラムが示されて ヽる。良好でな 、接触をとる電極 6の フェルミ準位 (E )が、強相関電子系材料 5の価電子帯 (E )とも伝導帯 (E )とも隣接
F V C
して ヽな 、ことが重要である。
[0042] 図 3には、強相関電子系材料 5とこれに対して良好でない接触をとる電極 6とを接触 する前の界面付近での状態密度が示されて ヽる。良好でな ヽ接触を実現するために は、接触前の両者のフェルミ準位力 一致していないことが重要である。より正確な表 現をすると、接触前の仕事関数の値が一致していないことが要求される。
[0043] 次に、強相関電子系材料 5に対して良好でない接触をとる電極 6を接触させた状態 について図 4を用いて説明する。図 4 (a)には、接触させた場合のエネルギーと電子 密度との関係を示している。接触に伴い、後述のように帯電エネルギーが発生するた め、電子密度 =0. 5よりも若干小さい密度で安定となる安定状態 4が存在する。
[0044] 図 4 (b)は、接合させた界面付近にショットキー障壁 7が発生して 、ることを示して ヽ る。これは、接触前の強相関電子系材料 5と良好でない接触をとる電極 6との仕事関 数が一致していな力つたことを反映している。より一般的には、接触させた界面でィ匕 学反応が生じることが多いため、ショットキー障壁 7の高さは、単純に仕事関数から予 想される値とずれを生じる場合があることが知られている。例えば、界面で化学的な 反応が起こり、界面付近のフェルミ準位 (E )が実効的に変化するフェルミ'レベル'ピ
F
ンユング (Fermi Level Pinning)という現象が生じることがある。
[0045] しカゝしながら、界面反応も考慮して最終的に実験で観測されるショットキー障壁 7の 値を考慮してデバイス設計をすれば全く問題ない。図 4 (b)のように接触させたことに 伴い、強相関電子系材料 5に存在していた電子の一部は、より低いエネルギー準位 を有している良好でない接触をとる電極 6に流入する。その結果、強相関電子系材 料 5側の界面は正に帯電し、良好でない接触をとる電極 6の界面は負に帯電する。こ の状態における界面付近の状態密度を示したのが図 5である。統計力学の原理に基 づき、強相関電子系材料 5のフェルミ準位 (E )と電極 6のフェルミ準位 (E )とは一致
F F
している。これは、接触していると電子のやりとりが可能になるため、接触している両 者の化学ポテンシャルが等しくなるためである。
[0046] なお、本発明ではフェルミ準位と化学ポテンシャルとを同じ意味として扱っている。
本発明のデバイスは室温で動作するため、フェルミ準位という言葉を使うよりは化学 ポテンシャルという言葉を使った方が学術的には正確である力 慣例に倣ってフェル ミ準位という言葉を多用することにする。また、電圧を印加した場合については、フエ ルミ準位やィ匕学ポテンシャルと 、う言葉を使わずに、電気化学ポテンシャルと 、う言 葉を使う場合もあるが、本発明ではこれらを区別しないこととする。 [0047] 電圧を印加していない図 5の状態では、両者のフェルミ準位 (E )が一致しており、
F
界面ではショットキー障壁 7が形成されるため、結果として、強相関電子系材料 5内の バンドが緩やかに変形することになる。この界面に垂直に電流を流す場合には、電 子をショットキー障壁 7を量子力学的なトンネル効果によって通過させなければならな い。図 5のような状態では、ショットキー障壁 7の幅が大きいため、トンネル効果は発生 しにくい。これは、トンネル効果がトンネルする距離の指数関数に依存して生じにくく なることを反映している。従って、図 5の状態では、界面の接触抵抗値が大きい高抵 抗状態が実現している。
[0048] ここで、接触に伴う界面付近のエネルギー変化にっ 、て図 6を用いて説明する。強 相関電子系のエネルギーに加えて、界面付近では帯電効果による帯電エネルギー が存在する。これは、界面では、良好でない接触をとる電極 6のフェルミ準位が強相 関電子系材料 5の伝導帯と一致していないため、外界力も電位差を与えていなくとも 、実効的に電圧が印加されていることに相当するからである。古典電磁気学によると 、単位体積当たりの容量 Cは、強相関電子系材料の比誘電率を k、真空の比誘電率 を e、ショットキー障壁の厚さを dとした場合に、 C = k* eOZdで与えられる。また、シ
0
ヨットキー障壁に蓄えられる電荷を Qとした場合に、帯電エネルギー (E )は、 E charge char
=ςΓ2/ (2 * で与えられる。従って、ショットキー障壁を介してより多くの電荷 Q ge
が蓄えられるためには、強相関電子系材料の比誘電率 (k)が大きぐショットキー障 壁の厚さ（d)が薄 、ことが望まし 、。
[0049] このようにして計算される帯電エネルギーを考慮すると、界面付近の全エネルギー は、図 6に示すように、 2重井戸型となる。このうち、エネルギーの最も低い状態が安 定状態 4であり、局所的な極小値をとる状態が準安定状態 8である。上述のように安 定状態 4は、高抵抗状態である。一方、以下に示すように、準安定状態 8は低抵抗状 態となる。ここで、図 6に示した例では電子密度 = 1. 2付近に実現する状態を準安定 状態 8と述べたが、この状態は、本発明に基づく不揮発性 RAMを使用する上では、 極めて安定な状態として機能する。確かに、エネルギー的には、最安定な状態であ る安定状態 4と比べてエネルギーは高い。し力しながら、一度、界面付近の電子状態 力 の状態になると、系は原子サイト 1当たり、 0. 5〜数 eVもの膨大なエネルギー障 壁に守られているので、極めて安定なメモリ保持特性が得られる。
[0050] このように、準安定状態 8は、局所的に極小値を持った状態であるため、外界から 外乱要因となる摂動が加わった場合にも、自動的に準安定状態 8が保持されるように なる。例えば、界面に保持された電子の一部が失われた場合にも、系は熱力学的に 安定な状態を保とうとするために、再び近隣の電子を束縛し、準安定状態 8に戻るよ うに自動的に修復する。このように、安定状態 4と準安定状態 8とが実現するような系 は、不揮発性メモリとして使う場合に極めて安定的に使えることが判る。
[0051] 次に、強相関電子系材料をメモリ素子として動作させるための原理について説明す る。メモリ素子として動作させるためには、安定状態 4から準安定状態 8へ、またはそ の逆に、準安定状態 8から安定状態 4へと切り替えることが必要である。この切り替え 方法について説明する。
[0052] 図 7は、強相関電子系材料 5の一方の界面に接触した良好な接触をとる電極（図示 せず)を基準として、もう一方の界面に接触した良好でない接触をとる電極 6に +4V の電圧を印加した場合の界面でのエネルギーの様子 (a)とバンド'ダイヤグラム (b)と を示している。この場合、ショットキー障壁 7を介して、強相関電子系材料 5側は負の 電荷を持つように帯電し、良好でな 、接触をとる電極 6側は正の電荷を持つように帯 電する。その結果、図 7 (a)に示すように、電子密度 = 1. 7 > 1. 0付近でエネルギー が最小値 4となる点が存在する。これは、強相関電子系でとりうる図 1の状態 (a)〜(f) のうち、（e)の状態に相当する。ー且この状態にした後、電圧を印加しない OVの状態 にすると、系は、図 4のエネルギー状態のうち準安定状態 8で安定ィ匕することになる。
[0053] 次に、図 6に示したエネルギー状態のうち、準安定状態 8から安定状態 4へと変化さ せる方法について述べる。図 8に示すように、今度は、強相関電子系材料 5の一方の 界面に接触した良好な接触をとる電極（図示せず)を基準として、もう一方の界面に 接触した良好でない接触をとる電極 6に逆符号となる一 2Vの電圧を印加する。その 場合の界面でのエネルギーの様子を図 8 (a)に示し、バンド'ダイヤグラムを図 8 (b) に示す。
[0054] この場合、ショットキー障壁 7を介して、強相関電子系材料 5側は、負の電荷を持つ ように帯電し、良好でない接触をとる電極 6側は、正の電荷を持つように帯電する。そ の結果、図 8 (a)に示すように、電子密度 =0. 4< 1. 0付近でエネルギーが最小値 4 となる。ー且、この状態にした後、電圧を印加しない OVの状態にすると、系は、図 6に 示したエネルギー状態のうち、安定状態 4で安定ィ匕することになる。これは、強相関 電子系でとりうる図 1の状態 (a)〜(f)のうち、（b)の状態に相当する。安定状態 4が準 安定状態 8よりも低いエネルギーを有していることを反映して、準安定状態 8から安定 状態 4に戻すためには、印加する電圧の絶対値をより小さく設定することで可能とな る。このようにして、電極に正負の電圧を印加することによって、図 1 (b)の状態と図 1 (e)の状態とを相互に切り替えることが可能であることが判る。
[0055] 次に、このようにして切り替えた状態をどのようにして読み出すかにつ 、て述べる。
そのために、準安定状態 8についてもう少し説明を加える。図 9は、界面の状態が準 安定状態 8になった場合の（a)界面のエネルギー、（b)バンド'ダイヤグラムを示し、 図 10は、このときの界面付近の状態密度を示している。
[0056] 図 9 (b)では、ショットキー障壁 7を介して、強相関電子系材料 5内の価電子帯のバ ンドが大きく曲がっていることが判る。これは、図 10に示したように、強相関電子系特 有の強いクーロン相互作用によって、価電子帯が lower Hubbard bandと呼ばれる状 態と upper Hubbard bandと呼ばれる状態とに分裂することを反映している。その結果 、図 9 (b)に示された状態では、ショットキー障壁 7の幅が狭くなつており、ショットキー 障壁 7を流れるトンネル電流は格段に流れやすくなる。従って、準安定状態 8は、界 面で生じる界面抵抗の値が小さくなつている。このような状態を実現するためには、シ ヨットキー障壁 7を介して、多量の電荷を静電的に蓄えなければならない。従って、強 相関電子系材料 5の比誘電率は大きいこと (好ましくは 20以上）が望ましい。
[0057] し力しながら、通常の high— k材料と異なる点は、強相関電子系材料 5内で電荷の 出し入れをするために、強相関電子系材料 5の一方の界面は、電極と電気的に良好 な接触をする必要がある。従って、少なくとも一方の電極とはバンド'オフセットを小さ くする必要がある。これは、通常の high— k材料探索指針とは全く逆である。通常の h igh— k膜の用途ではリーク電流を小さくする必要があるため、バンド'オフセットはで きるだけ大きくとるように材料を組み合わせる。このように、本発明では、従来の MIM 構造の使われ方とは全く逆の指針を用いて、デバイスを作製する必要があることが判 る。
[0058] 以上の説明力も分力るように、安定状態 4が実現して 、るか、それとも準安定状態 8 が実現しているかを読み出すには、単に界面抵抗値の違いを読み出せばよい。すな わち、安定状態 4が実現している場合には、ショットキー障壁 7の幅が広いために、界 面抵抗値が大きい。従って、界面に電圧を印加した場合に流れる電流は小さい。一 方、準安定状態 8が実現している場合には、ショットキー障壁 7の幅が狭いために、界 面抵抗値は小さい。従って、界面に電圧を印加した場合に流れる電流は小さい。
[0059] ここで、界面抵抗値の大小で区別できると説明した力 上でも注意したように、流れ る電流が非線形の場合は、単純に抵抗値を定義し難い。しかし、その場合において も、電圧を印加した場合の電流値の大小は区別可能である。従って、以下、電流電 圧特性が非線形の場合も含めて、同じ電圧を印力!]した場合に流れる電流が大き ヽ（ または小さ 、） t 、うことを、単純に界面抵抗値が大き 、 (または小さ 、）と述べること にする。また、メモリ状態の読み出しの際に印加する電圧は、書き換えの際に印加す る電圧に比べて小さいことは言うまでもない。小さい電圧を印加した場合には、安定 状態 4も準安定状態 8も変化することはないため、メモリ状態を撹乱することなく読み 出すことが可能である。このように、本発明の強相関電子メモリは、デバイスの動作原 理が明確である。
[0060] 次に、本発明の第 2の目的である、既存のシリコンプロセスを用いて容易に形成可 能な抵抗値可変型メモリ並びにその製造方法について述べる。
[0061] 上述のデバイスの動作原理に基づけば、既存のシリコンプロセスですでに使われて Vヽる材料、または容易に導入可能な材料を用いて抵抗値可変型メモリを製造するこ とが可能である。強相関電子系材料としては、 d電子または f電子を含む材料であつ て、かつシリコンプロセスで使いやすいものを用いれば良い。例えば、 Ta O、 Nb O
2 5 2
、 TiO、 Ti O、 HfO、 ZrO、 V O、 VO、 WOなどの遷移金属酸化物または酸
5 2 2 3 2 2 2 3 2 3
窒化物や、酸素と遷移金属との混合比が整数でない TaO、 NbO、 TiO、 NiO、 C oO、 MnO、 CrO、 CuOなどの材料（xは形式価数で非整数値を取りうる）、または これらにドーピングを施した材料を用いれば良 、。
[0062] ドーピングを施すことは、強相関電子系材料のフェルミ準位を調整することに相当し 、電極との電気的接触を調整する役割がある。例えば V O、に対し、 Vと価数の異な
2 3
る Crや Tiを添加することができることは、バルタ状態で良く知られている力 本発明の 強相関電子メモリにおいて、薄膜状態でも適用することができる。また、 Ta O
2 5に対し て Nbを添加することで、格子定数の値を変化させ、比誘電率を大きくすることがキヤ パシタ応用技術として知られているが、この技術は、本発明の強相関電子メモリにも 応用することができる。
[0063] また、 Ta Oに対して価数の異なる Wと Taを置換することによって、キャリア 'ドーピ
2 5
ングも可能である。 TiOについては、酸素の価数を変えることによって、バンド絶縁
2
体である TiO力 モット絶縁体である Ti oまで変化させることが可能である。これは
2 2 3
、 Ti Oを形式的に TiO と表示すれば、酸素の形式価数を 1. 5から 2. 0まで変化
2 3 1. 5
させることに相当する。 1. 5から 2. 0までの中間の値に調整すれば、フェルミ準位を 調整することが可能である。このような調整は、シリコンプロセスを用いれば、成膜後 の酸素雰囲気でのァニールによって容易に調整可能である。加えて TiOに対して V などを添加することによって、さらにドーピングの制御をすることも可能である。
[0064] なお、本発明に基づく強相関電子メモリにおいては、メモリ性を担っているの力 電 極との界面のみであるため、強相関電子系材料 5の結晶状態には依存しない。従つ て、ェピタキシャル成長技術を用いて単結晶を成長させる必要がないため、下地の 基板を選択する必要がなくなる。従って、シリコンプロセスにおける配線工程で作製 することも可能である。実際に、 CVD(Chemical Vapor Deposition)法やスパッタリング 法などで強相関電子系材料 5の薄膜を形成すると、アモルファス状態、または材料の 一部が結晶化した多結晶状態になることが多いことが確認されている。このように。薄 膜状態で強相関電子系材料 5を用いると、バルタの単結晶状態では不安定な組成 や構造でも、薄膜状態では実現できる場合があり、強相関電子メモリのデバイス特性 を向上させることができる。
[0065] これらの強相関電子系材料に対して、既存のシリコンプロセスで作製可能な電極材 料を用い、電気的に良好な接触をとる電極材料と、電気的に良好でない接触をとる 電極材料とを接触させる。そのためには、仕事関数の大きい材料と小さい材料とを組 み合わせれば良い。良好な接触をとる電極材料としては、例えば Ti、 n型不純物が高 濃度にドーピングされた多結晶シリコン、 TiN、 A1などを挙げることができる。また、良 好でない接触をとる電極材料としては、 W、 NiSi、 CoSi、 p型不純物が高濃度にドー ビングされた多結晶シリコンなどを挙げることができる。
発明の効果
[0066] 本願において開示される発明のうち、代表的なものによって得られる効果を簡単に 説明すれば以下のとおりである。
[0067] 本願の一発明に基づく強相関電子メモリを用いれば、デバイスの動作原理が明確 であるため、容易に最適な材料設計が可能な抵抗値可変型の不揮発性 RAMを提 供できる。
[0068] また、本願の一発明に基づく強相関電子メモリは、その原理的な構成から、ェネル ギ一の双安定性を利用しているため、きわめて安定かつ高信頼なデバイス特性が得 られる。その結果、今後、シリコン 'デバイスのスケーリングを進めていったとしても、産 業界の要請を満足する信頼性が期待できる。
[0069] また、本願の一発明に基づく強相関電子メモリは、既存のシリコン 'プロセスで使わ れている装置を用いて作製が可能であり、かつ金属汚染などの新たな問題も発生し ない。すなわち、既存の設備を用いて大量生産が可能であり、新たな設備投資など が不要である。
図面の簡単な説明
[0070] [図 1] (a)〜 (f)は、強相関電子系物質の結晶構造を模式的に示した図である。
[図 2] (a)は、強相関電子系材料のエネルギーと電子密度との関係を示す図、（b)は
、強相関電子系材料とこれに対して良好でない接触をとる電極とを接触させる前のバ ンド ·ダイヤグラムを示す図である。
[図 3]強相関電子系材料とこれに対して良好でない接触をとる電極とを接触する前の 界面付近での状態密度を示す図である。
[図 4] (a)は、強相関電子系材料とこれに対して良好でない接触をとる電極との界面 におけるエネルギーと電子密度との関係を示す図、（b)は、強相関電子系材料とこれ に対して良好でない接触をとる電極とを接触させた状態でのバンド'ダイヤグラムを示 す図である。 圆 5]強相関電子系材料とこれに対して良好でない接触をとる電極とを接触させた状 態での界面付近における状態密度を示す図である。
圆 6]強相関電子系材料とこれに対して良好でない接触をとる電極とを接触させた状 態での界面付近におけるエネルギー変化を説明する図である。
[図 7]強相関電子系を安定状態から準安定状態に切り替える方法を説明する図であ つて、（a)は、強相関電子系材料の一方の界面に接触した良好な接触をとる電極を 基準として、もう一方の界面に接触した良好でない接触をとる電極に電圧を印カロした 場合の界面でのエネルギーと電子密度との関係を示す図、（b)は、強相関電子系材 料の一方の界面に接触した良好な接触をとる電極を基準として、もう一方の界面に接 触した良好でない接触をとる電極に電圧を印加した場合のバンド'ダイヤグラムを示 す図である。
[図 8]強相関電子系を準安定状態から安定状態に切り替える方法を説明する図であ つて、（a)は、強相関電子系材料の一方の界面に接触した良好な接触をとる電極を 基準として、もう一方の界面に接触した良好でない接触をとる電極に電圧を印カロした 場合の界面でのエネルギーと電子密度との関係を示す図、（b)は、強相関電子系材 料の一方の界面に接触した良好な接触をとる電極を基準として、もう一方の界面に接 触した良好でない接触をとる電極に電圧を印加した場合のバンド'ダイヤグラムを示 す図である。
[図 9] (a)は、強相関電子系材料とこれに対して良好でない接触をとる電極との界面 の状態が準安定状態になった場合の界面でのエネルギーと電子密度との関係を示 す図、（b)は、強相関電子系材料とこれに対して良好でない接触をとる電極との界面 の状態が準安定状態になった場合のバンド'ダイヤグラムを示す図である。
圆 10]強相関電子系材料とこれに対して良好でない接触をとる電極との界面の状態 が準安定状態になった場合の界面付近における状態密度を示す図である。
圆 11]本発明の実施の形態 1である強相関電子メモリの製造方法を示す断面図であ る。
[図 12]図 11に続く強相関電子メモリの製造方法を示す断面図である。
圆 13]図 12に続く強相関電子メモリの製造方法を示す断面図である。 [図 14]図 13に続く強相関電子メモリの製造方法を示す断面図である。
[図 15]図 14に続く強相関電子メモリの製造方法を示す断面図である。
[図 16]図 15に続く強相関電子メモリの製造方法を示す断面図である。
[図 17]図 16に続く強相関電子メモリの製造方法を示す断面図である。
[図 18]本発明の実施の形態 2である強相関電子メモリの製造方法を示す断面図であ る。
[図 19]図 18に続く強相関電子メモリの製造方法を示す断面図である。
[図 20]図 19に続く強相関電子メモリの製造方法を示す断面図である。
[図 21]本発明の実施の形態 3である強相関電子メモリの製造方法を示す断面図であ る。
[図 22]図 21に続く強相関電子メモリの製造方法を示す断面図である。
[図 23]図 22に続く強相関電子メモリの製造方法を示す断面図である。
[図 24]本発明の実施の形態 4である強相関電子メモリの製造方法を示す断面図であ る。
[図 25]図 24に続く強相関電子メモリの製造方法を示す断面図である。
[図 26]図 25に続く強相関電子メモリの製造方法を示す断面図である。
[図 27]本発明の強相関電子メモリを集積したメモリアレイの回路図である。
[図 28]本発明の強相関電子メモリの書き換え方法を示す波形図である。
[図 29]本発明の強相関電子メモリの読み出し方法を示す波形図である。
発明を実施するための最良の形態
[0071] 以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態 を説明するための全図において、同一の部材には原則として同一の符号を付し、そ の繰り返しの説明は省略する。
[0072] (実施の形態 1)
図 11〜図 17を用いて、本実施の形態による強相関電子メモリの製造方法を工程 順に説明する。まず、図 11に示すように、面方位（100)の単結晶シリコンよりなる p型 の半導体基板 (以下、基板という） 9を用意する。基板 9としては、単結晶シリコン基板 以外の半導体基板、例えば SOI基板 (Silicon On Insulator),単結晶 Ge基板、 GOI基 板 (Ge On Insulator),結晶に歪み応力をカ卩えた歪みシリコン基板などを用いても差し 支えない。
[0073] 次に、窒化シリコン膜をマスクとして用いたドライエッチングによって基板 9に開口を 施した後、この開口内に酸ィ匕シリコン膜を埋め込む。続いて、化学的機械的研磨 (Ch emical Mechanical Polishing, CMP)法によって基板 9の表面を平坦ィ匕し、 STI(Shallo w Trench Isolation)部 24を形成することにより、トランジスタが形成される活性領域を 画定する。
[0074] 次に、基板濃度調整用のイオン注入と引き延ばし熱処理、およびしきい値電圧調 整用のイオン注入と活性化熱処理を行う。続いて、基板 9の表面を希釈フッ酸水溶液 によって洗浄した後、熱酸化処理を行うことにより、膜厚 3nm程度の酸ィ匕シリコン膜 力もなるゲート絶縁膜 10を形成する。ゲート絶縁膜 10としては、酸化シリコン膜以外 の絶縁膜、例えば表面付近を窒化処理した酸窒化シリコン膜 (SiON膜)や種々の金 属を酸ィ匕または窒化処理した high— k膜、あるいはこれらの積層膜などを用いても差 し支えない。
[0075] 次に、ゲート絶縁膜 10上に CVD法で多結晶シリコン膜 11aを堆積する。多結晶シ リコン膜 11aは、ゲート電極材料となるものであり、その膜厚は、 70nm程度とする。ゲ ート電極材料としては、多結晶シリコン膜 11aの他、シリサイド膜や金属膜などを用い ても差し支えない。
[0076] 次に、多結晶シリコン膜 11a上に CVD法で膜厚 10nm程度の酸ィ匕シリコン膜（図示 せず)を堆積した後、多結晶シリコン膜 11aの導電型を n型にするために、リンまたは ヒ素をイオン注入する。続いて、 950°Cの窒素雰囲気中で不純物イオンの引き延ばし および活性ィ匕のための熱処理を 30秒程度行うことにより、多結晶シリコン膜 11aの不 純物濃度を 2 X 102 π 3程度にする。次に、フッ酸水溶液を用いて酸ィ匕シリコン膜 を除去する。
[0077] 次に、図 12に示すように、フォトレジスト膜をマスクに用いたドライエッチングで多結 晶シリコン膜 11aをパター-ングすることにより、ゲート電極 11を形成する。次に、基 板 9にリンまたはヒ素をイオン注入して浅 ヽ n_型拡散層 12を形成した後、基板 1にホ ゥ素をイオン注入することにより、浅い n_型拡散層 12を囲むように、パンチスルー防 止用の p型拡散層 13を形成する。
[0078] 次に、図 13に示すように、基板 9上に堆積した酸ィ匕シリコン膜を異方性エッチング することにより、ゲート電極 11の側壁にサイドウォールスぺーサ 14を形成する。酸ィ匕 シリコン膜は、プラズマ補助堆積法 (成膜温度 =400°C)により堆積し、その膜厚は 5 Onmとする。次に、基板 9にヒ素をイオン注入した後、 1000°Cの活性ィ匕熱処理を行う ことにより、ソース、ドレイン用の高濃度 n+拡散層 15を形成する。
[0079] 次に、図 14に示すように、基板 9上にスパッタリング法で Ni膜を堆積し、続いて熱処 理によってシリコン (ゲート電極 11および基板 9)と Ni膜とを反応させた後、未反応の Ni膜をウエットエッチングで除去することにより、ゲート電極 11の表面と n+拡散層 15 の表面とに Niシリサイド層 16を形成する。シリサイド層の金属材料としては、 Coなど を使用することもできる。ここまでの工程により、 nチャネル型のメモリセル選択用 MIS FETが完成する。
[0080] なお、本実施の形態では、メモリセル選択用 MISFETを nチャネル型 MISFETで 構成した力 上記したプロセスにおいて、不純物の導電型を p型に変更することにより 、 ρチャネル型 MISFETを形成することもできる。このように、同一の基板に nチヤネ ル型 MISFETと pチャネル型 MISFETとを形成することにより、 CMOS(Complement ary Meta卜 Oxide- Semiconductor)回路を形成できるため、より低い消費電力で複雑な 回路動作を行うことができる。
[0081] また、本実施の形態では、メモリセル選択用 MISFETのゲート電極 11を多結晶シ リコン膜 11aと Niシリサイド層 16との積層膜で構成したが、多結晶シリコン膜 11a上に ノリアメタル膜として WN (タングステンナイトライド)膜を積層し、さらにその上部に W ( タングステン)膜を積層したポリメタル構造のゲート電極を形成することもできる。さら に、低融点金属材料を用いたダミーゲートプロセスによってゲート電極を形成するこ ともできる。ダミーゲートプロセスでは、まずゲート絶縁膜上に堆積したダミーゲート用 の電極材料 (多結晶シリコン膜など）を加工してダミーゲート電極を形成し、続、てソ ース拡散層およびドレイン拡散層を形成した後、ゲート絶縁膜およびダミーゲート電 極を除去する。次に、ゲート絶縁膜を再度形成し、続いてその上部にゲート用の低融 点金属膜を堆積した後、この低融点金属膜を加工してゲート電極を形成する。このダ ミーゲートプロセスを用いた場合は、結晶化温度の低 、high— k材料を用いてゲート 絶縁膜を形成することもできる。このように、メモリセル選択用 MISFETの形成方法 は多岐に及んでいる力 本発明の強相関電子メモリを駆動させるためには、何れの 方法を用いて作製したトランジスタを使っても差し支えな 、ので、ダミーゲートプロセ スの詳細については、説明を省略する。
[0082] 次に、図 15に示すように、基板 9上に CVD法で厚い酸ィ匕シリコン膜 17を堆積し、 続いてその表面をィ匕学的機械研磨法で平坦ィ匕した後、ゲート電極 11および n+拡散 層 15 (ソース、ドレイン）のそれぞれの上部の酸化シリコン膜 17にコンタクトホール 18 を形成し、コンタクトホール 18の内部にプラグ 19を形成する。プラグ 19は、例えば Ti N膜と W膜との積層膜で構成する。本実施の形態では、プラグ 19の主要部を構成す る W膜が、前述した強相関電子系材料 5に対して良好でない接触をとる電極 6として 機能する。
[0083] 次に、図 16に示すように、酸ィ匕シリコン膜 17の上部に、強相関電子系材料として、 膜厚 2nm程度の五酸ィ匕タンタル (Ta O )膜 20を堆積する。五酸ィ匕タンタル膜 20は
2 5
、例えばペンタエトキシタンタル (Ta (C H O) )を含むガスを原料ガスとし、 550°C以
2 5 5
下の減圧状態 (例えば 400mTorr)で成膜を行う熱 CVD法によって堆積する。また、 ペンタエトキシタンタルと酸化剤（例えば H O)を交互に供給する原子層 CVD法によ
2
つて堆積することもできる。五酸ィ匕タンタル膜 20中には、 Wなどのような価数の異なる 遷移金属材料をドーピングしても差し支えない。 Wをドーピングしておくと、キャリアと して電子がドーピングされ、五酸ィ匕タンタルのフェルミ準位が上昇するので、電気的 に良好な接触をとる電極との接触抵抗値を低下させることができる。また、五酸化タン タル膜 20の膜厚を 2nm程度と比較的薄くした力 これは、前述したように、強相関電 子メモリの特性は、強相関電子系材料と電極との界面で決まるためである。
[0084] 次に、五酸ィ匕タンタル膜 20上に CVD法で膜厚 50nm程度の多結晶シリコン膜 21a を堆積する。多結晶シリコン膜 21aは、成膜中にリンをドーピングすることによって、そ の導電型を n型にする。多結晶シリコン膜 21aは、五酸ィ匕タンタル膜 20に対して電気 的に良好な接触をとる電極材料である。この種の電極材料としては、 Tiのような仕事 関数の小さい材料を用いることもできる力 シリコンプロセスとの整合性という観点から は、多結晶シリコンを使うことが望ましい。特に、五酸化タンタルの価電子帯は、シリコ ンの価電子帯の近くにあるので、五酸ィ匕タンタルと n型多結晶シリコンとを接触させる と、比較的良好な電気的接触が得られる。このような材料の組み合わせは、 MIMの キャパシタをつくる上ではリーク電流が増大するために非常識であるが、本発明の強 相関電子メモリを実現する上では、逆に望ましい組み合わせとなる。
[0085] 次に、図 17に示すように、フォトレジスト膜をマスクに用いたドライエッチングで多結 晶シリコン膜 21aと五酸ィ匕タンタル膜 20とをパターユングすることにより、 n+拡散層 1 5 (ドレイン）に接続されたプラグ 19の上部に、五酸化タンタル膜 20に対して電気的 に良好な接触をとる電極 21を形成する。
[0086] 強相関電子メモリの特性は、強相関電子系材料と電極との界面で決まるため、五酸 化タンタル膜 20は必ずしもパターユングしなくてょ ヽが、五酸ィ匕タンタル膜 20の膜厚 力^ nm程度と薄いため、多結晶シリコン膜 21aをパターユングすると、通常は五酸ィ匕 タンタル膜 20も同時にパターユングされる。また、多結晶シリコン膜 21aをパターニン グして電極 21を形成する際は、微細加工によるプラグ 19との合わせずれを回避する ために、電極 21の幅をプラグ 19の径よりも大きくする。
[0087] 図示は省略する力 その後、電極 21の上部に CVD法で酸ィ匕シリコン膜からなる層 間絶縁膜を堆積し、続、て電極 21の上部の層間絶縁膜をエッチングしてスルーホー ルを形成した後、層間絶縁膜の上部にメタル配線を形成し、スルーホールを通じてメ タル配線と電極 21とを電気的に接続することにより、本実施の形態の強相関電子メ モリが完成する。
[0088] 本実施の形態の強相関電子メモリの外観的特徴は、プラグ 19の径が電極 21の幅 よりも小さいことにある。従って、強相関電子メモリの特性を担う部分の面積が小さくな るが、接触抵抗値は、低抵抗状態と高抵抗状態とで一桁以上異なるので、全く問題 ない。このように、本実施の形態の強相関電子メモリは、その特性を担う部分の面積 力 S小さくとも不揮発性を保持するため、 DRAMのキャパシタのように深いトレンチを 形成する必要がない。従って、デバイスのスケーリングを進めても、アスペクト比の増 加による加工不良が生じない。また、熱拡散の速い貴金属材料を用いていないことも 、本実施の形態の強相関電子メモリの特徴である。 [0089] 次に、本実施の形態に基づく強相関電子メモリの動作について述べる。なお、説明 を簡単にするために、 n+拡散層 15 (ソース）の電位を OVにしたものとして説明する。 まず、五酸ィ匕タンタル膜 20と W膜 (プラグ 19)の界面を低抵抗状態にするためには、 良好な接触をとる電極 21に対して一 4Vの電位を印加した後、メモリセル選択用 MIS FETのゲート電極 11の電位を + IVとし、トランジスタをオン状態にする。すると、図 7 (b)に示したように、バンドが変形し、界面により多くの電子が蓄えられる。電圧を印 加している時間は、 10ns程度の短時間で差し支えない。すべての電位を OVに戻す と、系の状態は図 9 (a)に示した準安定状態 8になり、界面で発生する接触抵抗が低 くなる。系の状態は準安定状態 8であり、安定状態 4よりエネルギーは高い。しかし、 一旦この状態になると、少なくとも観測可能な十分長い時間でこの準安定状態 8を保 つことが確認された。従って、本実施の形態の強相関電子メモリは、不揮発性を有し ている。
[0090] 次に、五酸ィ匕タンタル膜 20と W膜 (プラグ 19)との界面を高抵抗状態にするために は、良好な接触をとる電極 21に対して + 2Vの電位を印加した後、メモリセル選択用 MISFETのゲート電極 11の電位を + 1Vとし、トランジスタをオン状態にする。すると 、図 8 (b)に示したように、バンドが変形し、界面に蓄えられていた電子が流れる。電 圧を印加している時間は、 10ns程度の短時間で差し支えない。すべての電位を OV に戻すと、系の状態は図 4 (a)に示した安定状態 4になり、界面で発生する接触抵抗 が高くなる。
[0091] 読み出しの際には、メモリを書き換えるよりも小さい電圧を印加して流れる電流の大 小を観測すればよい。従って、書き換えの時と同じように、 n+拡散層 15 (ソース)の電 位を OVにしたとすると、良好な接触をとる電極 20に対して + IVの電位を印加した後 、メモリセル選択用 MISFETのゲート電極 11の電位を + IVとし、流れる電流の大小 を観測すればよい。本実施の形態に基づく強相関電子メモリでは、界面抵抗の大小 による電流比が約 1000であった。これは、高抵抗状態と低抵抗状態とを十分に区別 できることを示している。
[0092] (実施の形態 2)
図 18〜図 20を用いて、本実施の形態による強相関電子メモリの製造方法を工程 順に説明する。本実施の形態では、まず、図 18に示すように、基板 9の主面にメモリ セル選択用 MISFETを形成し、続 、て基板 9上に堆積した厚 、酸ィ匕シリコン膜 17を 化学的機械研磨法で平坦化した後、ゲート電極 11および n+拡散層 15 (ソース、ドレ イン）のそれぞれの上部の酸化シリコン膜 17にコンタクトホール 18を形成し、コンタク トホール 18の内部にプラグ 19を形成する。ここまでの工程は、前記実施の形態 1の 図 11〜図 15に示した工程と同じである。プラグ 19は、 TiN膜と W膜との積層膜で構 成する。前記実施の形態 1と同様、プラグ 19の主要部を構成する W膜は、強相関電 子系材料 5に対して良好でない接触をとる電極 6として機能する。
[0093] 次に、図 19に示すように、プラグ 19 (TiN膜と W膜)の表面部を酸素雰囲気中で熱 処理する。これにより、プラグ 19の表面部には、中央部 (W膜が形成されていた領域 、胸 Q>層からなり、側壁部 (TiN膜が形成されていた領域）が TiO N層からなる強 相関電子系材料膜 22が形成される。ここで、 WO層は、その形式価数である Xが 2. 9となるように調整する。また、 WO層の膜厚は 3. Onm程度とする。側壁部に形成さ れた TiO N層は、 WO層に比べて一桁程度体積が少ないため、メモリ特性に大き な影響を与えることはな ヽ。
[0094] 次に、図 20に示すように、酸ィ匕シリコン膜 17の上部にスパッタリング法で Ti膜を堆 積した後、フォトレジスト膜をマスクに用いたドライエッチングで Ti膜をパターユングす ることにより、良好な接触をとる電極 23を形成する。なお、電極 23を形成しない領域 、すなわち n+拡散層 15 (ドレイン)の上部以外の領域に形成された強相関電子系材 料膜 22は、プラグ 26の抵抗を低減するために、 Ti膜をパターユングする際に除去す る。このようにすると、強相関電子系材料膜 22が除去されたプラグ 26の表面と酸ィ匕シ リコン膜 17の表面との間に段差が生じる力 この段差は 3. Onm程度と極めて小さい ため、電気的に問題になることはない。
[0095] 図示は省略する力 その後、電極 21の上部に CVD法で酸ィ匕シリコン膜からなる層 間絶縁膜を堆積し、続 、て電極 23の上部の層間絶縁膜をエッチングしてスルーホー ルを形成した後、層間絶縁膜の上部にメタル配線を形成し、スルーホールを通じてメ タル配線と電極 23とを電気的に接続することにより、本実施の形態の強相関電子メ モリが完成する。 [0096] このように、本実施の形態に基づく強相関電子メモリの製造方法では、既存のシリコ ンプロセスの配線材料として使用されている Wを熱酸ィ匕することによって、強相関電 子系材料を形成する。従って、新たな設備投資をすることなく高性能の不揮発性 RA Mを製造することができる。
[0097] (実施の形態 3)
図 21〜図 23を用いて、本実施の形態による強相関電子メモリの製造方法を工程 順に説明する。まず、前記実施の形態 1の図 11〜図 15に示した工程に従って、メモ リセル選択用 MISFETの上部に堆積した酸ィ匕シリコン膜 17にコンタクトホール 18を 形成し、続いてコンタクトホール 18の内部にプラグ 19を形成する。次に、図 21に示 すように、酸ィ匕シリコン膜 17の上部にスパッタリング法で膜厚 50nm程度の Ti膜を堆 積することによって、強相関電子系材料に対して良好な接触をとる電極 23を形成す る。
[0098] 次に、図 22に示すように、酸素雰囲気中で基板 1を熱処理し、電極 23を構成する T i膜の表面部を酸ィ匕することにより、電極 23の表面に TiO力もなる強相関電子系材 料膜 22を形成する。ここで、 TiO層の形式価数 Xは、 1. 57となるように調整する。こ のように、強相関電子系材料膜 22の酸素濃度を精密に制御することによって、 Ti原 子サイトに存在する電子数が、モット絶縁体が実現する x= l. 50よりもわずかに少な い状態が実現する。遷移金属膜を酸ィ匕処理してその表面に強相関電子系材料膜 22 を开成する上記の方法は、 Tiの他、例えば Taゝ Nbゝ Hfゝ Zrゝ V、 W、 Niゝ Co、 Mn、 Cr、 Cuなどを用いることによつても、実現可能である。
[0099] 次に、図 23に示すように、基板 9上にスパッタリング法で膜厚 50nm程度の W膜を 堆積した後、フォトレジスト膜をマスクに用いたドライエッチングで W膜をパターユング することにより、良好でない接触をとる電極 25を形成する。このとき、 Ti膜からなる電 極 23によって素子間が短絡するのを防ぐため、良好な接触をとる電極 23を強相関電 子系材料膜 22と共にパターユングする必要がある。
[0100] 図示は省略する力 その後、電極 25の上部に CVD法で酸ィ匕シリコン膜からなる層 間絶縁膜を堆積し、続、て電極 25の上部の層間絶縁膜をエッチングしてスルーホー ルを形成した後、層間絶縁膜の上部にメタル配線を形成し、スルーホールを通じてメ タル配線と電極 25とを電気的に接続することにより、本実施の形態の強相関電子メ モリが完成する。
[0101] 次に、前記実施の形態 1と同じ方法で、電極の上部に層間絶縁膜を堆積し、続い て層間絶縁膜にスルーホールを形成した後、層間絶縁膜の上部にメタル配線を形成 し、スルーホールを通じてメタル配線と電極とを電気的に接続することにより、強相関 電子メモリが完成する。
[0102] 本実施の形態に基づく強相関メモリは、キャリア濃度を酸素密度によって精密に制 御したことから、消去電圧を高抵抗ィ匕および低抵抗ィ匕を共に ± 2. OVで行うことがで きる。なお、本実施の形態による製造方法では、前記実施の形態 1、 2と比較した場 合、良好でない接触をとる電極 25と良好な接触をとる電極 23とが上下逆になつてい るため、印加すべき電圧の符号に注意する必要がある。このように、強相関電子系材 料膜 22のフェルミ準位を調整することによって、デバイス特性を最適化することがで きる。
[0103] (実施の形態 4)
図 24〜図 26を用いて、本実施の形態による強相関電子メモリの製造方法を工程 順に説明する。まず、前記実施の形態 1の図 11〜図 15に示した工程に従って、メモ リセル選択用 MISFETの上部に堆積した酸ィ匕シリコン膜 17にコンタクトホール 18を 形成した後、図 24に示すように、コンタクトホール 18の内部にプラグ 26を形成する。
[0104] 前記実施の形態 1では、 TiN膜と W膜との積層膜でプラグ 19を構成したが、本実施 の形態では、 TiN膜でプラグ 26を構成する。この場合は、前記実施の形態 1と逆に、 プラグ 26を構成する TiN膜が、前述した強相関電子系材料 5に対して良好な接触を とる電極 6として機能する。
[0105] 次に、図 25に示すように、プラグ 26 (TiN膜)の表面部を酸素雰囲気中で熱処理す る。これにより、プラグ 26の表面部には、膜厚 3. Onm程度の TiO N層カゝらなる強相 関電子系材料膜 22が形成される。次に、図 26に示すように、基板 9上にスパッタリン グ法で膜厚 50nm程度の W膜を堆積した後、フォトレジスト膜をマスクに用いたドライ エッチングで W膜をパターユングすることにより、良好でな!、接触をとる電極 25を形 成する。なお、電極 25を形成しない領域、すなわち n+拡散層 15 (ドレイン)の上部以 外の領域に形成された強相関電子系材料膜 22は、プラグ 26の抵抗を低減するため に、 W膜をパターユングする際に除去する。このようにすると、強相関電子系材料膜 2 2が除去されたプラグ 26の表面と酸ィ匕シリコン膜 17の表面との間に段差が生じるが、 前記実施の形態 2と同様、この段差は 3. Onm程度と極めて小さいため、電気的に問 題になることはない。
[0106] その後の工程は、前記実施の形態 1〜3と同じである。本実施の形態の製造方法に よれば、前記実施の形態 1〜3と比較して、強相関電子メモリの製造工程を簡略ィ匕す ることがでさる。
[0107] (実施の形態 5)
図 27は、例えば前記実施の形態 3の方法で製造された強相関電子メモリを基板上 1に多数集積したメモリアレイの回路図である。強相関電子メモリは、 X方向に延在す る複数のワード線 WLと Y方向に延在する複数のビット線 BLとの交点に配置されてい る。ワード線 WLには、 X方向に並んだ複数の強相関電子メモリのそれぞれのゲート 電極 11が接続されている。
[0108] 強相関電子メモリの n+拡散層 15 (ドレイン）と基板 1は、接地されている。図 23に示 すように、 n+拡散層 15 (ドレイン）は、プラグ 19を介して良好な接触をとる電極 23に 繋がっており、この電極 23とその上部に形成された強相関電子系材料膜 22との界 面が可変抵抗体として機能している。また、強相関電子系材料膜 22の上部に形成さ れた、良好でない接触をとる電極 25は、ビット線 BLに接続されている。
[0109] 次に、図 27に示す回路を用いて、メモリセルの動作を説明する。まず、書き込みの 際には、強相関電子系材料膜 22と電極 25との界面を低抵抗状態にするために、低 抵抗状態にした ヽメモリセルに接続されたビット線 BLに + 2Vの電位を印加した後、 このメモリセルに接続されたワード線 WLの電位を + IVとし、メモリセル選択用 MISF ETをオン状態にする。すると、図 7に示したように、バンドが変形し、強相関電子系材 料膜 22と電極 25との界面により多くの電子が蓄えられる。電圧を印加している時間 は、 10ns程度の短時間で差し支えない。ワード線 WLとビット線 BLの電位をそれぞ れ OVに戻すと、系の状態は図 9に示した準安定状態 8になり、界面の抵抗が低くなる [0110] 一方、強相関電子系材料膜 22と電極 25との界面を高抵抗状態にするためには、 高抵抗状態にした 、メモリセルのビット線 BLに 2Vの電位を印加した後、低抵抗状 態にしたいメモリセルのワード線 WLの電位を + IVとし、メモリセル選択用 MISFET をオン状態にする。すると、図 8に示したように、バンドが変形し、界面に蓄えられてい た電子が流れる。電圧を印加している時間は、同じく 10ns程度の短時間で差し支え ない。ワード線 WLとビット線 BLの電位をそれぞれ OVに戻すと、系の状態は図 4に示 した安定状態 4になり、界面で発生する接触抵抗が高くなる。このように、上記メモリ アレイは、選択的にメモリセルの書き換えができる。
[0111] 次に、メモリセルの読み出し動作を説明する。読み出しの際には、メモリセルを書き 換えるよりも小さい電圧を印加して流れる電流の大小を観測すればよい。すなわち、 読み出しを行いたいメモリセルのビット線 BLに + IVの電位を印加した後、低抵抗状 態にしたいメモリセルのワード線 WLの電位を + IVとし、メモリセル選択用 MISFET をオン状態にする。このとき、界面が低抵抗状態の場合には、ビット線 BLに大きな電 流が流れる力 界面が高抵抗状態の場合には、ビット線 BLに小さい電流しか流れな い。ビット線 BLに印加する電圧が IV程度と小さい場合には、記憶されているメモリ情 報が書き換えられてしまうことはない。このようにして、メモリアレイに蓄えられた情報を 選択的に抽出することが可能となる。
[0112] 上記のような書き換えおよび読み出し動作を行った場合の波形について、図 28お よび図 29を用いて説明する。非選択時のワード線 WLとビット線 BLには、共に OVの 電位を印加しておき、選択メモリセル以外のメモリセル力も電流が流れな 、ようにして おく。図 28に示すように、メモリセルを低抵抗状態にするためには、ビット線 BLに 2V の電圧を印加し、ワード線 WLに IVの電圧を印加する。これによつて、抵抗が低抵抗 状態に変化する。次に、メモリセルを高抵抗状態に書き換える場合には、選択メモリ セルに接続されたビット線 BLに— 2Vの電圧を印加し、ワード線 WLに IVの電位を印 加する。これによつて、抵抗が高抵抗状態に変化する。
[0113] 読み出しの場合は、図 29に示すように、選択メモリセルに接続されたワード線 WLと ビット線 BLに同時に IVの電位を印加する。これによつて、流れる電流の大小によつ て抵抗状態を区別する。選択メモリセル以外にも、ワード線 WLまたはビット線 BLの 電圧が印加されるメモリセルがある力 そのようなメモリセルは、ワード線 WLまたはビ ット線 BLのいずれかが OVの電圧に設定されているため、メモリセル選択用 MISFE Tがオン状態に動作することはなぐ選択メモリセル以外のメモリセルにディスターブ されることはない。
[0114] 以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが 、本発明は前記実施の形態に限定されるものではなぐその要旨を逸脱しない範囲 で種々変更可能であることは 、うまでもな!/、。
産業上の利用可能性
[0115] 本発明は、強相関電子メモリを用いた抵抗値可変型不揮発性 RAMに適用するこ とがでさる。

Claims

請求の範囲
[1] 可変抵抗部と、前記可変抵抗部に直列に接続されたメモリセル選択用 MISFETと によって構成された不揮発性メモリ素子であって、
前記可変抵抗部は、最外殻電子軌道が d電子または f電子によって構成された強 相関電子系材料からなる薄膜と、前記薄膜の一方の面にォーミック接触された第 1電 極と、前記薄膜の他方の面に非才一ミック接触された第 2電極とからなり、
前記強相関電子系材料からなる薄膜と前記第 2電極との界面における電気抵抗値 の大小によって情報を記憶することを特徴とする不揮発性メモリ素子。
[2] 前記強相関電子系材料は、 Ta、 Nb、 Ti、 Hf、 Zr、 V、 W、 Ni、 Co、 Mn、 Crおよび
Cuからなる群より選択された 、ずれか一種、または二種以上の元素を含む遷移金属 酸化物または遷移金属酸窒化物であることを特徴とする請求項 1記載の不揮発性メ モリ素子。
[3] 前記遷移金属酸化物は、酸素と遷移金属との混合比が整数でな！ヽことを特徴とす る請求項 2記載の不揮発性メモリ素子。
[4] 前記強相関電子系材料の比誘電率は、 20以上であることを特徴とする請求項 1記 載の不揮発性メモリ素子。
[5] 前記薄膜の一方の面にォーミック接触された前記第 1電極は、 Ti、 TiN、 Aほたは n型不純物がドーピングされた多結晶シリコン力 なることを特徴とする請求項 1記載 の不揮発性メモリ素子。
[6] 前記薄膜の他方の面に非才一ミック接触された前記第 2電極は、 W、 NiSi、 CoSi または p型不純物がドーピングされた多結晶シリコン力 なることを特徴とする請求項
1記載の不揮発性メモリ素子。
[7] 前記強相関電子系材料からなる薄膜と前記第 2電極との界面に蓄えられる電荷量 の大小によって、前記界面の電気抵抗値が変化することを特徴とする請求項 1記載 の不揮発性メモリ素子。
[8] 半導体基板の主面に形成された前記メモリセル選択用 MISFETと、少なくとも一部 が前記メモリセル選択用 MISFETを覆う絶縁膜の上部に形成された前記可変抵抗 部とからなり、前記絶縁膜に形成されたコンタクトホール内のプラグを介して前記メモ リセル選択用 MISFETのドレインと前記可変抵抗部の前記第 1または第 2の電極と が電気的に接続された請求項 1記載の不揮発性メモリ素子。
[9] 前記第 2の電極は、前記プラグによって構成されていることを特徴とする請求項 8記 載の不揮発性メモリ素子。
[10] 半導体基板の主面の第 1方向に延在する複数のワード線と、前記第 1方向と直交 する第 2方向に延在する複数のビット線との交点に形成された不揮発性メモリ素子を 有する半導体装置であって、
前記不揮発性メモリ素子は、可変抵抗部と、前記可変抵抗部に直列に接続された メモリセル選択用 MISFETとによって構成され、
前記可変抵抗部は、最外殻電子軌道が d電子または f電子によって構成された強 相関電子系材料からなる薄膜と、前記薄膜の一方の面にォーミック接触された第 1電 極と、前記薄膜の他方の面に非才一ミック接触された第 2電極とからなり、
前記強相関電子系材料からなる薄膜と前記第 2電極との界面における電気抵抗値 の大小によって情報を記憶することを特徴とする半導体装置。
[11] 可変抵抗部と、前記可変抵抗部に直列に接続されたメモリセル選択用 MISFETと によって構成され、
前記可変抵抗部は、最外殻電子軌道が d電子または f電子によって構成された強 相関電子系材料からなる薄膜と、前記薄膜の一方の面にォーミック接触された第 1電 極と、前記薄膜の他方の面に非才一ミック接触された第 2電極とからなり、
前記強相関電子系材料からなる薄膜と前記第 2電極との界面における電気抵抗値 の大小によって情報を記憶する不揮発性メモリ素子の製造方法であって、
(a)半導体基板の主面に前記メモリセル選択用 MISFETを形成する工程と、
(b)前記メモリセル選択用 MISFETの上部に絶縁膜を形成した後、前記メモリセル 選択用 MISFETの上部の前記絶縁膜にコンタクトホールを形成する工程と、
(c)前記コンタクトホールの内部にプラグを埋め込んだ後、前記プラグの上部に前記 可変抵抗部を形成する工程と、
を含むことを特徴とする不揮発性メモリ素子の製造方法。
[12] 前記工程 (c)は、前記コンタクトホールの内部に前記第 2電極を構成する前記ブラ グを埋め込む工程と、前記プラグの上部に前記強相関電子系材料力 なる薄膜を形 成する工程と、前記強相関電子系材料からなる薄膜の上部に前記第 1電極を形成す る工程とを含むことを特徴とする請求項 11記載の不揮発性メモリ素子の製造方法。
[13] 前記工程 (c)は、前記コンタクトホールの内部に前記第 2電極を構成する前記ブラ グを埋め込む工程と、前記プラグの表面部を酸ィ匕することによって、前記プラグの表 面部に前記強相関電子系材料力 なる薄膜を形成する工程と、前記強相関電子系 材料カゝらなる薄膜の上部に前記第 1電極を形成する工程とを含むことを特徴とする請 求項 11記載の不揮発性メモリ素子の製造方法。
[14] 前記工程 (c)は、前記コンタクトホールの内部にプラグを埋め込む工程と、前記ブラ グの上部に第 1電極を形成する工程と、前記第 1電極の表面部を酸化することによつ て、前記第 1電極の表面部に前記強相関電子系材料からなる薄膜を形成する工程と 、前記強相関電子系材料からなる薄膜の上部に前記第 2電極を形成する工程とを含 むことを特徴とする請求項 11記載の不揮発性メモリ素子の製造方法。
[15] 前記工程 (c)は、前記コンタクトホールの内部に前記第 1電極を構成する前記ブラ グを埋め込む工程と、前記プラグの表面部を酸ィ匕することによって、前記プラグの表 面部に前記強相関電子系材料力 なる薄膜を形成する工程と、前記強相関電子系 材料カゝらなる薄膜の上部に前記第 2電極を形成する工程とを含むことを特徴とする請 求項 11記載の不揮発性メモリ素子の製造方法。
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