JP4563504B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

Description

本発明は、電圧パルスの印加により安定に保持する抵抗値が変化する不揮発性半導体記憶装置とその製造方法に関する。

近年、デジタル技術の進展に伴い、携帯型情報機器及び情報家電などの電子機器が、より一層高機能化している。そのため、不揮発性記憶素子の大容量化、書き込み電力の低減、書き込み／読み出し時間の高速化、及び長寿命化の要求が高まっている。

こうした要求に対して、既存のフローティングゲートを用いたフラッシュメモリの微細化が進められている。他方、電圧パルスの印加により安定に保持する抵抗値が変化する抵抗変化素子を記憶部に用いた不揮発性半導体記憶素子（抵抗変化型メモリ）の場合、メモリセルが単純な構造で構成することができるため、さらなる微細化、高速化、及び低消費電力化が期待されている。

したがって、従来、１つのトランジスタと１つの記憶素子とを用いて安定したメモリ動作を行うメモリセルを構成し、このメモリセルを用いて高集積化が行われている。

例えば、１つのトランジスタと１つの抵抗変化素子とをメモリセルとする、いわゆる１Ｔ１Ｒ型のメモリセルの構成であって、上部電極直下のペロブスカイト構造を有する材料を使用した可変抵抗層の一部に抵抗変化領域を形成して抵抗変化素子としている（例えば、特許文献１参照）。なお、抵抗変化素子の下部電極と上部電極とは抵抗変化層に接する面積が相違する構造として、抵抗変化領域は面積の小さい下部電極直上に形成されている。したがって、従来よりも低い電圧の印加で、小さな接続サイズの電極近傍に確実な抵抗変化を得ることが可能であるので微細化及び消費電力の低減化を行うことができる。

また、１つのトランジスタと１つの強誘電体キャパシタとを用いた１Ｔ１Ｃ型のメモリセルの構成であって、上部電極の直下に強誘電体キャパシタからなる容量絶縁膜を構成する製造プロセスののちに容量絶縁膜及び上部電極の一部が、例えば他のプロセスにおいて露出して水素ガスなどによりダメージを受けない構成が提案されている（例えば、特許文献２参照）。

また、１つのトランジスタと１つの強誘電体キャパシタとを用いた１Ｔ１Ｃ型のメモリセルの構成であって、強誘電体キャパシタに電気的に接続される配線が、配線材料を積載後に加工することにより形成された配線構造を持つため、強誘電体キャパシタへのチャージングダメージを回避できる構成が提案されている（例えば、特許文献３参照）。

特開２００６−１２０７０１号公報 特開２００６−２７０１１６号公報 特開２００７−９５８９８号公報

しかしながら、上記で説明した従来の技術においては、抵抗変化素子などの記憶素子の形成や加工が難しくて微細化が十分でない。

図１５に従来の一般的な不揮発性半導体記憶装置１０の断面図を示す。具体的には、図１５に示すように抵抗変化素子１は、下部電極２、抵抗変化層３及び上部電極４の３層からなり、トランジスタ５とは第１のコンタクトプラグ６により接続されている。また、この抵抗変化素子１とトランジスタ５とからなる１Ｔ１Ｒ型のメモリセル７は、第２のコンタクトプラグ８及び第３のコンタクトプラグ９により、それぞれ第１の配線１１及び第２の配線１２に接続されて周辺回路により駆動される。

ところで、この抵抗変化素子１を含むメモリセル７を隣接セル（図示せず）と分離して形成するためにはドット型の孤立パターンで形成するのが一般的である。この場合に、リソグラフィー工程において、レジストは他から孤立したドットパターンの面積のみで密着性を確保する必要があり、隣接セルとの共用できるラインパターンに比べて微細化できないという原理的な課題があった。また、抵抗変化素子１から電位を引き出すために、下部電極２及び上部電極４にそれぞれコンタクトを配する必要があった。そのため下部電極２からの引き出しコンタクト、抵抗変化素子１、上部電極４からの引き出しコンタクトの合計３枚のマスクを追加する必要があった。

より詳しく言うと、図１５のような構成では、トランジスタ５のソース／ドレイン領域を形成するのに必要なマスクを除けば、メモリセルの要部である、第１のコンタクトプラグ６、抵抗変化素子１、第３のコンタクトプラグ９、ゲート電極、第２のコンタクトプラグ８、第１の配線１１及び第２の配線１２、のそれぞれを形成するために合計６枚のマスクを必要とする。

本発明は、上記の課題を解決するもので１つのトランジスタと１つの抵抗変化素子とを用いた１Ｔ１Ｒ型のメモリセルであって、抵抗変化素子の構造を簡素化することにより、トランジスタ及び引き出し配線などの電気的な接続用プラグを形成する工程に１マスク追加するだけで構成でき、微細化できるメモリセルを有する不揮発性半導体記憶装置及びその製造方法を提供することを目的とする。

上記目的を達成するために、本発明の不揮発性半導体記憶装置は、トランジスタが形成された基板と、この基板上にトランジスタを覆って形成された第１の層間絶縁層と、この第１の層間絶縁層に形成され、トランジスタのドレイン電極またはソース電極と電気的に接続された第１のコンタクトプラグまたは第２のコンタクトプラグと、第１のコンタクトプラグの少なくとも一部を被覆して形成された抵抗変化層と、抵抗変化層上に形成された第１の配線と、第２のコンタクトプラグの少なくとも一部を被覆して形成された第２の配線とを備え、抵抗変化層の端面と第１の配線の端面とは同一面内にある構成からなる。

あるいは本発明の不揮発性半導体記憶装置は、第１主電極と第２主電極と制御電極とを有するトランジスタが形成された基板と、基板上に前記トランジスタを覆うように形成された第１の層間絶縁層と、第１の層間絶縁層を貫通し第１主電極と電気的に接続されるように形成された第１のコンタクトプラグと、第１のコンタクトプラグの上端面の少なくとも一部を被覆するように形成された抵抗変化層と、抵抗変化層上に第１の方向に延びるように形成された第１の配線と、を備え、第１の方向を前後方向とし、第１の方向に垂直で基板の主面に平行な方向を左右方向とするとき、抵抗変化層の前後の端面は第１の配線の端面と同一面内になく、第１の配線の左側の端面と抵抗変化層の左側の端面とが同一面内にあり、第１の配線の右側の端面と抵抗変化層の右側の端面とが同一面内にある。

このような構成とすることにより、１Ｔ１Ｒ型のメモリセルを構成することができ、抵抗変化素子の下部電極は第１のコンタクトプラグと、また、上部電極は第１の配線とそれぞれ共用することができ、メモリセルの構造を簡素化することができる。抵抗変化層の端面と第１の配線の端面を共有しているので、それぞれを異なるマスクで作成した場合に必要なマスク合わせ余裕などのマージンを取る必要もなく、メモリセルを微細化することができる。また、抵抗変化層は、通常のＳｉ半導体プロセスに１マスク追加するだけで形成できるのでプロセスでの工数が増えることなくプロセスコストも低減可能な不揮発性半導体記憶装置を実現することができる。

別の言い方をすれば、かかる構成では、トランジスタのソース／ドレイン領域を形成するのに必要なマスクを除けば、メモリセルの要部である、第１のコンタクトプラグ及び第２のコンタクトプラグ、ゲート電極、抵抗変化層、第１の配線、のそれぞれを形成するために合計４枚のマスクで足りる。よって、図１５のような構成と比較して、必要なマスクの数が２枚少なくなる。

また、第１の配線は、抵抗変化層と接する面に少なくとも貴金属からなる電極層を備えた構成としてもよい。さらに、貴金属は白金からなる構成としてもよい。

このような構成とすることにより、白金などの貴金属からなる電極層を挿入しても、密着性の悪いシリコン酸化膜と接することなく、密着性の良い金属酸化物（タンタル酸化物）からなる抵抗変化層が良いので、剥離の心配がない。また、抵抗変化動作が可能な貴金属系材料からなる電極層がセルサイズを大きくすることなく集積化しやすい構造により実現することができる。

また、本発明の不揮発性半導体記憶装置は、トランジスタが形成された基板と、この基板上にトランジスタを覆って形成された第１の層間絶縁層と、この第１の層間絶縁層に形成され、トランジスタのソース電極またはドレイン電極と電気的に接続された第１のコン
タクトプラグまたは第２のコンタクトプラグと、第１のコンタクトプラグの少なくとも一部を被覆して形成された第１の配線と、第１の配線上に形成され、第１の配線と同一端面を有する第１の抵抗変化層と、第２のコンタクトプラグの少なくとも一部を被覆して形成された第２の配線と、第２の配線上に形成され、第２の配線と同一端面を有する第２の抵抗変化層と、第１の配線、第２の配線、第１の抵抗変化層及び第２の抵抗変化層を覆い第１の層間絶縁層上に形成された第２の層間絶縁層と、第２の層間絶縁層を貫通して第１の抵抗変化層上に形成された第３のコンタクトプラグと、第２の層間絶縁層及び第２の抵抗変化層を貫通して前記第２の配線上に形成された第４のコンタクトプラグと、第３のコンタクトプラグ及び第４のコンタクトプラグ上を覆い第２の層間絶縁層上に形成された第３の配線及び第４の配線とを備えた構成からなる。

このような構成とすることにより、１Ｔ１Ｒ型のメモリセルを構成することができ、抵抗変化素子の下部電極は第１の配線と、また、上部電極は第３のコンタクトプラグとそれぞれ共用することができ、メモリセルの構造を簡素化して微細化することができる。また、抵抗変化層は、通常のＳｉ半導体プロセスにホール形成用の１マスクを追加するだけで形成できるのでプロセスでの工数が増えることなくプロセスコストも低減可能な不揮発性半導体記憶装置を実現することができる。また、第３のコンタクトホールより第４のコンタクトホールのサイズを大きく設定すれば、サイズが大きくなればエッチングレートが大きいというホールエッチの特徴を生かして、第３のコンタクトホールと第４のコンタクトホールを同時に形成することも可能である。この場合には、マスクの追加をすることがなく、よりプロセスコストが低い不揮発性半導体記憶装置を実現することができる。

また、本発明の不揮発性半導体記憶装置は、トランジスタが形成された基板と、この基板上にトランジスタを覆って形成された第１の層間絶縁層と、この第１の層間絶縁層に形成され、トランジスタのドレイン電極またはソース電極と電気的に接続された第１のコンタクトホール内に形成された第１のコンタクトプラグと、第１の層間絶縁層に形成され、トランジスタのドレイン電極またはソース電極と電気的に接続された第２のコンタクトホール内に形成された第２のコンタクトプラグと、第１のコンタクトプラグの少なくとも一部を被覆して形成された第１の配線と、第２のコンタクトプラグの少なくとも一部を被覆して形成された第２の配線と、第１のコンタクトホール内の底部及び側壁に第１のコンタクトプラグと第１の層間絶縁層とに挟まれ、かつドレイン電極またはソース電極に電気的に接続された抵抗変化層とを備えた構成からなる。

このような構成とすることにより、１Ｔ１Ｒ型のメモリセルを構成することができ、抵抗変化素子の下部電極はドレイン電極またはソース電極と、また、上部電極は第１の配線及び第１のコンタクトプラグとそれぞれ共用することができ、メモリセルの構造を簡素化して微細化することができる。また、抵抗変化層の底部は、ＣＭＰやドライエッチなどの加工に曝されることがないので、プラズマダメージ、ガスやスラリーによるダメージ、還元などの影響を確実に防止できる。また、抵抗変化層は、通常のＳｉ半導体プロセスに１マスク追加するだけで形成できるのでプロセスでの工数が増えることなくプロセスコストも低減可能な不揮発性半導体記憶装置を実現することができる。

また、抵抗変化層は、少なくともタンタル酸化物を含む材料からなる構成としてもよい。

このような構成とすることにより、動作の高速性に加えて可逆的に安定した書き換え特性と良好な抵抗値のリテンション特性を有し、通常のＳｉ半導体プロセスと親和性の高い製造プロセスで製造できる不揮発性半導体記憶装置を実現することができる。

また、本発明の不揮発性半導体記憶装置の製造方法は、トランジスタが形成された基板上にトランジスタを覆って第１の層間絶縁層を形成する工程と、この第１の層間絶縁層を貫通してトランジスタのドレイン電極またはソース電極上に第１のコンタクトホール及び第２のコンタクトホールを形成し、第１のコンタクトホール及び第２のコンタクトホール内に第１のコンタクトプラグ及び第２のコンタクトプラグを形成する工程と、第１のコンタクトプラグの少なくとも一部を被覆して抵抗変化層を形成する工程と、抵抗変化層の少なくとも一部を除去すると同時に、抵抗変化層の少なくとも一部を被覆した第１の配線と、第２のコンタクトプラグの少なくとも一部を被覆した第２の配線を形成する工程とを備えた方法からなる。

このような方法とすることにより、１Ｔ１Ｒ型のメモリセルを構成することができ、抵抗変化素子の下部電極は第１のコンタクトプラグと、また、上部電極は第１の配線とそれぞれ共用することができ、メモリセルの構造を簡素化することができる。抵抗変化層の端面と第１の配線の端面を共有しているので、それぞれを異なるマスクで作成した場合に必要なマスク合わせ余裕などのマージンを取る必要もなく、メモリセルを微細化することができる。また、抵抗変化層は、通常のＳｉ半導体プロセスに１マスク追加するだけで形成できるのでプロセスでの工数が増えることなくプロセスコストも低減可能な不揮発性半導体記憶装置を実現することができる。

また、本発明の不揮発性半導体記憶装置の製造方法は、トランジスタが形成された基板上にトランジスタを覆って第１の層間絶縁層を形成する工程と、この第１の層間絶縁層を貫通してトランジスタのドレイン電極またはソース電極上に第１のコンタクトホールまたは第２のコンタクトホールを形成し、第１のコンタクトホール及び第２のコンタクトホール内に第１のコンタクトプラグ及び第２のコンタクトプラグを形成する工程と、第１のコンタクトプラグの少なくとも一部を被覆して第１の配線層及び第１の配線層と同一端面を有する第１の抵抗変化層を、第２のコンタクトプラグの少なくとも一部を被覆して第２の配線層及び第２の配線層と同一端面を有する第２の抵抗変化層を形成する工程と、第１の配線と第１の抵抗変化層及び第２の配線と第２の抵抗変化層を覆い第１の層間絶縁層上に第２の層間絶縁層を形成する工程と、第２の層間絶縁層を貫通して第１の抵抗変化層上に第３のコンタクトプラグを形成する工程と、第２の層間絶縁層及び第２の抵抗変化層を貫通して第２の配線上に第４のコンタクトプラグを形成する工程と、第３のコンタクトプラグ及び第４のコンタクトプラグ上を覆い第２の層間絶縁層上に第３の配線及び第４の配線を形成する工程とを備えた方法からなる。

このような方法とすることにより、１Ｔ１Ｒ型のメモリセルを構成することができ、抵抗変化素子の下部電極は第１の配線と、また、上部電極は第３のコンタクトプラグとそれぞれ共用することができ、メモリセルの構造を簡素化して微細化することができる。また、抵抗変化層は、通常のＳｉ半導体プロセスにホール形成用の１マスクを追加するだけで形成できるのでプロセスでの工数が増えることなくプロセスコストも低減可能な不揮発性半導体記憶装置を実現することができる。また、第３のコンタクトホールより第４のコンタクトホールのサイズを大きく設定すれば、サイズが大きくなればエッチングレートが大きいというホールエッチの特徴を生かして、第３のコンタクトホールと第４のコンタクトホールを同時に形成することも可能である。この場合には、マスクの追加をすることがなく、よりプロセスコストが低い不揮発性半導体記憶装置を実現することができる。

また、本発明の不揮発性半導体記憶装置の製造方法は、トランジスタが形成された基板上にトランジスタを覆って第１の層間絶縁層を形成する工程と、第１の層間絶縁層を貫通してトランジスタのドレイン電極またはソース電極上に第１のコンタクトホールを形成する工程と、第１のコンタクトホール内の底部及び側壁に抵抗変化層を形成する工程と、第１のコンタクトホールの抵抗変化層の内側に第１のコンタクトプラグを形成する工程と、第１の層間絶縁層を貫通して前記トランジスタのドレイン電極またはソース電極上に第２のコンタクトホールを形成する工程と、第２のコンタクトホール内に第２のコンタクトプラグを形成する工程と、抵抗変化層の少なくとも一部を被覆して第１の配線と、第２のコンタクトプラグの少なくとも一部を被覆して第２の配線を形成する工程とを備えた方法からなる。

このような方法とすることにより、１Ｔ１Ｒ型のメモリセルを構成することができ、抵抗変化素子の下部電極はドレイン電極またはソース電極と、また、上部電極は第１の配線及び第１のコンタクトプラグとそれぞれ共用することができ、メモリセルの構造を簡素化して微細化することができる。また、抵抗変化層の底部は、ＣＭＰやドライエッチなどの加工に曝されることがないので、プラズマダメージ、ガスやスラリーによるダメージ、還元などの影響を確実に防止できる。また、抵抗変化層は、通常のＳｉ半導体プロセスに１マスク追加するだけで形成できるのでプロセスでの工数が増えることなくプロセスコストも低減可能な不揮発性半導体記憶装置を実現することができる。

本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。

本発明の不揮発性半導体記憶装置は、抵抗変化素子の上部電極及び下部電極を配線やコンタクトプラグと共用することができる簡素化された１Ｔ１Ｒ型のメモリセルを構成することができ、抵抗変化層は、通常のＳｉ半導体プロセスに１マスク追加するだけで形成できるものである。

したがって、本発明を適用すると動作の高速性に加えて可逆的に安定した書き換え特性と良好な抵抗値のリテンション特性を有する不揮発性半導体記憶装置が実現でき、通常のＳｉ半導体プロセスと親和性の高い低コストの製造プロセスで製造でき微細化ができるので多大な効果を奏する。

図１（ａ）は、本発明の実施の形態１に係る不揮発性半導体記憶装置の構成例を示す断面図である。 図１（ｂ）は、図１（ａ）の一点鎖線に沿って切った断面図である。 図１（ｃ）は、本発明の実施の形態１に係る不揮発性半導体記憶装置の１００をアレイ化した構成例の詳細を示す断面図である。 図１（ｄ）は図１（ｃ）の一点鎖線に沿って切った断面図である。 図１（ｅ）は、本発明の実施の形態１に係る不揮発性半導体記憶装置の１００をアレイ化した構成例の詳細を示した平面図である。 図１（ｆ）は、本発明の実施の形態１に係る不揮発性半導体記憶装置の１００をアレイ化した別の構成例を示した平面図である。 図２（ａ）から（ｄ）は、本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を示す断面図である。 図３（ａ）及び（ｂ）は、図２（ｃ）及び図２（ｄ）の矢印Ｘの方向から見た不揮発性半導体記憶装置の要部を拡大した平面図である。 図４は、本発明の実施の形態２に係る不揮発性半導体記憶装置の構成例を示す断面図である。 図５（ａ）から（ｃ）は、本発明の実施の形態２に係る不揮発性半導体記憶装置の製造方法を示す断面図である。 図６（ａ）及び（ｂ）は、本発明の実施の形態２に係る不揮発性半導体記憶装置の製造方法を示す断面図である。 図７は、本発明の実施の形態３に係る不揮発性半導体記憶装置の構成例を示す断面図である。 図８（ａ）から（ｃ）は、本発明の実施の形態３に係る不揮発性半導体記憶装置の製造方法を示す断面図である。 図９（ａ）及び（ｂ）は、本発明の実施の形態３に係る不揮発性半導体記憶装置の製造方法を示す断面図である。 図１０は、本発明の実施の形態４に係る不揮発性半導体記憶装置の構成例を示す断面図である。 図１１（ａ）から（ｃ）は、本発明の実施の形態４に係る不揮発性半導体記憶装置の製造方法を示す断面図である。 図１２（ａ）及び（ｂ）は、本発明の実施の形態４に係る不揮発性半導体記憶装置の製造方法を示す断面図である。 図１３は、本発明の実施の形態５に係る不揮発性半導体装置の構成を示すブロック図である。 図１４は、図１３に示すＣ部の構成を示す拡大断面図である。 図１５は、従来の一般的な不揮発性半導体記憶装置の断面図である。 図１６（ａ）は、本発明の実施の形態１の変形例Ａに係る不揮発性半導体記憶装置１００Ａの構成例を示した断面図である。図１６（ｂ）は、図１６（ａ）の断面図の１点鎖線に沿って切った断面図である。 図１７（ａ）〜（ｄ）は本実施の形態１の変形例Ａに係る不揮発性半導体記憶装置１００Ａの製造方法を示す断面図である。 図１８（ａ）及び図１８（ｂ）はそれぞれ、図１７（ｃ）及び図１７（ｄ）において矢印Ｘの方向から見た不揮発性記憶装置１００Ａの要部を拡大した平面図である。 図１９（ａ）は、本発明の実施の形態１の変形例Ｂに係る不揮発性半導体記憶装置１００Ｂの構成例を示した断面図である。図１９（ｂ）は、図１９（ａ）の断面図の１点鎖線に沿って切った断面図である。 図２０（ａ）〜（ｄ）は本実施の形態１の変形例Ｂに係る不揮発性半導体記憶装置１００Ｂの製造方法を示す断面図である。 図２１（ａ）及び図２１（ｂ）はそれぞれ、図２０（ｃ）及び図２０（ｄ）において矢印Ｘの方向から見た不揮発性記憶装置１００Ｂの要部を拡大した平面図である。 図２２（ａ）は、本発明の実施の形態１の変形例Ｃに係る不揮発性半導体記憶装置１００Ｃの構成例を示した断面図である。図２２（ｂ）は、図２２（ａ）の断面図の１点鎖線に沿って切った断面図である。 図２３（ａ）〜（ｃ）は不揮発性半導体記憶装置１００Ｃの製造方法を示す断面図である。 図２４（ａ）〜（ｃ）は不揮発性半導体記憶装置１００Ｃの製造方法を示す断面図である。 図２５（ａ）及び図２５（ｂ）はそれぞれ、図２３（ｂ）及び図２３（ｃ）において矢印Ｘの方向から見た不揮発性記憶装置１００Ｃの要部を拡大した平面図である。

以下、本発明の実施の形態に係る不揮発性半導体記憶装置とその製造方法について、図面を参照しながら説明する。なお、図面において、同じ符号が付いたものは、説明を省略する場合がある。また、図面は理解しやすくするために、それぞれの構成要素を模式的に示したもので、形状などについては正確な表示ではない。

（実施の形態１）
図１（ａ）は、本発明の実施の形態１に係る不揮発性半導体記憶装置１００の構成例を示した断面図である。

図１（ｂ）は、図１（ａ）の一点鎖線に沿って切った断面図である。

図１（ａ）に示すように本実施の形態１の不揮発性半導体記憶装置１００は、トランジスタ１０１が形成された基板１０２と、この基板１０２上にトランジスタ１０１を覆って形成された第１の層間絶縁層１０３と、この第１の層間絶縁層１０３を貫通して形成され、トランジスタ１０１のドレイン電極１０１ａまたはソース電極１０１ｂと電気的に接続された第１のコンタクトプラグ１０４または第２のコンタクトプラグ１０５とを有している。そして、不揮発性半導体記憶装置１００は、この第１のコンタクトプラグ１０４を完全に被覆して形成された抵抗変化層１０６と、この抵抗変化層１０６上に形成された第１の配線１０７と、第２のコンタクトプラグ１０５の少なくとも一部を被覆して形成された第２の配線１０８とを備え、抵抗変化層１０６の端面は第１の配線１０７の端面と同一面を共有している。

別の言い方をすれば、トランジスタ１０１は、第１主電極（ドレイン電極１０１ａ）と第２主電極（ソース電極１０１ｂ）と制御電極（ゲート電極１０１ｅ）とを有し、第１主電極は第１のコンタクトプラグ１０４と接続され、第２主電極は第２のコンタクトプラグ１０５と接続されている。なお、第１主電極および第２主電極のいずれがドレイン電極となりいずれがソース電極となるかは特に限定されず、両者が入れ替わる場合もある。

抵抗変化層１０６は第１のコンタクトプラグ１０４の上端面（この上端面は層間絶縁層１０３の上端面と同一平面をなす）を完全に被覆している。抵抗変化層１０６は、少なくとも第１のコンタクトプラグ１０４の上端面の一部を被覆していればよいが、本実施形態のように完全に被覆していることが好ましい。

また、第１の配線１０７は、抵抗変化層１０６と接する面に少なくとも貴金属からなる電極層１０９を備えており、この電極層１０９は、例えば白金からなる材料で形成されている。白金などの貴金属からなる電極層１０９を介して第１の配線１０７と抵抗変化層１０６とを接合することにより、第１の配線１０７と抵抗変化層１０６との密着性が向上するとともに、動作可能な第１の配線１０７及び貴金属系材料からなる電極層１０９からなる電極層がセルサイズを大きくすることなく集積化しやすい構造により実現することができる。

また、後述するように第１の配線１０７をリソグラフィー工程でのマスクとして電極層１０９及び抵抗変化層１０６の不要な部分を除去するので、抵抗変化層１０６の端面と第１の配線１０７の端面を含む端面が同一面内に形成されている。

なお、ドレイン電極１０１ａ及びソース電極１０１ｂの下部にはそれぞれドレイン領域１０１ｃ及びソース領域１０１ｄが基板１０２の表面に形成され、ドレイン電極１０１ａ及びソース電極１０１ｂの間にはゲート電極１０１ｅが形成されている。

また、第１の層間絶縁層１０３を貫通して第１のコンタクトプラグ１０４及び第２のコンタクトプラグ１０５が埋め込まれた第１のコンタクトホール１０４ａ及び第２のコンタクトホール１０５ａが形成されている。

したがって、抵抗変化素子１１１は、第１の配線１０７及び電極層１０９からなる上部電極と第１のコンタクトプラグ１０４からなる下部電極とに抵抗変化層１０６が挟まれて、第１の配線１０７の下部に微細化されて構成されている。そして、この抵抗変化素子１１１とトランジスタ１０１とが直列に接続されてメモリセル１１２が構成されている。

ここで、抵抗変化層１０６は、少なくともタンタル酸化物を含む材料からなる構成としてもよい。

このような構成とすることにより、動作の高速性に加えて可逆的に安定した書き換え特性と良好な抵抗値のリテンション特性を有し、通常のＳｉ半導体プロセスと親和性の高い製造プロセスで製造できる不揮発性半導体記憶装置１００を実現することができる。

図１（ｃ）は、本発明の実施の形態１に係る不揮発性半導体記憶装置の１００をアレイ化した構成例の詳細を示す断面図であり、図１（ｄ）は図１（ｃ）の一点鎖線に沿って切った断面図である。

図１（ｃ）、（ｄ）に示すように、第２の配線１０８は、層間絶縁層１０３の上に形成された第２の層間絶縁層１１３を貫通する第３のコンタクト１１４を介して第３の配線１１５と接続される。第１の配線１０７と第３の配線１１５とは基板１０２の厚み方向から見て互いに直交している。

図１（ｅ）は、本発明の実施の形態１に係る不揮発性半導体記憶装置の１００をアレイ化した構成例の詳細を示した平面図である。

トランジスタのゲート電極１０１ｅが複数の素子に共通して形成され、ソース領域１０１ｃ、ドレイン領域１０１ｄが独立して形成されている。第１の配線１０７及び第３の配線１１５も複数の素子に共通して形成され、個別形成された第１のコンタクトプラグ１０４上に電極層１０９及び抵抗変化層１０６が矩形状に形成されている。

一方、第２のコンタクトプラグ１０５の上端面を完全に被覆するように、第２の配線１０８が形成されている。第２の配線１０８の上には、第３のコンタクトプラグ１１４が形成されている。複数の第３のコンタクトプラグ１１４の上端面を完全に被覆するように第３の配線１１５が形成されている。すなわちドレイン電極１０１ｂは、第２のコンタクトプラグ１０５、第２の配線１０８、第３のコンタクトプラグ１１４を介して、第３の配線１１５と電気的に接続されている。

別の言い方をすると、不揮発性半導体記憶装置１００は、基板１０２の主面に平行な第１の平面内において第１の方向に延びるように互いに平行に形成された第１の配線１０７と、第１の平面に平行な第２の平面内において第１の方向と立体交差する第２の方向に延びるように互いに平行に形成された第３の配線１１５とを備えている。基板１０２の厚み方向から見ると、第１の配線１０７と第３の配線１１５とは直交している。

第１の配線１０７と第３の配線１１５との立体交差点において、第１の配線１０７の下方の基板上にソース電極１０１ａが形成されている。また、第３の配線１１５の下方において第１の配線１０７が存在しない部分の基板上にはドレイン電極１０１ｂが形成されている。さらに、ソース電極１０１ａとドレイン電極１０１ｂとの間には、層間絶縁層１０３の中にゲート電極１０１ｅが形成されている。第１の配線１０７及び第３の配線１１５は、複数のメモリセル１１２と電気的に接続されている。

ソース電極１０１ａと第１の配線１０７との間には、層間絶縁層１０３を貫通する第１のコンタクトプラグ１０４と、第１のコンタクトプラグ１０４の上端面を完全に被覆する抵抗変化層１０８と、電極層１０９とがこの順に積層されている。

第１の配線１０７が延びる方向（図１（ｂ）における左右）を前後方向（第１の方向）とし、第１の方向に垂直で基板１０２の主面に水平な方向（図１（ｂ）における紙面に垂直な方向）を左右方向とし、基板１０２の主面に垂直な方向（図１（ｂ）における上下）を上下方向とするとき、抵抗変化層１０６の前後の端面は第１の配線１０７に覆われていて、抵抗変化層１０６の前後の端面と第１の配線１０７の前後の端面とは同一面内になく、抵抗変化層１０６の左側の端面と第１の配線１０７の左側の端面とは図１（ａ）に示すように同一面内にあり、抵抗変化層１０６の右側の端面と第１の配線１０７の右側の端面とは図１（ａ）に示すように同一面内にある。なお、上述の説明においていずれを左と呼び、いずれを右と呼ぶかは任意である。

本アレイの特徴は、第１の配線１０７の下層に複数の抵抗変化素子１１１が形成されていて、微細化に有利なレイアウトとなっている。

また、図１（ｆ）は、本発明の実施の形態１に係る不揮発性半導体記憶装置の１００をアレイ化した別の構成例を示した平面図である。

図１（ｃ）との違いは、第２のコンタクトプラグ１０５、第２の配線１０８が隣接するメモリセル１１２同士で共有されている点である。共有される分だけメモリセル１１２の面積を小さくすることができ、微細化に有利である。

次に、本発明の不揮発性半導体記憶装置１００の動作例を示す。

まず、抵抗変化素子１１１の安定に保持する抵抗値を変化させ、不揮発性半導体記憶装置１００にデータを書き込む場合について示す。ここで、抵抗変化層１０６の抵抗値を変化させるために必要なしきい値電圧をＶｐとする。

第１の配線１０７に電圧Ｖｐを印加し、第２の配線１０８にＶｐの２倍の電圧２Ｖｐを印加し、ゲート電極１０１ｅにトランジスタ１０１をＯＮにする所定の電圧を印加する。このようにすると、電圧２Ｖｐは第２のコンタクトプラグ１０５とトランジスタ１０１を経由して、抵抗変化素子１１１の下部電極である第１のコンタクトプラグ１０４に電圧２Ｖｐが伝達される。

そして、抵抗変化素子１１１の第１のコンタクトプラグ１０４と上部電極である第１の配線１０７との間には電圧Ｖｐが印加されるので、抵抗変化層１０６の抵抗値が変化し、抵抗変化素子１１１に新たなデータが書き込まれる。

また、第１の配線１０７に電圧Ｖｐを印加し、第２の配線１０８に０Ｖの電圧を印加し、トランジスタ１０１をＯＮにすると、上記と同様の経路をたどって、抵抗変化素子１１１の上部電極である第１の配線１０７と下部電極である第１のコンタクトプラグ１０４との間には電圧―Ｖｐが印加されるので、抵抗変化素子１１１には上記と逆のデータが書き込まれる。

次に、不揮発性半導体記憶装置１００のデータの読み出し動作を示す。第１の配線１０７に電圧Ｖｐを印加し、第２の配線１０８に電圧Ｖｐと２Ｖｐとの間の大きさの電圧（Ｖｐ＋ΔＶ）を印加し、ゲート電極１０１ｅに所定の電圧を印加しトランジスタ１０１をＯＮにする。このようにすると、上記と同様に抵抗変化素子１１１にしきい値電圧Ｖｐよりも小さい電圧ΔＶが印加される。この場合には、抵抗変化素子１１１のデータは変化せず、抵抗変化素子１１１の安定に保持している抵抗値に対応した電流が流れる。この電流を
読み取ることにより、抵抗変化素子１１１に記憶されているデータを読み取ることができる。

このような構成とすることにより、１Ｔ１Ｒ型のメモリセル１１２を構成することができ、抵抗変化素子１１１の下部電極は第１のコンタクトプラグ１０４と、また、上部電極は第１の配線１０７とそれぞれ共用することができ、メモリセルの構造を簡素化して微細化することができる。抵抗変化層１０６の端面と第１の配線１０７の端面を共有（同一面内に形成）しているので、それぞれを異なるマスクで作成した場合に必要なマスク合わせ余裕などのマージンを取る必要もなくメモリセルを微細化することができる。また、抵抗変化層１０６は、後述するように通常のＳｉ半導体プロセスに１マスク追加するだけで形成できるので、プロセスでの工数が増えることなく、プロセスコストも低減可能な不揮発性半導体記憶装置を実現することができる。

図２（ａ）から（ｄ）は本実施の形態１の不揮発性半導体記憶装置１００の製造方法を示す断面図である。

次に、図２（ａ）から（ｄ）を用いて、本実施の形態１の不揮発性半導体記憶装置１００の製造方法について説明する。

図２に示すように本実施の形態１の製造方法は、トランジスタ１０１が形成された基板１０２上に第１の層間絶縁層１０３を形成する工程と、第１のコンタクトプラグ１０４及び第２のコンタクトプラグ１０５を形成する工程と、抵抗変化層１０６を形成する工程と、第１の配線１０７を形成する工程と、第２の配線１０８を形成する工程とを備えている。

まず、図２（ａ）に示すように、第１の層間絶縁層１０３を形成する工程において、トランジスタ１０１が形成された基板１０２上にトランジスタ１０１を覆って第１の層間絶縁層１０３を形成する。

次に、図２（ｂ）に示すように、第１のコンタクトプラグ１０４及び第２のコンタクトプラグ１０５を形成する工程において、この第１の層間絶縁層１０３を貫通してトランジスタ１０１のドレイン電極１０１ａまたはソース電極１０１ｂ上に第１のコンタクトホール１０４ａ及び第２のコンタクトホール１０５ａを形成し、第１のコンタクトホール１０４ａ及び第２のコンタクトホール１０５ａ内に第１のコンタクトプラグ１０４及び第２のコンタクトプラグ１０５を形成する。

次に、図２（ｃ）に示すように、抵抗変化層１０６を形成する工程において、第１のコンタクトホール１０４ａを完全に被覆して抵抗変化層１０６及び電極層１０９を形成する。この電極層１０９には、抵抗変化層１０６の機能を十分に引き出し、即ち抵抗変化させやすい電極として、貴金属材料、例えば白金層を用いてもよい。

抵抗変化層１０６及び電極層１０９は、まず層間絶縁層１０３の上面全面に抵抗変化材料及び電極材料を堆積させ、所定形状のマスク（フォトレジスト等）を被覆した上でエッチングすることにより形成しうる。

そして、図２（ｄ）に示すように、配線層１０７及び配線層１０８を形成する工程において、抵抗変化層１０６及び電極層１０９上の少なくとも一部を被覆して、抵抗変化層１０６及び電極層１０９の一部を除去するためのマスクとしても用いる第１の配線１０７を形成する工程と、第２のコンタクトプラグ１０５の少なくとも一部を被覆して第２の配線１０８を形成する工程とにより不揮発性半導体記憶装置１００を製造することができる。

第１の配線１０７及び第２の配線１０８は、まず層間絶縁層１０３の上面全面において抵抗変化層１０６及び電極層１０９を覆うように、配線材料を堆積させ、所定形状のマスク（フォトレジスト等）を被覆した上でエッチングすることにより形成しうる。このとき、第１の配線１０７を形成すると共に抵抗変化層１０６及び電極層１０９のエッチングが連続して行われても良いし、第１の配線１０７を形成した後でフォトレジストが除去され、第１の配線１０７をマスクとして抵抗変化層１０６及び電極層１０９のエッチングが行われても良い。

第１の配線１０７と第２の配線１０８とは、同一の工程で同時平行的に形成されても良い。この場合には、第１の配線１０７を形成する工程が第２の配線１０８を形成する工程をも兼ねることになる。

なお、第１の配線１０７が抵抗変化層１０６の電極としても機能するのであれば、製造方法の簡略化の視点から、電極層１０９を形成しなくてもよい。

このような方法とすることにより、１Ｔ１Ｒ型のメモリセル１１２を構成することができ、抵抗変化素子１１１の下部電極は第１のコンタクトプラグ１０４と、また、上部電極は第１の配線１０７とそれぞれ共用することができ、メモリセル１１２の構造を簡素化して微細化することができる。また、抵抗変化層１０６は、通常のＳｉ半導体プロセス、例えばＣＭＯＳの製造工程に１マスク追加するだけで形成できるため、プロセスでの工数が増えることなくプロセスコストも低減可能な不揮発性半導体記憶装置１００を実現することができる。

必要なマスクの数が少なくなる一つの要素は、抵抗変化層と第１の配線とで左右の端面が同一平面内にあることである。かかる構成により、第１の配線（あるいは第１の配線を形成するためのフォトレジスト等のマスク）をマスクとして抵抗変化層の形状を定めることができる。つまり、第１の配線（あるいは第１の配線を形成するためのフォトレジスト等のマスク）を抵抗変化層のマスクにも流用することで、必要なマスクの数が削減される。

また、図１５のように単独で抵抗変化層１０６を形成する場合、矩形形状を確実に実現するために、フォトレジストの密着性を十分に確保する必要がある。よって、素子面積をある程度大きくしなければならない。本実施形態では抵抗変化層１０６が、ライン状に形成された抵抗変化材料と、ライン状に形成された配線材料との交差部分に形成される。ライン状に抵抗変化材料を形成する場合、矩形形状に比べ幅を狭くできる。よって、図１５のような構成に対して素子面積をより小さくできる。

なお、図２（ｃ）に示すように抵抗変化層１０６と第１の配線１０７との間に貴金属からなる、例えば白金層を形成してもよい。

図３（ａ）及び（ｂ）は、図２（ｃ）及び図２（ｄ）の矢印Ｘの方向から見た不揮発性半導体記憶装置１００の要部を拡大した平面図を示す。

ただし、図３（ａ）は、図２（ｃ）において抵抗変化層１０６及び電極層１０９の上に第１の配線１０７が形成されているものの、左右にはみ出ている抵抗変化層１０６及び電極層１０９の除去が完了していない状態を示している。

図３（ａ）に示すように、第１のコンタクトプラグ１０４を覆って抵抗変化層１０６及び電極層１０９が長方形の形状に形成された上に、これと直交するように長方形の形状の第１の配線１０７が形成されている。この第１の配線１０７は、例えばＡｌなどの導電性材料からなるもので、この第１の配線１０７をマスクとして抵抗変化層１０６及び電極層１０９の不要部分を除去すると図３（ｂ）に示すように微細化された抵抗変化素子１１１を製造することができる。

なお、抵抗変化層１０６は、少なくともタンタル酸化物を含む材料からなる方法としてもよい。

このような方法とすることにより、動作の高速性に加えて可逆的に安定した書き換え特性と良好な抵抗値のリテンション特性を有し、通常のＳｉ半導体プロセスと親和性の高い製造プロセスを実現することができる。

本発明の実施の形態１に係る不揮発性半導体記憶装置１００の構成例においては、抵抗変化層１０６と第１の配線１０７の端面が共有（端面が同一面内に存在）されているが、製造時（エッチング等）の形状のばらつきにより、これらの端面に凹凸があってもかまわない。また、第１のコンタクトプラグ１０４とトランジスタのドレイン電極１０１ａ、第２のコンタクトプラグ１０５とトランジスタのソース電極１０１ｂがそれぞれ直接接続されているが、その間に配線、コンタクトプラグなどが配置されていても、電気的に接続さえされていればかまわない。

［変形例Ａ］
図１６（ａ）は、本発明の実施の形態１の変形例Ａに係る不揮発性半導体記憶装置１００Ａの構成例を示した断面図である。図１６（ｂ）は、図１６（ａ）の断面図の１点鎖線に沿って切った断面図である。

図１（ａ）に示された不揮発性半導体記憶装置１００との違いについて説明する。不揮発性半導体記憶装置１００の電極層１０９は、基板１０２の厚み方向から見ると、抵抗変化層１０６と同一の形状をしている（図１（ｃ）参照）。これに対し不揮発性半導体記憶装置１００Ａの電極層１０９’は、基板１０２の厚み方向から見ると、第１の配線１０７と同一の形状を有している点で構造が異なる（図１６（ｂ）参照）。すなわち、第１の配線１０７と電極層１０９’とは、いずれも第１の方向に延びる様に形成され、その幅（第１の方向を前後方向、基板の厚み方向を上下方向としたときの左右方向の幅）は互いに等しい。

不揮発性半導体記憶装置１００は、メモリセル１１２ごとに電極層１０９が分離されている。これに対し不揮発性半導体記憶装置１００Ａでは、複数のメモリセル１１２にわたって電極層１０９’が共有される。かかる構成によれば、電極層の微細加工の自由度が向上し、より微細なセルをアレイ化しやすくなる。

図１７（ａ）〜（ｄ）は本実施の形態１の変形例Ａに係る不揮発性半導体記憶装置１００Ａの製造方法を示す断面図である。不揮発性半導体記憶装置１００の製造方法との違いについて説明する。図１７（ａ）〜（ｂ）については図２（ａ）〜（ｂ）と同様であるため、詳細な説明を省略する。

図１７（ｃ）は、抵抗変化層１０６を形成する工程を示す図である。該工程においては、第１のコンタクトホール１０４ａを完全に被覆するように（第１のコンタクトプラグ１０４の上端面を完全に被覆するように）抵抗変化層１０６が形成される。ここでは、電極層１０９は形成せずに、層間絶縁層１０３の全面に抵抗変化材料を堆積させた後で所望のマスクを用いてエッチングすることにより、抵抗変化層１０６のみを形成する。

図１７（ｄ）は、第１の配線１０７及び第２の配線１０８を形成する工程を示す図である。該工程において、抵抗変化層１０６の少なくとも一部を被覆して、抵抗変化層１０６の一部を除去するためのマスクとしても用いうる、電極層１０９’及びその上方の第１の配線１０７を形成する工程と、第２のコンタクトプラグ１０５の少なくとも一部を被覆して、同様に電極層１０９’及びその上方の第２の配線１０８を形成する工程とにより不揮発性半導体記憶装置１００Ａを製造することができる。

電極層１０９’及び第１の配線１０７及び第２の配線１０８は、まず層間絶縁層１０３の上面全面において抵抗変化層１０６を覆うように、電極材料と配線材料とを堆積させ、所定形状のマスク（フォトレジスト等）を被覆した上でエッチングすることにより形成しうる。このとき、第１の配線１０７と電極層１０９’とを形成すると共に抵抗変化層１０６のエッチングが連続して行われても良いし、第１の配線１０７と電極層１０９’とを形成した後でフォトレジストが除去され、第１の配線１０７及び電極層１０９’をマスクとして抵抗変化層１０６のエッチングが行われても良い。

第１の配線１０７と第２の配線１０８とは、同一の工程で同時平行的に形成されても良い。この場合には、第１の配線１０７を形成する工程が第２の配線１０８を形成する工程をも兼ねることになる。

第１の配線１０７、第２の配線１０８を形成する場合のベース面の段差が大きくなると断線などの問題が発生しやすくなる。抵抗変化させるための電極材料の問題等から電極層１０９を設けなければならない場合、図１（ｂ）のような構成では段差が抵抗変化層１０６と電極層１０９の合計となるが、図１７（ｄ）では抵抗変化層１０６のみとなる。本変形例では、第１の配線１０７、第２の配線１０８のリソグラフィー工程における焦点深度が向上し、プロセスばらつきが低減され、より微細な配線を形成することができる。

図１８（ａ）及び図１８（ｂ）はそれぞれ、図１７（ｃ）及び図１７（ｄ）において矢印Ｘの方向から見た不揮発性記憶装置１００Ａの要部を拡大した平面図である。

ただし、図１８（ａ）は、図１７（ｃ）において抵抗変化層１０６の上に電極層１０９’及び第１の配線１０７が形成されているものの、左右にはみ出ている抵抗変化層１０６の除去が完了していない状態を示している。

図１８（ａ）に示すように、第１のコンタクトプラグ１０４を覆って抵抗変化層１０６が長方形の形状に形成された上に、これと直交するように長方形の形状（短冊状、ライン状）の第１の配線１０７及び電極層１０９’が形成されている。この第１の配線１０７は、例えばＡｌなどの導電性材料からなる。この第１の配線１０７をマスクとして抵抗変化層１０６の不要部分を除去すると図１８（ｂ）に示すように微細化された抵抗変化素子１１１Ａを製造することができる。

［変形例Ｂ］
図１９（ａ）は、本発明の実施の形態１の変形例Ｂに係る不揮発性半導体記憶装置１００Ｂの構成例を示した断面図である。図１９（ｂ）は、図１９（ａ）の断面図の１点鎖線に沿って切った断面図である。

図１（ａ）に示された不揮発性半導体記憶装置１００との違いについて説明する。不揮発性半導体記憶装置１００の電極層１０９は、基板１０２の厚み方向から見ると、抵抗変化層１０６と同一の形状をしている（図１（ｃ）参照）。これに対し不揮発性半導体記憶装置１００Ｂの電極層１０９”は充填層１０４’上に（第１のコンタクトホール１０４ａ内に）埋め込まれている点で構造が異なる。すなわち電極層１０９”は、充填層１０４’とともに、第１のコンタクトプラグを構成する。充填層１０４’は、その上端面が第１のコンタクトホール１０４ａの内部にある（層間絶縁層１０３の上端面よりも低い）点を除けば第１のコンタクトプラグ１０４と同様の材料および方法で構成しうる。

図２０（ａ）〜（ｄ）は本実施の形態１の変形例Ｂに係る不揮発性半導体記憶装置１００Ｂの製造方法を示す断面図である。不揮発性半導体記憶装置１００の製造方法との違いについて説明する。図２０（ａ）、（ｃ）、（ｄ）については図２（ａ）、（ｃ）、（ｄ）と同様であるため、詳細な説明を省略する。

図２０（ｂ）の電極層１０９を形成する工程において、例えばエッチバックにより、第１のコンタクトプラグ１０４及び第２のコンタクトプラグ１０５の上部に凹部を形成することで、充填部１０４’、１０５’が形成される。充填部１０４’、１０５’の上にある凹部を完全に充填するように、電極材料が堆積される。更にＣＭＰ法により、第１の層間絶縁膜１０３上の電極材料が除去され、凹部を充填する形状の電極層１０９”が形成される。充填部１０４’と電極層１０９”とで第１のコンタクトプラグが構成され，充填部１０５’と電極層１０９”とで第２のコンタクトプラグが構成される。抵抗変化層１０６は、第１のコンタクトプラグの上端面（電極層１０９”の上端面）を完全に被覆する。

コンタクトホールを充填する導電体を「コンタクトプラグ」と呼ぶ。コンタクトプラグは単層でも複層でもよい。コンタクトプラグの上端面が抵抗変化型素子の下部電極として機能する。

以上の製造方法より、化学反応性に乏しい材料であっても、エッチングを用いることなくＣＭＰなどの機械研磨でパターニングすることができるので、電極層の微細加工の自由度が向上し、より微細なセルを形成しやすいという効果を奏する。

図２１（ａ）及び図２１（ｂ）はそれぞれ、図２０（ｃ）及び図２０（ｄ）において矢印Ｘの方向から見た不揮発性記憶装置１００Ｂの要部を拡大した平面図である。

ただし、図２１（ａ）は、図１７（ｃ）において抵抗変化層１０６の上に第１の配線１０７が形成されているものの、左右にはみ出ている抵抗変化層１０６の除去が完了していない状態を示している。

図２１（ａ）に示すように、第１のコンタクトプラグ（電極層１０９”）を覆って抵抗変化層１０６が長方形の形状に形成された上に、これと直交するように長方形の形状の第１の配線１０７が形成されている。この第１の配線１０７は、例えばＡｌなどの導電性材料からなる。第１の配線１０７をマスクとして抵抗変化層１０６の不要部分を除去すると図２１（ｂ）に示すように微細化された抵抗変化素子１１１Ｂを製造することができる。

［変形例Ｃ］
図２２（ａ）は、本発明の実施の形態１の変形例Ｃに係る不揮発性半導体記憶装置１００Ｃの構成例を示した断面図である。図２２（ｂ）は、図２２（ａ）の断面図の１点鎖線に沿って切った断面図である。

図１（ａ）に示された不揮発性半導体記憶装置１００との違いについて説明する。不揮発性半導体記憶装置１００Ｃでは、電極層１０９、抵抗変化層１０６の側壁部（電極層１０９及び抵抗変化層１０６の前後方向の端面部分）に側壁絶縁膜１１３が形成されている点で構造が異なる。

不揮発性半導体記憶装置１００Ｃでは、側壁絶縁膜１１３が形成されているために、電極層１０９及び抵抗変化層１０６の段差が緩和され、第１の配線１０７’が段差部で断線しにくい。また第１の配線１０７’の配線抵抗のばらつきも低減できる。

図２３（ａ）〜（ｃ）、図２４（ａ）〜（ｃ）は不揮発性半導体記憶装置１００Ｃの製造方法を示す断面図である。図２４（ａ）、（ｂ）、（ｃ）はそれぞれ、図２３（ａ）、（ｂ）、（ｃ）の断面図の１点鎖線に沿って切った断面図である。

本実施の形態１の不揮発性半導体記憶装置１００Ｃの製造方法について説明する。図２３（ａ）及び図２４（ａ）よりも前の工程については、図２（ａ）、（ｂ）と同様であるため、説明を省略する。

図２３（ａ）及び図２４（ａ）は、電極層１０９及び抵抗変化層１０６を形成する工程を示す図である。該工程においては、第１のコンタクトホール１０４ａを完全に被覆するように（第１のコンタクトプラグ１０４の上端面を完全に被覆するように）抵抗変化層１０６及び電極層１０９が形成される
図２３（ｂ）及び図２４（ｂ）は、側壁絶縁膜１１３を形成する工程を示す図である。該工程においては、電極層１０９及び抵抗変化層１０６を完全に被覆するように層間絶縁層１０３の上面全面に絶縁膜を形成し、全面をエッチバックすることで、電極層１０９及び抵抗変化層１０６からなる段差の側壁部に側壁絶縁膜１１３が形成される。

図２３（ｃ）及び図２４（ｃ）は、第１の配線層１０７’及び第２の配線層１０８を形成する工程を示す図である。該工程において、抵抗変化層１０６及び電極層１０９及び側壁絶縁膜１１３の少なくとも一部を被覆して、抵抗変化層１０６及び電極層１０９及び側壁絶縁膜１１３の一部を除去するためのマスクとしても用いうる、第１の配線１０７’を形成する工程と、第２のコンタクトプラグ１０５の少なくとも一部を被覆して第２の配線１０８を形成する工程とにより不揮発性半導体記憶装置１００Ｃを製造することができる。

第１の配線１０７’及び第２の配線１０８は、まず層間絶縁層１０３の上面全面において抵抗変化層１０６及び電極層１０９を覆うように、配線材料とを堆積させ、所定形状のマスク（フォトレジスト等）を被覆した上でエッチングすることにより形成しうる。このとき、第１の配線１０７’を形成すると共に抵抗変化層１０６及び電極層１０９のエッチングが連続して行われても良いし、第１の配線１０７’を形成した後でフォトレジストが除去され、第１の配線１０７’をマスクとして抵抗変化層１０６及び電極層１０９のエッチングが行われても良い。

第１の配線１０７’と第２の配線１０８とは、同一の工程で同時平行的に形成されても良い。この場合には、第１の配線１０７’を形成する工程が第２の配線１０８を形成する工程をも兼ねることになる。

以上の製造方法では、抵抗変化層１０６、電極層１０９の段差が低減されるため、第１の配線１０７’、第２の配線１０８を形成する際のリソグラフィー工程において、第１の配線１０７’が段差部で断線しにくい。また第１の配線１０７’の配線抵抗のばらつきも低減できる。

図２５（ａ）及び図２５（ｂ）はそれぞれ、図２３（ｂ）及び図２３（ｃ）において矢印Ｘの方向から見た不揮発性記憶装置１００Ｃの要部を拡大した平面図である。

ただし、図２５（ａ）は、図２３（ｂ）において抵抗変化層１０６及び電極層１０９の上に第１の配線１０７’が形成されているものの、左右にはみ出ている抵抗変化層１０６及び電極層１０９の除去が完了していない状態を示している。

図２５（ａ）に示すように、第１のコンタクトプラグ１０４を覆って抵抗変化層１０６及び電極層１０９が長方形の形状に形成された上に、これと直交するように長方形の形状（短冊状、ライン状）の第１の配線１０７’が形成されている。この第１の配線１０７’は、例えばＡｌなどの導電性材料からなる。第１の配線１０７’をマスクとして抵抗変化層１０６及び電極層１０９の不要部分を除去すると図２５（ｂ）に示すように微細化された抵抗変化素子１１１Ｃを製造することができる。

（実施の形態２）
図４は、本発明の実施の形態２に係る不揮発性半導体記憶装置２００の構成例を示す断面図である。

図４に示すように、本実施の形態２の不揮発性半導体記憶装置２００は、トランジスタ１０１が形成された基板１０２と、この基板１０２上にトランジスタ１０１を覆って形成された第１の層間絶縁層１０３と、この第１の層間絶縁層１０３を貫通して形成され、トランジスタ１０１のドレイン電極１０１ａまたはソース電極１０１ｂと電気的に接続された第１のコンタクトプラグ１０４または第２のコンタクトプラグ１０５とを備えている。そして、不揮発性半導体記憶装置２００は、第１のコンタクトプラグ１０４の少なくとも一部を被覆して形成された第１の配線２０１と、第１の配線２０１上に形成され、第１の配線２０１と同形状の第１の抵抗変化層２０２と、第２のコンタクトプラグ１０５の少なくとも一部を被覆して形成された第２の配線２０３と、第２の配線２０３上に形成され、第２の配線２０３と同形状の第２の抵抗変化層２０４と、第１の配線２０１及び第２の配線２０３を覆い第１の層間絶縁層１０３上に形成された第２の層間絶縁層２０５とを備えている。そして、不揮発性半導体記憶装置２００は、第２の層間絶縁層２０５を貫通して第１の抵抗変化層２０２上に形成された第３のコンタクトプラグ２０６と、第２の層間絶縁層２０５及び第２の抵抗変化層２０４を貫通して第２の配線２０３上に形成された第４のコンタクトプラグ２０７と、第３のコンタクトプラグ２０６及び第４のコンタクトプラグ２０７上を覆い第２の層間絶縁層２０５上に形成された第３の配線２０８及び第４の配線２０９とを備えている。

この構成において、抵抗変化素子２１０は、下部電極である第１の配線２０１、第１の抵抗変化層２０２及び上部電極である第３のコンタクトプラグ２０６により形成されている。

このような構成とすることにより、１Ｔ１Ｒ型のメモリセル２１１を構成することができ、抵抗変化素子２１０の下部電極は第１の配線２０１と、また、上部電極は第３のコンタクトプラグ２０６とそれぞれ共用することができ、メモリセル２１１の構造を簡素化して微細化することができる。

なお、本実施の形態２の不揮発性半導体記憶装置２００は、実施の形態１にて既に述べた不揮発性半導体記憶装置１００と同様の動作を行うので、動作例についての説明は省略する。

図５（ａ）から（ｃ）及び図６（ａ）、（ｂ）は本実施の形態２の不揮発性半導体記憶装置２００の製造方法を示す断面図である。図５（ａ）から（ｃ）及び図６（ａ）、（ｂ）を用いて、本実施の形態２の不揮発性半導体記憶装置２００の製造方法について説明する。

図５及び図６に示すように本実施の形態２の製造方法は、トランジスタ１０１が形成された基板１０２上に第１の層間絶縁層１０３を形成する工程と、第１のコンタクトプラグ１０４及び第２のコンタクトプラグ１０５を形成する工程と、第１の配線層及び抵抗変化層を形成する工程と、第１の配線２０１及び第２の配線２０３とこれらと同形状の第１の抵抗変化層２０２及び第２の抵抗変化層２０４を形成する工程と、第２の層間絶縁層２０５を形成する工程と、第３のコンタクトプラグ２０６を形成する工程と、第４のコンタクトプラグ２０７を形成する工程と、第３の配線２０８及び第４の配線２０９を形成する工程とを備えている。

まず、図５（ａ）に示すように、第１の層間絶縁層１０３を形成する工程において、トランジスタ１０１を覆って基板１０２上に第１の層間絶縁層１０３を形成する。

次に、図５（ｂ）に示す第１のコンタクトプラグ１０４及び第２のコンタクトプラグ１０５を形成する工程において、第１の層間絶縁層１０３を貫通してトランジスタ１０１のドレイン電極１０１ａ及びソース電極１０１ｂ上に第１のコンタクトホール１０４ａ及び１０５ａを形成したのちに導電体を埋め込み、第１のコンタクトプラグ１０４及び第２のコンタクトプラグ１０５を形成する。

そして、図５（ｃ）に示す第１の配線層及び抵抗変化層を形成する工程において、第１のコンタクトプラグ１０４及び第２のコンタクトプラグ１０５を覆い、第１の層間絶縁層１０３上に第１の配線層及び抵抗変化層となる薄膜を堆積する。そして、第１の配線２０１及び第２の配線２０３とこれらと同形状の第１の抵抗変化層２０２及び第２の抵抗変化層２０４を形成する工程において、第１のコンタクトプラグ１０４上に第１の配線２０１及び第１の抵抗変化層２０２と、第２のコンタクトプラグ１０５上に第２の配線２０３及び第２の抵抗変化層２０４とを互いに分離して形成する。

次に、図６（ａ）に示す第２の層間絶縁層２０５を形成する工程において、第１の配線２０１及び第１の抵抗変化層２０２並びに第２の配線２０３及び第２の抵抗変化層２０４を覆い、第１の層間絶縁層１０３上に第２の層間絶縁層２０５を形成する。

図６（ｂ）は、第３のコンタクトプラグ２０６を形成する工程、第４のコンタクトプラグ２０７を形成する工程、及び第３の配線２０８及び第４の配線２０９を形成する工程を示している。第２の層間絶縁層２０５を貫通して第１の抵抗変化層２０２上に第３のコンタクトホール２０６ａを、また、第２の層間絶縁層２０５及び第２の抵抗変化層２０４を貫通して第２の配線２０３上に第４のコンタクトホール２０７ａを形成する。なお、第２の抵抗変化層２０４の一部を貫通する孔の形成においては、第４のコンタクトホール２０７ａを第３のコンタクトホール２０６ａと同時に第１の抵抗変化層２０２及び第２の抵抗変化層２０４に到達する深さまで形成したのちに、この形成された第４のコンタクトホール２０７ａを開口したマスクとして使用して形成する。

そして、これらの第３のコンタクトホール２０６ａ及び第４のコンタクトホール２０７ａにそれぞれ導電体材料を埋め込み、第３のコンタクトプラグ２０６及び第４のコンタクトプラグ２０７を形成する。

そして、第３のコンタクトプラグ２０６及び第４のコンタクトプラグ２０７を覆い、第２の層間絶縁層２０５上に第３の配線２０８及び第４の配線２０９をそれぞれ分離して形成する。

このような方法とすることにより、抵抗変化素子２１０とトランジスタ１０１とからなる１Ｔ１Ｒ型のメモリセル２１１を含む不揮発性半導体記憶装置２００が製造される。このときに、メモリセル２１１の配線である第１の配線２０１と、メモリ駆動部や周辺回路との配線としても利用することができる第２の配線２０３を同じ工程により同時に形成することができることから、プロセスの簡略化が図られている。

また、抵抗変化素子２１０は、第１の配線２０１を下部電極とし、第３のコンタクトプラグ２０６を上部電極として、第１の抵抗変化層２０２を挟みこんで形成しており、メモリセル２１１の構造が簡素化され微細化されている。

また、抵抗変化層は、通常のＳｉ半導体プロセスにホール形成用の１マスクを追加するだけで形成できるのでプロセスでの工数が増えることない。高集積化、高速化及び低電力化が可能となるとともに、製造工程も簡略化され、製造期間の短縮や製造コストの削減に寄与することができる。

また、第３のコンタクトホール２０６ａより第４のコンタクトホール２０７ａのサイズを大きく設定すれば、サイズが大きくなればエッチングレートが大きいというホールエッチの特徴を生かして、異なる深さの第３のコンタクトホール２０６ａと第４のコンタクトホール２０７ａを同時に形成することも可能である。この場合には、マスクの追加をすることがなく、よりプロセスコストが低い不揮発性半導体記憶装置を実現することができる。

ここで、第１の抵抗変化層２０２は、少なくともタンタル酸化物を含む材料からなる構成としてもよい。

このような構成とすることにより、動作の高速性に加えて可逆的に安定した書き換え特性と良好な抵抗値のリテンション特性を有し、通常のＳｉ半導体プロセスと親和性の高い製造プロセスを実現することができる。

本発明の実施の形態２に係る不揮発性半導体記憶装置２００の構成例においては、第１のコンタクトプラグ１０４とトランジスタのドレイン電極１０１ａ、第２のコンタクトプラグ１０５とトランジスタのソース電極１０１ｂがそれぞれ直接接続されているが、その間に配線、コンタクトプラグなどが配置されていても、電気的に接続さえされていればかまわない。

（実施の形態３）
図７は、本発明の実施の形態３に係る不揮発性半導体記憶装置３００の構成例を示す断面図である。

図７に示すように、本実施の形態３の不揮発性半導体記憶装置３００は、トランジスタ１０１が形成された基板１０２と、この基板１０２上にトランジスタ１０１を覆って形成された第１の層間絶縁層１０３と、この第１の層間絶縁層１０３を貫通して形成され、トランジスタ１０１のドレイン電極１０１ａまたはソース電極１０１ｂと電気的に接続された第１のコンタクトプラグ３０１または第２のコンタクトプラグ３０２とを備えている。そして、不揮発性半導体記憶装置３００は、第１のコンタクトプラグ３０１の少なくとも一部を被覆して形成された第１の配線３０３と、第２のコンタクトプラグ３０２の少なくとも一部を被覆して形成された第２の配線３０４と、第１のコンタクトホール３０１ａ内の底部及び側壁に第１のコンタクトプラグ３０１と第１の層間絶縁層１０３及びドレイン電極１０１ａまたはソース電極１０１ｂとに挟まれた抵抗変化層３０５とを備えた構成である。

このような構成とすることにより、抵抗変化素子３０６とトランジスタ１０１とからなる１Ｔ１Ｒ型のメモリセル３０７を含む不揮発性半導体記憶装置３００が製造される。このときに、メモリセル３０７の配線である第１の配線３０３と、メモリ駆動部や周辺回路との配線としても利用することができる第２の配線３０４を同じ工程により同時に形成することができることから、プロセスの簡略化が図られている。

また、抵抗変化素子３０６は、ドレイン電極１０１ａを下部電極とし、第１のコンタクトプラグ３０１及び第１の配線３０３を上部電極として、抵抗変化層３０５を挟みこんで形成しており、メモリセル３０７の構造が簡素化され微細化されている。また、抵抗変化層３０５の底部は、ＣＭＰやドライエッチなどの加工に曝されることがないので、プラズマダメージ、ガスやスラリーによるダメージ、還元などの影響を確実に防止できる。更に、抵抗変化層３０５は、第１のコンタクトホール３０１ａ内の底部及び側壁に隣接して微細化及び集積化されて形成されているが、通常のＳｉ半導体プロセスに１マスク追加するだけで形成できる。したがって、不揮発性半導体記憶装置３００の製造プロセスでの工数が増えることがない。このことにより、さらに不揮発性半導体記憶装置３００の微細化が可能となり、高集積化、高速化及び低電力化が可能となるとともに、製造工程も簡略化され、製造期間の短縮や製造コストの削減に寄与することができる。

なお、本実施の形態３の不揮発性半導体記憶装置３００は、実施の形態１にて既に述べた不揮発性半導体記憶装置１００と同様の動作を行うので、動作例についての説明は省略する。

図８（ａ）から（ｃ）及び図９（ａ）、（ｂ）は本実施の形態３の不揮発性半導体記憶装置３００の製造方法を示す断面図である。図８（ａ）から（ｃ）及び図９（ａ）、（ｂ）を用いて、本実施の形態３の不揮発性半導体記憶装置３００の製造方法について説明する。

図８及び図９に示すように本実施の形態３の製造方法は、トランジスタ１０１が形成された基板１０２上に第１の層間絶縁層１０３を形成する工程と、第１のコンタクトホール内に抵抗変化層３０５及び第１のコンタクトプラグ３０１を形成する工程と、第２のコンタクトプラグ３０２を形成する工程と、第１の配線層３０３及び第２の配線３０４を形成する工程とを備えている。

まず、図８（ａ）に示すように、第１の層間絶縁層１０３を形成する工程において、トランジスタ１０１を覆って基板１０２上に第１の層間絶縁層１０３を形成する。

次に、図８（ｂ）に示す第１の抵抗変化層３０５を形成する工程において、第１の層間絶縁層１０３を貫通してトランジスタ１０１のドレイン電極１０１ａ上に第１のコンタクトホール３０１ａを形成したのちに抵抗変化層を全面に成膜し、第１の層間絶縁層１０３上の抵抗変化層をＣＭＰあるいはエッチングにより除去して、第１のコンタクトホール３０１ａの底部及び側壁に抵抗変化層３０５を形成する。

そして、図８（ｃ）に示す第１のコンタクトプラグ３０１を形成する工程において、第１のコンタクトホール３０１ａ及び抵抗変化層３０５の内側に導電体を埋め込み、第１のコンタクトプラグ３０１を形成する。

次に、図９（ａ）に示す第２のコンタクトプラグ３０２を形成する工程において、第１の層間絶縁層１０３を貫通してトランジスタ１０１のソース電極１０１ｂ上に第１のコンタクトホール３０２ａを形成したのちに導電体を埋め込み、第２のコンタクトプラグ３０２を形成する。

図９（ｂ）は、第１の配線３０３及び第２の配線３０４を形成する工程を示している。抵抗変化層３０５及び第１のコンタクトプラグ３０１の少なくとも一部を被覆して第１の配線３０３と、第２のコンタクトプラグ３０２の少なくとも一部を被覆して第２の配線３０４をそれぞれ分離して形成する。

このような方法とすることにより、１Ｔ１Ｒ型のメモリセルを構成することができ、抵抗変化素子の下部電極はドレイン電極１０１ａと、また、上部電極は第１の配線３０３及び第１のコンタクトプラグ３０１とそれぞれ共用することができ、メモリセルの構造を簡素化して微細化することができる。また、抵抗変化層は、通常のＳｉ半導体プロセスに１マスク追加するだけで形成できるので、プロセスでの工数が増えることなくプロセスコストも低減可能な不揮発性半導体記憶装置を実現することができる。

また、抵抗変化素子３０６は、ドレイン電極１０１ａを下部電極とし、第１の配線３０３及び第１のコンタクトプラグ３０１を上部電極として、抵抗変化層３０５を挟みこんで形成しており、メモリセル３０７の構造が簡素化され微細化されている。また、抵抗変化層は、通常のＳｉ半導体プロセスに１マスク追加するだけで形成できるのでプロセスでの工数が増えることがない。このことにより、さらに不揮発性半導体記憶装置３００の微細化が可能となり、高集積化、高速化及び低電力化が可能となるとともに、製造工程も簡略化され、製造期間の短縮や製造コストの削減に寄与することができる。

ここで、抵抗変化層３０５は、少なくともタンタル酸化物を含む材料からなる構成としてもよい。

このような構成とすることにより、動作の高速性に加えて可逆的に安定した書き換え特性と良好な抵抗値のリテンション特性を有し、通常のＳｉ半導体プロセスと親和性の高い製造プロセスを実現することができる。

本発明の実施の形態３に係る不揮発性半導体記憶装置３００の構成例においては、抵抗変化層３０５とトランジスタのドレイン電極１０１ａ、第２のコンタクトプラグ３０２とトランジスタのソース電極１０１ｂがそれぞれ直接接続されているが、その間に配線、コンタクトプラグなどが配置されていても、電気的に接続さえされていればかまわない。

（実施の形態４）
図１０は、本発明の実施の形態４に係る不揮発性半導体記憶装置４００の構成例を示す断面図である。

図１０に示すように本実施の形態４の不揮発性半導体記憶装置４００は、トランジスタ１０１が形成された基板１０２と、この基板１０２上にトランジスタ１０１を覆って形成された第１の層間絶縁層１０３と、第１の層間絶縁層１０３上に形成された抵抗変化層４０１と、第１の層間絶縁層１０３を貫通して形成され、トランジスタ１０１のドレイン電極１０１ａまたはソース電極１０１ｂと電気的に接続された第１のコンタクトプラグ４０２とを備えている。そして、不揮発性半導体記憶装置４００は、第１の層間絶縁層１０３及び抵抗変化層４０１を貫通して形成され、トランジスタ１０１のソース電極１０１ｂまたはドレイン電極１０１ａと電気的に接続された第２のコンタクトプラグ４０３と、第１のコンタクトプラグ４０２上の抵抗変化層４０１の少なくとも一部を被覆して形成された第１の配線４０４と、第２のコンタクトプラグ４０３の少なくとも一部を被覆して形成された第２の配線４０５とを備えた構成である。

ここでは、抵抗変化層４０１と第１の層間絶縁膜１０３を貫通するようにして第２のコンタクトプラグ４０３を形成し、この第２のコンタクトプラグ４０３に第２の配線４０５が接続している構造を示している。

しかしながら、第１のコンタクトプラグ４０２及び第２のコンタクトプラグ４０３を形成したのち、これらを覆い第１の層間絶縁層１０３上に抵抗変化層４０１を形成し、第２のコンタクトプラグ４０３上の抵抗変化層４０１の一部を除去して抵抗変化層４０１に貫通孔を形成する。そして、この貫通孔にプラグ電極材料を埋め込んで平坦化したのち、その上に第１の配線４０４と第２の配線４０５をそれぞれ分離して形成して不揮発性半導体記憶装置４００を製造することもできる。

図１０に示す不揮発性半導体記憶装置４００において、抵抗変化素子４０６は、第１の配線４０４を上部電極とし、第１のコンタクトプラグ４０２を下部電極として、この上部電極及び下部電極により抵抗変化層４０１を挟んで形成されており、メモリセル４０７は、この抵抗変化素子４０６とトランジスタ１０１とにより１Ｔ１Ｒ型に構成されている。

このような構成とすることにより、抵抗変化素子４０６の下部電極は第１のコンタクトプラグ４０２と、また、上部電極は第１の配線４０４とそれぞれ共用することができ、メモリセル４０７の構造を簡素化して微細化することができる。したがって、第１のコンタクトプラグ４０２が抵抗変化層４０１を貫通しないところに抵抗変化素子４０６が構成されることとなる。抵抗変化層４０１は平坦な部分に形成するので、成膜のみのばらつきを見込めばよく、セル抵抗のばらつきを低減することができる。更に、抵抗変化素子近傍の抵抗変化層はＣＭＰやドライエッチなどの加工に曝されることがないので、プラズマダメージ、ガスやスラリーによるダメージ、還元などの影響を確実に防止できる。また、抵抗変化層４０１は、通常のＳｉ半導体プロセスに１マスク追加するだけで形成できるので、プロセスでの工数が増えることなくプロセスコストも低減可能な不揮発性半導体記憶装置４００を実現することができる。

このことにより、不揮発性半導体記憶装置４００の微細化も可能となり、高集積化、高速化及び低電力化が可能となるとともに、製造工程も簡略化され、製造期間の短縮、製造コストの削減に寄与することができる。

なお、本実施の形態４の不揮発性半導体記憶装置４００は、実施の形態１にて既に述べた不揮発性半導体記憶装置１００と同様の動作を行うので、動作例についての説明は省略する。

図１１（ａ）から（ｃ）及び図１２（ａ）、（ｂ）は本実施の形態４の不揮発性半導体記憶装置４００の製造方法を示す断面図である。図１１（ａ）から（ｃ）及び図１２（ａ）、（ｂ）を用いて、本実施の形態４の不揮発性半導体記憶装置４００の製造方法について説明する。

図１１及び図１２に示すように本実施の形態４の製造方法は、トランジスタ１０１が形成された基板１０２上に第１の層間絶縁層１０３を形成する工程と、第１のコンタクトプラグ４０２を形成する工程と、抵抗変化層４０１を形成する工程と、第２のコンタクトプラグ４０３を形成する工程と、第１の配線層４０４及び第２の配線層４０５を形成する工程とを備えている。

まず、図１１（ａ）に示すように、第１の層間絶縁層１０３を形成する工程において、トランジスタ１０１を覆って基板１０２上に第１の層間絶縁層１０３を形成する。

次に、図１１（ｂ）に示す第１のコンタクトプラグ４０２を形成する工程において、第１の層間絶縁層１０３を貫通してトランジスタ１０１のドレイン電極１０１ａ上に第１のコンタクトホール４０２ａを形成したのちに導電体を埋め込み、第１のコンタクトプラグ４０２を形成する。

そして、図１１（ｃ）に示す抵抗変化層４０１を形成する工程において、第１のコンタクトプラグ４０２を覆い、第１の層間絶縁層１０３上に抵抗変化層４０１を堆積する。

次に、図１２（ａ）に示す第２のコンタクトプラグ４０３を形成する工程において、抵抗変化層４０１及び第１の層間絶縁層１０３を貫通してトランジスタ１０１のソース電極１０１ｂ上に第２のコンタクトホール４０３ａを形成したのちに導電体を埋め込み、第２のコンタクトプラグ４０３を形成する。

図１２（ｂ）は、第１の配線４０４及び第２の配線４０５を形成する工程を示している。すなわち、第１のコンタクトプラグ４０２の少なくとも一部を被覆して第１の配線４０４と、第２のコンタクトプラグ４０３の少なくとも一部を被覆して第２の配線４０５をそれぞれ分離して形成している。

このような方法とすることにより、抵抗変化素子４０６とトランジスタ１０１とからなる１Ｔ１Ｒ型のメモリセル４０７を含む不揮発性半導体記憶装置４００が製造される。また、抵抗変化素子４０７は、第１のコンタクトプラグ４０２を下部電極とし、第１の配線４０４を上部電極として、抵抗変化層４０１を挟みこんで形成しており、メモリセル４０７の構造が簡素化され微細化されている。また、抵抗変化層は、通常のＳｉ半導体プロセスに１マスク追加するだけで形成できるのでプロセスでの工数が増えることがない。このことにより、さらに不揮発性半導体記憶装置４００の微細化が可能となり、高集積化、高速化及び低電力化が可能となるとともに、製造工程も簡略化され、製造期間の短縮や製造コストの削減に寄与することができる。

ここで、抵抗変化層４０１は、少なくともタンタル酸化物を含む材料からなる構成としてもよい。

このような構成とすることにより、動作の高速性に加えて可逆的に安定した書き換え特性と良好な抵抗値のリテンション特性を有し、通常のＳｉ半導体プロセスと親和性の高い製造プロセスを実現することができる。

本発明の実施の形態４に係る不揮発性半導体記憶装置４００の構成例においては、第１のコンタクトプラグ４０２とトランジスタのドレイン電極１０１ａ、第２のコンタクトプラグ４０３とトランジスタのソース電極１０１ｂがそれぞれ直接接続されているが、その間に配線、コンタクトプラグなどが配置されていても、電気的に接続さえされていればかまわない。

（実施の形態５）
図１３は、本発明の実施の形態５に係る不揮発性半導体装置５００の構成を示すブロック図である。また、図１４は、図１３に示すＣ部の構成（２ビット分の構成）を示す拡大断面図である。

本実施の形態５の不揮発性半導体装置５００は、例えば実施の形態１の不揮発性半導体記憶装置１００を備える不揮発性半導体装置５００であって、基板の上に互いに平行に、例えばストライプ形状に形成された複数のワード線と、この複数のワード線の上方に基板の主面に平行な面内において同じくストライプ形状に形成され、かつ複数のワード線に立体交差するように形成された複数のビット線と、複数のワード線と複数のビット線との立体交差点に対応して設けられた抵抗変化素子とを具備したメモリアレイを備えたものである。

図１３に示すように本実施の形態５に係る不揮発性半導体装置５００は、半導体基板上に、メモリ本体部５０１を備えており、このメモリ本体部５０１は、メモリアレイ５０２と、行選択回路／ドライバ５０３と、列選択回路５０４と、データの書き込みを行うための書き込み回路５０５と、選択ビット線に流れる電流量を検出し、データを判定するセンスアンプ５０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路５０７とを具備している。

メモリアレイ５０２は、基板上に形成された、互いに交差するように配列された複数のワード線ＷＬ０、ＷＬ１、ＷＬ２及びビット線ＢＬ０、ＢＬ１、ＢＬ２と、これらのワード線ＷＬ０、ＷＬ１、ＷＬ２及びビット線ＢＬ０、ＢＬ１、ＢＬ２の交点に対応してそれぞれ設けられた複数のトランジスタＴ１１、Ｔ１２、Ｔ１３、Ｔ２１、Ｔ２２、Ｔ２３、Ｔ３１、Ｔ３２、Ｔ３３（以下、「トランジスタＴ１１、Ｔ１２、・‥」と表す）と、トランジスタＴ１１、Ｔ１２、‥と１対１に設けられた複数の抵抗変化素子Ｍ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３（以下、「抵抗変化素子Ｍ１１、Ｍ１２、…」と表す）とを備えている。

また、メモリアレイ５０２は、ワード線ＷＬ０，ＷＬ１，ＷＬ２に平行して配列されている複数のプレート線ＰＬ０，ＰＬ１，ＰＬ２を備えている。

図１３に示すようにワード線ＷＬ０、ＷＬ１の上方にビット線ＢＬ０が配され、そのワード線ＷＬ０、ＷＬ１とビット線ＢＬ０との間に、プレート線ＰＬ０，ＰＬ１が配されている。

ここで、図１３における抵抗変化素子Ｍ１１は、図１４における抵抗変化素子Ｍ１１が相当し、この抵抗変化素子Ｍ１１は、上部電極である第１の配線５１５、貴金属の白金からなる電極層５１４、抵抗変化層５１３、及び下部電極である第１のコンタクトプラグ５１１から構成されている。

なお、図１４においてトランジスタ１０１と抵抗変化素子Ｍ１１とによりメモリセル５１６が構成されている。また、トランジスタ１０１は、第２のコンタクトプラグ５１７、第２の配線５１８及び第３のコンタクトプラグ５１９を介して電気的にビット線ＢＬ０に接続されている。

次に、その動作を説明する。外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ５０３へ出力するとともに、列アドレス信号を列選択回路５０４へ出力する。ここで、アドレス信号は、複数の抵抗変化素子Ｍ１１，Ｍ１２，・・・を含むメモリセル５１６のうちの選択される特定のメモリセル５１６のアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。

外部から入力される制御信号（図示せず）は、データの書き込みサイクルにおいては、データ入出力回路５０７に入力された入カデータＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路５０５へ出力する。他方、データの読み出しサイクルにおいて、制御信号は、読み出し用電圧の印加を指示する読み出し信号を列選択回路５０４へ出力する。

行選択回路／ドライバ５０３は、アドレス信号から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。

また、列選択回路５０４は、アドレス信号から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。

書き込み回路５０５は、制御信号が書き込み信号であった場合、列選択回路５０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。

また、センスアンプ５０６は、データの読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定する。その結果得られた出力データＤoは、データ入出力回路５０７を介して、外部回路へ出力される。

なお、本実施の形態５では実施の形態１の不揮発性半導体記憶装置１００を用いて説明したが、実施の形態２から４の不揮発性半導体記憶装置２００、３００、４００を用いてもよい。

上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。

本発明の不揮発性半導体記憶装置は、集積度が高く低電力で、かつ高速の動作が可能で、しかも安定した書き込み及び読み出し特性を有しており、デジタル家電、メモリカード、携帯型電話機及びパーソナルコンピュータなどの種々の電子機器に用いられる不揮発性半導体記憶装置として有用である。

１００，２００，３００，４００ 不揮発性半導体記憶装置
１０１ トランジスタ
１０１ａ ドレイン電極
１０１ｂ ソース電極
１０１ｃ ドレイン領域
１０１ｄ ソース領域
１０１ｅ ゲート電極
１０２ 基板
１０３ 第１の層間絶縁層
１０４，３０１，４０２，５１１ 第１のコンタクトプラグ
１０４ａ，３０１ａ 第１のコンタクトホール
１０５，３０２，４０３，５１７ 第２のコンタクトプラグ
１０５ａ 第２のコンタクトホール
１０６，３０５，４０１，５１３ 抵抗変化層
１０６ａ，１０７ａ，１１０ 端面
１０７，２０１，３０３，４０４，５１５ 第１の配線
１０８，２０３，３０４，４０５，５１８ 第２の配線
１０９，５１４ 電極層
１１１，２１０，３０６，４０６ 抵抗変化素子
１１２，２１１，３０７，４０７，５１６ メモリセル
２０２ 第１の抵抗変化層（抵抗変化層）
２０４ 第２の抵抗変化層（抵抗変化層）
２０５ 第２の層間絶縁層
２０６，５１９ 第３のコンタクトプラグ
２０６ａ 第３のコンタクトホール
２０７ 第４のコンタクトプラグ
２０７ａ 第４のコンタクトホール
２０８ 第３の配線
２０９ 第４の配線
５００ 不揮発性半導体装置
５０１ メモリ本体部
５０２ メモリアレイ
５０３ 行選択回路／ドライバ
５０４ 列選択回路
５０５ 書き込み回路
５０６ センスアンプ
５０７ データ入出力回路

Claims (7)

1. 第１主電極と第２主電極と制御電極とを有するトランジスタが複数形成された基板と、
   前記基板上に前記複数のトランジスタを覆うように形成された第１の層間絶縁層と、
   前記第１の層間絶縁層を貫通し前記複数のトランジスタが有する第１主電極のそれぞれと電気的に接続されるように形成された複数の第１のコンタクトプラグと、
   前記複数の第１のコンタクトプラグのそれぞれについてその上端面の少なくとも一部を被覆するように前記複数の第１のコンタクトプラグのそれぞれに対応して個別に形成された複数の抵抗変化層と、
   前記複数の抵抗変化層上に第１の方向に延びるように形成された第１の配線と、を備え、
   前記第１の方向を前後方向とし、前記第１の方向に垂直で前記基板の主面に平行な方向を左右方向とするとき、前記抵抗変化層の前後の端面は前記第１の配線の端面と同一面内になく、前記第１の配線の左側の端面と前記抵抗変化層の左側の端面とが同一面内にあり、前記第１の配線の右側の端面と前記抵抗変化層の右側の端面とが同一面内にある、不揮発性半導体記憶装置。
2. 前記第１の配線は、前記抵抗変化層と接する面に少なくとも貴金属からなる電極層を備えたことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記貴金属は白金からなることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
4. トランジスタが形成された基板と、
   前記基板上に前記トランジスタを覆って形成された第１の層間絶縁層と、
   前記第１の層間絶縁層に形成され、前記トランジスタのソース電極またはドレイン電極と電気的に接続された第１のコンタクトプラグまたは第２のコンタクトプラグと、
   前記第１のコンタクトプラグの少なくとも一部を被覆して形成された第１の配線と、
   前記第１の配線上に形成され、前記第１の配線と同一端面を有する第１の抵抗変化層と、
   前記第２のコンタクトプラグの少なくとも一部を被覆して形成された第２の配線と、
   前記第２の配線上に形成され、前記第２の配線と同一端面を有する第２の抵抗変化層と、
   前記第１の配線、前記第２の配線、前記第１の抵抗変化層及び前記第２の抵抗変化層を覆い前記第１の層間絶縁層上に形成された第２の層間絶縁層と
   前記第２の層間絶縁層を貫通して前記第１の抵抗変化層上に形成された第３のコンタクトプラグと、
   前記第２の層間絶縁層及び前記第２の抵抗変化層を貫通して前記第２の配線上に形成された第４のコンタクトプラグと、
   前記第３のコンタクトプラグ及び前記第４のコンタクトプラグ上を覆い前記第２の層間絶縁層上に形成された第３の配線及び第４の配線とを備えたことを特徴とする不揮発性半導体記憶装置。
5. 前記抵抗変化層は、少なくともタンタル酸化物を含む材料からなることを特徴とする請求項１から４のいずれか１項に記載の不揮発性半導体記憶装置。
6. トランジスタが形成された基板上に前記トランジスタを覆って第１の層間絶縁層を形成する工程と、
   前記第１の層間絶縁層を貫通して前記トランジスタのドレイン電極またはソース電極上に第１のコンタクトホール及び第２のコンタクトホールを形成し、前記第１のコンタクトホール及び前記第２のコンタクトホール内に第１のコンタクトプラグ及び第２のコンタクトプラグを形成する工程と、
   前記第１のコンタクトプラグの少なくとも一部を被覆して抵抗変化層を形成する工程と、
   前記抵抗変化層の少なくとも一部を除去すると同時に、前記抵抗変化層の少なくとも一部を被覆した第１の配線と、前記第２のコンタクトプラグの少なくとも一部を被覆した第２の配線とを形成する工程とを備えた不揮発性半導体記憶装置の製造方法。
7. トランジスタが形成された基板上に前記トランジスタを覆って第１の層間絶縁層を形成する工程と、
   前記第１の層間絶縁層を貫通して前記トランジスタのドレイン電極またはソース電極上に第１のコンタクトホールまたは第２のコンタクトホールを形成し、前記第１のコンタクトホール及び前記第２のコンタクトホール内に第１のコンタクトプラグ及び第２のコンタクトプラグを形成する工程と、
   前記第１のコンタクトプラグの少なくとも一部を被覆して第１の配線層及び前記第１の配線層と同一端面を有する第１の抵抗変化層を、前記第２のコンタクトプラグの少なくとも一部を被覆して第２の配線層及び前記第２の配線層と同一端面を有する第２の抵抗変化層を形成する工程と、
   前記第１の配線と前記第１の抵抗変化層及び前記第２の配線と前記第２の抵抗変化層を覆い前記第１の層間絶縁層上に第２の層間絶縁層を形成する工程と、
   前記第２の層間絶縁層を貫通して前記第１の抵抗変化層上に第３のコンタクトプラグを形成する工程と、
   前記第２の層間絶縁層及び前記第２の抵抗変化層を貫通して前記第２の配線上に第４のコンタクトプラグを形成する工程と、
   前記第３のコンタクトプラグ及び前記第４のコンタクトプラグ上を覆い前記第２の層間絶縁層上に第３の配線及び第４の配線を形成する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。

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