TW498557B - A method of manufacturing a semiconductor device - Google Patents

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Andreas Hubertus Montree
Jurriaan Schmitz
Pierre Hermanus Woerlee
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Koninkl Philips Electronics Nv
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Description

498557 士:^-::.^ :.;忍財產局員工消f合作社印製 A7 五、發明說明（1 ) 本發明係關於一種製造一半導體裝置之方法，半導體裝 ^ ^ °半導體主體，係在其一表面處備有一非揮發性記 憶體=件，非揮發性記憶體元件具有一浮動閘極，係位於 一重璺控制閘極與一渠道區之間，渠道區則位於半導體主 體内且延伸於-源極區及一汲極區之間，藉由該方法^得 都接於表面之-第一導電率活性區定義於半導體主體内， 及提供一浮動之閘介電質，浮動閘極即施加於浮動之閘介 電質層，浮動閘極具有一大致平坦之表面部延伸大致平行 於半導體主體之表面，及具有側壁部延伸大致垂直於半導 體王體之表面，該浮動閘極備有一閘間介電質，控制閘極 即施加於問間介電t，控制閘極係以電容性聯結於浮動閘 極之大致平坦表面部，同時亦聯結於鄰近源極區及汲極區 之浮動閘極之至少側壁部。 前開段落中所述製造半導體裝置之方法係習知於1^_八_ 5,395,778號申請案中，在習知方法中，半導體主體之活性 區備有一第一絕緣層以提供浮動之閘介電質，一矽層即施 加之第纟巴緣層以由此製成浮動之閘極。浮動之閘極製成 後，源極區及汲極區即提供於半導體主體内，且施加一第 二絕緣層以提供閘間介電質。在次一步驟中，施加一導電 層以自此製成重眷之控制閘極，控制閘極係以電容性聯結 於浮動閘極之大致平坦表面部，同時亦聯結於鄰近記憶體 元件源極區及汲極區之浮動閘極之至少側壁部。 έ知方法之一缺點在於，至少鄰近於源極區及没極區處 ，重疊之控制閘極僅利用一疊第一絕緣層，以提供浮動之 -4 - 0 0家標準（CNS)A4規格（210 X 297公爱） 裝--------訂---- (請先閱讀背面之注咅J事項再填寫本頁) 498557 A7 B7 經濟部智慧財產局員工消費合作社印^^ 五、發明說明（2 ) 閘介電質覆以第二絕緣層且因而提供閘間介邑 於半導體主體。因此，在—方之重疊控制問丄：象 導體王體内源極區及汲極區之間之記憶體元件操作期間即 感應出渦流式電容，而渦流式電容會不利地昇高記憶體元 件之供給電壓。 本發明之一目的在於提供一種製成前開段落所述半導體 裝置之方法，該方法抑制重疊控制閘極與半導體主體之間 d瓦式電容感應’因A抵消記憶體元件之供⑨電壓昇高。 依本發明所示，此目的之達成係在於定義活性區後施加 一圖型層，該圖型層係在半導體主體内之一第二導電率之 源椏區及汲極區製造期間做爲一遮罩，隨後以一厚度提供 一介電質層且其厚度大得足以覆蓋圖型層，介電質層利用 -材料去除處理以去除其部分厚度，直到圖型層曝露出爲 止，隨即去除該圖型層，藉此製成一凹穴於介電質層内， j凹穴施加一第一絕緣層以提供記憶體元件之浮動閘介電 貝，一第一導電層即施加於該第一絕緣層，以填充介電質 層内之日穴，該第一導電層利用遮罩蚀刻以成型爲浮動間 a浮動閘極復以一g二絕緣層，以提供記憶骨重元件之間 1j %貝，一第一導電層即施加於該第二絕緣層，該第二 導電層即成型爲重疊之控制閘極。 ，本發明之上述方法有利於一非揮發性記憶體元件之製造 :隐體7L件具有-控制閘極，係以電容性聯結於鄰近源 :區及汲極區之浮動閘極之至少側壁部。重疊之控制閘極 用一璺層以絕緣於半導體主體，疊層之厚度利用一介電
Imp 裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁)
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五、發明說明（3 ) 貝層：：1彳電質層厚度較大於備有浮動閘介電質之第 -絕緣層與備有記憶體元件閘間介電質之第二絕緣層之厚 度。依重4控制閘極與半導體主體之間之滿流式電容 感應7传以抑制，並且抵消供給電壓之昇高。 疋我活f生區後施加一圖型層，該圖型層係在後續之源極 區t汲極區製造期間做爲一遮罩。圖型層去除前，以一厚 度犯力車乂厚〈介電質層且其厚度大得足以覆蓋圖型層， 二:貝層Ik後利用例如化學機械式拋光)以去除其部 旱度it 圖型層曝露出爲止’隨即利用選擇性蚀刻以 去：謂層，藉此製成一凹穴於介電質層内。圖型層去 、後又蝕可貝犯以去除一例如由氧化矽組成之表面層 有施加至半導體主體表面，以防止半導體主體受 染二，加一第一絕緣層以提供記憶體元件之浮動閘介 :貝’ 7第一導電層即施加於該第-絕緣層，以填充介電 質層内之凹穴’該第_導電層隨後利用遮罩㈣以成型爲 ㈣㈣，浮動閘^有一大致平坦之表面部延伸大致平 订於半導體主體之表面，及具有側壁部延伸大致垂直於半 導體主體之表面。隨後施加一第二絕緣層，以提供記憶體 疋件之閘間介電質，H電層即施加於該第二絕緣層 ’該第二I電層利用遮罩触刻以成型爲重#之控制問極。 重疊之控制閘極不僅以電容性聯結於浮動閘極之大致平坦 表面部，同時亦聯結於鄰近源極區及汲極區之浮動閘極之 至少惻壁部。控制閘極蝕刻期間，並不需要進一步去除使 用同遮罩之第二絕緣層及第一絕緣層，但是若使用一高 〜、.氏二m3丐，i’fgig家標準（CXS)A4規格（2J〇 χ 297公釐
裝 訂------ (請先閱讀背面之注意事項再填寫本頁)
,>;工;?亨4 _ 4 產局員工消費合作社印制G -6 - 498557 經濟部智慧財產局員工消費合作社印制衣 A7 B7 五、發明說明（4 ) 介電常數材料於第二絕緣層及/或第一絕緣層之情況下則有 其助益。 爲了取得浮動閘極與重疊控制閘極之間之大電容性镇合 ，其有利於在第一導電層蝕刻成浮動閘極期間使用一過大 尺寸之遮罩。依此，浮動閘極之導電材料將於至少源極區 及没極區方向中，向外伸展超過塗有第一導電層之介電質 層，到達大致爲介電質層内之凹穴以外。 以渠道長度小於大約2微米之MOS非揮發性記憶體元件而 言，短渠道效應在相關於裝置性能上開始扮演重要角色， 以往用於抑制短渠道效應之雜質係在鄰接於半導體主體表 面之活性區定義後及覆蓋整個半導體主體表面之一閘氧化 物層，施加後植入，依此，引入之雜質在側向分佈於整個活 性區，且需逆摻雜於鄰接半導體主體表面之區域中之源極 區與汲極區之後續製造。 爲了抵消一源極區與一汲極區製造上所需之逆摻雜，其 係有利地利用介電質層做爲一遮罩而以自行對準方式將雜 質經過凹穴以引入半導體主體之渠道區内。 雜質可藉由一擴散方法以引入半導體主體之渠遒區，其 大體上包括二步驟。第一，雜質藉由一氣體沉積步驟以放 置於或接近於半導體主體表面，或著藉由以一含有所需離 質之層物塗覆於表面，隨後進行一退火處理以利用擴散進 一步驅送雜質至半導體主體内。另一變換之擴散方法爲離 子植入’所需之雜質係先離子化，隨後由一電場或磁場加 速土 向说階，通常爲1至5〇〇 keV，加速之高能量離子束 本紙張d㈣中國國家標準（CNS)A4規格⑵Ο X 297公爱] ___ ----------------- C請先閲讀背面Μ涑意事頊再填寫本 498557 經;^$^^以.4局3工消費合作社印製 A7 B7 五、發明說明（5) 撞擊半導體主體表面且貫穿其曝露之表面，貫穿通常在表 面以下小於1微米處，且在植入期間對晶格產生可觀之破壞 ，因此需要一退火處理以修復受損之晶格，以及激勵植入 之離子。 由於其精確控制引入半導體主體内之雜質量，因此離子 植入方式較佳爲擴散，再者，離子植入容許雜質比以擴散 更少之側向配置引入半導體主體内，因此容許裝置以較小 尺寸特性製造。 如上所述’隨著渠道長度減小至大約2微米以下，短渠道 效應開始對MOS裝置扮演重要角色，特別是短渠道效應如 習知之貫穿者及短渠道閥電壓變動即爲主要事項。 與.牙係種相關於源極區及没極區之耗盡區併合現象， 亦即當渠道變短時，耗盡區之邊緣即變接近，且假設渠道 區之摻雜係隨著渠道長度減小而保持不變。當渠道長度逐 漸等於源極區及汲極區之耗盡區寬度總和時，貫穿即建立。 由實驗可知，當渠道長度減小至2微米以下時，閥電壓變 移至長渠道値以下，此效果稱爲短渠道閥電壓變移。由源 極區及及極區造成之閘極下方渠道區内之耗盡電荷小數係 不足以用於長渠道式非揮發性記憶體元件，但是可以同於 短渠道式非揮發性記憶體元件，其渠道長度接近於源極區 及没極區之耗盡區寬度總和。因此，只需較少電荷即可造 成反向，且閥電壓亦降低。 /技據上述背景，其有料提供—短渠道式非揮發性記情 脱疋件（渠运區以-雜質區，做爲閥電壓校正及/或貫穿抑 D國家準（CNS)A4規格（21〇 X 297公j 裝--------訂----- (請先閱讀背面之注意事項再填寫本頁) # -8 - 49853/ 五、發明說明（6 ώ 財 產 局 ，.卜 f 合 社 印 製 制。爲了達到這些效應，開極下方渠道區内之増加，用於閥電壓校正及/或貫穿抑制：雜； ㈣2 :體主體表面方向植入渠道區。，淮，爲了中 “者―万向及平面之雜質穿渠，較佳爲最 藉由傾斜半導體主體以對於半 “ 干泽把王肢表面心法線呈大約7 " 又t入，應注意的是用於貫穿抑制之植入通常導 致閥電壓增高。 ^八逋书導 一非揮發性記憶體元件之又一 入、σ „ 又改艮係利用俗稱之暈圈植 入，吓即習知之袋狀植入，並忤 皁固4 彳，m π ^ 4成一較有效率之熱載體產 生，因而增大記憶體元件 % ^ ^ ^ . 杠式速度。基於此目的，其優 主體表面之法線方向呈-銳角植入雜質， ::々入朱這區之最大角度係取決於介電質層中之凹穴之 長見比。 :記憶體元件源極區及及極區製造期間做爲一遮罩之圖 M A nW 士 乳化銘，惟’馬了使製程配合於 ，白&CMOS處理，有利地施加 犯加又圖型層係包含矽，就此而言 ’夕晶石夕、非晶石夕或GexSin ——Γ m 斤 （丨·x)吓可採用，x代表0與1之間 範圍内之鍺小數。 、、據只L可次口纟圖型層係由矽組成，則終止介電質層 (化學機械式抛光（CMP)之瞬間較爲重要。若cMp製程過 :終止則氧化物殘餘物會留在圖型層上，有礙後續之圖型 表枉只她過長，計畫閘極區之高度定義 會有不利影響。爲了改善製程之高度定義，較佳爲施加圖 里層做爲，，包括-第-子層，係包含石夕，及位於其 訂 i 本纸張&度適丐中國國家標準（CNS)A4規格（210 x 297公釐） -9 - 498557
頂4上 <-第—子層’係由_材料組成且該材料具有一較 G濟#智丛財產局Μ工消费合作社印製 大於矽者，抗材料去除處理性及可相關於介電質層做選擇 性蚀刻。第二子層在介電質層去除期間將做爲—钱刻終止 層，關於此點，其較佳爲施加氮化矽做爲第二子層，而氧 化侧介電質層，，氧化銘可代替氮化:夕及/或 BPSG(硼磷矽酸玻璃）代替氧化石夕。 非揮發性記憶體元件之控制問極及/或浮動問極，亦即第 二導電層及/或第-導電層，其可以有利地包含_金屬，而 代替習知之多晶矽，相反於多晶矽的是，金屬本身具有一 較低電阻値且可免於不利之耗盡效應。關於此點，可採用 :低電阻値金屬，例如鋁、鎢、銅或鉬，若採用金屬則導 電層較佳爲施加做爲一雙層，包括一含有金屬之層位於一 做爲一黏接層及/或障壁層之層頂部上。關於此點，鈦可做 馬黏接層而氮化鈦（TiN)或鎢化鈦（1^〜）可做爲障壁層。 爲了改吾非揮發性記憶體元件性能，其可有利地施加一 介電質材料’且其介電常數大於閘介電質以及其所製成之 絕緣層之氧化秒者（ε〜4)，關於此點，氧化钽（Ta2〇5 ; ε 〜2 Ο - 2 5 )、氧化鋁（Al2〇3 ; ε〜丨〇 )或氮化矽（si3：NU ; ε〜7 ) 亦可有利地採用，因爲這些材料係利用化學氣體沉積 (CVD)而以貼服及可複製方式沉積。 本發明之上述及其他内容可由參考文後之實施例及圖式 中得知，圖式中： 圖1 土 1 2係以截面示意圖揭示利用本發明方法第一實施 例4 一包含一非揮發性記憶體元件之半導體裝置製造中之 關家標準（CNS)A4規格⑵0 X 297公f ) -------------- (請先閱讀背面之注意事項再填寫本頁) ^9, 498557 I-1—.—---本 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（8 ) 連續階段。 圖1 3及1 4係以截面示意圖揭示利用本發明方法第二實施 例之一包含一非揮發性記憶體元件之半導體裝置製造中之 二階段。 雖然本發明在文後係以一單一M0S非揮發性記憶體元件 馬基礎，但是習於此技者將明瞭本發明有利於使用在相關 於任意非揮發性記憶體元件中，例如Ep職（可抹除可寫錄 1讀記憶體）、EEPR〇M(電可㈣可寫錄唯讀記憶體）或快 k抹寫EEPROM，且本發明有利於用在CM〇s及bicm〇s積 體電路之製造中。 圖1至12係以截面示意圖揭示—包含一非揮發性記憶體 讀之半導體製造巾之連續階段，料用本發明方法之一 第一實施例。 參閲圖卜一第一導電率類型之半導體主體i，在本範例 中例如爲p型導電率之石夕主體，其在—表面2上提供較厚之 減物場絕緣區3，係至少局部凹人半導體主體^内且定義 邮活性區4，其内可製造本範例中iNM〇s@非揮發性記憶 时疋件，杈厚疋氧化物絕緣區3通常利用l〇c〇s(當地矽 化）或sti(淺圳隔離）製成。接著，半導體主體丨之表面2備 有層5，例如由氧化矽組成，其覆以一圖型層8。在本 :中’圖型層8可藉由沉積—雙層而取得，該雙層包括例如 1^之1 —子層6且捧雜以—摻雜劑，如料可能爲蝴 用及=方之-第二子層7，例如由氮切组成，及藉由使 叙光石版印刷万式製成圖型於該雙層。除了氮化矽， 纸化尺度_家標準(cns)a4規^· (210x297 公釐） ^^裝--------訂---- (請先閱讀背面之注意事項再填寫本頁)
n n n I I 11 . 498557 五、發明說明（9 4 合 作 社 t*[7 ，、他任通备材料皆可使用，例如氧化 了多晶矽外，非 或/、、，'且&物。除 範圍内之鍺二 亦可採用’ x代表0與1之間錯小數，應注意的是，圖間 由多晶矽、非晶矽或G s 』A早層，且 氮化_化銘所組成I 7:如 例：二SI不需要。在施加圖型層8後…型範 例中相反導電率之源極/及極 4 輕劑量之磷或砷自λ 又係矛J用例如較 絕緣區3ΓΛ 及利用圖型層8與氧化物場 σσ 罩而製成於圖型層8之相對立例上。 ^，目型層8藉由例如習知_氧切層（如圖2)之 =向：性回餘，以備有側壁間隔件1〇。側壁間隔们^ 區^係^型1已例中之第二導電率之高度換雜源區11及汲 :口係利用例如較重劑量之鱗或绅自行對準植入，及利用 ^匕物場絕緣區3與圖型層8及側壁間隔件ι〇做爲一遮罩而 叙成於側壁間隔件1〇之相對立側上。應注意的是，一渠道 區1^3係由延伸之源區Η，9及延伸之汲區]2，9圍繞。 a請參閲圖3，本範例中由氧化矽組成之一介電質層丨斗係 他加於一厚度，而足以覆蓋圖型層8，顯然，其他適當之電 七’泉材料如PSG(磷矽酸玻璃）或BPSG(硼磷矽酸玻璃）亦可 採用。介電質層14之厚度例如爲大約15〇至2〇〇毫微米。 此後，介電質層1 4除去其部分厚度，直到圖型層8曝露 Q止（如圖4 )，此例如可使用化學機械式拋光（CMp)，及例 如休用一般市面可得漿液。在材料去除處理期間，本範例 中由氮化矽組成之第二子層7將作爲一終止層。 訂 i '园囚家標準（CNS)A4規格（2]0 χ 297公f ) -12·
498557 五、發明說明（10) 在下一步驟中（如圖5 )，本範例中由氮化矽組成之第二子 層7係相關於介電質層1 4及側壁間隔件丨〇做選擇性去除且 後二者在本範例中皆由氧化矽組成，例如利用熱磷酸及磺 酸之混合物做濕性蚀刻去除，依此方式，介電質層丨4即備 有一凹穴1 5。 參閱圖6，第一子層6及層5係在二分離之蝕刻步驟中去 除，本範例中由多晶石夕組成之第一子層6例如可用熱Koh溶 液做濕性蝕刻選擇性去除，或用HBr/Cl2混合物做電漿蝕刻 。本範例中由氧化矽組成之層5可利用H F做濕性蝕刻去除 。在下一步驟中，半導體主體1之渠道區13備有一第一導 電率之雜質區16其在本範例中爲1)型，係引入ρ型雜質如硼 (Β)經過凹穴15至渠道區13内，且以介電質層“做爲一遮 罩而用自行對準方式。雜質區1 6例如可應用爲一淺區，以 校正NMOS記憶體元件之閥電壓，及/或應用爲一較深區， 以抑制NMOS記憶體元件之延伸源區丨丨，9及延伸汲區12， 9之間貫穿。將ρ型雜質引入半導體主體丨係藉由自半導體 王體1表面2處之一化學物源擴散而達成，惟，基於前述理 由’ ρ型雜質較佳爲利用箭頭1 7所示之離子植入法引入， 就此而言，硼可用大約20至6〇 ke ν範圍内之能量及大約 2.1 〇原子/厘米2之劑量植入。習於此技者可知場（ρ )離子 或钟（A s)離子可因相似原因而植入一 pM〇s非揮發性記憶 體兀件内，例如磷可用大約1〇〇至13〇 keV範圍内之能量及 大約2.1013原子/厘米2之劑量植入，而砷可用大約18〇至24〇 keV範圍内之能量及大約21〇13原子/厘米2之劑量植入。實 --------^--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -13- 哪557
------I 本 G濟部智殳財產局員工消费合作社印製 ，植入上係大致垂直於半導體主體】之表面2，惟爲了防止 沿著結晶方向及平面穿渠 ‘一 、 牙木取好在植入則猎由傾斜半 導缸王組1以對於半導體主體丨表面2之法線呈一大約7度之 :角度植入。應注意的是供做閥電壓校正之淺區及供‘貫 :抑制Use深區可在二植人步驟中以不同能量實施，或在 —植入步驟中以相同能量同時實施。 斤—不’ 1 一絕緣層18係施加於所有曝露之表面 ，問介電質19，第一絕緣層18可由 =;Γ 於氧化々者之一介電材料如氧化- 介雨所1Q ，廿 右虱化矽施用於浮動之閘 化二—— 如可精由矽之化學氣體沉積或矽之埶氧 化取侍，高介電常數材料氧化釦、 …乳 釗raw级a —乳化1口及II化石夕例如 利用化學氣體沉積(CVD)施力"第 可爲大約10至20毫微米。 < 厗埂例 ’=:是，上述用於貫穿抑制及/或間電壓校正之離 匕可以在弟一絕緣層丨8施加後實施，吾人可知 化矽組成且提供於半導體主 、如以 馑入又特徵，惟，若第一絕緣； ^ ^ 質材料组成，則相關於離子植二4广電常數之介 」姐八且鬲達大約9〇〇。〔'、、四 -退火會破壞所用材料之介電性。 /皿度又 參閲圖8，一第一導電層2〇 充凹穴15,雖然可使用多晶矽或非一 GeSl加，錢 —導電層2〇較佳爲包含—金屬如 一 ή，但是 合物。應注意的是，第—導電 > 銅或鉬或金屬 導屯層2”可做爲-雙層，其由 可如 子 氧子 填 々Ar組 --------1--------- (請先閱讀背面之注意事項再填寫本頁) 13” 標準(CNS)A4 規格 公釐） 498557
五、發明說明（12 ) a舍金屬如鋁 經濟部智慧財產局員工消費合作社印製 一黏接層及/或障壁層之一層上，就此而言，鈦可做為黏接 層而氮化鈦（TiN)或鎢化鈦（Tiw)可做為障壁層。 在下一步驟中（如圖9 )，第一導電層2 〇利用一般遮罩蝕刻 而形成一浮動閘極21，浮動閘極21具有一大致平坦之表面 P 2 2 L伸大致平行於半導體主體丨之表面2，及側壁部u延 伸大致垂m導t主體i之表面2。為了在後續製程階段 中（如圖12)達成浮動間極21與一重疊控制問極^之間之大 私合性隸合’有利的是在第一導電層2 〇触刻期間使用一過 大尺寸之遮罩。在此例子中，浮動閘極21之導電性材料伸 出超過塗有第-絕緣層18之介電f層“，且大致到達凹 15以·外’如圖7所示，其至少在源極區π及汲極區”之 向中，結果如圖9所示。 如圖1 〇所不，—第二絕緣層24係施加於所有曝露之表 ’以提供一閉間介雷質7 S，贫 in ^ · 丨弘貝25罘二絕緣層24可由氧化矽、 氧化石夕（Si〇N)、或氧化石夕盘舞 虱化矽（0N0)《一央層結構 成’惟’介廷^數大於氧化 .^ 虱匕夕者 < 一介電材料如氧化姮 乳化銘或氮切則更為有利。若氧切施用於閉間 2 5 ,則其例如可藉由矽^ ^ ^ ^ ^ ^ ^ ^ ^ ^ 、 2氧切（s_)亦可視為sk)為，且心分別 氮之小數，其例如可利用化學 虱只 矽與氮化矽(〇NO)之一夾芦⑽ MCVD)施加。氧 矽、一沉積之氮化矽及一沉 巧…生長虱 構，南介笔常數材料氧化姮、 曰式 虱化鋁及虱化矽例如可利用 穴 方 面 氮 組 化 化 結
本紙張&度適用 t S S (CNS)A4 mf(2i〇 --------訂--------- (請先閱讀背面之注意事項再填寫本頁) 498557 爲 A7 B7 五、發明說明（13 ) 化學氣體沉積（CVD)施加。第二絕緣層2 4之厚度例如可 大約10至20毫微米。 參閲圖11，一第二導電層26以一常用方式施加，藉此覆 蓋浮動閘極2 Γ，雖然可使用多晶矽或非晶矽或GexSi ^ 1 - X ’ 但 是第二導電層2 6較佳爲包含一金屬如鋁、鎢、銅或麵或金 屬組合物。應注意的是，第二導電層2 6亦可做爲一雙層， 其由包含金屬如鋁、鎢、銅或鉬或金屬組合物之一層位於 做爲一黏接層及/或障壁層之一層上，就此而言，鈦可做爲 黏接層而氮化鈦（TiN)或鎢化鈦（TiW)可做爲障壁層。 在下一步驟中（如圖1 2 )，第二導電層2 6利用一般遮罩姓 刻而形成一重疊控制閘極2 7，重疊控制閘極2 7不僅以電容 性聯.結於浮動閘極2 1之大致平坦表面部2 2，同時亦聯結於 鄰近源極區1 1及汲極區1 2之浮動閘極2 1之至少側壁部2 3 。使用同一遮罩之第二絕緣層2 4及第一絕緣層1 8之進一步 去除並不需要，其結果如圖1 2所示，但是若使用一高介電 常數材料於第二絕緣層2 4及/或第一絕緣層1 8之情況下則 有其助益。 最後，半導體裝置可由用於氧化物沉積、接觸定義及以 —或多金屬層金屬化之習知CMOS製程流程步驟（圖中未示） 圖1 3、1 4係以截面示意圖揭示一包含一非揮發性記憶體 i件之半導體製造中之二階段，其利用本發明方法之一第 一貧施例。 圖1 3揭示相同於圖6之狀態，所不同的是箭頭2 8所示之 -16 S囚家標準（CNSM4規格（210 X 297公釐） 衣--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 498557 A7 經濟部智慧財產局員工消費合作社印製 五、發明說明（14 ) 離子植入係在對於半導體主體1表面2法線方向呈一銳角夕 處進行。半導體主體1之渠道區13利用植入p型雜質如棚 (B)離子以提供在本範例中爲p型之第一導電率雜質區29， 且其係以介電質層1 4做爲一遮罩而以一大約！ 5至7 5度之汐 角，將之經過凹穴15而植入渠道區13。顯然，雜質可藉以 植入渠道區13之最大角θ係取決於介電質層14中之凹穴i 長寬比。離子植入係以二步驟實施，半導體主體】則在二步 驟之間旋轉180度，當然，具有閘極方位呈直角於其他閘 極者心電路配置需要四次植入，且相隔9 〇度。雜質區2 9例 如可利用俗稱之暈圈植入，亦即習知之袋狀植入，其造成 一較有效率之熱載體產生，因而增大記憶體元件之程式速 度。就2此而言，硼可用大約丨〇至6〇 keVg圍内之能量及 約6.1012至4·1〇13原子/厘米2之劑量植入，習於此技者可^ 磷（ρ)離子或岬（As)離子可因相似原因而植入一 pM〇s非揮 發性1己憶體元件内，例如磷可用大約6 〇至9〇 keV範圍内 能量及大約6.1〇12至4·1〇!3原子/厘米2之劑量植入，而石中 用大約82〇至140 keV範圍内之能量及大約6.1012至4.1〇13 子/厘米2之劑量植入。應注意的是，只有延伸之汲區12 或延源區U，9可備有參考編號29所示型式之雜質區 雜貝區2 9植入後，隨即執行相似於圖7至1 2所示之步 ’結果如圖1 4所示。 —最，^半導體裝置可由用於氧化物沉積、接觸定義及 或夕至屬層金屬化之習知CMOS製程流程步驟（圖中未 义成0 5 大 知 之 可 原 9 驟 以 示 I --------訂----- (請先間讀背面之注意事項再填寫本頁) 國國家規格⑵『 297公釐） 17- 57 57 第089103817號專利申請案 中文說明書修正頁(91年7月） 尸/年7月/日修正，補· A7 B7 五、發明説明（15 ) 可以暸解的是本發明並不限於上述實施例，習於此技者 可知在本發明範疇内仍有多種變化，例如非揮發性記憶體 元件之源極區及汲極區可做選擇性植入而無延伸，顯然， 本發明方法亦可用於提供非揮發性記憶體元件之渠道區有 相互擴散之雜質區，其藉由實施複數次植入達成，且相關 於不同型式雜質及對於半導體主體表面之法線方向呈不同 角度Θ。再者，為了減低源極區及汲極區之渦流電阻，源 極區及汲極區可利用鈦或鈷進行一水楊酸製程，藉此分別 在源極區及汲極區上製成自行對準之Ti(TiSi2)或Co(CoSi2) 矽酸。上述實施例中，活性區係由原半導體主體之一表面 區域提供，另者，活性區可代表一習知之p或η井，其通常 在鄰接於其表面之一區域中當地摻雜原半導體主體而取得 ，且所用之摻雜濃度適可提供一 η通道或ρ通道之非揮發性 .記憶體元件。 圖式元件符號說明 1 半導體主體 2 表面 3 厚氧化物場絕緣區 4 活性區 5 層 6 第一子層 7 第二子層 8 圖形層 9 源極/汲極延伸段 0:\63\630l6-9!0701.D〇a 5 - 18 - 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 498557 第089103817號專利申請案 A7 中文說明書修正頁(91年7月)_B7 五、發明説明 (15a ) 10 側壁間隔件 11 高度摻雜源區 12 高度摻雜汲區 13 渠道區 14 介電質層 15 凹穴 16 雜質區 17 箭頭 18 第一絕緣層 19 浮動之閘介電層 20 第一導電層 21 浮動閘極 22 表面部分 23 側壁部 24 第二絕緣層 25 閘間介電質 26 第二導電層 27 控制閘極 28 箭頭 29 雜質區 O:\63\63016-910701.DOC\ 5 -18a- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）

Claims (1)

  1. 498557 第089 1 03 8 1 7號專利申請案 A8〒/年7月/ Θ修正/吏止/蒱見 中文申請專利範圍修正本(91年7月） g
    1· 一種製造一半導體裝置之方法，半導體裝置包含一半導 m主體，係在其一表面處備有一非揮發性記憶體元件， 非揮發性冗憶體元件具有一浮動閘極，係位於一重疊控 制閘極與一渠道區之間，渠道區則位於半導體主體内且 延伸於一源極區及一汲極區之間，藉由該方法使得鄰接 於表面之一第一導電率活性區定義於半導體主體内，及 提供一浮動之閘介電質，浮動閘極即施加於浮動之閘介 電質層，浮動閘極具有一大致平坦之表面部延伸大致平 行於半導體主體之表面，及具有側壁部延伸大致垂直於 半導體主體之表面，該浮動閘極備有一閘間介電質，控 制閘極即施加於閘間介電質，控制閘極係以電容性聯結 於浮動閘極之大致平坦表面部，同時亦聯結於鄰近源極 區及汲極區之浮動閘極之至少側壁部，其特徵在定義活 性區後施加一圖型層，該圖型層係在半導體主體内之一 第二導電率之源極區及汲極區製造期間做為一遮罩，隨 後以一厚度提供一介電質層且其厚度大得足以覆蓋圖型 層，介電質層利用一材料去除處理以去除其部分厚度， 直到圖型層曝露出為止，隨即去除該圖型層，藉此製成 一凹穴於介電質層内，在凹穴施加一第一絕緣層以提供 記憶體元件之浮動閘介電質，一第一導電層即施加於該 弟一纟巴緣層’以填充介電質層内之凹穴，該第一導電層 利用遮罩蚀刻以成型為浮動閘極，浮動閘極覆以一第二 絕緣層，以提供記憶體元件之閘間介電質，一第二導電 層即施加於該第二絕緣層，該第二導電層即成型為重疊 O:\63\63016-910701. DOCN 6 · '
    本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 498557 A8 B8 C8
    之控制閘極。 2. 如申請專利範圍第！稽之方、土 ^ ^ 其待徵在浮動閘極係由 弟導电層製成，以利於至Ί、语n、 、乂 /原極區及沒極區方向中， 向外伸展超過介電質層到達大致為凹穴以外。 如申請專利範圍第1或2瑁之 甲义貝乏万法，其特徵在施加第一導 電層以提供浮動閘極之前’雜質利用介電質層做為一遮 罩而以自行對準方式經過凹穴以？丨人半導體主體之渠道 區内0 4. 5. 6. 如申請專利範圍第3項之方法，雜質係利用離子植入以 引入半導體主體之渠道區内。 如申請專利第4項之方法，其特徵在雜質係以一對 於半導體王體表面法線方向呈—銳角而植入渠道區内。 如申請專㈣圍第3項之方法，其特徵在渠道區係備有 一雜質區，用於達成一選自貫穿抑制、閥電壓校正、及 貫穿抑制與閥電壓校正中之一效果。 如申請專利範圍第1項之方法，其特徵在圖型層係藉由 沉積及圖型化一含矽層而施加。 如中請專利範圍第7項之方法，其特徵在含有矽之層係 犯加做為一雙層，包括一第一子層，係包含矽，及位於 其頂部上之一第二子層，其係由一材料組成且該材料具 有一較大於矽者之抗材料去除處理性及可相關於介電質 層做選擇性姓刻。 9.如申請專利範圍第8項之方法，其特徵在氧化矽係施加 做為介電質層，及第二子層係藉由沉積一包含氮化碎之 O\63\630l6-9»070l.D〇c\ 6 . J 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公董) A8 B8 C8 D8 申請專利範圍 層而施加。 ★申w專利範圍第1項之方法，其特徵在提供浮動閘極 '第導电層係藉由沉積一包含一金屬之層而施加。 • ^中請專利範圍第1項之方法，其特徵在提供控制閘極 <第二導電層係藉由沉積一包含一金屬之層而施加。 12·如申請專利範圍第10或11項之方法，其特徵在包含鋁、 鱗、銅及翻之族群中之一元素係施加做為金屬。 O:\63\630I6-9I070I DOC\ 6 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6465267B1 (en) * 2001-04-02 2002-10-15 Advanced Micro Devices, Inc. Method of measuring gate capacitance to determine the electrical thickness of gate dielectrics
JP2002368144A (ja) * 2001-06-13 2002-12-20 Hitachi Ltd 不揮発性半導体記憶装置およびその製造方法
US7115479B2 (en) * 2002-11-26 2006-10-03 Intel Corporation Sacrificial annealing layer for a semiconductor device and a method of fabrication
US7196013B2 (en) * 2002-12-12 2007-03-27 Intel Corporation Capping layer for a semiconductor device and a method of fabrication
US7151292B1 (en) * 2003-01-15 2006-12-19 Spansion Llc Dielectric memory cell structure with counter doped channel region
US7759719B2 (en) * 2004-07-01 2010-07-20 Chih-Hsin Wang Electrically alterable memory cell
US6958513B2 (en) * 2003-06-06 2005-10-25 Chih-Hsin Wang Floating-gate memory cell having trench structure with ballistic-charge injector, and the array of memory cells
US7550800B2 (en) * 2003-06-06 2009-06-23 Chih-Hsin Wang Method and apparatus transporting charges in semiconductor device and semiconductor memory device
US7613041B2 (en) * 2003-06-06 2009-11-03 Chih-Hsin Wang Methods for operating semiconductor device and semiconductor memory device
US7297634B2 (en) * 2003-06-06 2007-11-20 Marvell World Trade Ltd. Method and apparatus for semiconductor device and semiconductor memory device
KR101051957B1 (ko) * 2004-05-12 2011-07-26 매그나칩 반도체 유한회사 이피롬 소자의 제조방법
JP2006005006A (ja) 2004-06-15 2006-01-05 Toshiba Corp 不揮発性半導体メモリ装置
KR100549580B1 (ko) * 2004-06-24 2006-02-08 주식회사 하이닉스반도체 리세스 채널 구조를 갖는 반도체 소자의 제조 방법
US20080203464A1 (en) * 2004-07-01 2008-08-28 Chih-Hsin Wang Electrically alterable non-volatile memory and array
KR100712989B1 (ko) * 2005-03-14 2007-05-02 주식회사 하이닉스반도체 리세스 채널 및 비대칭접합 구조를 갖는 반도체 소자의제조방법
US7411244B2 (en) * 2005-06-28 2008-08-12 Chih-Hsin Wang Low power electrically alterable nonvolatile memory cells and arrays
KR100644545B1 (ko) * 2005-10-04 2006-11-10 동부일렉트로닉스 주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR100799055B1 (ko) * 2005-10-31 2008-01-29 주식회사 하이닉스반도체 플래시 메모리 소자의 플로팅 게이트 및 그 형성 방법
JP4825541B2 (ja) * 2006-02-23 2011-11-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7780938B2 (en) * 2006-04-13 2010-08-24 Cabot Corporation Production of silicon through a closed-loop process
KR100842401B1 (ko) * 2006-10-18 2008-07-01 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR100800163B1 (ko) * 2006-12-28 2008-02-01 주식회사 하이닉스반도체 반도체 소자의 제조방법
US8072023B1 (en) 2007-11-12 2011-12-06 Marvell International Ltd. Isolation for non-volatile memory cell array
US8120088B1 (en) 2007-12-07 2012-02-21 Marvell International Ltd. Non-volatile memory cell and array
US8602838B2 (en) * 2010-08-26 2013-12-10 Mcronix International Co., Ltd. Chemical mechanical polishing method and system
US8946031B2 (en) * 2012-01-18 2015-02-03 United Microelectronics Corp. Method for fabricating MOS device
CN103311282B (zh) * 2012-03-14 2016-08-10 中国科学院微电子研究所 半导体器件及其制造方法
US20140104942A1 (en) * 2012-10-12 2014-04-17 Samsung Electronics Co., Ltd. Recess gate transistors and devices including the same
US8859372B2 (en) * 2013-02-08 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Double channel doping in transistor formation
US10374100B2 (en) * 2017-06-29 2019-08-06 Texas Instruments Incorporated Programmable non-volatile memory with low off current
CN109509833B (zh) * 2017-09-15 2023-02-03 旺宏电子股份有限公司 半导体装置及其制造方法
WO2021020084A1 (ja) * 2019-07-26 2021-02-04 東京エレクトロン株式会社 半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5931064A (ja) * 1982-08-13 1984-02-18 Oki Electric Ind Co Ltd Ｍｏｓ型半導体装置
JPH04155838A (ja) * 1990-10-19 1992-05-28 Oki Electric Ind Co Ltd 半導体装置の製造方法
CA2107602C (en) 1992-10-07 2004-01-20 Andrew Jan Walker Method of manufacturing an integrated circuit and integrated circuit obtained by this method
US5474947A (en) * 1993-12-27 1995-12-12 Motorola Inc. Nonvolatile memory process
US5856225A (en) * 1997-11-24 1999-01-05 Chartered Semiconductor Manufacturing Ltd Creation of a self-aligned, ion implanted channel region, after source and drain formation
US5955759A (en) * 1997-12-11 1999-09-21 International Business Machines Corporation Reduced parasitic resistance and capacitance field effect transistor
CN1219328C (zh) * 1998-02-19 2005-09-14 国际商业机器公司 具有改善了注入剂的场效应晶体管及其制造方法
TW390028B (en) * 1998-06-08 2000-05-11 United Microelectronics Corp A flash memory structure and its manufacturing
US6210999B1 (en) * 1998-12-04 2001-04-03 Advanced Micro Devices, Inc. Method and test structure for low-temperature integration of high dielectric constant gate dielectrics into self-aligned semiconductor devices
TW449919B (en) * 1998-12-18 2001-08-11 Koninkl Philips Electronics Nv A method of manufacturing a semiconductor device
US6214666B1 (en) * 1998-12-18 2001-04-10 Vantis Corporation Method of forming a non-volatile memory device

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