KR20140101258A - 트랜지스터 형성에 있어서의 더블 채널 도핑 - Google Patents

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Abstract

방법은 제1 활성 영역 및 제2 활성 영역에 동시에 제1 웰 도핑을 수행하는 단계, 및 제1 활성 영역의 제1 중간 부분 및 제2 활성 영역의 제2 중간 부분을 각각 커버하는 제1 및 제2 더미 게이트를 형성하는 단계를 포함한다. 제1 및 제2 더미 게이트가 제거되고, 제2 활성 영역의 제2 중간 부분이 마스크에 의해 커버된다. 제2 중간 부분 상에 마스크가 있는 경우에, 제1 중간 부분에 제2 웰 도핑이 수행된다. 제2 웰 도핑 이후에, 제1 트랜지스터를 형성하기 위해 제1 중간 부분 상에 제1 게이트 유전체 및 제1 게이트 전극이 형성되고, 제2 트랜지스터를 형성하기 위해 제2 중간 부분 상에 제2 게이트 유전체 및 제2 게이트 전극이 형성된다.

Description

트랜지스터 형성에 있어서의 더블 채널 도핑{Double Channel Doping in Transistor Formation}
본 발명은 트랜지스터 형성에 있어서의 더블 채널 도핑에 관한 것이다.
문턱 전압은 트랜지스터의 성능에 영향을 주는 중요한 특성 중 하나이다. 트랜지스터의 문턱 전압은 웰 도핑 농도(well doping concentration)에 의해 주로 영향을 받는다. 트랜지스터의 문턱 전압을 증가시키기 위해, 웰 도핑 농도가 증가되거나 반대로 될 수 있다.
그러나, 웰 도핑 농도의 증가는 도전에 직면하게 된다. 예컨대, FinFET(Fin Field-Effect Transistors)은 채널로서 반도체 핀(fins)을 갖는다. 집적회로가 점점 축소됨에 따라, 반도체 핀은 점점 좁아지고 있다. FinFET을 위해 높은 문턱 전압이 요구되는 경우에, 웰 도핑 농도를 증가시키기 위해 반도체 핀에 더 많은 양의 불순물이 주입된다. 그러나, 매우 좁은 핀으로 인해 후속 열처리에서, 대부분의 주입된 불순물은 분산될 수 있고, 최종 구조에서 떠나는 웰 도핑 불순물은 점점 더 작은 부분이 된다. 따라서, 다량의 불순물이 필요하다.
그러나, 이미 높은 주입량을 증가시키면 높은 문턱 전압 변동을 초래한다. 좁은 핀으로부터의 불순물의 외확산(out-diffusion)은 여러가지 요인(factors)에 의해 영향을 받고, 높은 변동을 갖는다. 웨이퍼로부터 웨이퍼로 그리고 동일 웨이퍼 상에서 FinFET으로부터 FinFET으로도 외확산이 현저하게 변동될 수 있다. 이것은 FinFET의 웰 도핑 농도도 변동시킨다. 따라서, 얻어지는 FinFET의 문턱 전압은 높은 변동을 갖는다.
방법은 제1 활성 영역 및 제2 활성 영역에 동시에 제1 웰 도핑을 수행하는 단계, 및 제1 활성 영역의 제1 중간 부분 및 제2 활성 영역의 제2 중간 부분을 각각 커버하는 제1 및 제2 더미 게이트를 형성하는 단계를 포함한다. 제1 및 제2 더미 게이트가 제거되고, 제2 활성 영역의 제2 중간 부분이 마스크에 의해 커버된다. 제2 중간 부분 상에 마스크가 있는 경우에, 제1 중간 부분에 제2 웰 도핑이 수행된다. 제2 웰 도핑 이후에, 제1 트랜지스터를 형성하기 위해 제1 중간 부분 상에 제1 게이트 유전체 및 제1 게이트 전극이 형성되고, 제2 트랜지스터를 형성하기 위해 제2 중간 부분 상에 제2 게이트 유전체 및 제2 게이트 전극이 형성된다.
이제, 본 실시형태 및 그 장점에 대한 더 완전한 이해를 위해, 첨부 도면과 결합된 이하의 설명에 대한 참조가 이루어진다.
도 1은 예시적 실시형태에 의한 SRAM(Static Random Access Memory) 셀의 회로 다이어그램이다.
도 2는 예시적 실시형태에 의한 FinFET으로 형성되는 SRAM 셀의 예시적 상면도의 일부를 나타낸다.
도 3은 예시적 실시형태에 의한 평면 트랜지스터로 형성되는 SRAM 셀의 예시적 상면도의 일부를 나타낸다.
도 4 내지 도 13b는 다양한 실시형태에 의한 FinFET의 형성에 있어서의 중간 스테이지의 사시도 및 단면도이다.
본 발명의 실시형태의 제작 및 사용이 이하 상세히 논의된다. 그러나, 본 실시형태는 광범위한 특정 콘텍스트에서 실시될 수 있는 다수의 적용 가능한 개념을 제공한다는 것이 인식되어야 한다. 논의되는 특정 실시형태는 예시이고, 본 발명의 범위를 한정하지 않는다.
다양한 실시형태에 의한 트랜지스터의 문턱 전압을 증가시키기 위한 방법이 제공된다. 트랜지스터 형성의 중간 스테이지가 도시되어 있다. 실시형태의 변형이 논의된다. 다양한 도면과 예시적 실시형태를 통해, 유사한 도면부호가 유사한 엘리먼트를 표기하는데 사용된다. 도시된 실시형태에서, 본 발명의 개념을 설명하기 위한 예로서 SRAM 내의 FinFET 및 트랜지스터가 논의된다. 그러나, 본 발명의 개념은 로직 디바이스, 평면 트랜지스터 등을 포함하는 다른 트랜지스터의 형성에도 적용 가능하고, 이것에 한정되지 않는다.
도 1은 일부 실시형태에 의한 SRAM 셀(10)의 회로 다이어그램을 나타낸다. SRAM 셀(10)은 NMOS(N-type Metal-Oxide-Semiconductor) 트랜지스터인 패스 게이트 트랜지스터(pass-gate transistors)(PG-1 및 PG-2)와 풀 다운 트랜지스터(pull-down transistors)(PD-1 및 PD-2)를 포함한다. SRAM 셀(10)은 PMOS(P-type Metal-Oxide-Semiconductor) 트랜지스터인 풀 업 트랜지스터(PU-1 및 PU-2)를 더 포함한다. 패스 게이트 트랜지스터(PG-1 및 PG-2)의 게이트는 SRAM 셀(10)이 선택되는지의 여부를 결정하는 워드 라인(WL: word-line)에 접속된다. 풀 업 트랜지스터(PU-1 및 PU-2)와 풀 다운 트랜지스터(PD-1 및 PD-2)로 형성되는 래치(latch)는 비트를 저장하고, 이 비트의 보상값(complementary values)은 데이터 노드(A)와 데이터 노드(B)dp wjwkdehlsek. 저장된 비트는 비트 라인(BL 및 BLB)을 통해 SRAM 셀(10)에 기록되거나 SRAM 셀(10)로부터 판독될 수 있다.
풀 업 트랜지스터(PU-1 및 PU-2)의 소스는 포지티브 파워 서플라이 전압(및 라인)(Vdd)를 전달하는 전압 노드(Vdd)에 접속된다. 풀 업 트랜지스터(PU-1 및 PU-2)의 소스는 포지티브 파워 서플라이 전압(positive power supply voltage)(및 라인)(Vdd)를 전달하는 전압 노드(Vdd)에 접속된다. 트랜지스터(PU-1 및 PD-1)의 게이트는 접속 노드가 데이터 노드(A)인 트랜지스터(PU-2 및 PD-2)의 드레인에 접속된다. 트랜지스터(PU-2 및 PD-2)의 게이트는 접속 노드가 데이터 노드(B)인 트랜지스터(PU-1 및 PD-1)의 드레인에 접속된다. 패스 게이트 트랜지스터(PG-1)의 소스 또는 드레인 영역(이하, 소스/드레인 영역이라 함)은 비트 라인(BL)에 접속된다. 패스 게이트 트랜지스터(PG-2)의 소스/드레인 영역은 비트 라인(BLB)에 접속된다.
도 2는 예시적 실시형태에 의한 SRAM 셀(10)의 예시적 상면도의 일부를 나타낸다. SRAM 셀(10)의 외부 경계는 직사각형을 형성하는 파선(dashed line)을 사용하여 도시되어 있다. 명확함을 위해, 도 1에 도시된 Vdd 노드, Vss 노드, BL 노드, 및 BLB 노드 등의 다양한 노드와 콘택트 플러그(contact plug)는 도 2에 도시되어 있지 않다. 게이트 전극(316)은 핀 기반 영역(fin-based region)이 될 수 있는 언더라잉 액티브 영역(underlying active region)(n 웰 영역)(320)에 의해 풀 업 트랜지스터(PU-1)를 형성한다. 또한, 게이트 전극(316)은 핀 기반 영역(fin-based region)이 될 수 있는 언더라잉 액티브 영역(underlying active region)(p 웰 영역)(314)에 의해 풀 다운 트랜지스터(PD-1)를 형성한다. 게이트 전극(318)은 언더라잉 액티브 영역(314)에 의해 패스 게이트 트랜지스터(PG-1)를 형성한다. 게이트 전극(336)은 언더라잉 액티브 영역(underlying active region)(n 웰 영역)(340)에 의해 풀 업 트랜지스터(PU-2)를 형성한다. 또한, 게이트 전극(336)은 언더라잉 액티브 영역(underlying active region)(p 웰 영역)(334)에 의해 풀 다운 트랜지스터(PD-2)를 형성한다. 게이트 전극(338)은 언더라잉 액티브 영역(334)에 의해 패스 게이트 트랜지스터(PG-2)를 형성한다. 트랜지스터(PG-1 및 PG-2, PU-1 및 PU-2, 그리고 PD-1 및 PD-2)는 일부 실시형태에 의한 FinFET이 될 수 있다.
도 3은 대체 실시형태에 의한 SRAM 셀(10)을 나타내고, 트랜지스터(PU-1, PU-2, PD-1, PD-2, PG-1, 및 PG-2)는 평면 트랜지스터이다. 따라서, 액티브 영역(314, 320, 340, 및 334)은 평면 액티브 영역이다. 또한, 액티브 영역(314, 320, 340, 및 334)은 도 1보다 도 2에서 FinFET에 있어서 더 넓다(wider).
도 4 내지 도 13b는 일부의 예시적 실시형태에 의한 FinFET(160 및 260)(도 13a 및 13b) 제조에서의 중간 스테이지의 단면도 및 사시도이다. 각각의 FinFET(160 및 260)은 도 2 또는 도 3에서의 모든 디바이스(PG-1, PG-2, PU-2, PU-2, PD-1, 및 PD-2)가 될 수 있다. 도 4는 웨이퍼의 일부인 기판(20)의 사시도를 나타낸다. 기판(20)은 실리콘 기판, 실리콘 카본 기판, 또는 다른 반도체 물질로 형성되는 기판이 더 될 수 있는 반도체 기판이 될 수 있다. 기판(20)은 p 타입 또는 n 타입 불순물에 의해 약간(lightly) 도핑될 수 있다. 기판(20)은 영역(100) 내의 제1 부분 및 영역(200) 내의 제2 부분을 포함한다. 기판(20)의 제1 부분 및 제2 부분 사이의 기판(20)의 부분이 도시되어 있지 않지만, 제1 및 제2 부분은 연속 기판(continuous substrate)(20)에 속한다. 이어서 논의되는 실시예에서, FinFET(160 및 260)(도 13a 및 13b)은 n 타입 FinFET이다. 그러나, 본 발명에 제공되는 가르침은, 각각의 웰 영역, 소스 및 드레인 영역 등의 반전된 도전성 타입(conductivity type)에 의해 p 타입 FinFET의 형성을 위해 용이하게 이용 가능하다.
이이서, 도 5를 참조하면, 기판(20)의 상면으로부터 기판(20)으로 연장되는 아이솔레이션 영역(isolation regions)(22)이 형성된다. 아이솔레이션 영역(22)은 STI(Shallow Trench Isolation)이 될 수 있고, 여기서 STI 영역(22)이라 한다. STI 영역(22)의 형성은, 트렌치(trench)(미도시)를 형성하기 위해 반도체 기판(20)을 에칭하는 단계 및 STI 영역(22)을 형성하기 위해 유전체 물질에 의해 트렌치(trench)를 충전하는 단계를 포함할 수 있다. 예컨대 다른 유전체 물질이 사용될 수도 있지만, STI 영역(22)은 실리콘 산화물을 포함할 수 있다. 설명을 통해 인접한 STI 영역(22) 사이의 기판(2)의 부분을 반도체 스트립(semiconductor strips)(124 및 224)이라 한다. 반도체 스트립(124 및 224)은 각각 영역(100 및 200) 내에 있다. 반도체 스트립(124 및 224)의 상면과 STI 영역(22)의 상면은 약간 상이한 레벨이 될 수 있지만 서로 실질적으로 동등한 레벨이 될 수 있다.
일부 예시적 실시형태에 의하면, 도 6 및 도 7에 도시된 단계는 반도체 스트립(128 및 228)을 형성하기 위해 반도체 스트립(124 및 224)의 물질을 교체(replace)하도록 수행된다. 대체 실시형태에서, 교체 단계는 수행되지 않는다. 도 6을 참조하면, 도 5에 도시된 반도체 스트립(124 및 224)의 적어도 상부(top portions) 또는 실질적으로 전체가 제거된다. 따라서, STI 영역(22) 사이에 홈(recesses)(126 및 226)이 형성된다. 홈(126 및 226)의 저면은 STI 영역(22)의 저면과 동등한 레벨이 될 수 있다. 대안으로서, 홈(126 및 226)의 저면은 STI 영역(22)의 저면보다 높거나 낮게 될 수 있다.
홈(126 및 226) 내에 반도체 물질을 성장시키기 위해 에피택시(epitaxy)가 수행된다. 얻어지는 구조가 도 7에 도시되어 있고, 에피택시 반도체는 각각 영역(100 및 200) 내에 반도체 스트립(128 및 228)을 형성한다. 이어서, 반도체 스트립(128 및 228)의 상면을 STI 영역(22)의 상면과 동등하게 만들기 위해(leveling) CMP(Chemical Mechanical Polish)가 수행된다. 반도체 스트립(128 및 228)은 얻어지는 FinFET의 의도된 도전성 타입에 따라, 기판(20)의 격자상수보다 크거나 작은, 또는 실질적으로 동일한 격자상수를 가질 수 있다. 또한, 얻어지는 FinFET이 p 타입 FinFET과 n 타입 FinFET 중 어느 것인지에 따라, 반도체 스트립(128 및 228)은 실리콘 게르마늄, 실리콘 카본, 순수하거나 실질적으로 순수한 게르마늄, III-V족 화합물 반도체, II-VI족 화합물 반도체 등을 포함할 수 있다. 예컨대, III-V족 화합물 반도체 스트립(128 및 228)을 형성하기 위해 이용 가능한 물질은 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함하지만, 이것에 한정되지 않는다.
일부 실시형태에서, 에피택시 및 CMP 이후에, 제1 웰 도핑 단계로 불리는 주입 단계(25)가 수행된다. 따라서, 영역(100 및 200) 내에 각각 웰 영역(127 및 227)이 형성된다. 웰 영역(127 및 227)의 저면은 STI 영역(22)의 저면보다 높거나 동등하게 될 수 있지만, 낮게 될 수 있다. 일부 실시형태에서, 붕소, 인듐 등의 p 타입 불순물을 주입함으로써 제1 웰 도핑이 수행된다. 웰 영역(127 및 227)의 주입을 위한 양(dosage)은 예컨대 약 1E12 /cm2와 약 5E14 /cm2 사이가 될 수 있다. 대체 실시형태에서, 반도체 스트립(128 및 228)은 제1 웰 도핑을 받기 위해 에피택시 중에 제자리에(in-situ) 도핑된다.
대체 실시형태에서, 도 6 및 도 7에서의 프로세스 단계는 생략되고, 도 5에서의 반도체 스트립(124 및 224)은 교체되지 않고 유지된다. 이러한 실시형태에서, 도 5에서의 반도체 스트립(124 및 224)은 후속 논의에 있어서 각각 반도체 스트립(128 및 228)로도 나타낸다. 이들 실시형태에 의한 반도체 스트립(128 및 228)은 반도체 기판(20)과 동일한 반도체 물질로 형성된다. 또한, 이들 실시형태에서, 주입 단계(25)는 웰 영역(127 및 227)을 형성하기 위해서도 수행된다.
도 8을 참조하면, STI 영역(22)은 예컨대 에칭 단계를 통해 리세싱(recessing)된다. 따라서, 나머지 STI 영역(22)의 상면(22A)은 각각 반도체 스트립(128 및 228)의 상면(128A 및 228A)보다 낮아진다. 본 명세서를 통해 상면(22A) 위에 있는 반도체 스트립(128 및 228)의 부분을 각각 반도체 핀(130 및 230)이라 한다. 반도체 핀(130 및 230)은 또한 얻어지는 트랜지스터(도시된 실시예에서 FinFET)를 형성하기 위한 활성 영역이라고도 한다.
일부 실시형태에 의하면, 반도체 핀(130 및 230)의 대향하는 측부들로부터의 경사 주입(tilt implantations)을 포함할 수 있는 추가적인 p 타입 주입 단계(29)가 수행된다. 그 결과, 안티 펀치 스루(APR: Anti-Punch-Through) 영역(131 및 231)이 형성된다. APR 영역(131 및 231)은 반도체 스트립(128 및 228)의 하부(lower portions)보다 높은 p 타입 불순물 농도를 갖는다. APR 영역(131 및 231)은 반도체 스트립(128 및 228) 내에 있고, STI 영역(22)의 상면보다 약간 낮은 위치로 연장된다. 대체 실시형태에서, APR 영역(131 및 231)의 형성이 생략된다. 명확함을 위해, 후속 도면에서, APR 영역(131 및 231)은 도시되지 않는다.
도 9를 참조하면, 더미 게이트 스택(dummy gate stacks)(132 및 232)이 형성된다. 일부 실시형태에서, 더미 게이트 스택(132 및 232)은 더미 게이트 전극(135 및 235) 및 아래 놓인 더미 게이트 유전체(133 및 233)를 포함한다. 더미 게이트 전극(135 및 235)은 예컨대 폴리실리콘을 포함할 수 있다. 더미 게이트 스택(132 및 232)의 형성은 블랭크층(blank layer)을 형성하는 단계, 블랭크층(blank layer)의 상면을 레벨링(leveling)하기 위해 CMP를 수행하는 단계, 및 블랭크층을 패터닝하는 단계를 포함할 수 있다. 블랭크층의 잔여 부분들이 더미 게이트 스택(132 및 232)이다. 더미 게이트 스택(132 및 232)은 각각 반도체 핀(130 및 230)의 중간 부분(130B 및 230B)을 커버한다. 반도체 핀(130 및 230)의 대향하는 측의 단부(130A 및 230A)는 커버되지 않는다. 또한, 더미 게이트 스택(132 및 232)은 반도체 핀(130 및 230)의 긴 방향(lengthwise direction)에 실질적으로 수직인 긴 방향을 가질 수 있다.
도 10은 층간 유전체(ILD; Inter-Layer Dielectric)(34)가 형성된 이후의 구조의 사시도를 나타낸다. ILD(34)는 PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass) 등의 유전체 물질을 포함한다. 더미 게이트 스택(132 및 232)의 상면과 ILD(34)의 상면을 동등한 레벨로 만들기 위해 CMP가 수행될 수 있다. 따라서, 단부(130A 및 230A)는 ILD(34) 아래로 매립된다. 도시되진 않았지만, ILD(34)의 형성 이전에, 더미 게이트 스택(132 및 232)의 반대 측벽 상에 스페이서가 형성될 수 있고, 이 스페이서는 ILD(34) 및 더미 게이트 스택(132 및 232)의 물질과 상이한 물질로 형성될 수 있다.
이어서, 도 11a 및 도 11b를 참조하면, ILD(34) 내에 홈(136 및 236)이 형성되도록, 더미 게이트 스택(132 및 232)이 에칭 단계에서 적어도 부분적으로 제거된다. 홈(136 및 236)은 각각 영역(100 및 200) 내에 배치된다. 도 11a는 사시도를 나타내고, 도 11b는 도 11a에서의 평면 교차선(11B-11B)으로부터 얻어지는 단면도를 나타낸다.
도 11b에 도시된 바와 같이, 핀 부분(130B 및 230B)은 ILD(34)에 의해 커버되지 않는다. 핀 단부(130A 및 230A)가 ILD(34)에 의해 커버된다. 일부 실시형태에서, 도 9에 도시된 단계에서 형성되는 더미 게이트 스택(132 및 232)은 더미 게이트 유전체(133 및 233)를 각각 포함한다. 이들 실시형태에서, 더미 게이트 전극(135 및 235)(도 10)가 에칭되는 동안, 더미 게이트 유전체(133 및 233)는 제거되지 않고(제거될 수도 있음) 남을 수 있다. 대체 실시형태에서, 더미 게이트 스택(132 및 232)은 도 9에 도시된 단계에서 형성되는 더미 게이트 유전체를 포함하지 않고, 도 11a 및 도 11b에서의 단계가 수행된 이후에 핀 부분(130B 및 230B)이 노출된다.
도 12는 핀 부분(130B) 상에 수행되는 추가 웰 도핑(40)을 나타낸다. 마스크(138)는 추가 웰 도핑(40)을 받는 것으로부터 영역(200)을 마스크하기 위해 마스크(138)가 형성된다. 마스크(138)는 다른 물질로 형성될 수도 있지만 포토 레지스트로 형성될 수 있다. 웰 도핑(40)은 주입 단계를 통해 수행될 수 있다. 주입에 있어서, p 타입 불순물이 주입된다. 따라서, 핀 부분(130B)은 핀 부분(230B)보다 높은 p 타입불순물 농도를 갖는다. 예컨대, 주입량은 약 3E12/cm2 와 약 3E14/cm2 사이가 될 수 있다. 주입된 영역은 STI 영역(22)의 상면과 동등 레벨인 반도체 핀(130)의 저면보다 높거나 낮거나 동등한 저면 레벨을 가질 수 있다(도 11a). 주입 이후에 마스크(238)가 제거된다. 더미 게이트 유전체(133 및 233)가 형성되는 실시형태에서, 주입되는 p 타입 불순물은 핀 부분(130B)에 도달하기 위해 더미 게이트 유전체(133 및 233)를 통과한다. 주입 이후에 더미 게이트 유전체(133 및 233)도 제거된다.
도 13a 및 도 13b는 게이트 유전체(144 및 244)와 게이트 전극(146 및 246)을 포함하는 교체 게이트의 형성을 나타낸다. 도 13a는 FinFET(160 및 260)의 소스-투-드레인 방향(source-to-drain directions)에 평행한 평면으로부터 얻어지는 단면도를 나타낸다. 도 13b는 FinFET(160 및 260)의 소스-투-드레인 방향(source-to-drain directions)에 수직인 평면으로부터 얻어지는 단면도를 나타낸다.
게이트 유전체(144 및 244)와 게이트 전극(146 및 246)의 형성에서의 중간 스테이지는 도시되어 있지 않고, 이하 간단히 설명된다. 형성 프로세스에서, 홈(136 및 236)(도 11a 및 도 11b) 내의 블랭크층으로서 ILD(34) 및 반도체 핀 부분(130B 및 230B)의 측벽과 상면(도 11a 및 도 11b 참조) 상에 게이트 유전체층(미도시)이 형성된다. 일부 실시형태에 의하면, 게이트 유전체층은 실리콘 산화물, 실리콘 질화물, 또는 그 다중층들(multilayers)을 포함한다. 대체 실시형태에서, 게이트 유전체층은 하이-k 유전체 물질을 포함한다. 이 실시형태에서, 게이트 유전체층은 약 7.0보다 큰 k값을 가질 수 있고, Hf, Al, Zr, La, Mg, Ba, Ti, Pb, 및 그것들의 조합의 금속 산화물을 포함할 수 있다. 게이트 유전체층의 형성 방법은 MBD(Molecular-Beam Deposition), ALD(Atomic Layer Deposition), PECVD(Plasma Enhanced Chemical Vapor Deposition) 등을 포함할 수 있다. 이어서, 도전성 물질(미도시)이 게이트 유전체층 위에 증착되고, 나머지 홈(136 및 236)(도 11a)을 충전시킨다. 도전성 물질은 TiN, TaN, TaC, Co, Ru, Al, 그것들의 조합, 또는 그것들의 다중층 등의 금속 함유 물질을 포함할 수 있다. 도전성 물질의 증착 이후에, ILD(34)의 상면 위에 초과 부분이 있는 도전성 물질 및 게이트 유전체층의 초과 부분을 제거하기 위해 CMP가 수행된다. 따라서, 얻어지는 도전성 물질 및 게이트 유전체층의 잔여 부분들은 각각 영역(100 및 200) 내의 얻어지는 FinFET(160 및 260)의 교체 게이트를 형성한다.
또한, 도 13a는 게이트 유전체(44) 및 게이트 전극(46)의 형성에 추가하여, 소스 및 드레인 실리사이드 영역(162 및 262) 및 소스/드레인 콘택트 플러그(164 및 264)의 형성을 나타낸다. 형성 프로세스는 기판 단부(end substrate portions)(130A 및 230A)을 노출시키기 위해 ILD(34) 내의 콘택트 개구[콘택트 플러그(164 및 264)가 점유됨(occupied)]을 형성하는 단계를 포함할 수 있다. 주입 단계에서 콘택트 개구를 통해 n 타입 불순물이 단부(130A 및 230A)에 많이(heavily) 주입될 수 있다. 이어서, 소스/드레인 실리사이드 영역(162 및 262)을 형성하도록 노출된 단부(130A 및 230A)를 실리사이드화하기 위해 실리사이드화 단계가 수행된다. 이어서, 개구를 충전시키기 위해 콘택트 플러그(164 및 264)가 형성된다. 얻어지는 FinFET(160 및 260)에서 단부(130A 및 230A)는 각각 FinFET(160 및 260)의 소스 영역과 드레인 영역을 형성한다. 일부 실시형태에서, 포켓 영역(pocket region)은 FinFET(160 및 260)을 위해 형성되지 않는다.
실시형태에 의한 FinFET(160 및 260)은 도 2 및 도 3에서의 모든 디바이스가 될 수 있다. 실시형태에 의하면, FinFET(160)의 채널 영역의 형성은 2개의 웰 도핑 단계를 포함한다. 제1 도핑 단계(25)(도 7)는 더미 게이트 스택(132 및 232)(도 9 및 도 10)을 형성 및 제거 이전에 수행된다. 제1 도핑 단계 중에, 핀(130 및 230)의 전체가 동시에 도핑될 수 있다. 제2 도핑 단계는 FinFET(260)의 채널 영역(230B)이 아닌 FinFET(160)(도 13a)의 채널 영역(130B)에 수행된다. 제2 웰 도핑으로 인해, FinFET(160)은 높은 웰 도핑 농도 때문에 높은 문턱 전압을 갖는다. 제2 웰 도핑은 소스 및 드레인 영역의 형성 후이기 때문에, 제2 웰 도핑에서 도핑되는 불순물에 의해 받는 서멀 버짓(thermal budget)이 작고, 도핑되는 불순물의 외확산이 현저히 적다. 따라서, FinFET(160)의 웰 영역 내의 나머지 도펀트 양(remaining dopant amount)이 여전히 높지만, 웰 형성을 위한 도핑량이 감소될 수 있다. 또한, 본 발명의 실시형태에 의하면, 상이한 문턱 전압을 가진 FinFET(160 및 260)이 동일 프로세스 플로우를 사용하여 형성될 수 있다.
일부 실시형태에서, 방법은 제1 활성 영역과 제2 활성 영역 상에 동시에 제1 웰 도핑을 수행하는 단계, 및 제1 활성 영역의 제1 중간 부분 및 제2 활성 영역의 제2 중간 부분을 각각 커버하는 제1 및 제2 더미 게이트를 형성하는 단계를 포함한다. 제1 및 제2 더미 게이트는 제거된다. 제1 및 제2 더미 게이트를 제거하는 단계 이후에, 제2 활성 영역의 제2 중간 부분은 마스크로 커버되고, 제2 중간 부분 상에 마스크가 있는 경우에 제1 중간 부분 상에 제2 웰 도핑이 수행된다. 제1 중간 부분의 대향하는 측부들 상에 제1 활성 영역의 단부는 제2 웰 도핑 중에 마스크된다. 제2 웰 도핑 이후에, 제1 트랜지스터를 형성하기 위해 제1 중간 부분 상에 제1 게이트 유전체 및 제1 게이트 전극이 형성되고, 제2 트랜지스터를 형성하기 위해 제2 중간 부분 상에 제2 게이트 유전체 및 제2 게이트 전극이 형성된다.
다른 실시형태에 의하면, SRAM 셀 내에 트랜지스터를 형성하는 방법은 활성 영역에 대해 제1 웰 도핑을 수행하는 단계를 포함한다. 제1 웰 도핑 이후에, 활성 영역의 중간 부분을 커버하기 위해 더미 게이트가 형성되고, 활성 영역의 중간 부분의 대향하는 측부들 상의 활성 영역의 단부가 노출된다. 활성 영역 상에 ILD가 형성되고, ILD는 단부를 오버랩한다. ILD 내에 홈을 형성하기 위해 더미 게이트가 제거된다. 제2 웰 도핑은 홈을 통해 수행되고, 활성 영역의 중간 부분은 제2 웰 도핑 중에 도핑된다. 트랜지스터를 형성하기 위해 홈 내에 게이트 유전체 및 게이트 전극이 형성되고, 중간 부분은 트랜지스터의 채널 영역을 형성한다.
또 다른 실시형태에 의하면, 방법은 제1 및 제2 반도체 스트립에 대해 동시에 제1 웰 주입을 수행하는 단계를 포함하고, 제1 및 제2 반도체 스트립은 아이솔레이션 영역 사이에 있다. 아이솔레이션 영역은 리세싱되고, 제1 및 제2 반도체 스트립의 상부는 각각 제1 및 제2 반도체 핀을 형성한다. 제1 및 제2 반도체 핀의 제1 중간 부분 및 제2 중간 부분을 각각 커버하기 위해 제1 및 제2 더미 게이트가 형성된다. 제1 및 제2 반도체 핀의 단부를 오버랩하기 위해 ILD가 형성된다. ILD 내에 각각 제1 홈 및 제2 홈을 형성하기 위해 제1 및 제2 더미 게이트가 제거된다. 제2 반도체 핀의 제2 중간 부분을 커버하기 위해 마스크가 형성되고, 제1 반도체 핀의 제1 중간 부분은 마스크의 개구 아래에 있다. 제1 중간 부분 상에 제2 웰 주입이 수행되고, 동일한 도전성 타입의 불순물이 제1 웰 도핑 및 제2 웰 도핑에 의해 도입된다. 제2 웰 주입 이후에 마스크가 제거된다.
본 발명과 그 장점을 상세히 설명했지만, 청구범위에 의해 규정되는 본 발명의 사상 및 범위로부터 벗어나지 않는 다양한 수정, 대체, 및 개조가 이루어질 수 있다는 것을 이해해야 한다. 또한, 본 출원의 범위는 명세서에 개시된 프로세스, 머신, 제조, 상황의 조합, 수단, 방법 및 스텝의 특정 실시형태에 한정되는 것을 의도하지 않는다. 통상의 기술자는, 여기에 개시된 대응 실시형태가 본 발명에 따라 사용될 수 있음에 따라 실질적으로 동일 기능을 수행하거나 실질적으로 동일 결과를 달성하는 기존의 또는 나중에 개발될 프로세스, 머신, 제조, 상황의 조합, 수단, 방법, 또는 스텝을 본 발명으로부터 용이하게 인식할 것이다. 따라서, 청구범위는 이러한 프로세스, 머신, 제조, 상황의 조합, 수단, 방법, 또는 스텝 등이 그 범위 내에 포함되는 것으로 의도된다. 또한, 각 청구항은 개별 실시형태를 구성하고, 여러 청구항 및 실시형태의 조합은 본 발명의 범위 내에 있다.

Claims (10)

  1. 제1 활성 영역과 제2 활성 영역에 대하여 동시에 제1 웰 도핑(well doping)을 수행하는 단계;
    상기 제1 활성 영역의 제1 중간 부분을 커버하는 제1 더미 게이트를 형성하는 단계;
    상기 제2 활성 영역의 제2 중간 부분을 커버하는 제2 더미 게이트를 형성하는 단계;
    상기 제1 및 제2 더미 게이트를 제거하는 단계;
    상기 제1 및 제2 더미 게이트를 제거하는 단계 이후에, 상기 제2 활성 영역의 상기 제2 중간 부분을 마스크로 마스킹하는 단계;
    상기 제2 중간 부분 상에 상기 마스크가 있는 경우에 상기 제1 중간 부분에 대하여 제2 웰 도핑을 수행하는 단계로서, 상기 제1 중간 부분의 대향하는 측부들 상의 상기 제1 활성 영역의 단부(end portion)들은 상기 제2 웰 도핑 중에 마스킹되는 것인, 상기 제2 웰 도핑을 수행하는 단계;
    상기 제2 웰 도핑 이후에, 제1 트랜지스터를 형성하기 위해, 상기 제1 중간 부분 상에 제1 게이트 유전체 및 제1 게이트 전극을 형성하는 단계; 및
    제2 트랜지스터를 형성하기 위해, 상기 제2 중간 부분 상에 제2 게이트 유전체 및 제2 게이트 전극을 형성하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 제1 활성 영역과 상기 제2 활성 영역의 각각은 아이솔레이션 영역들 사이에 있고,
    상기 방법은 상기 아이솔레이션 영역들을 리세싱(recessing)하는 단계를 더 포함하고,
    상기 아이솔레이션 영역들의 잔여 부분들의 상면들 상의 상기 제1 활성 영역 및 상기 제2 활성 영역의 상부들은 반도체 핀(semiconductor fin)들을 형성하고, 상기 반도체 핀들의 측벽들과 상면들 상에 각각 상기 제1 및 제2 더미 게이트가 형성되어 있는 것인, 방법.
  3. 제2항에 있어서,
    상기 반도체 핀들이 형성된 이후에, 상기 제1 및 제2 활성 영역들 내에 안티 펀치 스루 영역(anti-punch-through region)들을 형성하기 위해 주입(implantation)을 수행하는 단계를 더 포함하는, 방법.
  4. 제1항에 있어서,
    SRAM(Static Random Access Memory) 셀을 형성하는 단계를 더 포함하고, 상기 제1 트랜지스터는 상기 SRAM 셀 내에 포함되는 것인, 방법.
  5. 제1항에 있어서,
    상기 제1 웰 도핑 및 상기 제2 웰 도핑에서, 동일한 도전성 타입(conductivity type)을 갖는 불순물들이 주입되는 것인, 방법.
  6. 제1항에 있어서,
    상기 제2 웰 도핑을 수행하는 단계 중에, 상기 제2 활성 영역 전체는 상기 제2 웰 도핑을 받지 않고 마스킹되는 것인, 방법.
  7. 제1항에 있어서,
    상기 제2 웰 도핑은 더미 게이트 유전체를 통한 주입에 의해 수행되고, 상기 더미 게이트 유전체는 상기 제1 활성 영역의 상기 제1 중간 부분 상에 배치되는 것인, 방법.
  8. SRAM(Static Random Access Memory) 셀 내에 트랜지스터를 형성하는 방법에 있어서,
    활성 영역에 대해 제1 웰 도핑을 수행하는 단계;
    상기 제1 웰 도핑 이후에, 상기 활성 영역의 중간 부분을 커버하는 더미 게이트를 형성하는 단계로서, 상기 활성 영역의 상기 중간 부분의 대향하는 측부들 상의 상기 활성 영역의 단부들은 노출되는 것인, 상기 더미 게이트를 형성하는 단계;
    상기 활성 영역 상에 상기 단부들을 오버랩(overlap)하는 층간 유전체(ILD; Inter-Layer Dielectric)를 형성하는 단계;
    상기 ILD 내에 홈(recess)을 형성하기 위해 상기 더미 게이트를 제거하는 단계;
    상기 홈을 통해 제2 웰 도핑을 수행하는 단계로서, 상기 활성 영역의 상기 중간 부분은 상기 제2 웰 도핑 중에 도핑되는 것인, 상기 제2 웰 도핑을 수행하는 단계; 및
    상기 트랜지스터를 형성하기 위해 상기 홈 내에 게이트 유전체 및 게이트 전극을 형성하는 단계로서, 상기 중간 부분은 상기 트랜지스터의 채널 영역을 형성하는 것인, 상기 게이트 유전체 및 게이트 전극을 형성하는 단계
    를 포함하는, SRAM 셀 내에 트랜지스터를 형성하는 방법.
  9. 제8항에 있어서,
    상기 반도체 핀의 대향하는 측부들 상의 아이솔레이션 영역들을 리세싱하는 단계; 및
    상기 아이솔레이션 영역들을 리세싱하는 단계 이후에, 상기 반도체 핀 아래에 있는 반도체 영역 내에 안티 펀치 스루 영역들을 형성하는 단계
    를 포함하고,
    상기 안티 펀치 스루 영역들을 형성하는 단계와 상기 제1 웰 도핑을 수행하는 단계에서, 동일한 도전성 타입의 불순물들이 주입되고,
    상기 트랜지스터는 FinFET(Fin Field-Effect Transistor)이고, 상기 활성 영역은 반도체 핀을 포함하는 것인, 방법.
  10. 제1 및 제2 반도체 스트립에 대해 동시에 제1 웰 주입을 수행하는 단계로서, 상기 제1 및 제2 반도체 스트립은 아이솔레이션 영역들 사이에 있는 것인, 상기 제1 웰 주입을 수행하는 단계;
    상기 아이솔레이션 영역들을 리세싱하는 단계로서, 상기 제1 및 제2 반도체 스트립의 상부들은 각각 제1 및 제2 반도체 핀을 형성하는 것인, 상기 아이솔레이션 영역들의 리세싱 단계;
    상기 제1 및 제2 반도체 핀의 제1 중간 부분과 제2 중간 부분을 각각 커버하는 제1 및 제2 더미 게이트를 형성하는 단계;
    층간 유전체(ILD; Inter-Layer Dielectric)를 형성하는 단계로서, 상기 ILD는 상기 제1 및 제2 반도체 핀의 단부들을 오버랩하는 것인, ILD 형성 단계;
    상기 ILD 내에 각각 제1 홈 및 제2 홈을 형성하기 위해 상기 제1 및 제2 더미 게이트를 제거하는 단계;
    마스크를 형성하는 단계로서, 상기 마스크는 상기 제2 반도체 핀의 상기 제2 중간 부분을 커버하고, 상기 제1 반도체 핀의 상기 제1 중간 부분은 상기 마스크 내의 개구(opening) 아래에 있는 것인, 상기 마스크 형성 단계;
    상기 제1 중간 부분에 제2 웰 주입을 수행하는 단계로서, 상기 제1 웰 도핑 및 상기 제2 웰 도핑에 의해 동일한 도전성 타입의 불순물들이 도입되는 것인, 상기 제2 웰 주입을 수행하는 단계; 및
    상기 제2 웰 주입 이후에, 상기 마스크를 제거하는 단계
    를 포함하는, 방법.
KR1020130051228A 2013-02-08 2013-05-07 트랜지스터 형성에 있어서의 더블 채널 도핑 KR101497802B1 (ko)

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US13/763,291 2013-02-08
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