KR20180127140A - 상이한 트랜지스터들의 소스/드레인 영역들을 형성하기 위한 주입들 - Google Patents

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KR20180127140A
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Abstract

방법은 제 1 게이트 스택을 형성하는 단계를 포함하는 제 1 트랜지스터를 형성하는 단계, 제 1 게이트 스택의 측부 상에 제 1 소스/드레인 영역을 에피택셜방식으로 성장시키는 단계, 및 제 1 주입을 수행하여 제 1 소스/드레인 영역을 주입하는 단계를 포함한다. 방법은 제 2 게이트 스택을 형성하는 단계를 포함하는 제 2 트랜지스터를 형성하는 단계, 제 2 게이트 스택의 측벽 상에 제 2 게이트 스페이서를 형성하는 단계, 제 2 게이트 스택의 측부 상에 제 2 소스/드레인 영역을 에피택셜방식으로 성장시키는 단계, 및 제 2 주입을 수행하여 제 2 소스/드레인 영역을 주입하는 단계를 더 포함한다. 층간 유전체가 형성되어 제 1 소스/드레인 영역 및 제 2 소스/드레인 영역을 커버한다. 제 1 주입은 층간 유전체가 형성되기 전에 수행되고, 제 2 주입은 층간 유전체가 형성된 후에 수행된다.

Description

상이한 트랜지스터들의 소스/드레인 영역들을 형성하기 위한 주입들{IMPLANTATIONS FOR FORMING SOURCE/DRAIN REGIONS OF DIFFERENT TRANSISTORS}
본 발명은 상이한 트랜지스터들의 소스/드레인 영역들을 형성하기 위한 주입들에 관한 것이다.
IC 재료들 및 설계에 있어서의 기술적 진보들은 각 세대가 이전의 세대보다 보다 작고 보다 복잡한 회로들을 갖는 IC 세대들을 양산해왔다. IC 진화의 과정에서, 기능적 밀도(즉, 칩 면적당 상호연결된 디바이스들의 개수)는 일반적으로 증가되어 온 반면에, 기하학적 사이즈[즉, 제조 프로세스를 사용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인)]는 감소되어 왔다. 이러한 스케일링 다운 공정은 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이로움들을 제공한다.
그러한 스케일링 다운은 또한 IC들을 프로세싱하고 제조하는데 있어서의 복잡성을 증가시켜왔고, 이러한 진보들이 실현되기 위해서는, IC 프로세싱 및 제조에 있어서 유사한 개발들이 필요된다. 예를 들어, 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)와 같은 3차원(three-dimensional) 트랜지스터들이 평면형(planar) 트랜지스터를 대체하기 위해 도입되었다. 기존의 FinFET 디바이스들 및 FinFET 디바이스들을 제조하는 방법들은 대체적으로 그들의 의도된 목적들에 대해서는 적절했지만, 회로들의 다운스케일링(downscaling)을 증가시킴에 따라 보다 많은 문제들이 부각된다. 예를 들어, 코어(로직) 회로들, 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 회로들과 같은 상이한 회로들에 대한 FinFET들, 및 입출력 디바이스들은 집적 회로들의 다운스케일링을 증가시킴에 따라 상이한 문제들에 직면할 수 있고, 이 문제들은 이전에 관찰되지 않았다.
본 개시의 양태들은 첨부 도면들과 함께 읽혀질 때 이어지는 상세한 설명으로부터 최상으로 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 피처들이 축척대로 도시되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 15는 몇몇 실시예들에 따른 핀 전계 효과 트랜지스터(FinFET)들의 형성에서의 중간 스테이지들의 단면도들 및 사시도들을 예시한다.
도 16은 몇몇 실시예들에 따른 몇몇 회로들의 레이아웃을 예시한다.
도 17은 몇몇 실시예들에 따른 FinFET들을 형성하기 위한 프로세스 흐름을 예시한다.
이어지는 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 제한적이도록 의도된 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제 1 피처 및 제 2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제 1 피처와 제 2 피처 사이에 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계에 영향을 주는 것은 아니다.
또한, "밑", "아래", "보다 아래", "위", "보다 위" 등과 같은 공간 상대적 용어들은, 도면들에 도시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90° 또는 다른 배향들로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다.
다양한 예시적인 실시예들에 따른 트랜지스터들 및 트랜지스터들의 형성 방법들이 제공된다. 몇몇 실시예들에 따른 트랜지스터들을 형성하는 중간 스테이지들이 예시된다. 몇몇 실시예들의 몇몇 변형예들이 논의된다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 엘리먼트들을 지정하기 위해 동일한 참조 번호들이 사용된다. 예시된 예시적인 실시예들에서, 핀 전계 효과 트랜지스터(FinFET)들의 형성은 본 개시의 개념들을 설명하기 위한 예시로서 사용된다. 평면형 트랜지스터들은 또한 본 개시의 개념을 채택할 수 있다.
도 16은 디바이스 영역들(100 및 200)에서의 회로들의 예시적인 레이아웃을 예시한다. 설명 전반에 걸쳐, 디바이스 영역(100)은 긴 채널 트랜지스터들이 형성되는 영역이고, 디바이스 영역(200)은 짧은 채널 트랜지스터들이 형성되는 영역이다. 용어들 "긴 채널" 및 "짧은 채널"은 서로 상대적이라는 점이 이해되어야 한다. 긴 채널 트랜지스터들은 짧은 채널 트랜지스터들의 채널들보다 긴 채널들을 갖는다. 본 개시의 몇몇 실시예들에 따르면, 긴 채널 디바이스 영역(100)은 정적 랜덤 액세스 메모리(SRAM) 셀들 또는 입출력(Input-Output; IO) 회로들을 포함하고, 그 내부의 트랜지스터들은 긴 채널 트랜지스터들이다. 짧은 채널 디바이스 영역(200)은 로직 회로들/트랜지스터들(종종 코어 회로들/트랜지스터들로 칭해짐)을 포함할 수 있고, 그 내부의 트랜지스터들은 짧은 채널 트랜지스터들이다. 예를 들어, 도 16은 디바이스 영역(100) 내의 SRAM 셀(102)을 예시한다. 대안적인 실시예들에 따르면, 디바이스 영역(100)은 IO 트랜지스터(들)를 포함한다. SRAM 셀(102)은 N웰(N-well) 내에 형성되는 p형(p-type) 트랜지스터들(PU1 및 PU2) 및 P웰(P-well)들 내에 형성되는 n형(n-type) 트랜지스터들(PD1, PD2, PG1, 및 PG2)을 포함한다. 트랜지스터들(PU1, PU2, PD1, PD2, PG1, 및 PG2)은 (반도체 핀들일 수 있는) 활성 영역들(104A, 104B, 104C, 및 104D) 및 게이트 전극들(106A, 106B, 106C, 및 106D)에 기반하여 형성된다. 트랜지스터(202)는 디바이스 영역(200) 내에 있고, (또한 반도체 핀들일 수 있는) 활성 영역들(204) 및 게이트 전극들(206)에 기반하여 형성된다. 트랜지스터(202)는 p형 트랜지스터 또는 n형 트랜지스터일 수 있다.
본 개시의 몇몇 실시예들에 따르면, 도 15에 도시된 바와 같이, 짧은 채널 디바이스의 채널 길이(Lg2)는 약 30 nm보다 작고, 긴 채널 디바이스의 채널 길이(Lg1)는 약 60 nm보다 크다. 몇몇 실시예들에 따르면 비율(Lg1/Lg2)은 약 2.0보다 클 수 있고, 약 2 내지 약 10 사이의 범위 내에 있을 수 있다.
도 1 내지 도 15는 본 개시의 몇몇 실시예들에 따른 트랜지스터들의 형성에서의 중간 스테이지들의 단면도들 및 사시도들을 예시한다. 도 1 내지 도 15에 도시된 단계들은 또한, 도 17에 도시된 프로세스 흐름(300)에 개략적으로 반영된다. 형성된 트랜지스터들은 디바이스 영역(100) 내의 (예시로서 긴 채널 FinFET과 같은) 긴 채널 트랜지스터 및 디바이스 영역(200) 내의 (예시로서 짧은 채널 FinFET과 같은) 짧은 채널 트랜지스터를 포함한다. 본 개시의 몇몇 예시적인 실시예들에 따르면, 디바이스 영역들(100 및 200) 내의 긴 채널 트랜지스터 및 짧은 채널 트랜지스터는 각각 동일한 도전 유형을 갖고, 둘 다 p형 트랜지스터들일 수 있거나 또는 둘 다 n형 트랜지스터들일 수 있다. 예를 들어, 디바이스 영역(100) 내에 형성된 긴 채널 트랜지스터는 도 16 내의 트랜지스터(PU1 또는 PU2)와 같은 p형 트랜지스터, 도 16 내의 트랜지스터(PD1, PD2, PG1, 또는 PG2)와 같은 n형 트랜지스터, 또는 IO 회로 내의 p형 또는 n형 트랜지스터일 수 있다. 디바이스 영역(200) 내에 형성된 짧은 채널 트랜지스터는 도 16에 예시된 레이아웃을 갖는 p형 트랜지스터 또는 n형 트랜지스터일 수 있다.
도 1은 초기 구조물의 사시도를 예시한다. 초기 구조물은 기판(20)을 더 포함하는 웨이퍼(10)를 포함한다. 기판(20)은, 실리콘 기판, 실리콘 게르마늄 기판, 또는 다른 반도체 재료들로 형성된 기판일 수 있는 반도체 기판일 수 있다. 기판(20)은 p형 또는 n형 불순물(impurity)로 도핑될 수 있다. 얕은 트렌치 격리(Shallow Trench Isolation; STI) 영역들과 같은 격리 영역들(22)이 기판(20) 내로 연장되도록 형성될 수 있다. 이웃하는 STI 영역들(22) 사이의 기판(20)의 부분들은, 각각 디바이스 영역들(100 및 200) 내에 있는 반도체 스트립들(124 및 224)로 칭해진다.
STI 영역들(22)은 선형 산화물(liner oxide)(도시 생략)을 포함할 수 있다. 선형 산화물은 기판(20)의 표면 층의 열 산화를 통해 형성되는 열 산화물로 형성될 수 있다. 선형 산화물은 또한, 예를 들어 원자 층 증착(Atomic Layer Deposition; ALD), 고밀도 플라즈마 화학적 기상 증착(High-Density Plasma Chemical Vapor Deposition; HDPCVD), 또는 화학적 기상 증착(Chemical Vapor Deposition; CVD)을 사용하여 형성되는 퇴적된 실리콘 산화물 층일 수 있다. STI 영역들(22)은 또한 선형 산화물 위에 있는 유전체 재료를 포함할 수 있는 한편, 유전체 재료는 유동가능 화학적 기상 증착(Flowable Chemical Vapor Deposition; FCVD), 스핀 온 코팅(spin-on coating) 등을 사용하여 형성될 수 있다.
도 2를 참조하면, STI 영역들(22)이 리세싱되어, 반도체 스트립들(124 및 224)의 상단부들이 이웃하는 STI 영역들(22)의 상면들(22A)보다 높게 돌출되어 돌출 핀들(124' 및 224')을 형성한다. 각각의 단계는 도 17에 도시된 프로세스에서의 단계(302)로서 예시된다. 에칭은 건식 에칭 프로세스를 사용하여 수행될 수 있는 한편, NH3 및 NF3가 에칭 가스들로서 사용된다. 에칭 프로세스 동안, 플라즈마가 생성될 수 있다. 또한 아르곤이 포함될 수 있다. 본 개시의 대안적인 실시예들에 따르면, STI 영역들(22)의 리세싱은 습식 에칭 프로세스를 사용하여 수행된다. 에칭 화학물은, 예를 들어 희석된 HF를 포함할 수 있다.
도 3을 참조하면, 돌출 핀들(124' 및 224')의 상면들 및 측벽들 상에 각각 더미 게이트 스택들(130 및 230)이 형성된다. 각각의 단계는 도 17에 도시된 프로세스에서의 단계(304)로서 예시된다. 더미 게이트 스택들(130)은 더미 게이트 유전체들(132), 및 더미 게이트 유전체(132) 위에 있는 더미 게이트 전극들(134)을 포함할 수 있다. 더미 게이트 스택들(230)은 더미 게이트 유전체들(232), 및 더미 게이트 유전체(232) 위에 있는 더미 게이트 전극들(234)을 포함할 수 있다. 더미 게이트 전극들(134 및 234)은, 예를 들어 폴리실리콘을 사용하여 형성될 수 있고, 다른 재료들이 또한 사용될 수 있다. 더미 게이트 스택들(130 및 230) 각각은 또한 하나의 (또는 복수의) 하드 마스크 층들(136 및 236)을 포함할 수 있다. 하드 마스크 층들(136 및 236)은 실리콘 질화물, 실리콘 탄소질화물(carbo-nitride) 등으로 형성될 수 있다. 더미 게이트 스택들(130 및 230) 각각은 하나의 또는 복수의 돌출 핀들(124' 및 224') 위를 각각 가로지른다. 더미 게이트 스택들(130 및 230)은 또한 각각의 돌출 핀들(124' 및 224')의 길이 방향들에 수직인 길이 방향들을 각각 가질 수 있다.
다음으로, 더미 게이트 스택들(130 및 230)의 측벽들 상에 게이트 스페이서들(138 및 238)이 각각 형성된다. 그 동안에, 또한 돌출 핀들(124' 및 224')의 측벽들 상에 핀 스페이서들(도시 생략)이 각각 형성될 수 있다. 본 개시의 몇몇 실시예들에 따르면, 게이트 스페이서들(138 및 238)은 실리콘 탄소 산화질화물(silicon carbon-oxynitride; SiCN), 실리콘 질화물 등과 같은 유전체 재료(들)로 형성되고, 복수의 유전체 층들을 포함하는 단일층 구조물 또는 다중층 구조물을 가질 수 있다.
몇몇 실시예들에 따르면, 게이트 스페이서들(138) 각각은 로우 k(low-k) 유전체 층(138A) 및 비 로우 k 유전체 층(138B)(도 6b 참조)을 포함하고, 층들(138A 및 138B) 각각은 블랭킷(blanket) 퇴적 단계와 그에 이은 이방성 에칭 단계를 통해 형성된다. 로우 k 유전체 층(138A)은 약 3.0보다 낮은 유전 상수(k 값)를 갖는 로우 k 유전체 재료로 형성될 수 있고, 로우 k 유전체 재료는 k 값을 감소시키기 위해 내부에 포어(pore)들이 형성된 SiON 또는 SiOCN로 형성될 수 있다. 비 로우 k 유전체 층(138B)은, 예를 들어 실리콘 질화물로 형성될 수 있다. 게이트 스페이서들(238)은 각각 게이트 스페이서들(138)과 동일한 구조를 가질 수 있고, 층들(138A 및 138B)과 동일한 재료들로 형성되는 층들(238A 및 238B)을 포함할 수 있다.
이어서 에칭 단계(이후부터 소스/드레인 리세싱으로 칭해짐)가 수행되어, 더미 게이트 스택들(130 및 230) 및 게이트 스페이서들(138 및 238)에 의해 커버되지 않는 돌출 핀들(124' 및 224')의 부분들[그리고 그 아래에 있는 스트립들(124 및 224)의 부분들]을 에칭하여, 도 4에 도시된 구조물을 초래한다. 리세싱은 이방성일 수 있고, 따라서 각각의 더미 게이트 스택(130/230) 및 게이트 스페이서들(138/238) 바로 아래에 있는 핀들(124' 및 224')의 부분들은 보호되며, 에칭되지 않는다. 몇몇 실시예들에 따르면, 리세싱된 반도체 스트립들(124 및 224)의 상면들은 인접해 있는 STI 영역들(22)의 상면들보다 낮을 수 있다. 따라서 STI 영역들(22) 사이에 리세스들(140 및 240)이 형성된다. 디바이스 영역들(100 및 200) 내의 리세싱은 공통 에칭 프로세스로 또는 분리적 프로세스들로 수행될 수 있고, 리세스들(140)의 깊이들은 리세스들(240)의 깊이들과 동일하거나 또는 리세스들(240)의 깊이들과 상이할 수 있다.
다음으로, 리세스들(140 및 240) 내에 동시에(또는 분리적으로) 반도체 재료를 선택적으로 성장시킴으로써 에피택시(epitaxy) 영역들(소스/드레인 영역들)이 형성되어 도 5 내의 구조물을 초래한다. 각각의 단계는 도 17에 도시된 프로세스에서의 단계(306)로서 예시된다. 몇몇 예시적인 실시예들에 따르면, 에피택시 영역들(142 및 242)은 실리콘 게르마늄 또는 실리콘을 포함한다. 결과적인 FinFET들이 p형 FinFET들인지 또는 n형 FinFET들인지의 여부에 따라, p형 또는 n형 불순물이 에피택시의 프로세싱으로 인시츄(in-situ) 도핑될 수 있다. 예를 들어, 결과적인 FinFET들이 p형 FinFET들일 때, 실리콘 게르마늄 붕소(silicon germanium boron; SiGeB)가 성장될 수 있다. 반대로, 결과적인 FinFET들이 n형 FinFET들일 때, 실리콘 인(silicon phosphorous; SiP) 또는 실리콘 탄소 인(silicon carbon phosphorous; SiCP)이 성장될 수 있다. 인시츄 도핑된 p형 또는 n형 불순물의 농도는 몇몇 실시예들에 따르면 약 1 x 1020 /cm3일 수 있고, 약 1 x 1020 /cm3 내지 약 2 x 1021 /cm3 사이일 수 있다. 본 개시의 대안적인 실시예들에 따르면, 에피택시 영역들(142 및 242)은 GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP와 같은 III-V족 화합물 반도체 재료들, 이들의 조합들, 또는 이들의 다중층들로 형성된다. 리세스들(140 및 240)이 에피택시 반도체 재료로 충전된 후, 에피택시 영역들(142 및 242)의 추가적인 에피택셜(epitaxial) 성장은 에피택시 영역들(142 및 242)이 수평으로 확장되도록 하여, 패싯(facet)들이 형성될 수 있다. 이웃하는 에피택시 영역들(142 및 242)은 결합될 수 있거나 또는 결합되지 않을 수 있다. 설명 전반에 걸쳐, 에피택시 영역들(142 및 242)은 소스/드레인 영역들로 칭해진다.
도 6a를 참조하면, 포토 레지스트(243)가 형성되고 패터닝된다. 디바이스 영역(200)은 포토 레지스트(243)에 의해 커버되고, 디바이스 영역(100)은 커버되지 않는다. 다음으로, 주입이 수행되어 p형 불순물 또는 n형 불순물을 주입시킨다. 각각의 단계는 도 17에 도시된 프로세스에서의 단계(308)로서 예시된다. 주입은 에피 후(after-epi) 소스/드레인 주입으로 칭해진다. 주입은 화살표(139)로 나타내어진다. 주입되는 불순물은 도 5에 도시된 단계에서 도입된 인시츄 도핑된 불순물과 동일한 도전 유형을 갖는다. 예를 들어, 디바이스 영역들(100 및 200) 내의 결과적인 FinFET들이 p형이면 주입되는 불순물 또한 p형이며, 디바이스 영역들(100 및 200) 내의 결과적인 FinFET들이 n형이면 주입되는 불순물 또한 n형이다. 주입의 결과로서, 소스/드레인 영역들(142) 내의 불순물 농도는 인시츄 도핑된 불순물의 불순물 농도의 2배 내지 5배까지 증가될 수 있다.
도 6b는, 도 6a에 도시된 구조물의 단면도들을 예시하며, 여기서 단면도는 도 6a 내의 라인(A-A)을 포함하는 수직 평면 및 라인(B-B)을 포함하는 수직 평면으로부터 획득된 단면도들을 포함한다. 몇몇 실시예들에 따르면, 주입은 수직으로 수행된다. 주입된 영역들(145)의 바닥부들의 가능한 위치들은 145'로 마킹되고, 이 가능한 위치들은 에피택시 영역들(142)의 바닥부들보다 높은 곳에 있거나, 에피택시 영역들(142)의 바닥부들과 동일한 레벨에 있거나, 또는 에피택시 영역들(142)의 바닥부들보다 낮은 곳에 있을 수 있다. 소스/드레인 영역들(242)은 포토 레지스트(243)로 인해 임의의 에피 후 주입에 의해 주입되지 않는다. 도 4에 도시된 에칭에서와 동일한 마스크[게이트 스택(130) 및 스페이서들(138)]를 사용하여 주입이 수행되기 때문에, 주입된 영역들(145)은 소스/드레인 영역들(142)의 내측 에지들 및 외측 에지들 둘 다로 연장된다. 포토 레지스트(243)는 주입 후에 제거된다.
도 7a는 콘택트 에칭 저지 층(Contact Etch Stop Layer; CESL)들(147 및 247) 및 층간 유전체(Inter-Layer Dielectric; ILD)(46)를 형성한 사시도를 예시한다. 각각의 단계는 도 17에 도시된 프로세스에서의 단계(310)로서 예시된다. 본 개시의 몇몇 실시예들에 따르면, CESL들(147 및 247)은 실리콘 질화물, 실리콘 탄소 질화물 등으로 형성된다. CESL들(147 및 247)은, 예를 들어 ALD 또는 CVD와 같은 컨포멀(conformal) 퇴적 방법을 사용하여 형성될 수 있다. ILD(46)는 CESL들(147 및 247) 위에 형성되고, 예를 들어 FCVD, 스핀 온 코팅(spin-on coating), CVD 등을 사용하여 형성될 수 있다. ILD(46)는 PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass), TEOS(Tetra Ethyl Ortho Silicate) 산화물 등으로 형성될 수 있다. 화학적 기계적 폴리싱(Chemical Mechanical Polish; CMP) 또는 그라인딩과 같은 평탄화가 수행되어 ILD(46), 더미 게이트 스택들(130 및 230), 및 게이트 스페이서들(138 및 238)의 상면들을 서로에 대해 평탄하게 할 수 있다.
도 7b는, 도 7a에 도시된 구조물의 단면도들을 예시하며, 단면도들은 도 7a 내의 라인(A-A)을 포함하는 수직 평면 및 라인(B-B)을 포함하는 수직 평면으로부터 획득된다. 도 7a 및 도 7b에 도시된 구조물들이 형성된 후, 하드 마스크 층들(136 및 236), 더미 게이트 전극들(134 및 234), 및 더미 게이트 유전체들(132 및 232)을 포함하는 더미 게이트 스택들(130 및 230)은 도 8 및 도 9에 도시된 바와 같이 금속 게이트들 및 대체 게이트 유전체들로 대체된다. 도 6b, 도 7b, 및 도 8 내지 도 15에서, STI 영역들(22)의 상면들(122A 및 222A)이 예시되고, 돌출 핀들(124' 및 224')은 각각 상면들(122A 및 222A)보다 높이 돌출된다.
대체 게이트들을 형성하기 위해, 도 7a 및 도 7b에 도시된 바와 같은 하드 마스크 층들(136 및 236), 더미 게이트 전극들(134 및 234), 및 더미 게이트 유전체들(132 및 232)이 제거되어, 도 8에 도시된 바와 같은 개구부들(148 및 248)을 형성한다. 각각의 단계는 도 17에 도시된 프로세스에서의 단계(312)로서 예시된다. 돌출 핀들(124' 및 224')의 상면들 및 측벽들이 각각 개구부들(148 및 248)에 노출된다.
다음으로, 도 9를 참조하면, 대체 게이트 스택들(150 및 250)이 형성되고, 게이트 스택들(150 및 250) 위에 각각 하드 마스크(168 및 268)가 형성된다. 각각의 단계는 도 17에 도시된 프로세스에서의 단계(314)로서 예시된다. 대체 게이트 스택들(150) 및 하드 마스크(168)는 대향하는 게이트 스페이서들(138) 사이에 있고, 게이트 스택들(250) 및 하드 마스크(268)는 대향하는 게이트 스페이서들(238) 사이에 있다. 개구부들(148 및 248)(도 8) 내에 각각 추가적인 게이트 스페이서들(151 및 251)이 형성될 수 있다(또는 형성되지 않을 수 있다). 형성 프로세스는 다음과 같이 간략하게 논의된다.
몇몇 실시예들에 따르면, 게이트 스페이서들(151 및 251)은 먼저 개구부들(148 및 248)의 측벽들을 라이닝하여 형성된다. 대안적인 실시예들에 따르면, 게이트 스페이서들(151 및 251)이 형성되지 않는다. 게이트 스페이서들(151 및 251)을 형성하기 위해, 예를 들어 ALD 또는 CVD와 같은 퇴적 방법을 사용하여 블랭킷 게이트 스페이서 층(들)이 형성될 수 있다. 블랭킷 게이트 스페이서 층은 컨포멀하다. 본 개시의 몇몇 실시예들에 따르면, 게이트 스페이서 층은 실리콘 질화물(SiN), SiC, SiON 등으로 형성된다. 게이트 스페이서들(151 및 251)은 이후 형성되는 금속 게이트들을 소스/드레인 영역들(142 및 242)로부터 더 멀리 분리시키고, 금속 게이트들과 소스/드레인 영역들(142 및 242) 사이의 전기적 단락 및 누설의 가능성이 감소된다. 게이트 스페이서들(151)은, 다공성(porous) SiON으로 형성될 수 있는 로우 k 유전체 층(151A), 하이 k(high-k) 유전체 층일 수 있거나 또는 3.9와 실질적으로 동일한 k 값을 갖는(그리고 따라서 하이 k 유전체 재료도 아니고 로우 k 유전체 재료도 아님) 유전체 층(151B)을 포함할 수 있다. 로우 k 유전체 층(151A)의 k 값은 예를 들어 약 3.0 내지 약 3.5 사이일 수 있다. 게이트 스페이서들(251)은 게이트 스페이서들(151)과 동일한 구조를 가질 수 있으므로, 유전체 층(151A)과 동일한 재료로 형성되는 유전체 층(251A), 및 유전체 층(151B)과 동일한 재료로 형성되는 유전체 층(251B)을 또한 포함할 수 있다.
또한 도 9에 도시된 바와 같이, 게이트 스택들(150 및 250)은 각각 개구부들(148 및 248) 내로 연장되는 게이트 유전체들(154/156 및 254/256)을 포함한다. 본 개시의 몇몇 실시예들에 따르면, 게이트 유전체들은 각각 돌출 핀들(124' 및 224')의 노출된 표면들 상에 형성되는 계면 층(Interfacial Layer; IL)들(154 및 254)을 포함한다. IL들(154 및 254) 각각은 돌출 핀들(124' 및 224')의 열 산화, 화학적 산화 프로세스, 또는 퇴적 프로세스를 통해 형성되는 실리콘 산화물 층과 같은 산화물 층을 포함할 수 있다. 게이트 유전체들은 또한 대응하는 IL들(154 및 254) 위에 있는 하이 k 유전체 층들(156 및 256)을 포함할 수 있다. 하이 k 유전체 층들(156 및 256)은 하프늄 산화물, 란타늄 산화물, 알루미늄 산화물, 지르코늄 산화물 등과 같은 하이 k 유전체 재료로 형성될 수 있다. 하이 k 유전체 재료의 유전 상수(k 값)는 3.9보다 높고, 약 7.0보다 높을 수 있으며, 종종 20 이상으로 높을 수 있다. 하이 k 유전체 층들(156 및 256)은 컨포멀 층들로서 형성되고, 각각 돌출 핀들(124' 및 224')의 측벽들 및 게이트 스페이서들(138/151 및 238/251)의 측벽들 상에서 연장된다. 본 개시의 몇몇 실시예들에 따르면, 하이 k 유전체 층들(156 및 256)은 ALD 또는 CVD를 사용하여 형성된다.
도 9를 더 참조하면, 퇴적을 통해 금속 함유 도전 층들(162 및 262)이 형성된다. 퇴적은, 금속 함유 층(162/262)(그리고 서브 층들 각각)의 수평 부분들의 수평 두께 및 수직 부분들의 수직 두께가 서로 실질적으로 동일한 두께를 갖도록, ALD 또는 CVD와 같은 컨포멀 퇴적 방법을 사용하여 수행될 수 있다. 예를 들어, 수평 두께 및 수직 두께는 수평 두께 및 수직 두께 중 어느 하나의 약 20 퍼센트 또는 10 퍼센트보다 작은 차이를 가질 수 있다.
금속 함유 층들(162 및 262)은 적어도 하나의 층을 포함하거나, 또는 상이한 재료들로 형성되는 복수의 층들(도시 생략)을 포함할 수 있다. 금속 함유 도전 층들(162 및 262) 내의 대응하는 층들은 공통 퇴적 프로세스들 또는 분리적 퇴적 프로세스들로 형성될 수 있다. 금속 함유 층들(162 및 262) 내의 층들의 재료들은 각각의 FinFET들이 n형 FinFET들인지 또는 p형 FinFET들인지의 여부에 따라 선택되는 일함수(work-function) 금속들을 포함할 수 있다. 예를 들어, FinFET들이 n형 FinFET들일 때, 금속 함유 층들(162 및 262) 각각은 티타늄 질화물(TiN) 층, 탄탈륨 질화물(TaN) 층, 및 (예를 들어, TiAl, TiAlN, TiAlC, TaAlN, 또는 TaAlC로 형성되는) Al 기반 층을 각각 포함할 수 있다. FinFET들이 p형 FinFET들일 때, 금속 함유 층들(162 및 262) 각각은 TiN 층, TaN 층, 및 다른 TiN 층을 각각 포함할 수 있다. 층들(162 및 262)은 또한 2개의 층들 또는 3개 이상의 층들을 포함할 수 있다.
이어서 층들(162 및 262) 위에 충전 금속이 충전되어 금속 영역들(164 및 264)을 형성한다. 몇몇 예시적인 실시예들에 따르면, 충전 금속은 W, Cu, Co, Al, Ru, 또는 이들의 합금들을 포함한다. 금속 영역들(164 및 264)이 퇴적된 후, CMP 또는 기계적 그라인딩과 같은 평탄화 단계가 수행되어 ILD(46)의 상면 위의 퇴적된 층들의 과잉 부분들을 제거하고, 따라서 게이트 스택들(150 및 250)이 형성된다.
다음으로, 게이트 스택들(150 및 250)이 리세싱되어 리세스들을 형성하고, 이어서 리세스들 내에 유전체 재료를 충전하여 하드 마스크들(168 및 268)을 형성한다. 이어서 다른 평탄화 단계가 수행되어 하드 마스크들(168 및 268)의 상면들을 ILD(46)의 상면들과 평탄하게 한다. 하드 마스크들(168 및 268)은 실리콘 질화물, 실리콘 산화질화물, 실리콘 산소 카바이드(oxy-carbide) 등으로 형성되는 유전체 하드 마스크들일 수 있다.
이어지는 단계에서, 도 10에 도시된 바와 같이, ILD(46) 및 CESL(147 및 247)이 에칭되어 콘택트 개구부들(170 및 270)을 형성한다. 각각의 단계는 도 17에 도시된 프로세스에서의 단계(316)로서 예시된다. 따라서 소스/드레인 영역들(142 및 242)이 드러난다. 도 11은 디바이스 영역(100)을 커버하기 위한 포토 레지스트(172)의 형성을 예시하는 한편, 디바이스 영역(200)은 커버되지 않은 채로 남겨둔다. 다음으로, 도 6a 및 도 6b에 도시된 바와 같은 에피 후 주입과 동일한 도전 유형을 갖는 p형 불순물 또는 n형 불순물을 주입하기 위해 주입이 수행된다. 도 11에 도시된 주입은 콘택트 후 소스/드레인 주입으로 칭해진다. 각각의 단계는 도 17에 도시된 프로세스에서의 단계(318)로서 예시된다. 주입은 화살표(273)로 나타내어진다. 주입의 결과로서, 주입된 영역들(245) 내의 불순물 농도는 인시츄 도핑된 불순물의 불순물 농도의 2배 내지 5배까지 증가될 수 있다. 주입은 수직으로 수행될 수 있다.
도 11에 도시된 바와 같이, 콘택트 개구부들(270)은 수평 거리(D1)만큼 게이트 스페이서들(238)로부터 이격된다. 거리(D1)는 약 5 nm 내지 약 10 nm 사이일 수 있는 비제로(non-zero) 값을 갖는다. 따라서, 각각의 주입된 영역들(245)은, 도 6a 및 도 6b에 도시된 바와 같은 에피 후 주입에 의해 형성되는 주입된 영역들(145)보다 각각의 트랜지스터의 채널 영역으로부터 더 이격된다. 주입된 영역들(245)의 바닥부들의 가능한 위치들은 245'로 마킹되고, 이 가능한 위치들은 에피택시 영역들(242)의 바닥부들보다 높은 곳에 있거나, 에피택시 영역들(242)의 바닥부들과 동일한 레벨에 있거나, 또는 에피택시 영역들(242)의 바닥부들보다 낮은 곳에 있을 수 있다. 소스/드레인 영역들(142)은 포토 레지스트(172)로 인해 임의의 콘택트 후 주입에 의해 주입되지 않는다. 이어서 포토 레지스트(172)가 제거되고, 도 12에 도시된 구조물을 초래한다.
도 13은 소스/드레인 규화물(silicide) 영역들(174 및 274) 및 소스/드레인 콘택트 플러그들(182 및 282)의 형성을 예시한다. 각각의 단계는 도 17에 도시된 프로세스에서의 단계(320)로서 예시된다. 몇몇 실시예들에 따르면, 금속 층들(176 및 276)(예를 들어, 티타늄 층들)이 블랭킷 층으로서 퇴적되고, 금속 층들(176 및 276)의 상단부 상에 질화 프로세스가 이어져 금속 질화물 층들(178 및 278)을 형성한다. 금속 층들(176 및 276)의 바닥부는 질화되지 않는다. 다음으로, [급속 열처리 어닐링(rapid thermal anneal)일 수 있는] 어닐링이 수행되어 금속 층들(176 및 276)을 소스/드레인 영역들(142 및 242)의 상단부들과 반응시켜서 규화물 영역들(174 및 274)을 형성한다. ILD(46)의 측벽들 상의 금속 층들(176 및 276)의 부분들은 반응하지 않는다. 이어서 예를 들어 텅스텐, 코발트 등을 충전하고 평탄화가 이어져 과잉 재료들을 제거하여 금속 영역들(180 및 280)이 형성되어, 보다 낮은 소스/드레인 콘택트 플러그들(182 및 282)을 초래한다. 콘택트 플러그(182)는 층들(176, 178, 및 180)을 포함하고, 콘택트 플러그(282)는 층들(276, 278, 및 280)을 포함한다. 따라서 긴 채널 트랜지스터(199) 및 짧은 채널 트랜지스터(299)가 형성된다.
도 14를 참조하면, 에칭 저지 층(84)이 형성된다. 몇몇 실시예들에 따르면, 에칭 저지 층(84)은 SiN, SiCN, SiC, SiOCN, 또는 다른 유전체 재료로 형성된다. 형성 방법은 PECVD, ALD, CVD 등을 포함할 수 있다. 다음으로, 에칭 저지 층(84) 위에 ILD(86)가 형성된다. ILD(86)의 재료는 ILD(46)를 형성하기 위한 동일한 후보 재료들(그리고 방법들)로부터 선택될 수 있고, ILD들(46 및 86)은 동일하거나 또는 상이한 유전체 재료들로 형성될 수 있다. 몇몇 실시예들에 따르면, ILD(86)는 PECVD, FCVD, 스핀 온 코팅 등을 사용하여 형성되고, 실리콘 산화물(SiO2)을 포함할 수 있다.
ILD(86) 및 에칭 저지 층(84)이 에칭되어 개구부들(도시 생략)을 형성한다. 에칭은, 예를 들어 반응 이온 에칭(Reactive Ion Etch; RIE)을 사용하여 수행될 수 있다. 후속 단계에서, 도 15에 도시된 바와 같이, 플러그들/비아들(188, 190, 288 및 290)이 형성된다. 본 개시의 몇몇 실시예들에 따르면, 플러그들/비아들(188, 190, 288, 및 290)은 배리어(barrier) 층들(92), 및 배리어 층들 위의 금속 함유 재료(94)를 포함한다. 본 개시의 몇몇 실시예들에 따르면, 플러그들/비아들(188, 190, 288, 및 290)의 형성은 블랭킷 배리어 층(92) 및 블랭킷 배리어 층 위에 금속 함유 재료(94)를 형성하고, 평탄화를 수행하여 블랭킷 층 및 금속 함유 재료의 과잉 부분들을 제거하는 것을 포함한다. 배리어 층(92)은 티타늄 질화물 또는 탄탈륨 질화물과 같은 금속 질화물로 형성될 수 있다. 금속 함유 재료(94)는 텅스텐, 코발트, 구리 등으로 형성될 수 있다. 몇몇 실시예들에 따르면, 유전체 콘택트 스페이서들(196 및 296)은 플러그들/비아들(188, 190, 288, 및 290)을 둘러싸도록 형성된다.
본 개시의 실시예들은 몇몇 바람직한 특징들을 갖는다. 디바이스 영역(200) 내에 형성되는 트랜지스터가 짧은 채널 트랜지스터이기 때문에, 에피 후 주입을 사용하여 소스/드레인 주입이 수행되면, 주입되는 불순물은 채널에 근접하고, 채널 영역 내로 확산될 가능성이 높아져 트랜지스터의 짧은 채널 효과 및 DIBL(Drain-Induced Barrier Lowering) 성능을 저하시킨다. 따라서, 디바이스 영역(200) 내의 짧은 채널 디바이스에 대해, 콘택트 후 주입이 수행되고, 에피 후 주입은 수행되지 않는다. 반대로, 디바이스 영역(100) 내의 긴 채널 트랜지스터, 예를 들어 SRAM 트랜지스터에 대해, 레이아웃 효과가 문턱 전압이 역으로 증가되도록 할 수 있다. 에피 후 주입은 각각의 트랜지스터의 채널에 근접하고, 따라서 문턱 전압을 감소시키고 채널 저항을 감소시키는 효과를 갖는다. 또한, 긴 채널 트랜지스터들은, 주입되는 불순물의 채널 영역 내로의 확산에 의해 유발되는 DIBL 성능 저하 및 짧은 채널 효과를 거의 겪지 않는다. 그러나, 종래의 프로세스들에서, 소스/드레인 주입은 긴 채널 트랜지스터들 및 짧은 채널 트랜지스터들에 대해 동시에 수행되고, 긴 채널 트랜지스터들 및 짧은 채널 트랜지스터들의 디바이스 성능이 조절되지 못할 수 있다.
본 개시의 몇몇 실시예들에 따르면, 방법은 제 1 돌출 핀의 제 1 부분의 측벽 및 상면 상에 제 1 게이트 스택을 형성하는 단계, 제 2 돌출 핀의 제 1 부분의 측벽 및 상면 상에 제 2 게이트 스택을 형성하는 단계, 제 1 돌출 핀의 제 2 부분 및 제 2 돌출 핀의 제 2 부분을 에칭하여 제 1 리세스 및 제 2 리세스를 각각 형성하는 단계, 제 1 리세스 및 제 2 리세스 내에 제 1 소스/드레인 영역 및 제 2 소스/드레인 영역을 에피택셜방식으로(epitaxially) 각각 성장시키는 단계, 제 2 소스/드레인 영역을 주입하지 않고 제 1 소스/드레인 영역 상에 제 1 주입을 수행하는 단계를 포함한다. 제 1 주입 후에, ILD가 형성되어 제 1 소스/드레인 영역 및 제 2 소스/드레인 영역을 커버한다. 방법은 ILD 내에 제 1 콘택트 개구부 및 제 2 콘택트 개구부를 형성하여 제 1 소스/드레인 영역 및 제 2 소스/드레인 영역을 드러나게 하는 단계, 및 제 1 소스/드레인 영역을 주입하지 않고 제 2 소스/드레인 영역 상에 제 2 주입을 수행하는 단계를 더 포함한다. 제 2 주입은 제 2 콘택트 개구부를 통해 수행된다.
본 개시의 몇몇 실시예들에 따르면, 방법은 반도체 영역들 상에 제 1 게이트 스택 및 제 2 게이트 스택을 형성하는 단계, 제 1 게이트 스택의 측벽 상에 제 1 게이트 스페이서를 형성하는 단계, 제 2 게이트 스택의 측벽 상에 제 2 게이트 스페이서를 형성하는 단계, 제 1 소스/드레인 영역 및 제 2 소스/드레인 영역을 형성하는 단계를 포함한다. 제 1 소스/드레인 영역은 제 1 게이트 스택의 측벽에 실질적으로 수직으로 정렬되는 내측 에지를 갖고, 제 2 소스/드레인 영역은 제 2 게이트 스택의 측벽에 실질적으로 수직으로 정렬되는 내측 에지를 갖는다. 제 1 소스/드레인 영역 상에 제 1 주입이 수행되어 제 1 주입 영역을 생성하고, 제 1 주입 영역은 제 1 게이트 스택의 측벽에 수직으로 정렬되는 내측 에지를 갖는다. ILD가 형성되어 제 1 소스/드레인 영역 및 제 2 소스/드레인 영역을 커버한다. ILD 내에 제 1 콘택트 개구부 및 제 2 콘택트 개구부가 형성되어 제 1 소스/드레인 영역 및 제 2 소스/드레인 영역을 드러나게 한다. 제 2 소스/드레인 영역 상에 제 2 주입이 수행되어 제 2 주입 영역을 생성한다. 제 2 주입 영역은 ILD의 일부분에 의해 제 2 게이트 스페이서로부터 이격된다.
본 개시의 몇몇 실시예들에 따르면, 방법은 제 1 게이트 스택을 형성하는 단계를 포함하는 제 1 트랜지스터를 형성하는 단계, 제 1 게이트 스택의 측부 상에 제 1 소스/드레인 영역을 에피택셜방식으로 성장시키는 단계, 및 제 1 주입을 수행하여 제 1 소스/드레인 영역을 주입하는 단계를 포함한다. 방법은 제 2 게이트 스택을 형성하는 단계를 포함하는 제 2 트랜지스터를 형성하는 단계, 제 2 게이트 스택의 측벽 상에 제 2 게이트 스페이서를 형성하는 단계, 제 2 게이트 스택의 측부 상에 제 2 소스/드레인 영역을 에피택셜방식으로 성장시키는 단계, 및 제 2 주입을 수행하여 제 2 소스/드레인 영역을 주입하는 단계를 더 포함한다. 층간 유전체가 형성되어 제 1 소스/드레인 영역 및 제 2 소스/드레인 영역을 커버한다. 제 1 주입은 층간 유전체가 형성되기 전에 수행되고, 제 2 주입은 층간 유전체가 형성된 후에 수행된다.
상술한 것은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예들의 특징들의 개요를 서술한 것이다. 당업자는, 본원에 소개되는 실시예들과 동일한 목적들을 실행하거나 및/또는 동일한 장점들을 달성하도록, 다른 프로세스들 및 구조들을 설계하거나 또는 변경하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는, 그러한 균등한 구성들이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점과, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경들, 대체들, 및 개조들을 행할 수 있다는 점을 또한 자각해야 한다.
실시예들
실시예 1. 방법에 있어서,
제 1 돌출 핀의 제 1 부분의 측벽 및 상면 상에 제 1 게이트 스택을 형성하는 단계;
제 2 돌출 핀의 제 1 부분의 측벽 및 상면 상에 제 2 게이트 스택을 형성하는 단계;
상기 제 1 돌출 핀의 제 2 부분 및 상기 제 2 돌출 핀의 제 2 부분을 에칭하여 제 1 리세스 및 제 2 리세스를 각각 형성하는 단계;
상기 제 1 리세스 및 상기 제 2 리세스 내에 제 1 소스/드레인 영역 및 제 2 소스/드레인 영역을 에피택셜방식으로(epitaxially) 각각 성장시키는 단계;
상기 제 2 소스/드레인 영역을 주입하지 않고 상기 제 1 소스/드레인 영역 상에 제 1 주입을 수행하는 단계;
상기 제 1 주입 후에, 층간 유전체(Inter-Layer Dielectric; ILD)를 형성하여 상기 제 1 소스/드레인 영역 및 상기 제 2 소스/드레인 영역을 커버하는 단계;
상기 ILD 내에 제 1 콘택트 개구부 및 제 2 콘택트 개구부를 형성하여 상기 제 1 소스/드레인 영역 및 상기 제 2 소스/드레인 영역을 드러나게 하는 단계; 및
상기 제 1 소스/드레인 영역을 주입하지 않고 상기 제 2 소스/드레인 영역 상에 제 2 주입 - 상기 제 2 주입은 상기 제 2 콘택트 개구부를 통해 수행됨 - 을 수행하는 단계를 포함하는, 방법.
실시예 2. 실시예 1에 있어서, 상기 제 1 소스/드레인 영역은 제 1 트랜지스터의 일부이고, 상기 제 2 소스/드레인 영역은 제 2 트랜지스터의 일부이며, 상기 제 1 트랜지스터는 상기 제 2 트랜지스터보다 긴 채널을 갖는 것인, 방법.
실시예 3. 실시예 1에 있어서, 상기 제 1 게이트 스택의 측벽들 상에 제 1 게이트 스페이서들을 형성하고 상기 제 2 게이트 스택의 측벽들 상에 제 2 게이트 스페이서들을 형성하는 단계를 더 포함하고, 상기 제 2 콘택트 개구부는 상기 ILD의 일부분에 의해 상기 제 2 게이트 스페이서들로부터 이격되는 것인, 방법.
실시예 4. 실시예 1에 있어서, 상기 제 1 트랜지스터는 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 셀 또는 입출력 회로 내의 트랜지스터이고, 상기 제 2 트랜지스터는 코어 회로 내에 있는 것인, 방법.
실시예 5. 실시예 1에 있어서, 상기 제 1 주입 및 상기 제 2 주입은 동일한 도전 유형의 불순물들을 도입시키는 것인, 방법.
실시예 6. 실시예 1에 있어서, 상기 제 1 주입 및 상기 제 2 주입 둘 다는 수직으로 수행되는 것인, 방법.
실시예 7. 실시예 1에 있어서, 상기 제 2 주입은 추가적인 주입 영역을 초래하고, 상기 추가적인 주입 영역의 바닥면은 상기 제 1 소스/드레인 영역의 바닥부보다 높은 곳에 있는 것인, 방법.
실시예 8. 실시예 1에 있어서, 상기 제 2 주입은 추가적인 주입 영역을 초래하고, 상기 추가적인 주입 영역의 바닥면은 상기 제 1 소스/드레인 영역의 바닥부보다 낮은 곳에 있는 것인, 방법.
실시예 9. 방법에 있어서,
반도체 영역들 상에 제 1 게이트 스택 및 제 2 게이트 스택을 형성하는 단계;
상기 제 1 게이트 스택의 측벽 상에 제 1 게이트 스페이서를 형성하는 단계;
상기 제 2 게이트 스택의 측벽 상에 제 2 게이트 스페이서를 형성하는 단계;
제 1 소스/드레인 영역 및 제 2 소스/드레인 영역을 형성하는 단계 - 상기 제 1 소스/드레인 영역은 상기 제 1 게이트 스택의 측벽에 수직으로 정렬되는 내측 에지를 갖고, 상기 제 2 소스/드레인 영역은 상기 제 2 게이트 스택의 측벽에 수직으로 정렬되는 내측 에지를 가짐 - ;
상기 제 1 소스/드레인 영역 상에 제 1 주입을 수행하여 제 1 주입 영역 - 상기 제 1 주입 영역은 상기 제 1 게이트 스택의 측벽에 수직으로 정렬되는 내측 에지를 가짐 - 을 생성하는 단계;
층간 유전체(ILD)를 형성하여 상기 제 1 소스/드레인 영역 및 상기 제 2 소스/드레인 영역을 커버하는 단계;
상기 ILD 내에 제 1 콘택트 개구부 및 제 2 콘택트 개구부를 형성하여 상기 제 1 소스/드레인 영역 및 상기 제 2 소스/드레인 영역을 드러나게 하는 단계; 및
상기 제 2 소스/드레인 영역 상에 제 2 주입을 수행하여 제 2 주입 영역 - 상기 제 2 주입 영역은 상기 ILD의 일부분에 의해 상기 제 2 게이트 스페이서로부터 이격됨 - 을 생성하는 단계를 포함하는, 방법.
실시예 10. 실시예 9에 있어서, 상기 제 1 소스/드레인 영역 및 상기 제 2 소스 드레인 영역을 형성하는 단계는,
상기 반도체 영역들을 에칭하여 제 1 리세스 및 제 2 리세스를 각각 형성하는 단계; 및
상기 제 1 리세스 및 상기 제 2 리세스 내에 상기 제 1 소스/드레인 영역 및 상기 제 2 소스/드레인 영역을 에피택셜방식으로 각각 성장시키는 단계를 포함하는 것인, 방법.
실시예 11. 실시예 10에 있어서, 상기 제 1 소스/드레인 영역 및 상기 제 2 소스/드레인 영역이 성장될 때 불순물을 인시츄(in-situ) 도핑하는 단계를 더 포함하는, 방법.
실시예 12. 실시예 9에 있어서, 상기 제 1 소스/드레인 영역은 제 1 트랜지스터의 일부분이고, 상기 제 2 소스/드레인 영역은 제 2 트랜지스터의 일부분이며, 상기 제 1 트랜지스터는 정적 랜덤 액세스 메모리(SRAM) 셀 또는 입출력 회로 내의 트랜지스터이고, 상기 제 2 트랜지스터는 코어 회로 내에 있는 것인, 방법.
실시예 13. 실시예 9에 있어서, 상기 제 1 주입 및 상기 제 2 주입은 동일한 도전 유형의 불순물들을 도입시키는 것인, 방법.
실시예 14. 실시예 9에 있어서, 상기 제 1 주입 및 상기 제 2 주입 둘 다는 수직으로 수행되는 것인, 방법.
실시예 15. 실시예 9에 있어서, 상기 제 1 주입에서, 상기 제 2 소스/드레인 영역은 주입되지 않는 것인, 방법.
실시예 16. 실시예 9에 있어서, 상기 제 2 주입에서, 상기 제 1 소스/드레인 영역은 주입되지 않는 것인, 방법.
실시예 17. 방법에 있어서,
제 1 트랜지스터를 형성하는 단계로서,
제 1 게이트 스택을 형성하는 단계,
상기 제 1 게이트 스택의 측부 상에 제 1 소스/드레인 영역을 에피택셜방식으로 성장시키는 단계,
제 1 주입을 수행하여 상기 제 1 소스/드레인 영역을 주입하는 단계를 포함하는, 상기 제 1 트랜지스터를 형성하는 단계;
제 2 트랜지스터를 형성하는 단계로서,
제 2 게이트 스택을 형성하는 단계,
상기 제 2 게이트 스택의 측부 상에 제 2 소스/드레인 영역을 에피택셜방식으로 성장시키는 단계,
제 2 주입을 수행하여 상기 제 2 소스/드레인 영역을 주입하는 단계를 포함하는, 상기 제 2 트랜지스터를 형성하는 단계; 및
층간 유전체를 형성하여 상기 제 1 소스/드레인 영역 및 상기 제 2 소스/드레인 영역을 커버하는 단계를 포함하고, 상기 제 1 주입은 상기 층간 유전체가 형성되기 전에 수행되고, 상기 제 2 주입은 상기 층간 유전체가 형성된 후에 수행되는 것인, 방법.
실시예 18. 실시예 17에 있어서, 상기 층간 유전체를 에칭하여 콘택트 개구부를 형성하는 단계를 더 포함하고, 상기 제 2 개구부는 상기 콘택트 개구부를 통해 수행되는 것인, 방법.
실시예 19. 실시예 17에 있어서, 상기 제 2 주입에서, 상기 제 1 소스/드레인 영역은 주입되지 않는 것인, 방법.
실시예 20. 실시예 17에 있어서, 상기 제 1 트랜지스터는 상기 제 2 트랜지스터보다 긴 채널을 갖는 것인, 방법.

Claims (10)

  1. 방법에 있어서,
    제 1 돌출 핀의 제 1 부분의 측벽 및 상면 상에 제 1 게이트 스택을 형성하는 단계;
    제 2 돌출 핀의 제 1 부분의 측벽 및 상면 상에 제 2 게이트 스택을 형성하는 단계;
    상기 제 1 돌출 핀의 제 2 부분 및 상기 제 2 돌출 핀의 제 2 부분을 에칭하여 제 1 리세스 및 제 2 리세스를 각각 형성하는 단계;
    상기 제 1 리세스 및 상기 제 2 리세스 내에 제 1 소스/드레인 영역 및 제 2 소스/드레인 영역을 에피택셜방식으로(epitaxially) 각각 성장시키는 단계;
    상기 제 2 소스/드레인 영역을 주입하지 않고 상기 제 1 소스/드레인 영역 상에 제 1 주입을 수행하는 단계;
    상기 제 1 주입 후에, 층간 유전체(Inter-Layer Dielectric; ILD)를 형성하여 상기 제 1 소스/드레인 영역 및 상기 제 2 소스/드레인 영역을 커버하는 단계;
    상기 ILD 내에 제 1 콘택트 개구부 및 제 2 콘택트 개구부를 형성하여 상기 제 1 소스/드레인 영역 및 상기 제 2 소스/드레인 영역을 드러나게 하는 단계; 및
    상기 제 1 소스/드레인 영역을 주입하지 않고 상기 제 2 소스/드레인 영역 상에 제 2 주입 - 상기 제 2 주입은 상기 제 2 콘택트 개구부를 통해 수행됨 - 을 수행하는 단계를 포함하는, 방법.
  2. 제 1 항에 있어서, 상기 제 1 소스/드레인 영역은 제 1 트랜지스터의 일부이고, 상기 제 2 소스/드레인 영역은 제 2 트랜지스터의 일부이며, 상기 제 1 트랜지스터는 상기 제 2 트랜지스터보다 긴 채널을 갖는 것인, 방법.
  3. 제 1 항에 있어서, 상기 제 1 게이트 스택의 측벽들 상에 제 1 게이트 스페이서들을 형성하고 상기 제 2 게이트 스택의 측벽들 상에 제 2 게이트 스페이서들을 형성하는 단계를 더 포함하고, 상기 제 2 콘택트 개구부는 상기 ILD의 일부분에 의해 상기 제 2 게이트 스페이서들로부터 이격되는 것인, 방법.
  4. 제 1 항에 있어서, 상기 제 1 트랜지스터는 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 셀 또는 입출력 회로 내의 트랜지스터이고, 상기 제 2 트랜지스터는 코어 회로 내에 있는 것인, 방법.
  5. 제 1 항에 있어서, 상기 제 1 주입 및 상기 제 2 주입은 동일한 도전 유형의 불순물들을 도입시키는 것인, 방법.
  6. 제 1 항에 있어서, 상기 제 1 주입 및 상기 제 2 주입 둘 다는 수직으로 수행되는 것인, 방법.
  7. 제 1 항에 있어서, 상기 제 2 주입은 추가적인 주입 영역을 초래하고, 상기 추가적인 주입 영역의 바닥면은 상기 제 1 소스/드레인 영역의 바닥부보다 높은 곳에 있는 것인, 방법.
  8. 제 1 항에 있어서, 상기 제 2 주입은 추가적인 주입 영역을 초래하고, 상기 추가적인 주입 영역의 바닥면은 상기 제 1 소스/드레인 영역의 바닥부보다 낮은 곳에 있는 것인, 방법.
  9. 방법에 있어서,
    반도체 영역들 상에 제 1 게이트 스택 및 제 2 게이트 스택을 형성하는 단계;
    상기 제 1 게이트 스택의 측벽 상에 제 1 게이트 스페이서를 형성하는 단계;
    상기 제 2 게이트 스택의 측벽 상에 제 2 게이트 스페이서를 형성하는 단계;
    제 1 소스/드레인 영역 및 제 2 소스/드레인 영역을 형성하는 단계 - 상기 제 1 소스/드레인 영역은 상기 제 1 게이트 스택의 측벽에 수직으로 정렬되는 내측 에지를 갖고, 상기 제 2 소스/드레인 영역은 상기 제 2 게이트 스택의 측벽에 수직으로 정렬되는 내측 에지를 가짐 - ;
    상기 제 1 소스/드레인 영역 상에 제 1 주입을 수행하여 제 1 주입 영역 - 상기 제 1 주입 영역은 상기 제 1 게이트 스택의 측벽에 수직으로 정렬되는 내측 에지를 가짐 - 을 생성하는 단계;
    층간 유전체(ILD)를 형성하여 상기 제 1 소스/드레인 영역 및 상기 제 2 소스/드레인 영역을 커버하는 단계;
    상기 ILD 내에 제 1 콘택트 개구부 및 제 2 콘택트 개구부를 형성하여 상기 제 1 소스/드레인 영역 및 상기 제 2 소스/드레인 영역을 드러나게 하는 단계; 및
    상기 제 2 소스/드레인 영역 상에 제 2 주입을 수행하여 제 2 주입 영역 - 상기 제 2 주입 영역은 상기 ILD의 일부분에 의해 상기 제 2 게이트 스페이서로부터 이격됨 - 을 생성하는 단계를 포함하는, 방법.
  10. 방법에 있어서,
    제 1 트랜지스터를 형성하는 단계로서,
    제 1 게이트 스택을 형성하는 단계,
    상기 제 1 게이트 스택의 측부 상에 제 1 소스/드레인 영역을 에피택셜방식으로 성장시키는 단계,
    제 1 주입을 수행하여 상기 제 1 소스/드레인 영역을 주입하는 단계를 포함하는, 상기 제 1 트랜지스터를 형성하는 단계;
    제 2 트랜지스터를 형성하는 단계로서,
    제 2 게이트 스택을 형성하는 단계,
    상기 제 2 게이트 스택의 측부 상에 제 2 소스/드레인 영역을 에피택셜방식으로 성장시키는 단계,
    제 2 주입을 수행하여 상기 제 2 소스/드레인 영역을 주입하는 단계를 포함하는, 상기 제 2 트랜지스터를 형성하는 단계; 및
    층간 유전체를 형성하여 상기 제 1 소스/드레인 영역 및 상기 제 2 소스/드레인 영역을 커버하는 단계를 포함하고, 상기 제 1 주입은 상기 층간 유전체가 형성되기 전에 수행되고, 상기 제 2 주입은 상기 층간 유전체가 형성된 후에 수행되는 것인, 방법.
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