CN108122849B - 用于在开口中形成金属层的方法及其形成装置 - Google Patents

用于在开口中形成金属层的方法及其形成装置 Download PDF

Info

Publication number
CN108122849B
CN108122849B CN201711044384.7A CN201711044384A CN108122849B CN 108122849 B CN108122849 B CN 108122849B CN 201711044384 A CN201711044384 A CN 201711044384A CN 108122849 B CN108122849 B CN 108122849B
Authority
CN
China
Prior art keywords
contact
spacing
layer
source
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201711044384.7A
Other languages
English (en)
Other versions
CN108122849A (zh
Inventor
王喻生
林钰庭
许宏彰
刘晓萍
吕鸿彬
林远文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN108122849A publication Critical patent/CN108122849A/zh
Application granted granted Critical
Publication of CN108122849B publication Critical patent/CN108122849B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

方法包括形成具有与晶体管的金属栅极处于相同水平的部分的层间电介质(ILD)。ILD和金属栅极是晶圆的一部分。蚀刻ILD以形成接触开口。将晶圆放入PVD工具内，其中，金属靶位于PVD工具中。金属靶与位于金属靶上方的磁体具有第一间隔，并且与晶圆具有第二间隔。第一间隔与第二间隔的比率大于约0.02。在晶圆上沉积金属层，其中，金属层具有位于接触开口中的底部，以及位于接触开口中的侧壁部分。实施退火以使金属层的底部与源极/漏极区域反应以形成硅化物区域。

Description

用于在开口中形成金属层的方法及其形成装置
技术领域
本发明实施例涉及用于在开口中形成金属层的方法及其形成装置。
背景技术
在集成电路的制造中，接触插塞用于连接至晶体管的源极和漏极区域以及栅极。源极/漏极接触插塞通常连接至源极/漏极硅化物区域，该源极/漏极硅化物区域通过沉积金属层并且之后实施退火以使金属层与源极/漏极区域的硅反应来形成。
发明内容
根据本发明的一些实施例，提供了一种制造半导体器件的方法，包括：形成层间电介质(ILD)，所述层间电介质具有与晶体管的金属栅极处于相同水平的部分，其中，所述层间电介质和所述金属栅极是晶圆的一部分；蚀刻所述层间电介质以形成第一接触开口，其中，通过所述第一接触开口暴露所述晶体管的源极/漏极区域；将所述晶圆放入物理汽相沉积(PVD)工具内，其中，金属靶位于所述物理汽相沉积工具中，并且所述金属靶与位于所述金属靶上方的磁体具有第一间隔，并且所述金属靶与所述晶圆具有第二间隔，并且所述第一间隔与所述第二间隔的比率大于0.02；在所述晶圆上沉积金属层，其中，所述金属层包括位于所述第一接触开口中的底部，以及位于所述第一接触开口中的侧壁部分；以及实施退火以使所述金属层的底部与所述源极/漏极区域反应以形成硅化物区域。
根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，包括：形成层间电介质(ILD)，所述层间电介质具有与晶体管的金属栅极处于相同水平的部分，其中，所述层间电介质和所述金属栅极是晶圆的一部分；蚀刻所述层间电介质以形成源极/漏极接触开口，其中，通过所述源极/漏极接触开口暴露所述晶体管的源极/漏极区域；在所述晶圆上沉积第一钛层，其中，所述第一钛层包括位于所述源极/漏极接触开口中的底部，以及位于所述源极/漏极接触开口中的侧壁部分，其中，所述侧壁部分具有第一厚度；以及实施退火以使所述第一钛层的底部与所述源极/漏极区域反应以形成硅化物区域，其中，所述硅化物区域具有第二厚度，并且所述第一厚度与所述第二厚度的比率小于0.35。
根据本发明的又一些实施例，还提供了一种制造半导体器件的方法，包括：形成层间电介质(ILD)，所述层间电介质具有与晶体管的金属栅极处于相同水平的部分，其中，所述层间电介质和所述金属栅极是晶圆的一部分；蚀刻所述层间电介质以形成源极/漏极接触开口，其中，通过所述源极/漏极接触开口暴露所述晶体管的源极/漏极区域；调整物理汽相沉积(PVD)工具，其中，金属靶位于所述物理汽相沉积工具中，并且所述金属靶与位于所述金属靶上方的磁体具有第一间隔，并且其中，调整所述物理汽相沉积工具包括增加所述第一间隔；以及在所述物理汽相沉积工具中的所述晶圆上沉积钛层，其中，所述钛层延伸至所述源极/漏极接触开口内。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图11是根据一些实施例的在形成晶体管中的中间阶段的截面图。
图12示出了根据一些实施例的用于物理汽相沉积的室的截面图。
图13示出了根据一些实施例的用于形成晶体管的工艺流程。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
根据各个示例性实施例，提供了具有连接至硅化物区域的接触插塞的晶体管以及形成方法。示出了形成晶体管的中间阶段。讨论了一些实施例的变化。贯穿各个视图和示例性实施例，相同的参考标号用于指定相同的元件。图1至图11中所示的步骤也在图13所示的工艺流程200中示意性地示出。
图1至图11是根据一些示例性实施例的晶体管和相应的接触插塞的形成中的中间阶段的截面图。参照图1，提供晶圆10。晶圆10包括衬底20，该衬底20可以由诸如硅、硅锗、硅碳、III-V族化合物半导体材料等的半导体材料形成。衬底20可以是块状衬底或绝缘体上半导体(SOI)衬底。
在衬底20上方形成栅极堆叠件26A和26B(统称为栅极堆叠件26)。根据本发明的一些实施例，栅极堆叠件26A和26B形成为纵向方向彼此平行的栅极堆叠带(在晶圆10的俯视图中)，其中，栅极堆叠件26A和26B之间的距离最小化。栅极堆叠件26A和26B的每个均可以包括栅极电介质24、位于栅极电介质24上方的栅电极28以及位于栅电极28上方的硬掩模38。根据本发明的一些实施例，栅极堆叠件26是替换栅极堆叠件，通过形成伪栅极堆叠件(未示出)，去除伪栅极堆叠件以形成凹槽，并且在凹槽中形成替换栅极来形成替换栅极堆叠件。因此，栅极电介质24的每个均包括位于相应的栅电极28下面的底部，以及位于相应的栅电极28的侧壁上的侧壁部分。侧壁部分形成环绕相应的栅电极28的环。
根据本发明的一些实施例，源极和漏极区域22(在下文中称为源极/漏极区域22)形成为延伸至衬底20内。根据可选实施例，在形成如图2所示的接触开口之后，形成源极/漏极区域22。一个源极/漏极区域22可以是由栅极堆叠件26A和26B共用的共同的源极区域或共同的漏极区域。因此，栅极堆叠件26A可以与位于栅极堆叠件26A的相对两侧上的源极/漏极区域一起形成第一晶体管，并且栅极堆叠件26B可以与位于栅极堆叠件26B的相对两侧上的源极/漏极区域一起形成第二晶体管。第一晶体管和第二晶体管可以并联电连接以用作单个晶体管。
栅极电介质24可以是单层或包括多个层的复合层。例如，栅极电介质24可以包括界面氧化物层和位于该氧化物层上方的高k介电层。氧化物层可以是通过热氧化或化学氧化形成的氧化硅层。高k介电层可以具有大于7或甚至大于20的k值。示例性高k介电材料包括氧化铪、氧化锆、氧化镧等。
根据本发明的一些实施例，每个栅电极28均具有由均质导电材料形成的单层结构。根据可选实施例，每个栅电极28均具有包括由TiN、TaSiN、WN、TiAl、TiAlN、TaC、TaN、铝或它们的合金形成的多个层的复合结构。栅电极28的形成可以包括物理汽相沉积(PVD)、金属有机化学汽相沉积(MOCVD)和/或其它适当的方法。例如，硬掩模38可以由氮化硅形成。
根据本发明的可选实施例，通过形成毯式栅极介电层和毯式栅电极层(诸如多晶硅层)，并且之后图案化毯式栅极介电层和毯式栅电极层来形成栅极堆叠件26A和26B，而不是置换栅极堆叠件。
再次参照图1，蚀刻停止层(CESL)34形成为覆盖衬底20，并且可以在栅极间隔件30的侧壁上延伸。根据本发明的一些实施例，CESL 34包括氮化硅、碳化硅或其它介电材料。在CESL以及栅极堆叠件26A和26B上方形成层间电介质(ILD)36。ILD 36可以由诸如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、正硅酸乙酯(TEOS)氧化物等的氧化物形成。例如，该形成可以包括化学汽相沉积(CVD)、可流动CVD(FCVD)、旋涂等。
参照图2，蚀刻ILD 36和CESL 34以形成接触开口40。相应的步骤示出为图13所示的工艺流程中的步骤202。根据一些实施例，开口40是源极/漏极接触开口。源极/漏极区域22(如果已经形成)暴露于接触开口40。根据本发明的一些实施例，开口40具有小于约40nm的宽度W1。深度D1可以大于约100nm。因此，开口40具有高高宽比。
根据此时还没有形成源极/漏极区域22的实施例，可以实施预非晶化注入(PAI)和源极/漏极注入以形成源极/漏极区域22，其中，用于形成源极/漏极区域22的PAI的物质和注入的杂质通过开口40注入至衬底20内。可以使用破坏注入区域的晶格结构的锗、硅等实施PAI，以控制随后的源极/漏极注入的深度。如果相应的晶体管是p型晶体管时，则可以使用硼或铟实施源极/漏极注入，或如果相应的晶体管是n型晶体管，则可以使用磷、砷或锑实施源极/漏极注入。
图3示出了根据本发明的一些实施例的接触(插塞)间隔件44的形成。相应的步骤示出为图13所示的工艺流程中的步骤204。接触间隔件44的形成可以包括沉积一个或多个共形介电层。介电层延伸至接触开口40内，并且包括位于ILD 36的侧壁上的垂直部分和位于开口40的底部处以及ILD36上方的水平部分。使用诸如原子层沉积(ALD)、CVD等的共形沉积工艺实施沉积工艺，以使沉积层的水平部分和垂直部分具有类似的厚度。之后，实施各向异性蚀刻以去除水平部分，留下垂直部分作为接触间隔件44。可以使用氨(NH3)和NF3作为蚀刻气体实施各向异性蚀刻。应该注意，在晶圆10的俯视图中，相同开口40中的接触间隔件44是集成的间隔件环的部分。
根据本发明的一些实施例，间隔件44由相对于氧化物具有高蚀刻选择性的介电材料形成，使得在随后的清洗工艺中(其中，去除氧化物)，没有损坏间隔件。例如，接触间隔件44可以由氮化硅、碳氧化硅、氮氧化硅等形成。
根据本发明的一些可选实施例，没有形成间隔件44。因此，图13中的步骤204用虚线框示出以表明可以实施或跳过该步骤。根据这些实施例，随后形成的金属层46(图4)可以具有与ILD 36的侧壁接触的侧壁部分。
下一步，参照图4，沉积金属层46。相应的步骤示出为图13所示的工艺流程中的步骤206。根据本发明的一些实施例，金属层46是可以使用物理汽相沉积(PVD)形成的钛(Ti)层。金属层46包括位于开口40的底部处的底部46A，以及位于ILD 36的侧壁表面上的侧壁部分46B。侧壁部分46B具有侧壁厚度T1，并且底部46A具有底部厚度T2。可以在等于开口40的深度D1的2/3的高度处测量侧壁厚度T1。比率T1/T2可以小于约0.35，并且可以在约0.26和约0.34之间的范围内。金属层46具有两个功能。第一个功能是金属层46的底部与下面的源极/漏极区域22反应以形成源极/漏极硅化物区域。因此，厚度T2具有较大的值是期望的，使得产生的硅化物区域和上面的接触插塞之间的接触电阻较低。第二个功能是金属层46用作随后形成的覆盖/粘合层的粘合层。因此，侧壁厚度T1优选具有大于零的值。另一方面，厚度T1不能具有较大的值，由于这将导致接触开口40的上部太窄，而在随后形成的接触插塞中产生裂缝(缺陷)。因此，根据一些实施例，为了减小接触电阻而不引起缺陷，增加底部厚度T2，并且将侧壁厚度T1减小至较小的(但不是零)值。此外，根据本发明的一些实施例，侧壁部分46B可以具有均匀的厚度。
由于开口40的宽度W1(图2)非常小，因此难以将底部厚度T2增加至例如大于约5nm，尤其是大于约9nm。因此，PVD工具设计为并且配置为实现这种目标。图12示出了根据本发明的一些实施例的PVD工具100。PVD工具100包括真空室102。卡盘104、电磁线圈106、准直器108、靶110、靶罩板112和磁体114均位于真空室102中。
将晶圆10(也在图3中所示)放置在卡盘104上并且由卡盘104固定以形成金属层46(图4)。例如，靶110由将要沉积的金属形成，并且可以是钛靶。靶110安装在上面的靶罩板112上。磁体114设置在靶罩板112上方。磁体114可以安装在板116上。板116配置为围绕垂直轴118旋转，该垂直轴118与靶110和晶圆10的中心对准。磁体114可以包括一件或多件，每个均位于轴118的一侧上。在沉积期间，磁体114围绕轴118旋转。使用虚线示出磁体以表示其可以旋转的位置。
靶110与磁体114间隔开间隔S1，并且靶110与晶圆10间隔开间隔S2。为了增加金属层46的底部厚度T2(图4)，减小间隔S2。然而，这可能导致整个晶圆10的金属层46的厚度的整个晶圆均匀性变得不均匀。例如，由于间隔S2的减小，晶圆10的边缘处和晶圆10的中心处的金属层46的厚度可能具有增加的差异。因此，可以调整和增加间隔S1以减小金属层46的厚度的不均匀性。根据本发明的一些实施例，间隔S1的增加包括通过硬件改变和调整来实现将磁体114的位置调整至更高，例如，磁体114的安装机构的位置的改变和调整。根据可选实施例，向下移动靶110来实施硬件调整以减小间隔S2并且增加间隔S1。除了靶110的高度的调整之外，也可以移动磁体114。
实验结果显示，当比率S1/S2大于约0.02时，通过优化工艺条件，金属层46的整个晶圆均匀性和厚度可以是令人满意的，并且可以在规定的范围内。比率S1/S2可以在约0.02和约0.03之间的范围内。根据本发明的一些实施例，由于比率S1/S2大于约0.02，间隔S1可以在约3.7mm和约3.9mm之间的范围内，并且间隔S2可以在约184mm和约186mm之间的范围内。
厚度T1和T2也受各个工艺条件的影响。根据本发明的一些实施例，调整一些工艺条件以实现期望的厚度T1和T2。例如，在金属层46的沉积中，氩气可以用作工艺气体。增加工艺气体的流速以增加沉积速率并且增加比率T2/T1(在不增加侧壁厚度T1的情况下使得底部厚度T2变得更大)。该流速可以大于约160sccm，并且可以在约160sccm和约200sccm之间的范围内。也可以增加工艺的压力以增加比率T2/T1。例如，在金属层46的沉积中，室102(图12)中的压力可以大于约80mTorr，并且可以在约80mTorr和约120mTorr之间的范围内。
影响T1和T2的额外的工艺条件包括连接至靶罩板112的RF功率126、连接至靶罩板112的DC功率124，以及对卡盘104提供电流的自动容量调谐器(ACT)120。根据本发明的一些实施例，RF功率126低于约5KW，并且可以在约1200瓦和约2100瓦之间的范围内(例如，在13.5MHz的频率下)。DC功率124低于约1.5KW，并且可以在约50瓦和约800瓦之间的范围内。
通过将硬件调整至调节比率S1/S2，并且通过沉积中的工艺条件的调节，金属层46(图4)可以具有增加的底部厚度T2(而没有增加厚度T1)，即使金属层46沉积至非常小的开口40(例如，具有小于约40nm的宽度W1)内。实验结果显示，当底部厚度T2为约8nm或更小时，随后形成的接触插塞56(图8)将具有裂缝。相反地，当底部厚度T2为约9.5nm或更大时，随后形成的接触插塞56(图8)将不具有裂缝。因此，根据本发明的一些实施例，当开口的宽度W1小于约40nm时，厚度T2大于约9.5nm。厚度比率T1/T2可以小于约0.35，并且可以在约0.26和约0.34之间的范围内。
参照图5，沉积覆盖层48。相应的步骤示出为图13所示的工艺流程中的步骤208。覆盖层48也用作扩散阻挡层。根据本发明的一些实施例，覆盖层48由诸如氮化钛的金属氮化物形成。可以使用CVD，在CVD室中形成覆盖层48。因此，晶圆10可以从PVD室102(图12)去除，并且放入CVD室以用于形成覆盖层48。覆盖层48可以是具有彼此靠近的水平厚度和垂直厚度的共形层。根据可选实施例，在相同的室102中形成覆盖层48，其中，当从靶110溅射金属时，引入额外的氮气。
图6示出了用于形成硅化物区域50的硅化工艺。根据本发明的一些实施例，通过由箭头52表示的退火实施硅化工艺。相应的步骤示出为图13所示的工艺流程中的步骤210。可以通过快速热退火(RTA)、炉退火等实施退火。因此，金属层46的底部46A(图5)与源极/漏极区域22反应以形成硅化物区域50。如图6所示，在硅化工艺之后，侧壁部分46B保留。根据本发明的一些实施例，底部46A(图5)完全地反应，并且硅化物区域50的顶面与覆盖层48的底面接触。在硅化之后，比率T1/T3小于约0.35，其中，厚度T3是硅化物区域50的厚度。
下一步，将金属材料54填充至剩余的接触开口40内，并且产生的晶圆10如图7所示。相应的步骤示出为图13所示的工艺流程中的步骤212。例如，金属材料54可以由钨、铜、铝或金属合金形成。下一步，实施诸如化学机械抛光(CMP)的平坦化工艺以去除位于ILD 36上方的金属材料54、覆盖层48和金属层46的过量部分。相应的步骤示出为图13所示的工艺流程中的步骤214。因此，如图8所示，形成源极/漏极接触插塞56。
图9和图10示出了栅极接触插塞的形成。如图9所示，实施蚀刻工艺以蚀刻ILD 36和掩模层38(图8)，从而形成开口58。相应的步骤示出为图13所示的工艺流程中的步骤216。
下一步，如图10所示，用导电材料填充接触开口58以形成栅极接触插塞60。相应的步骤示出为图13所示的工艺流程中的步骤218。根据本发明的一些实施例，栅极接触插塞60包括导电粘合/阻挡层62和位于粘合/阻挡层62上方的金属材料64。粘合/阻挡层62可以由选自钛、氮化钛、钽、氮化钽、它们的组合或它们的多层的材料形成。金属材料64可以由钨、铜、铝或它们的合金形成，并且可以使用PVD、金属有机化学汽相沉积(MOCVD)或镀形成。
根据本发明的一些实施例，形成介电接触间隔件66以环绕栅极接触插塞60。介电接触间隔件66的材料和形成工艺可以分别与接触间隔件44的材料和形成工艺类似。根据可选实施例，没有形成接触间隔件66，并且因此栅极接触插塞与ILD 36的侧壁接触。由于接触插塞56和60彼此靠近，因此介电接触间隔件44和66的形成可以消除接触插塞56和60的电短路，该电短路可以由接触插塞56和/或60的未对准引起。
图11示出了蚀刻停止层70、介电层72和导电部件74的形成。相应的步骤示出为图13所示的工艺流程中的步骤220。根据本发明的一些实施例，导电部件74是金属线，并且介电层72是金属间电介质(IMD)。根据可选实施例，导电部件74是上接触插塞，并且介电层72是上ILD(与下ILD 36相比)。根据一些实施例，可以形成介电接触间隔件76以环绕导电部件74。可选地，没有形成介电接触间隔件76。因此，使用虚线示出介电接触间隔件76以表明可以形成或省略它们。接触间隔件44、66和76的形成可以有利地减小相邻的接触插塞56、60和74的桥接和电短路的可能性。
导电部件74可以包括粘合/阻挡层75和位于粘合/阻挡层上方的金属材料77。类似地，粘合/阻挡层75可以是诸如钛层或钽层的金属层或金属氮化物层。根据粘合/阻挡层62或75由诸如钛层或钽层的金属层形成的一些实施例，层62或75由诸如钛层或钽层的金属层形成，层62和/或75可以使用PVD工具中的PVD形成，除了用于形成层62和/或75的PVD工具的比率S1/S2小于用于形成金属层46的PVD工具中的比率S1/S2之外，该PVD工具与图12所示的PVD工具基本相同。开口58(图9)和/或用于形成导电部件74的开口的高宽比可以低于图2中的开口40的高宽比。因此，形成层62和/或75比形成金属层46(图4)更容易。此外，由于层62和/或75不会形成硅化物，因此，层62和/或75的底部厚度不需要明显地大于相应的侧壁厚度。因此，用于形成层62和/或75的PVD工具可以具有小于0.02的比率S1/S2，该比率可以在约0.01和约0.02的范围内。
本发明的实施例具有一些有利特征。为了减小晶体管的尺寸，也减小了接触插塞的宽度。然而，接触插塞的宽度的减小导致接触电阻增加。根据本发明的一些实施例，调整用于沉积金属层(诸如钛层)(用于硅化)的PVD工具，并且调节用于沉积金属层的工艺条件以增加钛层的底部厚度，而保持钛层的侧壁厚度没有成比例地增加。这有利地导致接触电阻的减小而没有引起接触插塞中的裂缝。此外，为了消除接触插塞的电短路，可以形成介电间隔件。然而，介电间隔件的形成引起源极/漏极接触开口的尺寸的进一步减小。该问题也通过修改PVD工具并且调整沉积工艺的工艺条件来解决。
根据本发明的一些实施例，方法包括形成ILD，该ILD具有与晶体管的金属栅极处于相同水平的部分，其中，ILD和金属栅极是晶圆的一部分，并且蚀刻ILD以形成第一接触开口。通过接触开口暴露晶体管的源极/漏极区域。将晶圆放入PVD工具内。金属靶位于PVD工具中，并且金属靶与位于金属靶上方的磁体具有第一间隔，并且与晶圆具有第二间隔。第一间隔与第二间隔的比率大于约0.02。在晶圆上沉积金属层。金属层具有位于第一接触开口中的底部，以及位于第一接触开口中的侧壁部分。实施退火以使金属层的底部与源极/漏极区域反应以形成硅化物区域。
根据本发明的一些实施例，方法包括形成ILD，该ILD具有与晶体管的金属栅极处于相同水平的部分，其中，ILD和金属栅极是晶圆的一部分，蚀刻ILD以形成源极/漏极接触开口，其中，通过源极/漏极接触开口暴露晶体管的源极/漏极区域，并且在晶圆上沉积第一钛层。第一钛层具有位于源极/漏极接触开口中的底部，以及位于源极/漏极接触开口中的侧壁部分。侧壁部分具有第一厚度。实施退火以使第一钛层的底部与源极/漏极区域反应以形成硅化物区域。硅化物区域具有第二厚度。第一厚度与第二厚度的比率小于约0.35。
根据本发明的一些实施例，方法包括形成ILD，该ILD具有与晶体管的金属栅极处于相同水平的部分，其中，ILD和金属栅极是晶圆的一部分，蚀刻ILD以形成源极/漏极接触开口，其中，通过源极/漏极接触开口暴露晶体管的源极/漏极区域，并且调整PVD工具。金属靶位于PVD工具中，并且金属靶与位于金属靶上方的磁体具有第一间隔。该方法包括增加第一间隔。在PVD工具中的晶圆上沉积钛层。该钛层延伸至源极/漏极接触开口内。
根据本发明的一些实施例，提供了一种制造半导体器件的方法，包括：形成层间电介质(ILD)，所述层间电介质具有与晶体管的金属栅极处于相同水平的部分，其中，所述层间电介质和所述金属栅极是晶圆的一部分；蚀刻所述层间电介质以形成第一接触开口，其中，通过所述第一接触开口暴露所述晶体管的源极/漏极区域；将所述晶圆放入物理汽相沉积(PVD)工具内，其中，金属靶位于所述物理汽相沉积工具中，并且所述金属靶与位于所述金属靶上方的磁体具有第一间隔，并且所述金属靶与所述晶圆具有第二间隔，并且所述第一间隔与所述第二间隔的比率大于0.02；在所述晶圆上沉积金属层，其中，所述金属层包括位于所述第一接触开口中的底部，以及位于所述第一接触开口中的侧壁部分；以及实施退火以使所述金属层的底部与所述源极/漏极区域反应以形成硅化物区域。
在上述方法中，还包括，增加所述第一间隔以将所述比率从小于0.02调整至大于0.02。
在上述方法中，所述比率在0.02和0.03之间的范围内。
在上述方法中，还包括，在所述第一接触开口中形成接触间隔件，其中，所述接触间隔件环绕所述金属层的部分。
在上述方法中，还包括，在所述金属层上方形成覆盖层，其中，对覆盖所述金属层的所述覆盖层实施所述退火。
在上述方法中，所述金属层具有侧壁部分，所述侧壁部分具有第一厚度，并且所述硅化物区域具有第二厚度，并且所述第一厚度与所述第二厚度的比率小于0.35。
在上述方法中，所述第一接触开口具有小于40nm的宽度，并且所述硅化物区域具有大于9nm的厚度。
在上述方法中，还包括：蚀刻位于所述金属栅极上方的所述层间电介质和掩模层，以形成第二接触开口；以及在所述第二接触开口中形成栅极接触插塞和额外的接触间隔件，其中，所述额外的接触间隔件环绕所述栅极接触插塞。
根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，包括：形成层间电介质(ILD)，所述层间电介质具有与晶体管的金属栅极处于相同水平的部分，其中，所述层间电介质和所述金属栅极是晶圆的一部分；蚀刻所述层间电介质以形成源极/漏极接触开口，其中，通过所述源极/漏极接触开口暴露所述晶体管的源极/漏极区域；在所述晶圆上沉积第一钛层，其中，所述第一钛层包括位于所述源极/漏极接触开口中的底部，以及位于所述源极/漏极接触开口中的侧壁部分，其中，所述侧壁部分具有第一厚度；以及实施退火以使所述第一钛层的底部与所述源极/漏极区域反应以形成硅化物区域，其中，所述硅化物区域具有第二厚度，并且所述第一厚度与所述第二厚度的比率小于0.35。
在上述方法中，还包括，在所述源极/漏极接触开口中形成接触间隔件，其中，所述接触间隔件环绕所述第一钛层的部分。
在上述方法中，所述源极/漏极接触开口具有小于40nm的宽度，并且所述硅化物区域具有大于9nm的厚度。
在上述方法中，在第一物理汽相沉积室中通过物理汽相沉积(PVD)来沉积所述第一钛层，其中，所述第一金属靶位于所述第一物理汽相沉积室中，并且所述第一金属靶与位于所述第一金属靶上方的第一磁体具有第一间隔，并且所述第一金属靶与所述晶圆具有第二间隔，所述第一间隔与所述第二间隔的比率大于0.02。
在上述方法中，还包括：在所述层间电介质上方形成介电层；蚀刻所述介电层以形成额外的接触开口；以及在所述晶圆上沉积第二钛层，其中，所述第二钛层延伸至所述额外的接触开口内，其中，在第二物理汽相沉积室中沉积所述第二钛层，其中，所述第二金属靶位于所述第二物理汽相沉积室中，并且所述第二金属靶与位于所述第二金属靶上方的第二磁体具有第三间隔，并且所述第二金属靶与所述晶圆具有第四间隔，并且所述第三间隔与所述第四间隔的比率小于0.02。
在上述方法中，还包括，在所述第一钛层上方形成覆盖层，其中，对覆盖所述第一钛层的所述覆盖层实施所述退火。
在上述方法中，所述第一钛层具有侧壁部分，所述侧壁部分具有第一厚度，并且所述硅化物区域具有第二厚度，所述第一厚度与所述第二厚度的比率小于0.35。
根据本发明的又一些实施例，还提供了一种制造半导体器件的方法，包括：形成层间电介质(ILD)，所述层间电介质具有与晶体管的金属栅极处于相同水平的部分，其中，所述层间电介质和所述金属栅极是晶圆的一部分；蚀刻所述层间电介质以形成源极/漏极接触开口，其中，通过所述源极/漏极接触开口暴露所述晶体管的源极/漏极区域；调整物理汽相沉积(PVD)工具，其中，金属靶位于所述物理汽相沉积工具中，并且所述金属靶与位于所述金属靶上方的磁体具有第一间隔，并且其中，调整所述物理汽相沉积工具包括增加所述第一间隔；以及在所述物理汽相沉积工具中的所述晶圆上沉积钛层，其中，所述钛层延伸至所述源极/漏极接触开口内。
在上述方法中，所述金属靶与所述晶圆具有第二间隔，并且增加所述第一间隔，使得所述第一间隔与所述第二间隔的比率从小于0.02的值增加至大于0.02的值。
在上述方法中，还包括，实施退火以使所述钛层的底部与所述源极/漏极区域反应，以形成硅化物区域。
在上述方法中，所述源极/漏极接触开口具有小于40nm的宽度，并且所述硅化物区域具有大于9nm的厚度。
在上述方法中，还包括，在所述源极/漏极接触开口中形成接触间隔件，其中，所述接触间隔件环绕所述钛层的部分。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种制造半导体器件的方法，包括：
形成层间电介质(ILD)，所述层间电介质具有与晶体管的金属栅极处于相同水平的部分，其中，所述层间电介质和所述金属栅极是晶圆的一部分；
蚀刻所述层间电介质以形成第一接触开口，其中，通过所述第一接触开口暴露所述晶体管的源极/漏极区域；
将所述晶圆放入物理汽相沉积(PVD)工具内，其中，金属靶位于所述物理汽相沉积工具中，并且所述金属靶与位于所述金属靶上方的磁体具有第一间隔，并且所述金属靶与所述晶圆具有第二间隔，并且所述第一间隔与所述第二间隔的比率大于0.02，其中，通过改变所述第二间隔或同时改变所述第一间隔和所述第二间隔来调节所述比率；
在所述第一接触开口中形成接触间隔件；在所述晶圆上沉积第一金属层，其中，所述第一金属层包括位于所述第一接触开口中的底部，以及位于所述第一接触开口中的侧壁部分，所述接触间隔件环绕所述第一金属层的所述侧壁部分，其中，通过增大沉积工艺中的工艺气体的流速，在不增大所述第一金属层的所述侧壁部分具有的第一厚度的情况下，增大所述第一金属层的所述底部的厚度；
实施退火以使所述第一金属层的底部与所述源极/漏极区域反应以形成硅化物区域；
在所述层间电介质上方形成介电层；
蚀刻所述介电层以形成第二接触开口；
在所述第二接触开口中形成第二接触间隔件；以及
在所述晶圆上沉积第二金属层，其中，所述第二金属层延伸形成在所述第二接触开口的底部和侧壁上，所述第二接触间隔件环绕所述第二金属层的部分，其中，所述第一接触间隔件和所述第二接触间隔件在垂直于所述晶圆的表面的方向上对准。
2.根据权利要求1所述的方法，还包括，增加所述第一间隔以将所述比率从小于0.02调整至大于0.02。
3.根据权利要求1所述的方法，其中，所述比率在0.02和0.03之间的范围内。
4.根据权利要求1所述的方法，还包括，在所述金属栅极的侧壁上形成栅极间隔件，其中，所述栅极间隔件和所述第一接触间隔件通过所述层间电介质的部分彼此隔离。
5.根据权利要求1所述的方法，还包括，在所述金属层上方形成覆盖层，其中，对覆盖所述金属层的所述覆盖层实施所述退火。
6.根据权利要求1所述的方法，其中，所述硅化物区域具有第二厚度，并且所述第一厚度与所述第二厚度的比率小于0.35。
7.根据权利要求1所述的方法，其中，所述第一接触开口具有小于40nm的宽度，并且所述硅化物区域具有大于9nm的厚度。
8.根据权利要求1所述的方法，还包括：
蚀刻位于所述金属栅极上方的所述层间电介质和掩模层，以形成第二接触开口；以及
在所述第二接触开口中形成栅极接触插塞和额外的接触间隔件，其中，所述额外的接触间隔件环绕所述栅极接触插塞。
9.一种制造半导体器件的方法，包括：
形成层间电介质(ILD)，所述层间电介质具有与晶体管的金属栅极处于相同水平的部分，其中，所述层间电介质和所述金属栅极是晶圆的一部分；
蚀刻所述层间电介质以形成源极/漏极接触开口，其中，通过所述源极/漏极接触开口暴露所述晶体管的源极/漏极区域；
在所述源极/漏极接触开口中形成接触间隔件；
在所述晶圆上沉积第一钛层，其中，所述第一钛层包括位于所述源极/漏极接触开口中的底部，以及位于所述源极/漏极接触开口中的侧壁部分，所述接触间隔件环绕所述第一钛层的部分，其中，所述侧壁部分具有第一厚度，其中，在第一物理汽相沉积室中通过物理汽相沉积(PVD)来沉积所述第一钛层，其中，第一金属靶位于所述第一物理汽相沉积室中，并且所述第一金属靶与位于所述第一金属靶上方的第一磁体具有第一间隔，并且所述第一金属靶与所述晶圆具有第二间隔，所述第一间隔与所述第二间隔的比率大于0.02，其中，通过改变所述第二间隔或同时改变所述第一间隔和所述第二间隔来调节所述比率，以及通过增大所述物理汽相沉积工艺中的工艺气体的流速，在不增大所述侧壁部分的所述第一厚度的情况下，增大所述第一钛层的底部的厚度；
实施退火以使所述第一钛层的底部与所述源极/漏极区域反应以形成硅化物区域，其中，所述硅化物区域具有第二厚度，并且所述第一厚度与所述第二厚度的比率小于0.35；
在所述层间电介质上方形成介电层；
蚀刻所述介电层以形成额外的接触开口；
在所述额外的接触开口中形成额外的接触间隔件；以及
在所述晶圆上沉积第二钛层，其中，所述第二钛层延伸至所述额外的接触开口内，所述额外的接触间隔件环绕所述第二钛层的部分，其中，所述接触间隔件和所述额外的接触间隔件在垂直于所述晶圆的表面的方向上对准。
10.根据权利要求9所述的方法，还包括，在所述金属栅极的相对的侧壁上形成第一栅极间隔件和第二栅极间隔件，其中，所述第一栅极间隔件、所述第二栅极间隔件和所述接触间隔件彼此分隔开。
11.根据权利要求9所述的方法，其中，所述源极/漏极接触开口具有小于40nm的宽度，并且所述硅化物区域具有大于9nm的厚度。
12.根据权利要求9所述的方法，其中，在所述金属栅极的侧壁上形成栅极间隔件，其中，所述栅极间隔件和所述接触间隔件通过所述层间电介质彼此分隔开。
13.根据权利要求9所述的方法，其中，在第二物理汽相沉积室中沉积所述第二钛层，其中，第二金属靶位于所述第二物理汽相沉积室中，并且所述第二金属靶与位于所述第二金属靶上方的第二磁体具有第三间隔，并且所述第二金属靶与所述晶圆具有第四间隔，并且所述第三间隔与所述第四间隔的比率小于0.02。
14.根据权利要求9所述的方法，还包括，在所述第一钛层上方形成覆盖层，其中，对覆盖所述第一钛层的所述覆盖层实施所述退火。
15.根据权利要求9所述的方法，其中，所述额外的接触开口的高宽比低于所述源极/漏极接触开口的高宽比。
16.一种制造半导体器件的方法，包括：
形成层间电介质(ILD)，所述层间电介质具有与晶体管的金属栅极处于相同水平的部分，其中，所述层间电介质和所述金属栅极是晶圆的一部分；
蚀刻所述层间电介质以形成源极/漏极接触开口，其中，通过所述源极/漏极接触开口暴露所述晶体管的源极/漏极区域；
调整物理汽相沉积(PVD)工具，其中，金属靶位于所述物理汽相沉积工具中，并且所述金属靶与位于所述金属靶上方的磁体具有第一间隔，所述金属靶与所述晶圆具有第二间隔，并且其中，调整所述物理汽相沉积工具包括增加所述第一间隔、改变所述第二间隔或同时改变所述第一间隔和所述第二间隔；
在所述源极/漏极接触开口中形成接触间隔件；在所述物理汽相沉积工具中的所述晶圆上沉积第一钛层，其中，所述第一钛层延伸至所述源极/漏极接触开口内，并且包括位于所述源极/漏极接触开口中的底部以及位于所述源极/漏极接触开口中的侧壁部分，所述接触间隔件环绕所述第一钛层的所述侧壁部分；
在所述层间电介质上方形成介电层；
蚀刻所述介电层以形成额外的接触开口；
在所述额外的接触开口中形成额外的接触间隔件；以及
在所述晶圆上沉积第二钛层，其中，所述第二钛层延伸至所述额外的接触开口内，所述额外的接触间隔件环绕所述第二钛层的部分，其中，所述接触间隔件和所述额外的接触间隔件在垂直于所述晶圆的表面的方向上对准，
其中，通过增大物理汽相沉积工艺中的工艺气体的流速，在不增大所述钛层的侧壁部分的厚度的情况下，增大所述钛层的底部的厚度。
17.根据权利要求16所述的方法，其中，增加所述第一间隔，使得所述第一间隔与所述第二间隔的比率从小于0.02的值增加至大于0.02的值。
18.根据权利要求16所述的方法，还包括，实施退火以使所述钛层的底部与所述源极/漏极区域反应，以形成硅化物区域。
19.根据权利要求18所述的方法，其中，所述源极/漏极接触开口具有小于40nm的宽度，并且所述硅化物区域具有大于9nm的厚度。
20.根据权利要求16所述的方法，还包括，在所述金属栅极的侧壁上形成栅极间隔件，其中，所述栅极间隔件和所述接触间隔件通过所述层间电介质的部分彼此分隔。
CN201711044384.7A 2016-11-29 2017-10-31 用于在开口中形成金属层的方法及其形成装置 Active CN108122849B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662427457P 2016-11-29 2016-11-29
US62/427,457 2016-11-29
US15/665,957 US10153203B2 (en) 2016-11-29 2017-08-01 Methods for forming metal layers in openings and apparatus for forming same
US15/665,957 2017-08-01

Publications (2)

Publication Number Publication Date
CN108122849A CN108122849A (zh) 2018-06-05
CN108122849B true CN108122849B (zh) 2021-06-08

Family

ID=62117797

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711044384.7A Active CN108122849B (zh) 2016-11-29 2017-10-31 用于在开口中形成金属层的方法及其形成装置

Country Status (5)

Country Link
US (1) US10153203B2 (zh)
KR (1) KR102090257B1 (zh)
CN (1) CN108122849B (zh)
DE (1) DE102017118485A1 (zh)
TW (1) TWI647791B (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10510598B2 (en) * 2016-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned spacers and method forming same
KR20190044196A (ko) * 2017-10-20 2019-04-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10964590B2 (en) * 2017-11-15 2021-03-30 Taiwan Semiconductor Manufacturing Co., Ltd. Contact metallization process
US10418453B2 (en) * 2017-11-22 2019-09-17 Taiwan Semiconductor Manufacturing Co., Ltd. Forming metal contacts on metal gates
US10580886B2 (en) * 2018-05-29 2020-03-03 International Business Machines Corporation Increased source and drain contact edge width in two-dimensional material field effect transistors by directed self-assembly
US10446654B1 (en) * 2018-06-14 2019-10-15 Globalfoundries Inc. Gate contact structures and self-aligned contact process
US10985076B2 (en) 2018-08-24 2021-04-20 International Business Machines Corporation Single metallization scheme for gate, source, and drain contact integration
US11069784B2 (en) * 2019-05-17 2021-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US11532561B2 (en) 2019-09-30 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Different via configurations for different via interface requirements
US11309402B2 (en) 2020-03-05 2022-04-19 Sandisk Technologies Llc Semiconductor device containing tubular liner spacer for lateral confinement of self-aligned silicide portions and methods of forming the same
US11798846B2 (en) 2020-08-14 2023-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. Contact plug
US11626495B2 (en) 2021-02-26 2023-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Protective liner for source/drain contact to prevent electrical bridging while minimizing resistance
CN113644051B (zh) * 2021-07-29 2024-06-11 上海华力集成电路制造有限公司 高介电常数金属栅mos晶体管及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102969233A (zh) * 2011-08-31 2013-03-13 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN106158822A (zh) * 2014-08-07 2016-11-23 台湾积体电路制造股份有限公司 接触结构及其形成方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH065544A (ja) * 1992-06-22 1994-01-14 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
KR100467021B1 (ko) * 2002-08-20 2005-01-24 삼성전자주식회사 반도체 소자의 콘택 구조체 및 그 제조방법
JP4212432B2 (ja) * 2003-08-29 2009-01-21 株式会社東芝 不揮発性半導体記憶装置とその製造方法
US20070051616A1 (en) * 2005-09-07 2007-03-08 Le Hienminh H Multizone magnetron assembly
KR20120004502A (ko) 2009-04-03 2012-01-12 어플라이드 머티어리얼스, 인코포레이티드 고압 ｒｆ-ｄｃ 스퍼터링과 이 프로세스의 단차 도포성 및 막 균일성을 개선하기 위한 방법
KR20120010642A (ko) * 2010-07-22 2012-02-06 삼성전자주식회사 비휘발성 메모리 소자, 그 제조 방법 및 그 구동 방법
US20130299937A1 (en) * 2012-04-26 2013-11-14 Applied Materials, Inc. Method and apparatus for ultra-low contact resistance for semiconductor channel n-fet
US9379209B2 (en) * 2014-11-07 2016-06-28 Globalfoundries Inc. Selectively forming a protective conductive cap on a metal gate electrode
CN106486416B (zh) * 2015-09-02 2021-04-02 中芯国际集成电路制造(北京)有限公司 金属互联结构的形成方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102969233A (zh) * 2011-08-31 2013-03-13 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN106158822A (zh) * 2014-08-07 2016-11-23 台湾积体电路制造股份有限公司 接触结构及其形成方法

Also Published As

Publication number Publication date
US20180151429A1 (en) 2018-05-31
KR20180060943A (ko) 2018-06-07
US10153203B2 (en) 2018-12-11
CN108122849A (zh) 2018-06-05
KR102090257B1 (ko) 2020-03-18
DE102017118485A1 (de) 2018-05-30
TWI647791B (zh) 2019-01-11
TW201820537A (zh) 2018-06-01

Similar Documents

Publication Publication Date Title
CN108122849B (zh) 用于在开口中形成金属层的方法及其形成装置
CN111106065B (zh) 具有界面层的栅极结构和集成电路的制造方法
US10332978B2 (en) Device with reinforced metal gate spacer and method of fabricating
US9852947B1 (en) Forming sidewall spacers using isotropic etch
US20130240990A1 (en) Semiconductor structure and method for manufacturing the same
US9396953B2 (en) Conformity control for metal gate stack
US10158014B2 (en) MOS devices with ultra-high dielectric constants and methods of forming the same
US10707295B2 (en) Memory device and fabrication method thereof
US20170236747A1 (en) Semiconductor process for forming plug
US9230795B1 (en) Directional pre-clean in silicide and contact formation
CN104916543A (zh) 具有晶体结构的n功函金属
TWI580042B (zh) 包含鰭片結構的半導體裝置及其製造方法
US9543399B2 (en) Device having sloped gate profile and method of manufacture
CN105826174B (zh) 半导体装置及其制作方法
US9735231B2 (en) Block layer in the metal gate of MOS devices
US20120313158A1 (en) Semiconductor structure and method for manufacturing the same
US9893144B1 (en) Methods for fabricating metal-insulator-metal capacitors
US8598033B1 (en) Method for forming a salicide layer
KR102283015B1 (ko) 반도체 장치 및 그 제조 방법
US20220181206A1 (en) Semiconductor structure with a laminated layer
US11257911B2 (en) Sacrificial layer for semiconductor process
US20150206803A1 (en) Method of forming inter-level dielectric layer
US20170194201A1 (en) Conductive structure and method for forming conductive structure using polishing process
US12087838B2 (en) Self-aligned contact hard mask structure of semiconductor device and method of forming same
TWI579928B (zh) 形成層間介電層的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant