DE102021102416A1 - Halbleitervorrichtung und verfahren - Google Patents

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Abstract

In einer Ausführungsform umfasst ein Verfahren: das Abscheiden einer Gatedielektrikumschicht auf einer ersten Finne und einer zweiten Finne, wobei sich die erste Finne und die zweite Finne von einem Substrat in einer ersten Richtung weg erstrecken, wobei ein Abstand zwischen der ersten Finne und der zweiten Finne entlang der ersten Richtung abnimmt; Abscheiden einer Opferschicht auf der Gatedielektrikumschicht, indem die Gatedielektrikumschicht einem selbstbegrenzenden Source-Vorläufer und einem selbstreagierenden Source-Vorläufer ausgesetzt wird, wobei der selbstbegrenzende Source-Vorläufer reagiert, um eine Ausgangsschicht eines Materials der Opferschicht zu bilden, und der selbstreagierende Source-Vorläufer reagiert, um eine Hauptschicht des Materials der Opferschicht zu bilden; Tempern der Gatedielektrikumschicht, während die Opferschicht die Gatedielektrikumschicht bedeckt; nach dem Tempern der Gatedielektrikumschicht, Entfernen der Opferschicht; und nach dem Entfernen der Opferschicht, Bilden einer Gateelektrodenschicht auf der Gatedielektrikumschicht.

Description

  • HINTERGRUND
  • Halbleitervorrichtungen kommen in einer Vielzahl elektronischer Anwendungen zum Einsatz, wie etwa beispielsweise in persönlichen Computern, Handys, Digitalkameras und anderer elektronischer Ausrüstung. Halbleitervorrichtungen werden üblicherweise durch sequenzielle Abscheidung von Isolier- oder Dielektrikumschichten, leitfähigen Schichten und Halbleiterschichten aus Material über einem Halbleitersubstrat und Strukturierung der verschiedenen Materialschichten unter Verwendung von Lithografie zum Bilden von Schaltungskomponenten und Elementen darauf hergestellt.
  • Die Halbleiterindustrie verbessert durch ständige Verringerungen der Mindeststrukturgröße fortlaufend die Integrationsdichte verschiedener elektronischer Komponenten (z. B. von Transistoren, Dioden, Widerständen, Kondensatoren usw.), sodass mehr Komponenten in einen bestimmten Bereich integriert werden können.
  • Figurenliste
  • Aspekte dieser Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Figuren verstehen. Es wird darauf hingewiesen, dass nach den Standardverfahren in der Industrie verschiedene Elemente nicht maßstabsgetreu gezeichnet werden. Tatsächlich können die Abmessungen der verschiedenen Elemente zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 illustriert ein Beispiel eines FinFET in einer dreidimensionalen Ansicht nach einigen Ausführungsformen.
    • 2 bis 9 sind Querschnittsansichten von Zwischenstufen in der Herstellung von FinFETs nach einigen Ausführungsformen.
    • 10A bis 22B sind Querschnittsansichten von Zwischenstufen bei der Herstellung von FinFETs nach einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zur Umsetzung verschiedener Merkmale der Erfindung bereit. Spezifische Beispiele von Bauteilen und Anordnungen sind nachfolgend beschrieben, um diese Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele, die nicht als einschränkend zu verstehen sind. Beispielsweise kann das Bilden eines ersten Elements oder eines zweiten Elements in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt gebildet sind, und es kann außerdem Ausführungsformen umfassen, in denen weitere Elemente zwischen dem ersten und dem zweiten Element gebildet sein können, sodass das erste und das zweite Element nicht in direktem Kontakt stehen müssen. Weiterhin kann diese Offenbarung Referenzziffern und/oder -buchstaben der verschiedenen Beispiele wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und diktiert nicht für sich eine Beziehung zwischen den verschiedenen erklärten Ausführungsformen und/oder Konfigurationen.
  • Ferner können räumlich relative Begriffe wie „unter“, „darunter“, „unterer“, „über“, „oberer“ und dergleichen hierin für eine einfachere Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) wie in den Figuren illustriert zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der Ausrichtung, die in den Figuren dargestellt ist, verschiedene Ausrichtungen der Vorrichtung in der Verwendung oder im Betrieb umfassen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in einer anderen Ausrichtung) und die räumlich relativen Bezeichnungen, die hierin verwendet werden, können ebenfalls entsprechend ausgelegt werden.
  • In Übereinstimmung mit einigen Ausführungsformen wird ein Temperprozess ausgeführt, um Defekte in einem Ersatzgatestapel zu reparieren. Eine oder mehrere Opferschichten werden gebildet, um die Gatedielektrikumschicht des Gatestapels während des Temperns zu schützen. Die Opferschichten umfassen eine Schicht aus Silizium, die mit einem langsamen Abscheidungsprozess gebildet wird, wodurch die Opferschicht mit einem hohen Grad an Konformität gebildet werden kann. Das Bilden der Opferschicht mit einem hohen Grad an Konformität ermöglicht das Entfernen der Opferschicht, ohne die darunter liegenden Finnen zu beschädigen, insbesondere wenn die darunter liegenden Finnen dicht beieinander liegen.
  • 1 illustriert ein Beispiel von vereinfachten Fin-Field-Effect-Transistoren (FinFETs) in einer dreidimensionalen Ansicht nach einigen Ausführungsformen. Einige andere Merkmale der FinFETs (nachfolgend besprochen) werden zur Klarheit der Illustration ausgelassen. Die illustrierten FinFETs können elektrisch in einer Weise gekoppelt sein, um beispielsweise als ein Transistor oder mehrere Transistoren, wie etwa vier Transistoren, zu arbeiten.
  • Die FinFETs umfassen Finnen 62, die sich von einem Substrat 50 erstrecken. Shallow-Trench-Isolation-Regionen (STI-Regionen) 66 sind über dem Substrat 50 angeordnet, und die Finnen 62 springen über und zwischen benachbarten STI-Regionen 66 vor. Auch wenn die STI-Regionen 66 als von dem Substrat 50 getrennt beschrieben/illustriert sind, kann der Begriff „Substrat“, wie hierin verwendet, verwendet werden, um nur das Halbleitersubstrat oder ein Halbleitersubstrat mit Isolierregionen zu bezeichnen. Weiterhin sind zwar die Finnen 62 als ein einziges, fortlaufendes Material als Substrat 50 illustriert, die Finnen 62 und/oder das Substrat 50 können jedoch ein einzelnes Material oder mehrere Materialien umfassen. In diesem Zusammenhang beziehen sich die Finnen 62 auf die Abschnitte, die sich über und zwischen den benachbarten STI-Regionen 66 erstrecken.
  • Gatestrukturen 110 befinden sich über Kanalregionen der Finnen 62 ab. Die Gatestrukturen 110 umfassen Gatedielektrika 112 und Gateelektroden 114. Die Gatedielektrika 112 befinden sich entlang von Seitenwänden und über oberen Flächen der Finnen 62, und die Gateelektroden 114 befinden sich über den Gatedielektrika 112. Source-/Drainregionen 92 befinden sich an gegenüberliegenden Seiten der Finnen 62 bezüglich der Gatedielektrika 112 und Gateelektroden 114. Gateabstandhalter 94 trennen die Source-/Drainregionen 92 von den Gatestrukturen 110. In Ausführungsformen, in denen mehrere Transistoren gebildet werden, können die Source-/Drainregionen 92 zwischen verschiedenen Transistoren geteilt werden. In Ausführungsformen, in denen ein Transistor aus mehreren Finnen 62 gebildet ist, können benachbarte Source-/Drainregionen 92 durch epitaktisches Wachstum oder durch Koppeln der Source-/Drainregionen 92 mit einem selben Source-/Drainkontakt elektrisch gekoppelt sein, wie etwa durch Koaleszieren der Source-/Drainregionen 92. Eine oder mehrere Zwischenschichtdielektrikumschicht(en) (ILD-Schichten) (weiter unten besprochen) befinden sich über den Source-/Drainregionen 92 und/oder Gateelektroden 114, durch die Kontakte (weiter unten besprochen) zu den Source-/Drainregionen 92 und Gateelektroden 114 gebildet sind.
  • 1 illustriert ferner mehrere Referenzquerschnitte. Querschnitt A-A verläuft entlang einer Längsachse einer Finne 62 und in einer Richtung von, beispielsweise, einem Stromfluss zwischen den Source-/Drainregionen 92 eines FinFETs. Querschnitt B-B ist rechtwinklig zu Querschnitt A-A und verläuft entlang einer Längsachse der Gateelektroden 114. Querschnitt C-C ist rechtwinklig zu Querschnitt A-A und erstreckt sich durch Source-/Drainregionen 92 der FinFETs. Aufeinander folgende Figuren beziehen sich um der Klarheit Willen auf diese Referenzquerschnitte.
  • Einige hierin besprochene Ausführungsformen werden im Zusammenhang mit FinFETs erklärt, die unter Verwendung eines Gate-zuletzt-Prozesses gebildet sind. In anderen Ausführungsformen kann ein Gate-zuerst-Prozess verwendet werden. Außerdem betrachten einige Ausführungsformen Aspekte, die in planaren Vorrichtungen verwendet werden, wie etwa in planaren FETs.
  • 2 bis 9 sind Querschnittsansichten von Zwischenstufen in der Herstellung von FinFETs nach einigen Ausführungsformen. 2 bis 9 illustrieren den in 1 illustrierten Referenzquerschnitt A-A, aber mit mehreren Finnen/FinFETs.
  • In 2 ist ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat sein, wie etwa ein Bulkhalbleitersubstrat, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) oder dergleichen, das dotiert (z. B. mit einem p- oder n-Dotiermittel) oder undotiert sein kann. Das Substrat 50 kann ein Wafer sein, wie etwa ein Siliziumwafer. Allgemein ist ein SOI-Substrat eine Schicht eines Halbleitermaterials, das auf einer Isolationsschicht gebildet ist. Die Isolationsschicht kann beispielsweise eine Buried-Oxid-Schicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolationsschicht wird an einem Substrat bereitgestellt, üblicherweise an Silizium oder einem Glassubstrat. Andere Substrat, wie etwa ein mehrschichtiges oder Gefällesubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbindungshalbleiter, umfassend Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, einschließlich Siliziumgermanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsemid, Galliumindiumarsenid, Galliumindiumphosphid und/oder Galliumindiumarsenidphosphid; oder Kombinationen daraus umfassen.
  • Das Substrat 50 weist eine n-Region 50N und eine p-Region 50P auf. Die n-Region 50N kann zur Bildung von n-Vorrichtungen dienen, wie z. B. NMOS-Transistoren, z. B. n-FinFETs. Die p-Region 50P kann zur Bildung von p-Vorrichtungen dienen, wie z. B. PMOS-Transistoren, z. B. p-FinFETs. Die n-Region 50N kann physisch von der p-Region 50P getrennt sein, und eine beliebige Anzahl von Vorrichtungsmerkmalen (z. B. andere aktive Vorrichtungen, dotierte Regionen, Isolierungsstrukturen usw.) kann zwischen der n-Region 50N und die p-Region 50P angeordnet sein.
  • Eine oder mehrere Dielektrikumschichten 52 sind auf dem Substrat 50 gebildet. Die Dielektrikumschichten 52 werden zur Strukturierung des Substrats 50 verwendet. In der illustrierten Ausführungsform umfassen die Dielektrikumschichten 52 eine erste Dielektrikumschicht 52A über dem Substrat 50, eine zweite Dielektrikumschicht 52B über der ersten Dielektrikumschicht 52A und eine dritte Dielektrikumschicht 52C über der zweiten Dielektrikumschicht 52B. Die erste Dielektrikumschicht 52A kann als Padschicht bezeichnet werden, kann aus einem Oxid, wie z. B. Siliziumoxid, gebildet werden und kann durch Ausführen einer thermischen Oxidation an einer Flächenschicht des Substrats 50 gebildet werden. Die zweite Dielektrikumschicht 52B kann eine Maskenschicht, wie etwa eine Hartmaskenschicht, sein, kann aus einem Nitrid, wie etwa Siliziumnitrid, gebildet werden und kann durch Abscheidung, wie etwa durch plasmaunterstützte chemische Gasphasenabscheidung (PECVD), Atomlagenabscheidung (ALD) oder dergleichen, gebildet werden. Die dritte Dielektrikumschicht 52C kann aus Siliziumoxid (wie etwa einem Tetraethylorthosilikat (TEOS)-Oxid), einer stickstofffreien Antireflexionsbeschichtung (NFARC), Siliziumkarbid, Siliziumoxynitrid oder dergleichen gebildet sein.
  • Über den Dielektrikumschichten 52, z. B. auf der dritten Dielektrikumschicht 52C, sind Dorne 54 gebildet. Die Dorne 54 können durch Abscheiden und Strukturieren einer Dornschicht gebildet werden. Die Dornschicht ist aus einem Material gebildet, das eine hohe Ätzselektivität gegenüber dem Ätzen der darunter liegenden Schicht(en), z. B. der Dielektrikumschichten 52, aufweist. Die Dornschicht kann aus einem Material wie amorphem Silizium, Polysilizium, Siliziumnitrid, Siliziumoxid oder dergleichen oder Kombinationen davon gebildet werden und kann mit einem Prozess wie einer chemischen Gasphasenabscheidung (CVD), PECVD oder dergleichen gebildet werden. Die Dornschicht wird dann mit geeigneten Fotolithografie- und Ätztechniken strukturiert, um die Dorne 54 zu formen. Die Dorne 54 können durch einer Abstandweite D1 im Bereich von ca. 10 nm bis ca. 15 nm getrennt sein. Jeder der Dorne 54 kann eine Breite W1 im Bereich von etwa 10 nm bis etwa 15 nm haben. Die Dorne 54 werden verwendet, um Abstandhalter über dem Substrat 50 zu strukturieren. Die Abstandweite D1 und die Breite W1 der Dorne 54 bestimmen den Abstand zwischen den nachfolgend strukturierten Abstandhaltern.
  • In 3 ist über den Dornen 54 und den Dielektrikumschichten 52 eine Abstandsschicht 56 gebildet. Nach der Bildung erstreckt sich die Abstandsschicht 56 entlang der oberen Flächen der Dorne 54, der Seitenwände der Dorne 54 und der oberen Fläche der dritten Dielektrikumschicht 52C. Die Abstandsschicht 56 ist aus einem Material gebildet, das eine hohe Ätzselektivität gegenüber dem Ätzen der darunter liegenden Schicht(en), z. B. der Dielektrikumschichten 52, aufweist. Die Abstandsschicht 56 kann aus Siliziumnitrid, Aluminiumoxid, Aluminiumnitrid, Tantalnitrid, Titannitrid, Titanoxid oder dergleichen oder Kombinationen davon gebildet sein und kann mit einem Prozess wie ALD, CVD oder dergleichen gebildet sein. Die Abstandsschicht 56 hat einen hohen Grad an Konformität, wobei die Dicke T1 ihrer vertikalen Abschnitte gleich oder etwas geringer ist als die Dicke T2 ihrer horizontalen Teile. Zum Beispiel kann die Dicke T1 etwa 80 bis etwa 100 % der Dicke T2 betragen. Die Dicke T1 kann im Bereich von ca. 5 nm bis ca. 20 nm liegen und die Dicke T2 kann im Bereich von ca. 5 nm bis ca. 24 nm liegen. Die Abstandsschicht 56 wird strukturiert, um Abstandhalter über dem Substrat 50 zu bilden. Die Dicke T1 der vertikalen Abschnitte der Abstandsschicht 56 bestimmt die Breite der anschließend strukturierten Abstandhalter.
  • In 4 ist die Abstandsschicht 56 strukturiert, um Abstandhalter 58 zu bilden. Ein geeigneter Ätzprozess wird ausgeführt, um die horizontalen Abschnitte der Abstandsschicht 56 zu entfernen. Der Ätzprozess ätzt selektiv die horizontalen Abschnitte der Abstandsschicht 56 mit einer größeren Rate als die Dorne 54 und die vertikalen Abschnitte der Abstandsschicht 56. Wenn die Abstandsschicht 56 z. B. aus Siliziumnitrid gebildet ist, kann der Ätzprozess ein anisotropes Trockenätzen sein, das mit Methan (CH4), Chlor (Cl2), Stickstoff (N2) oder dergleichen ausgeführt wird. Nach dem Ätzprozess umfassen die Abstandhalter 58 die verbleibenden vertikalen Abschnitte der Abstandsschicht 56. Die Dorne 54 können optional mit den horizontalen Abschnitten der Abstandsschicht 56 entfernt werden, oder sie können bei der Weiterverarbeitung entfernt werden. In einigen Ausführungsformen werden die Dorne 54 entfernt, nachdem die Abstandhalter 58 gebildet sind, und können durch einen geeigneten Ätzprozess entfernt werden, der die Dorne 54 selektiv mit einer höheren Rate ätzt als die Abstandhalter 58.
  • Wie in 4 gezeigt, weisen die Abstandhalter 58 eine Breite W2 auf und sind durch eine Abstandweite D2 getrennt. Wie oben erwähnt, bestimmen die Abstandweite D1 und die Breite W1 (siehe 2) der Dorne 54 die Abstandweite D2 zwischen den Abstandhaltern 58, und die Dicke T1 (siehe 3) der vertikalen Abschnitte der Abstandsschicht 56 bestimmt die Breite W2 der Abstandhalter 58. Da zum Bilden der Abstandhalter 58 ein selektiver Ätzprozess verwendet wird, verringert sich die Dicke T1 der vertikalen Abschnitte der Abstandsschicht 56 beim Bilden der Abstandhalter 58 um einen kleinen Betrag. Beispielsweise kann die Abstandweite D2 zwischen den Abstandhaltern 58 bis zu etwa 300 % größer sein als die Breite W1 der Dorne 54, und die Breite W2 der Abstandhalter 58 kann bis zu etwa 30 % kleiner sein als die Dicke T1 der Abstandsschicht 56. Die Abstandweite D2 zwischen den Abstandhaltern 58 kann im Bereich von etwa 10 nm bis etwa 30 nm liegen, und die Breite W2 der Abstandhalter 58 kann im Bereich von etwa 3,5 nm bis etwa 20 nm liegen. Die Abstandhalter 58 werden verwendet, um Finnen im Substrat 50 zu strukturieren. Die Abstandweite D2 und die Breite W2 der Abstandhalter 58 bestimmen die Abstandweite und die Breite der nachfolgend strukturierten Finnen.
  • In 5 werden Finnen 62 in dem Substrat 50 gebildet. Die Finnen 62 sind Halbleiterstreifen. Die Finnen 62 können im Substrat 50 gebildet werden, indem Gräben 60 in den Dielektrikumschichten 52 strukturiert werden, wobei die Abstandhalter 58 als Ätzmaske verwendet werden, und dann die Struktur der Gräben 60 von den Dielektrikumschichten 52 auf das Substrat 50 übertragen wird. Die Gräben 60 können mit jedem akzeptablen Ätzprozess gebildet werden, wie z. B. reaktives Ionenätzen (RIE), neutrales Strahlätzen (NBE) oder dergleichen oder einer Kombination davon. Das Ätzen kann anisotrop sein. Die Abstandhalter 58 können durch den Ätzprozess verbraucht werden oder nach dem Ätzprozess entfernt werden. In einigen Ausführungsformen kann ein Reinigungsprozess, wie z. B. ein Nassätzen, ausgeführt werden, um alles Restmaterial der Abstandhalter 58 zu entfernen. Die Dielektrikumschichten 52 können optional mit den Abstandhaltern 58 entfernt werden, oder sie können bei einer Weiterverarbeitung entfernt werden.
  • Wie in 5 gezeigt, weisen die Finnen 62 eine Breite W3 auf und sind durch eine Abstandweite D3 getrennt. Wie bereits erwähnt, bestimmt die Breite W2 (siehe 4) der Abstandhalter 58 die Breite W3 der Finnen 62, und die Abstandweite D2 (siehe 4) zwischen den Abstandhaltern 58 bestimmt die Abstandweite D3 zwischen den Finnen 62. Obwohl ein anisotroper Ätzprozess verwendet wird, um die Finnen 62 zu formen, kann ein solcher Prozess nicht perfekt anisotrop sein. So kann die Abstandweite D3 zwischen den Finnen 62 bis zu etwa 20 % kleiner sein als die Abstandweite D2 zwischen den Abstandhaltern 58, und die Breite W3 der Finnen 62 kann bis zu etwa 150 % größer sein als die Breite W2 der Abstandhalter 58. Die Abstandweite D3 zwischen den Finnen 62 und die Breite W3 der Finnen 62 sind beide klein, wodurch die Integrationsdichte der resultierenden Halbleitervorrichtungen verbessert werden kann. Mit abnehmender Abstandweite D3 zwischen den Finnen 62 verschlechtert sich jedoch die Gleichmäßigkeit der Abstandweite D3 zwischen den Finnen 62. Wenn die Gleichmäßigkeit der Abstandweite D3 zwischen den Finnen 62 gering ist, muss ein nachfolgend ausgeführter Ätzprozess (der weiter unten besprochen wird) möglicherweise mit einer großen Menge an Überätzung ausgeführt werden, was das Risiko einer Beschädigung der Finnen 62 erhöht und den Fertigungsertrag verringern kann. So werden nach einigen Ausführungsformen die Abstandweite D3 zwischen den Finnen 62 und die Breite W3 der Finnen 62 so gewählt, dass ein Gleichgewicht zwischen Integrationsdichte und Fertigungsertrag erreicht wird. In einigen Ausführungsformen ist die Breite W1 der Dorne 54 (siehe 2) so eingeschränkt, dass sie im Bereich von etwa 10 nm bis etwa 15 nm liegt, wodurch die Abstandweite D3 zwischen den Finnen 62 im Bereich von etwa 8 nm bis etwa 30 nm und die Breite W3 der Finnen 62 im Bereich von etwa 3,5 nm bis etwa 30 nm liegen kann. Bei einer solchen Abstandweite D3 zwischen den Finnen 62 kann die Abstandweite D3 eine relative Standardabweichung im Bereich von etwa 0,6 % bis etwa 0,95 % aufweisen. Das Bilden der Finnen 62 mit einer Breite W3 und einer Abstandweite D3 in diesen Regionen ermöglicht einen anschließend ausgeführten Ätzprozess (der weiter unten besprochen ist) mit weniger Überätzung, was das Risiko einer Beschädigung der Finnen 62 verringert und den Fertigungsertrag erhöhen kann. Wenn die Finnen 62 mit einer Breite W3 und einer Abstandweite D3 außerhalb dieser Bereiche gebildet werden, kann ein anschließend ausgeführter Ätzprozess (der weiter unten besprochen ist) möglicherweise nicht mit weniger Überätzung ausgeführt werden, was das Risiko einer Beschädigung der Finnen 62 erhöhen und den Fertigungsertrag verringern kann.
  • In 6 ist ein Isoliermaterial 64 über dem Substrat 50 und in den Gräben 60 (siehe 5) zwischen benachbarten Finnen 62 gebildet. Das Isolierungsmaterial 64 kann ein Oxid, wie z. B. Siliziumoxid, ein Nitrid oder dergleichen, oder eine Kombination davon sein und kann durch eine chemische Gasphasenabscheidung mit hoher Dichte (HDP-CVD), eine fließfähige CVD (FCVD) (z. B. eine CVD-basierte Materialabscheidung in einem entfernten Plasmasystem und Nachhärtung, um es in ein anderes Material, wie etwa ein Oxid, umzuwandeln) oder dergleichen oder eine Kombination davon gebildet werden. Andere Isoliermaterialien, die durch einen akzeptablen Prozess gebildet werden, können verwendet werden. In der illustrierten Ausführungsformen ist das Isoliermaterial 64 Siliziumoxid, das durch einen FCVD-Prozess gebildet wird. Ein Temperprozess kann ausgeführt werden, wenn das Isoliermaterial gebildet ist. In einer Ausführungsform ist das Isoliermaterial 64 so gebildet, dass überschüssiges Isoliermaterial 64 die Finnen 62 und die Dielektrikumschichten 52 (falls vorhanden) bedeckt. Auch wenn das Isolierungsmaterial 64 als eine Einzelschicht illustriert ist, können Ausführungsformen mehrere Schichten verwenden. Zum Beispiel kann in einigen Ausführungsformen zunächst eine Auskleidung entlang einer Fläche des Substrats 50 und der Seitenwände der Finnen 62 gebildet werden. Danach kann ein Füllmaterial, wie etwa das oben besprochene, über der Auskleidung gebildet werden.
  • In 7 wird ein Entfernungsprozess auf das Isoliermaterial 64 angewendet, um das überschüssige Isoliermaterial 64 über den Finnen 62 zu entfernen. In einigen Ausführungsformen kann ein Planarisierungsprozess, wie etwa eine chemisch-mechanische Politur (CMP), ein Rückätzprozess, Kombinationen daraus oder dergleichen verwendet werden. Durch den Planarisierungsprozess werden die Finnen 62 so belichtet, dass die oberen Flächen der Finnen 62 und des Isoliermaterials 64 nach Abschluss des Planarisierungsprozesses komplanar sind. In Ausführungsformen, in denen die Dielektrikumschichten 52 (siehe 6) auf den Finnen 62 verbleiben, kann der Planarisierungsprozess die Dielektrikumschichten 52 entfernen, sodass die oberen Flächen der Finnen 62 und des Isoliermaterials 64 nach Abschluss des Planarisierungsprozesses komplanar sind. In einer anderen Ausführungsform kann der Planarisierungsprozess die Dielektrikumschichten 52 so belichten, dass die oberen Flächen der dritten Dielektrikumschicht 52C und des Isoliermaterials 64 nach Abschluss des Planarisierungsprozesses komplanar sind.
  • In 8 ist das Isoliermaterial 64 ausgeschnitten, um STI-Regionen 66 zu bilden. Das Isoliermaterial 64 ist so ausgeschnitten, dass obere Abschnitte der Finnen 62 in der n-Region 50N und in der p-Region 50P über und zwischen benachbarten STI-Regionen 66 herausragen. Die belichteten Abschnitte der Finnen 62 umfassen die künftigen Kanalregionen der entstehenden FinFETs. Ferner können die oberen Flächen der STI-Regionen 66 eine flache Fläche wie illustriert, eine konvexe Fläche, eine konkave Fläche (wie etwa Dishing) oder eine Kombination daraus aufweisen. Die oberen Flächen der STI-Regionen 66 können durch ein geeignetes Ätzen flach, konvex und/oder konkav gebildet sein. Die STI-Regionen 66 können mit einem akzeptablen Ätzprozess ausgeschnitten werden, wie etwa mit einem Prozess, der selektiv auf das Material des Isoliermaterials 64 wirkt (z. B. das Material des Isoliermaterials 64 selektiv stärker ätzt als das Material der Finnen 62). Beispielsweise kann eine Oxidentfernung etwa unter Verwendung von verdünnter Flusssäure (dHF) angewendet werden.
  • Der mit Verweis auf 2 bis 8 beschriebene Prozess ist nur ein Beispiel dafür, wie die Finnen 62 gebildet werden können. In einigen Ausführungsformen können die Finnen durch einen epitaktischen Wachstumsprozess gebildet werden. Beispielsweise kann eine Dielektrikumschicht über einer oberen Fläche des Substrats 50 gebildet werden und Gräben können durch die Dielektrikumschicht geätzt werden, um das darunterliegende Substrat 50 zu belichten. Homoepitaktische Strukturen können epitaktisch in den Gräben aufgebaut werden und die Dielektrikumschicht kann so ausgeschnitten werden, dass die homoepitaktischen Strukturen von der Dielektrikumschicht vorspringen, um Finnen zu bilden. Weiterhin können in einigen Ausführungsformen heteroepitaktische Strukturen für die Finnen 62 verwendet werden. Beispielsweise können die Finnen 62 in 7 ausgeschnitten sein und ein Material, das sich von den Finnen 62 unterscheidet, kann epitaktisch über den ausgeschnittenen Finnen 62 aufgebaut sein. In solchen Ausführungsformen umfassen die Finnen 62 das ausgeschnittene Material sowie das epitaktisch aufgebaute Material, das über dem ausgeschnittenen Material angeordnet ist. In einer noch weiteren Ausführungsform kann eine Dielektrikumschicht über einer oberen Fläche des Substrats 50 gebildet werden, und Gräben können durch die Dielektrikumschicht geätzt werden. Heteroepitaktische Strukturen können dann unter Verwendung eines Materials, das sich von dem Substrat 50 unterscheidet, epitaktisch in den Gräben aufgebaut werden und die Dielektrikumschicht kann so ausgeschnitten werden, dass die heteroepitaktischen Strukturen von der Dielektrikumschicht vorspringen, um die Finnen 62 zu bilden. In einigen Ausführungsformen, in denen homoepitaktische oder heteroepitaktische Strukturen epitaktisch aufgebaut werden, können die epitaktisch aufgebauten Materialien während des Aufbaus vor Ort dotiert werden, was vorherige und nachfolgende Implantationen vermeiden kann, auch, wenn Vor-Ort- und Implantierungsdotierung gemeinsam verwendet werden können.
  • Noch weiter kann es vorteilhaft sein, ein Material in der n-Region 50N (z. B. eine NMOS-Region) epitaktisch zu wachsen, das sich von dem Material in der p-Region 50P (z. B. eine PMOS-Region) unterscheidet. In verschiedenen Ausführungsformen können obere Abschnitte der Finnen 62 aus Siliziumgermanium (SixGe1-x, wobei x im Bereich von 0 bis 1 liegen kann), Siliziumkarbid, reinem oder im Wesentlichen - reinen Germanium, einem III-V-Verbindungshalbleiter, einem II-VI-Verbindungshalbleiter oder dergleichen gebildet werden. Beispielsweise umfassen die verfügbaren Materialien zum Bilden eines III-V-Verbindungshalbleiters unter anderem Indiumarsenid, Aluminiumarsenid, Galliumarsenide, Indiumphosphid, Galliumnitrid, Indiumgalliumarsenid, Indiumaluminiumarsenid, Galliumantimonid, Aluminiumantimonid, Aluminiumphosphid, Galliumphosphid und dergleichen.
  • Ferner können geeignete Wells in den Finnen 62 und/oder dem Substrat 50 gebildet werden. In einigen Ausführungsformen kann ein p-Well in der n-Region 50N gebildet sein und ein n-Well kann in der p-Region 50P gebildet sein. In einigen Ausführungsformen werden sowohl in der n-Region 50N als auch in der p-Region 50P ein p-Well oder ein n-Well gebildet.
  • In den Ausführungsformen mit unterschiedlichen Well-Typen können die unterschiedlichen Implantierungsschritte für die n-Region 50N und die p-Region 50P mit einem Fotolack und/oder anderen Masken erreicht werden. Beispielsweise kann ein Fotolack über den Finnen 62 und den STI-Regionen 66 in der n-Region 50N gebildet sein. Der Fotolack wird strukturiert, um die p-Region 50P des Substrats 50 zu belichten. Der Fotolack kann durch Verwenden einer Spin-In-Technik gebildet werden und kann unter Verwendung akzeptabler Fotolithografietechniken strukturiert werden. Wenn der Fotolack strukturiert ist, erfolgt eine n-Unreinheitenimplantierung in der p-Region 50P und der Fotolack kann als eine Maske dienen, um im Wesentlichen zu verhindern, dass n-Unreinheiten in die n-Region 50N implantiert werden. Die n-Unreinheiten können Phosphor, Arsen, Antimon oder dergleichen sein, die in der Region in einer Konzentration von bis zu etwa 1018 cm-3 implantiert sind, wie etwa im Bereich von etwa 1016 cm-3 bis etwa 1018 cm-3. Nach der Implantierung wird der Fotolack entfernt, wie etwa durch einen akzeptablen Aschenprozess.
  • Nach der Implantierung der p-Region 50P wird ein Fotolack über den Finnen 62 und den STI-Regionen 66 in der p-Region 50P gebildet. Der Fotolack wird strukturiert, um die n-Region 50N des Substrats 50 zu belichten. Der Fotolack kann durch Verwenden einer Spin-In-Technik gebildet werden und kann unter Verwendung akzeptabler Fotolithografietechniken strukturiert werden. Wenn der Fotolack strukturiert ist, kann eine p-Unreinheitenimplantierung in der n-Region 50N ausgeführt werden und der Photolack kann als eine Maske dienen, um im Wesentlichen zu verhindern, dass p-Unreinheiten in die p-Region 50P implantiert werden. Die p-Unreinheiten können Bor, Borfluorid, Indium oder dergleichen sein, die in der Region in einer Konzentration von bis zu etwa 1018 cm-3 implantiert sind, wie etwa im Bereich von etwa 1016 cm-3 bis etwa 1018 cm-3. Nach der Implantierung kann der Fotolack entfernt werden, wie etwa durch einen akzeptablen Aschenprozess.
  • Nach den Implantierungen der n-Region 50N und der p-Region 50P kann ein Tempern ausgeführt werden, um Implantierungsschaden zu reparieren und die p- und/oder n-Unreinheiten zu aktivieren, die implantiert wurden. In einigen Ausführungsformen können die aufgebauten Materialien oder epitaktischen Finnen vor Ort beim Wachstum dotiert werden, was die Implantation verdecken kann, wobei jedoch Vor-Ort- und Implantierungsdotierung gleichzeitig verwendet werden können.
  • In 9 wird eine Dummydielektrikumschicht 70 auf den Finnen 62 gebildet. Die Dummydielektrikumschicht 70 kann beispielsweise Siliziumoxid, Siliziumnitrid, eine Kombination daraus oder dergleichen sein, und kann nach annehmbaren Techniken abgeschieden oder thermal aufgebaut sein. Eine Dummygateschicht 72 wird über der Dummydielektrikumschicht 70 gebildet und eine Maskenschicht 74 wird über der Dummygateschicht 72 gebildet. Die Dummygateschicht 72 kann über der Dummydielektrikumschicht 70 abgeschieden und dann planarisiert werden, wie etwa durch CMP. Die Maskenschicht 74 kann über der Dummygateschicht 72 abgeschieden werden. Die Dummygateschicht 72 kann ein leitfähiges oder nicht-leitfähiges Material sein und kann aus einer Gruppe ausgewählt werden, die amorphes Silizium, polykristallines Silizium (Polysilizium), polykristallines Siliziumgermanium (Poly-SiGe), metallische Nitride, metallische Silizide, metallische Oxide und Metalle umfasst. Die Dummygateschicht 72 kann durch physische Gasphasenabscheidung (PVD), CVD, Sputterabscheidung oder andere Techniken abgeschieden werden, um das gewählte Material abzuscheiden. Die Dummygateschicht 72 kann aus anderen Materialien bestehen, die eine hohe Ätzselektivität gegenüber dem Ätzen von Isolierungsregionen, z. B. den STI-Regionen 66 und/oder der Dummydielektrikumschicht 70, aufweisen. Die Maskenschicht 74 kann eine oder mehrere Schichten von beispielsweise Siliziumnitrid, Siliziumoxynitrid oder dergleichen umfassen. In diesem Beispiel werden eine einzelne Dummygateschicht 72 und eine einzelne Maskenschicht 74 über der n-Region 50N und der p-Region 50P gebildet. In dem Illustrierten Beispiel bedeckt die Dummydielektrikumschicht 70 die Finnen 62 und die STI-Regionen 66 und erstreckt sich über die STI-Regionen 66 und zwischen der Dummygateschicht 72 und den STI-Regionen 66. In einer anderen Ausführungsform bedeckt die Dummydielektrikumschicht 70 nur die Finnen 62.
  • 10A bis 22B sind Querschnittsansichten von Zwischenstufen bei der Herstellung von FinFETs nach einigen Ausführungsformen. Die 10A, 11A, 12A, 13A, 14A, 15A, 16A, 17A, 18A, 19A, 20A, 21A und 22A sind entlang des in 1 illustrierten Referenzquerschnitts A-A illustriert, mit der Ausnahme, dass zwei Finnen 62 gezeigt werden. Die 10B, 11B, 12B, 13B, 14B, 15B, 16B, 17B, 18B, 19B, 20B, 21B und 22B sind entlang des in 1 illustrierten Referenzquerschnitts B-B illustriert. Die 12C und 12D sind entlang des in 1 illustrierten Referenzquerschnitts C-C illustriert, mit der Ausnahme, dass zwei Finnen 62 gezeigt werden. Die 10A bis 22B illustrieren Merkmale in einer aus der n-Region 50N und der p-Region 50P. Beispielsweise können die in den 10A bis 22B illustrierten Strukturen sowohl auf die n-Region 50N als auch auf die p-Region 50P anwendbar sein. Unterschiede (wenn vorhanden) der Strukturen der n-Region 50N und der p-Region 50P werden in dem Text beschrieben, der jeder Figur beiliegt.
  • In den 10A und 10B ist die Maskenschicht 74 (siehe 9) unter Verwendung akzeptabler Fotolithografie- und Ätztechniken strukturiert, um Masken 84 zu bilden. Die Struktur der Masken 84 kann dann an die Dummygateschicht 72 übertragen werden, um Dummygates 82 zu bilden. In einigen Ausführungsformen kann die Struktur der Masken 84 auch durch eine akzeptable Ätztechnik auf die Dummydielektrikumschicht 70 übertragen werden, um Dummydielektrika 80 zu bilden. Die Dummygates 82 decken jeweilige Kanalregionen 68 der Finnen 62 ab. Die Struktur der Masken 84 kann verwendet werden, um jedes der Dummygates 82 physisch von benachbarten Dummygates zu trennen. Die Dummygates 82 können auch eine Längsrichtung haben, die im Wesentlichen senkrecht zur Längsrichtung der Finnen 62 verläuft.
  • In den 11A und 11B sind Gateabstandhalter 94 auf belichteten Flächen der Dummygates 82, der Masken 84 und/oder der Finnen 62 gebildet. Die Gateabstandhalter 94 können durch konformes Bilden eines Isoliermaterials und nachfolgendes Ätzen des Isoliermaterials gebildet werden. Das Isoliermaterial der Gateabstandhalter 94 kann Siliziumnitrid, Siliziumkarbonitrid, Siliziumoxykarbonitrid, eine Kombination daraus oder dergleichen sein und kann durch thermische Oxidierung, Abscheidung, eine Kombination daraus der dergleichen gebildet sein. In einigen Ausführungsformen sind die Gateabstandhalter 94 aus einem mehrschichtigen Isolierungsmaterial gebildet und umfassen mehrere Schichten. Die Gateabstandhalter 94 können z. B. mehrere Schichten aus Siliziumkarbonitrid, mehrere Schichten aus Siliziumoxykarbonitridoder eine Schicht aus Siliziumoxid, die zwischen zwei Schichten aus Siliziumnitrid angeordnet ist, umfassen. Das Ätzen des Gateabstandhalters 94 kann anisotrop sein. Nach dem Ätzen kann der Gateabstandhalter 94 gerade Seitenwände oder gebogene Seitenwände aufweisen.
  • Vor oder während dem Bilden der Gateabstandhalter 94 können Implantierungen für leicht dotierte Source-/Drainregionen (LDD-Regionen) ausgeführt werden. In den Ausführungsformen mit unterschiedlichen Vorrichtungstypen kann, ähnlich wie bei den oben in 8 besprochenen Implantierungen, eine Maske, z. B. ein Fotolack, über die n-Region 50N gebildet werden, während die p-Region 50P belichtet wird, und Unreinheiten des geeigneten Typs (z. B. p) können in die belichteten Finnen 62 in der p-Region 50P implantiert werden. Die Maske kann dann entfernt werden. Anschließend kann eine Maske, wie etwa ein Fotolack, über der p-Region 50P gebildet werden, während die n-Region 50N belichtet wird, und Unreinheiten des geeigneten Typs (z. B. n) können in die belichteten Finnen 62 in der n-Region 50N implantiert werden. Die Maske kann dann entfernt werden. Die n-Unreinheiten können jede der zuvor besprochenen n-Unreinheiten sein und die p-Unreinheiten können jede der zuvor besprochenen p-Unreinheiten sein. Die leicht dotierten Source-/Drainregionen können eine Konzentration von Unreinheiten im Bereich von ca. 1015 cm-3 bis ca. 1019 cm-3 aufweisen. Tempern kann verwendet werden, um die Implantierungsschaden zu reparieren und die implantierten Unreinheiten zu aktivieren.
  • Es wird angemerkt, dass die obige Offenbarung allgemein einen Prozess des Bildens von Abstandhaltern und LDD-Regionen beschreibt. Andere Prozesse und Sequenzen können verwendet werden. Beispielsweise können weniger oder weitere Abstandhalter verwendet werden, verschiedenen Schrittsequenzen können eingesetzt werden, Abstandhalter können gebildet und entfernt werden und/oder dergleichen. Außerdem können die n- und p-Vorrichtungen mit unterschiedlichen Strukturen und Schritten gebildet werden.
  • In den 12A und 12B sind epitaktische Source-/Drainregionen 92 in den Finnen 62 gebildet. Die epitaktischen Source-/Drainregionen 92 werden in den Finnen 62 gebildet, sodass jedes der Dummygates 82 zwischen jeweiligen benachbarten Paaren der epitaktischen Source-/Drainregionen 92 angeordnet ist. In einigen Ausführungsformen können sich die epitaktischen Source-/Drainregionen 92 in die Finnen 62 erstrecken und auch durch diese hindurch reichen. In einigen Ausführungsformen werden die Gateabstandhalter 94 verwendet, um die epitaktischen Source-/Drainregionen 92 von den Dummygates 82 um einen geeigneten seitlichen Abstand zu trennen, sodass die epitaktischen Source-/Drainregionen 92 keinen Kurzschluss mit nachträglich gebildeten Gates der entstehenden FinFETs gebildet werden. Das Material der epitaktischen Source-/Drainregionen 92 kann so gewählt werden, dass es Spannungen in den Kanalregionen 68 ausübt und dadurch die Leistung verbessert.
  • Die epitaktischen Source-/Drainregionen 92 in der n-Region 50N können durch Maskieren der p-Region 50P und Ätzen der Source-/Drainregionen der Finnen 62 in der n-Region 50N gebildet werden, um Ausschnitte in den Finnen 62 zu bilden. Dann werden die epitaktischen Source-/Drainregionen 92 in der n-Region 50N in den Ausschnitten epitaktisch aufgebaut. Die epitaktischen Source-/Drainregionen 92 können jedes akzeptable Material umfassen, das sich etwa für n-FinFETs eignet. Wenn die Finnen 62 beispielsweise Silizium sind, können die epitaktischen Source-/Drainregionen 92 in der n-Region 50N Materialien umfassen, die eine Zugspannung in den Kanalregionen 68 ausüben, wie Silizium, Siliziumkarbid, phosphordotiertes Siliziumkarbid, Siliziumphosphid oder dergleichen. Die epitaktischen Source-/Drainregionen 92 in der n-Region 50N können von den jeweiligen Flächen der Finnen 62 erhabene Flächen und Facetten aufweisen.
  • Die epitaktischen Source-/Drainregionen 92 in der p-Region 50P können durch Maskieren der n-Region 50N und Ätzen der Source-/Drainregionen der Finnen 62 in der p-Region 50P gebildet werden, um Ausschnitte in den Finnen 62 zu bilden. Dann werden die epitaktischen Source-/Drainregionen 92 in der p-Region 50P in den Ausschnitten epitaktisch aufgebaut. Die epitaktischen Source-/Drainregionen 92 können jedes akzeptable Material umfassen, das sich etwa für p-FinFETs eignet. Wenn die Finnen 62 beispielsweise Silizium sind, können die epitaktischen Source-/Drainregionen 92 in der p-Region 50P Materialien umfassen, die eine Druckspannung in den Kanalregionen 68 ausüben, wie Silizium-Germanium, bordotiertes Silizium-Germanium, Germanium, Germanium-Zinn oder dergleichen. Die epitaktischen Source-/Drainregionen 92 in der p-Region 50P können von den jeweiligen Flächen der Finnen 62 erhabene Flächen und Facetten aufweisen.
  • Die epitaktischen Source-/Drainregionen 92 und/oder die Finnen 62 können mit Dotiermitteln implantiert werden, um Source-/Drainregionen zu bilden, ähnlich wie der Prozess, der zuvor besprochen wurde, um leicht dotierte Source-/Drainregionen zu bilden, gefolgt von Tempern. Die Source-/Drainregionen können eine Unreinheitenkonzentration im Bereich von ca. 1019 cm-3 bis ca. 1021 cm-3 aufweisen. Die n- und/oder p-Unreinheiten für Source-/Drainregionen können jede der zuvor besprochenen Unreinheiten sein. In einigen Ausführungsformen können die epitaktischen Source-/Drainregionen 92 während des Wachstums vor Ort dotiert sein.
  • Als Ergebnis der Epitaxieprozesse, die zur Bildung der epitaktischen Source-/Drainregionen 92 in der n-Region 50N und in der p-Region 50P verwendet werden, haben die oberen Flächen der epitaktischen Source-/Drainregionen Facetten, die sich seitlich nach außen über die Seitenwände der Finnen 62 hinaus erweitern. In einigen Ausführungsformen verursachen diese Facetten das Verschmelzen von benachbarten epitaktischen Source-/Drainregionen 92 eines selben FinFET wie durch 12C illustriert. In anderen Ausführungsformen bleiben aneinander benachbarte epitaktische Source-/Drainregionen 92 getrennt, nachdem der Epitaxieprozess abgeschlossen ist, wie in 12D illustriert. In den illustrierten Ausführungsformen sind Gateabstandhalter 94 gebildet, die Abschnitte der Seitenwände der Finnen 62 abdecken, die sich über die STI-Regionen 66 erstrecken und dadurch das epitaktische Wachstum blockieren. In einer anderen Ausführungsform kann das Abstandhalterätzen, das verwendet wird, den Gateabstandhalter 94 zu bilden, angepasst werden, um das Abstandhaltermaterial zu entfernen, sodass sich die epitaktisch aufgebauten Regionen bis an die Fläche der STI-Region 66 erstrecken können.
  • In 13A und 13B ist eine erste ILD-Schicht 98 über den Masken 84 (wenn vorhanden) oder den Dummygates 82, den epitaktischen Source-/Drainregionen 92 und den Gateabstandhaltern 94 abgeschieden. Die erste ILD Schicht 98 kann aus einem Dielektrikum gebildet sein und kann durch jedes geeignete Verfahren abgeschieden werden, wie etwa CVD, PECVD oder FCVD. Dielektrika können Phosphosilikatglas (PSG), Borosilikatglas (BSG), bordotiertes Silikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen umfassen. Andere Isoliermaterialien, die durch einen akzeptablen Prozess gebildet werden, können verwendet werden. In einigen Ausführungsformen ist eine Kontaktätzstoppschicht (CESL) 96 zwischen der ersten ILD-Schicht 98 und den epitaktischen Source-/Drainregionen 92, den Masken 84 (wenn vorhanden) oder den Dummygates 82 und den Gateabstandhaltern 94 angeordnet. Die CESL 96 kann aus einem dielektrischen Material gebildet sein, wie z. B. Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder dergleichen, das eine hohe Ätzselektivität gegenüber dem Ätzen der ersten ILD-Schicht 98 aufweist.
  • In den 14A und 14B kann ein Planarisierungsprozess, wie etwa ein CMP, ausgeführt werden, um die obere Fläche der ersten ILD-Schicht 98 mit den oberen Flächen der Masken 84 (falls vorhanden) oder der Dummygates 82 abzugleichen. Der Planarisierungsprozess kann auch die Masken 84 an den Dummygates 82 und Abschnitte des Gateabstandhalters 94 entlang von Seitenwänden der Masken 84 entfernen. Der Planarisierungsprozess kann Abschnitte der CESL 96 über den Dummygates 82 und den Gateabstandhaltern 94 entfernen. Nach dem Planarisierungsprozess sind die oberen Flächen der Dummygates 82, der Gateabstandhalter 94 und der ersten ILD-Schicht 98 komplanar. Dementsprechend werden die oberen Flächen des Dummygates 82 durch die erste ILD-Schicht 98 belichtet. In einigen Ausführungsformen können die Masken 84 zurückbleiben, in welchem Fall der Planarisierungsprozess die obere Fläche der ersten ILD-Schicht 98 an die oberen Flächen der oberen Fläche der Masken 84 angleicht.
  • In 15A und 15B werden die Masken 84 (falls vorhanden) und die Dummygates 82 in einem oder mehreren Ätzschritten entfernt, sodass Ausschnitte 100 gebildet werden. Abschnitte der Dummydielektrika 80 in den Ausschnitten 100 können ebenfalls entfernt werden. In einigen Ausführungsformen werden nur die Dummygates 82 entfernt und die Dummydielektrika 80 verbleiben und werden durch die Ausschnitte 100 belichtet. In einigen Ausführungsformen werden die Dummydielektrika 80 aus den Ausschnitte 100 in einer ersten Region eines Chips (z. B. einem Kernlogikregion) entfernt und bleiben in den Ausschnitten 100 in einer zweiten Region des Chips (z. B. einer Eingabe-/Ausgaberegion) zurück. In einigen Ausführungsformen werden die Dummygates 82 durch einen Nassätzprozess entfernt, der die Dummygates 82 selektiv mit einer größeren Rate ätzt als die erste ILD-Schicht 98, die Gateabstandhalter 94 oder die Dummydielektrika 80. Die Dummygates 82 können z. B. durch eine Nassätzung mit Ammoniumhydroxid (NH4OH) und deionisiertem Wasser entfernt werden. Die Ausschnitte 100 belichten die Kanalregionen 68 einer oder mehrerer Finnen 62 und/oder überdecken diese. Jede der Kanalregionen 68 ist zwischen benachbarten Paaren der epitaktischen Source-/Drainregionen 92 angeordnet. Während der Entfernung kann die Dummydielektrika 80 als Ätzstoppschichten verwendet werden, wenn die Dummygates 82 geätzt werden. Die Dummydielektrika 80 können dann optional nach dem Entfernen der Dummygates 82 entfernt werden. In einigen Ausführungsformen werden die Dummydielektrika 80 durch einen Nassätzprozess entfernt, der die Dummydielektrika 80 selektiv mit einer höheren Rate ätzt als die erste ILD-Schicht 98 oder die Gateabstandhalter 94. Die Dummydielektrika 80 können z. B. durch eine Trockenätzung mit Fluor entfernt werden.
  • Wie oben erwähnt, ist die Abstandweite D3 zwischen den Finnen 62 und die Breite W3 der Finnen 62 klein, wodurch die Integrationsdichte der resultierenden Halbleitervorrichtungen verbessert werden kann. Wenn die Finnen 62 jedoch eine geringe Breite W3 aufweisen, kann es bei der Bildung der Ausschnitten 100 zu einer Verbiegung der Finnen 62 kommen, z. B. beim Entfernen der Dummygates 82 oder der Dummydielektrika 80. So kann z. B. das Entfernen der Dummygates 82 Spannungen im Material der Finnen 62 entspannen, wodurch ein Biegen möglich wird. Ebenso können beim Entfernen der Dummygates 82 und der Dummydielektrika 80 durch Nassätzen aufgrund der Viskosität der Nassätzmittel Querkräfte auftreten, die die Finnen 62 verbiegen. In einigen Ausführungsformen können sich benachbarte Finnen 62, wie etwa die Finnen 62 desselben FinFETs (z. B. ein FinFET mit verschmolzenen epitaktischen Source-/Drainregionen 92, siehe 12C), zueinander hin biegen. So können untere Abschnitte der Finnen 62 (z. B. unterhalb der oberen Flächen der STI-Regionen 66) durch den ursprünglichen Abstandweite D3 getrennt sein, aber obere Abschnitte der Finnen 62 (z. B. oberhalb der oberen Flächen der STI-Regionen 66) können eine Abstandweite aufweisen, der entlang einer sich vom Substrat 50 weg erstreckenden Richtung kontinuierlich abnimmt. Die Abstandweite der oberen Abschnitte der Finnen 62 kann sich von der ursprünglichen Abstandweite D3 auf einer verringerten Abstandweite D4 verringern. Der verringerte Abstandweite D4 kann bis zu etwa 60 % kleiner sein als der ursprüngliche Abstandweite D3, wie etwa im Bereich von etwa 3,2 nm bis etwa 30 nm. Nachdem die Finnen 62 gebogen sind, bilden die Seitenwände der oberen Abschnitte der Finnen 62 mit den Seitenwänden der unteren Abschnitte der Finnen 62 einen Winkel θ1. Die Winkel θ1 können bis zu etwa 7 Grad betragen.
  • In den 16A und 16B wird eine Gatedielektrikumschicht 102 gebildet. Die Gatedielektrikumschicht 102 umfasst eine oder mehrere Schichten, die in den Ausschnitten 100 abgeschieden werden, wie etwa auf den oberen Flächen und den Seitenwänden der Finnen 62 und auf Seitenwänden der Gateabstandhalter 94. Die Gatedielektrikumschicht 102 kann auch auf der oberen Fläche der ersten ILD-Schicht 98 gebildet sein. In einigen Ausführungsformen umfasst die Gatedielektrikumschicht 102 eine oder mehrere Dielektrikumschichten, wie z. B. eine oder mehrere Schichten aus Siliziumoxid, Siliziumnitrid, Metalloxid, Metallsilikat oder dergleichen. In einigen Ausführungsformen umfasst die Gatedielektrikumschicht 102 beispielsweise eine Grenzflächenschicht aus Siliziumoxid, die durch thermische oder chemische Oxidation gebildet wird, und ein darüber liegendes Dielektrikum mit hohem k-Wert, wie ein Metalloxid oder ein Silikat aus Hafnium, Aluminium, Zirkonium, Lanthan, Mangan, Barium, Titan, Blei und Kombinationen davon. Die Gatedielektrikumschicht 102 können eine Dielektrikumschicht mit einem k-Wert über etwa 7,0 umfassen. Die Bildungsverfahren der Gatedielektrikumschicht 102 können Molekularstrahlabscheidung (MBD), ALD, PECVD und dergleichen umfassen. In Ausführungsformen, bei denen Abschnitte der Dummydielektrika 80 in den Ausschnitten 100 verbleiben, umfasst die Gatedielektrikumschicht 102 ein Material der Dummydielektrika 80 (z. B. Siliziumoxid).
  • Die Gatedielektrikumschicht 102 kann nach der Abscheidung Defekte 104 (jeweils mit einem „X“ illustriert) umfassen. Einige der Defekte 104 sind Grenzflächendefekte, die sich an der Grenzfläche zwischen der Gatedielektrikumschicht 102 und den Finnen 62 befinden. Einige der Defekte 104 sind Sauerstoff-Vakanzdefekte in dem/den Material(en) der Gatedielektrikumschicht 102, wie etwa in der Schicht mit hohem k-Wert, wenn die Gatedielektrikumschicht 102 eine Schicht mit hohem k-Wert aus einem Metalloxid umfasst, oder in der Grenzflächenschicht, wenn die Gatedielektrikumschicht 102 eine Grenzflächenschicht aus Siliziumoxid enthält. Sauerstoff-Vakanzdefekte können z. B. durch unzureichende Oxidierung während der Bildung des Materials/der Materialien der Gatedielektrikumschicht 102 verursacht werden. Die Defekte 104 werden in einem anschließenden Temperprozess repariert (weiter unten besprochen).
  • In den 17A und 17B sind eine oder mehrere Opferschichten auf der Gatedielektrikumschicht 102 gebildet. Wie weiter unten besprochen, werden die Opferschichten verwendet, um die Gatedielektrikumschicht 102 während eines Temperprozesses zu schützen, der zur Reparatur der Defekte 104 verwendet wird (siehe 16A und 16B). In einigen Ausführungsformen umfassen die Opferschichten eine erste Opferschicht 106A und eine zweite Opferschicht 106B. Die erste Opferschicht 106A steht in direktem physischen Kontakt mit der Gatedielektrikumschicht 102 und die zweite Opferschicht 106B steht in direktem physischen Kontakt mit der ersten Opferschicht 106A. Die erste Opferschicht 106A wird aus einem Material gebildet, das eine hohe Ätzselektivität gegenüber dem Ätzen der Gatedielektrikumschicht 102 aufweist, und die zweite Opferschicht 106B wird aus einem Material gebildet, das eine hohe Ätzselektivität gegenüber dem Ätzen der ersten Opferschicht 106A aufweist. Die Opferschicht 106A kann aus TiN, siliziumdotiertem TiN (TiSiN), TaN oder dergleichen bestehen und kann durch einen Abscheidungsprozess wie ALD oder CVD gebildet sein. Die Opferschicht 106B kann aus amorphem Silizium, Polysilizium, Siliziumnitrid oder dergleichen oder Kombinationen davon bestehen und durch einen Abscheidungsprozess wie CVD oder ALD gebildet werden. In einigen Ausführungsformen werden die Opferschichten 106A, 106B durch unterschiedliche Abscheidungsprozesse gebildet.
  • Wie oben erwähnt, ist der anfängliche Abstandweite D3 (siehe 15A) zwischen den Finnen 62 klein, und beim Bilden der Ausschnitte 100 kann es zu einer Biegung der Finnen 62 kommen, wodurch sich die Abstandweite D4 (siehe 15A) weiter verringert. Die Gefahr des Abdrückens während der Abscheidung der Opferschichten 106A, 106B ist daher hoch. Speziell ist das Risiko eines Abdrückens hoch, wenn CVD zur Abscheidung der Opferschichten 106A, 106B verwendet wird. Wie weiter unten besprochen ist, wird die Opferschicht 106B mit einem CVD-Prozess abgeschieden, das dazu beiträgt, die Gefahr des Abdrückens zu vermeiden oder zu verringern, die durch die geringe Abstandweite der Finnen 62 verursacht wird.
  • In einigen Ausführungsformen ist die Opferschicht 106A eine mit ALD abgeschiedene Schicht aus TiSiN. Die Abscheidung der Opferschicht 106A mit ALD ermöglicht einen hohen Grad an Konformität, wobei die Dicke T3 ihrer vertikalen Abschnitte ähnlich der Dicke T4 ihrer horizontalen Teile ist. Durch die Abscheidung der Opferschicht 106A mit ALD kann diese auch eine geringe Dicke aufweisen. Die Dicke T3 und die Dicke T4 können jeweils im Bereich von etwa 0,5 nm bis etwa 2,5 nm liegen.
  • In einigen Ausführungsformen ist die Opferschicht 106B eine Schicht aus amorphem Silizium, die mit einem selbsthemmenden CVD-Prozess abgeschieden wird, der eine langsame Abscheidungsrate hat. Der selbsthemmende CVD-Prozess wird ausgeführt, indem das Substrat 50 in eine Abscheidungskammer gelegt wird, ein selbstbegrenzender Source-Vorläufer in die Abscheidungskammer abgegeben wird und dann ein selbstreagierender Source-Vorläufer in die Abscheidungskammer abgegeben wird. Die Ausschnitte 100 (z. B. die Flächen der Gatedielektrikumschicht 102) werden dem selbstbegrenzenden Source-Vorläufer und anschließend dem selbstreagierenden Source-Vorläufer ausgesetzt.
  • Der selbstbegrenzende Source-Vorläufer und der selbstreagierende Source-Vorläufer reagieren beide, um das Material (z. B. Silizium) der Opferschicht 106B zu bilden. Der selbstreagierende Source-Vorläufer kann mit sich selbst in einem CVD-Prozess reagieren, um das Material (z. B. Silizium) der Opferschicht 106B zu bilden. Akzeptable selbstreagierende Source-Vorläufer für Silizium umfassen binäre Silizium-Wasserstoff-Verbindungssilane wie Silan (SiH4), Disilan (Si2H6) und dergleichen. Der selbstbegrenzende Source-Vorläufer kann verwendet werden, um eine hochkonforme Schicht aus dem Material (z. B. Silizium) der Opferschicht 106B abzuscheiden, und kann mit dem selbstreagierenden Source-Vorläufer in einem CVD-Prozess reagieren, kann aber nicht mit sich selbst im CVD-Prozess reagieren. Akzeptable selbstbegrenzende Source-Vorläufer für Silizium umfassen Aminosilane, wie Dimethylaminosilan (SiH3[N(CH3)2], DMAS), Ethylmethylaminosilan (SiH3[N(CH3C2H5)], EMAS), Diethylaminosilan (SiH3[N(C2H5)2], DEAS), Ethylisopropylaminosilan (SiH3[N(C2H5C3H7)], EIPAS), Diisopropylaminosilan (SiH3[N(C3H7)2], DIPAS), und dergleichen.
  • Ein erster Puls des selbsthemmenden CVD-Prozesses wird durch das Abgeben des selbstbegrenzenden Source-Vorläufers in die Abscheidungskammer ausgeführt. Der selbstbegrenzende Source-Vorläufer kann mit einem Durchfluss im Bereich von etwa 50 sccm bis etwa 1000 sccm und für eine Dauer im Bereich von etwa 20 Sekunden bis etwa 180 Sekunden abgegeben werden. Während der Abgabe des selbstbegrenzenden Source-Vorläufers wird kein selbstreagierender Source-Vorläufer abgegeben. Der selbstbegrenzende Source-Vorläufer wird dann aus der Abscheidungskammer gespült.
  • Der selbstbegrenzende Source-Vorläufer (z. B. ein Aminosilan) umfasst SiH3-Gruppen, die leicht mit freien Bindungen an der Fläche der Opferschicht 106A reagieren, um während des ersten Pulses eine konforme Ausgangsschicht aus amorphem Silizium zu bilden. Die SiH3-Gruppen in einem Aminosilan sind an Stickstoffatome gebunden. Obwohl Silane auch SiH3-Gruppen umfassen, sind die SiH3-Gruppen in Silanen an andere Wasserstoffatome gebunden. SiH3-Gruppen können sich von Stickstoffatomen (z. B. in einem Aminosilan) leichter abspalten als von Wasserstoffatomen (z. B. in einem Silan). Somit kann die Abgabe des selbstbegrenzenden Source-Vorläufers im ersten Puls dazu führen, dass mehr SiH3-Gruppen mit baumelnden Bindungen an die Fläche der Opferschicht 106A gelangen, wodurch die Konformität der Ausgangsschicht erhöht wird. Da der selbstbegrenzende Source-Vorläufer nicht mit sich selbst reagieren kann, kann die Ausgangsschicht sehr dünn sein, wie etwa eine Monoschicht dick.
  • Ein zweiter Puls des selbsthemmenden CVD-Prozesses wird durch das Abgeben des selbstreagierenden Source-Vorläufers in die Abscheidungskammer ausgeführt. Der selbstreagierende Source-Vorläufer kann mit einem Durchfluss im Bereich von etwa 20 sccm bis etwa 1000 sccm und für eine Dauer im Bereich von etwa 10 Minuten bis etwa 50 Minuten abgegeben werden. Die Dauer des zweiten Pulses kann länger sein als die Dauer des ersten Pulses, wie etwa von etwa 3,3 % bis etwa 150 % länger als der erste Puls. Während der Abgabe des selbstreagierenden Source-Vorläufers wird kein selbstbegrenzender Source-Vorläufer abgegeben.
  • Der selbstreagierende Source-Vorläufer (z. B. ein Silan) umfasst auch SiH3-Gruppen, die sich während des zweiten Pulses leicht mit der Ausgangsschicht aus amorphem Silizium verbinden. So wird eine Hauptschicht aus amorphem Silizium entlang der Ausgangsschicht aus amorphem Silizium gebildet, wodurch eine amorphe Siliziumschicht mit einem hohen Grad an Konformität entsteht. Der selbstreagierende Source-Vorläufer reagiert wiederholt mit zuvor gebildeten SiH3-Gruppen. Die Opferschicht 106B kann also durch Dosieren des selbstreagierenden Source-Vorläufers gebildet werden, bis die Opferschicht 106B eine gewünschte Dicke aufweist.
  • Während des selbsthemmenden CVD-Prozesses kann die Abscheidungskammer bei einer Temperatur im Bereich von etwa 300 °C bis etwa 500 °C und bei einem Druck im Bereich von etwa 0,1 Torr bis etwa 20 Torr gehalten werden. Die Abscheidungsrate des selbsthemmenden CVD-Prozesses kann durch die Steuerung der Temperatur der Kammer während des ersten Pulses und des zweiten Pulses gesteuert werden. Speziell ermöglicht die Ausführung der Abscheidung bei einer niedrigen Temperatur dem selbsthemmenden CVD-Prozess eine niedrige Abscheidungsrate. Die Abscheidungsrate des selbsthemmenden CVD-Prozesses kann im Bereich von etwa 0,5 Ä/Minute bis etwa 2 Å/Minute liegen. Die Abscheidung der Opferschicht 106B mit einer langsamen Abscheidungsrate ermöglicht auch einen hohen Grad an Konformität, wobei die Dicke T5 ihrer vertikalen Abschnitte gleich oder etwas geringer als die Dicke T6 ihrer horizontalen Teile ist. Die Dicke T5 kann z. B. bis zu etwa 20 % geringer sein als die Dicke T6. Das Bilden der Opferschicht 106B mit einem hohen Grad an Konformität hilft, das Abdrücken der Opferschicht 106B an den Spitzen der Finnen 62 während der Abscheidung zu vermeiden. Durch die Vermeidung von Abdrücken kann ein nachfolgend ausgeführter Ätzprozess zum Entfernen der Opferschicht 106B mit weniger Überätzung ausgeführt werden, was das Risiko einer Beschädigung der Finnen 62 oder der Gatedielektrikumschicht 102 verringert. Die Ausführung des selbsthemmenden CVD-Prozesses bei einer Temperatur im oben beschriebenen Bereich ermöglicht eine ausreichend langsame Abscheidungsrate, um Abdrücken zu vermeiden. Wird der selbsthemmende CVD-Prozess bei einer Temperatur ausgeführt, die außerhalb des oben beschriebenen Bereichs liegt, kann die Abscheidungsrate möglicherweise nicht langsam genug sein, um Abdrücken zu vermeiden.
  • Die Dicke der Opferschicht 106B kann durch Steuerung der Abscheidungsrate und der Dauer des selbsthemmenden CVD-Prozesses kontrolliert werden. Wenn die Abscheidungsrate so gesteuert wird, dass sie in dem oben beschriebenen Bereich liegt, und der zweite Puls für eine Dauer in dem oben beschriebenen Bereich ausgeführt wird, kann die Opferschicht 106B eine geringe Dicke haben. Die Dicke T5 kann im Bereich von ca. 12 nm bis ca. 35 nm liegen und die Dicke T6 kann im Bereich von ca. 15 nm bis ca. 35 nm liegen. Das Bilden der Opferschicht 106B mit einer geringen Dicke hilft auch, ein Abdrücken an den Spitzen der Finnen 62 während der Abscheidung zu vermeiden. Durch die Vermeidung von Abdrücken kann ein nachfolgend ausgeführter Ätzprozess zum Entfernen der Opferschicht 106B mit weniger Überätzung ausgeführt werden, was das Risiko einer Beschädigung der Finnen 62 oder der Gatedielektrikumschicht 102 verringert. Die Ausführung des zweiten Pulses für eine Dauer im oben beschriebenen Bereich ermöglicht es, dass die Dicke der Opferschicht 106B ausreichend klein ist, um ein Abdrücken zu vermeiden. Wird der zweite Puls für eine Dauer außerhalb des oben beschriebenen Bereichs ausgeführt, kann die Dicke der Opferschicht 106B möglicherweise nicht ausreichend klein sein, um ein Abdrücken zu vermeiden.
  • Die Dicke der Opferschicht 106B ist größer als die Dicke der Opferschicht 106A. Ferner sind, wie oben erwähnt, die Opferschichten 106A, 106B aus unterschiedlichen Materialien gebildet. Insbesondere wirkt das Material der Opferschicht 106B (z. B. amorphes Silizium) als bessere Sauerstoffbarriere als das Material der Opferschicht 106A (z. B. TiSiN). Die Opferschicht 106B kann somit bei der Weiterverarbeitung als zusätzliche Schutzschicht dienen, im Vergleich zur alleinigen Bildung der Opferschicht 106A.
  • Nach dem Abscheiden der Opferschicht 106B wird die Gatedielektrikumschicht 102 thermisch behandelt, um die Defekte 104 zu reparieren. Die thermische Behandlung kann ein Tempern der Gatedielektrikumschicht 102 umfassen. Das Tempern kann bei einer Temperatur im Bereich von ca. 600 °C bis ca. 1100 °C und einer Dauer von bis zu ca. 1 Minute ausgeführt werden. Das Tempern kann in einer Atmosphäre aus Sauerstoff, Stickstoff, Argon oder dergleichen oder im Vakuum ausgeführt werden. Die thermische Behandlung kann Sauerstofflücken in der Gatedielektrikumschicht 102 passivieren (wie etwa mit Sauerstoffspuren aus der Opferschicht 106A) und den Sauerstoff an der Grenzfläche der Gatedielektrikumschicht 102 und jeder der Finnen 62 neu anordnen, wodurch die Defekte 104 repariert werden. Das Reparieren der Defekte 104 kann dazu beitragen, die Leistung und Zuverlässigkeit der resultierenden FinFETs zu verbessern, wie etwa durch die Reduzierung von Ladungsansammlungen und Streueffekten, die die Strommobilität in den Kanalregionen 68 verringern können. Während der thermischen Behandlung wird die Gatedielektrikumschicht 102 von den Opferschichten 106A, 106B bedeckt. Die Opferschichten 106A, 106B tragen dazu bei, eine unerwünschte Veränderung des Materials/der Materialien der Gatedielektrikumschicht 102 während der thermischen Behandlung zu verhindern, wie z. B. eine unerwünschte thermische Oxidation, die auftreten kann, wenn die Gatedielektrikumschicht 102 während der thermischen Behandlung belichtet wird. Da die Opferschicht 106B dicker ist als die Opferschicht 106A und aus einem Material gebildet wird, das als bessere Sauerstoffbarriere wirkt als das Material der Opferschicht 106A, kann eine unerwünschte Veränderung des Materials/der Materialien der Gatedielektrikumschicht 102 im Vergleich zur alleinigen Bildung der Opferschicht 106A weiter verringert werden. So können die Materialeigenschaften (z. B. die relative Dielektrizitätskonstante) der Gatedielektrikumschicht 102 vor und nach der thermischen Behandlung ähnlich sein.
  • In den 18A und 18B werden die Opferschichten 106A, 106B entfernt, um die Gatedielektrikumschicht 102 zu belichten. Die Opferschichten 106A, 106B können durch akzeptable Ätzprozesse entfernt werden, die die Opferschichten 106A, 106B selektiv mit einer größeren Rate ätzen als die Gatedielektrikumschicht 102. Der/die Ätzprozess(e) kann/können eine anisotrope Ätzung gefolgt von einer isotropen Ätzung umfassen. Da die Opferschichten 106A, 106B beide einen hohen Grad an Konformität und eine geringe Dicke haben, kann der/die Ätzprozess(e) für eine kurze Dauer und mit einer geringen Menge an Überätzung ausgeführt werden. Beispielsweise kann die Opferschicht 106B (z. B. amorphes Silizium) durch ein Trockenätzen mit Fluor für eine Dauer im Bereich von etwa 10 Sekunden bis etwa 120 Sekunden entfernt werden, und die Opferschicht 106A (z. B. TiSiN) kann dann durch ein Nassätzen mit Ammoniumhydroxid (NH4OH) für eine Dauer im Bereich von etwa 30 Sekunden bis etwa 180 Sekunden entfernt werden. Durch das Verringern des Überätzens beim Entfernen der Opferschichten 106A, 106B kann eine Beschädigung der Gatedielektrikumschicht 102 und/oder der Finnen 62 vermieden oder verringert werden. Durch die Ausführung des Ätzprozesses für eine Dauer in dem oben beschriebenen Bereich kann eine Beschädigung der Gatedielektrikumschicht 102 und/oder der Finnen 62 durch Überätzen vermieden werden. Wird der Ätzprozess für eine Dauer außerhalb des oben beschriebenen Bereichs ausgeführt, kann eine Beschädigung der Gatedielektrikumschicht 102 und/oder der Finnen 62 durch Überätzen möglicherweise nicht vermieden werden.
  • In den 19A und 19B ist auf der Gatedielektrikumschicht 102 eine Gateelektrodenschicht 108 gebildet. Die Gateelektrodenschicht 108 wird auf der Gatedielektrikumschicht 102 abgeschieden und füllt die verbleibenden Abschnitte der Ausschnitte 100 aus. Die Gateelektrodenschicht 108 kann ein metallhaltiges Material wie Titannitrid, Titanoxid, Tantalnitrid, Tantalkarbid, Kobalt, Ruthenium, Aluminium, Wolfram, Kombinationen davon oder mehrere Schichten davon umfassen. Obwohl z. B. eine einzelne Gateelektrodenschicht 108 illustriert ist, kann die Gateelektrodenschicht 108 eine beliebige Anzahl von Auskleidungsschichten, eine beliebige Anzahl von Austrittsarbeitsabstimmungsschichten und ein Füllmaterial umfassen.
  • In den 20A und 20B wird ein Planarisierungsprozess, wie z. B. ein CMP, ausgeführt, um die überschüssigen Abschnitte des Materials/der Materialien der Gatedielektrikumschicht 102 und des Materials/der Materialien der Gateelektrodenschicht 108 zu entfernen, die sich über den oberen Flächen der ersten ILD-Schicht 98 und der Gateabstandhalter 94 befinden. Die verbleibenden Abschnitte des Materials/der Materialien der Gatedielektrikumschicht 102 in den Ausschnitten 100 bilden das Gatedielektrikum 112 für Ersatzgates der entstehenden FinFETs. Die verbleibenden Abschnitte des Materials/der Materialien der Gateelektrodenschicht 108 in den Ausschnitten 100 bilden die Gateelektroden 114 für die Ersatzgates der entstehenden FinFETs. Die Gatedielektrika 112 und die Gateelektroden 114 können kollektiv als Gatestrukturen 110 oder „Gatestapel“ bezeichnet werden. Die Gatestrukturen 110 erstrecken sich entlang der Seitenwände der Kanalregionen 68 der Finnen 62.
  • Die Bildung der Gatedielektrika 112 in der n-Region 50N und in der p-Region 50P kann gleichzeitig erfolgen, sodass die Gatedielektrika 112 in jeder Region aus denselben Materialien gebildet sind, und die Bildung der Gateelektroden 114 kann gleichzeitig erfolgen, sodass die Gateelektroden 114 in jeder Region aus denselben Materialien gebildet sind. In einigen Ausführungsformen können die Gatedielektrika 112 in jeder Region durch eigene Prozesse gebildet sein, sodass die Gatedielektrika 112 aus verschiedenen Materialien bestehen können, und/oder die Gateelektroden 114 in jeder Region durch getrennte Prozesse gebildet sein können, sodass die Gateelektroden 114 aus unterschiedlichen Materialien bestehen können. Verschiedene Maskierungsschritte können verwendet werden, um geeignete Regionen bei der Verwendung getrennter Prozesse zu maskieren und zu belichten. Beispielsweise können die Gatedielektrika 112 und die Gateelektroden 114 in der n-Region 50N durch Maskieren der p-Region 50P und Ausführen des mit Verweis auf die 16A bis 20B beschriebenen Prozesses in der n-Region 50N gebildet werden. Ebenso können die Gatedielektrika 112 und die Gateelektroden 114 in der p-Region 50P durch Maskieren der n-Region 50N und Ausführen des mit Verweis auf die 16A bis 20B beschriebenen Prozesses in der p-Region 50P gebildet werden. Mit anderen Worten, der mit Verweis auf die 16A bis 20B beschriebene Prozess kann mehrfach ausgeführt werden, z. B. einmal in der n-Region 50N und einmal in der p-Region 50P.
  • In den 21A und 21B wird eine zweite ILD-Schicht 118 über der ersten ILD-Schicht 98 abgeschieden. In einigen Ausführungsformen ist die zweite ILD-Schicht 118 ein fließfähiger Film, der durch ein fließfähiges CVD-Verfahren gebildet wird. In einigen Ausführungsformen ist die zweite ILD-Schicht 118 aus einem Dielektrikum gebildet, wie etwa PSG, BSG, BPSG, USG oder dergleichen und kann durch jedes geeignete Verfahren abgeschieden werden, wie etwa CVD und PECVD. In einigen Ausführungsformen ist eine Ätzstoppschicht zwischen der ersten ILD-Schicht 98 und der zweiten ILD-Schicht 118 gebildet.
  • In einigen Ausführungsformen werden Gatemasken 116 über entsprechenden Gatestapeln (darunter ein Gatedielektrikum 112 und eine entsprechende Gateelektrode 114) gebildet. Die Gatemasken 116 sind zwischen gegenüberliegenden Paaren von Gateabstandhaltern 94 angeordnet. In einigen Ausführungsformen umfasst das Bilden der Gatemasken 116 das Ausschneiden der Gatedielektrika 112 und der Gateelektroden 114, sodass zwischen gegenüberliegenden Paaren der Gateabstandhalter 94 Ausschnitte gebildet werden. Eine oder mehrere Schichten aus Dielektrikum, wie z. B. Siliziumnitrid, Siliziumoxynitrid oder dergleichen, werden in die Ausschnitte gefüllt, und ein Planarisierungsprozess wird ausgeführt, um überschüssige Abschnitte des Dielektrikums zu entfernen, die sich über die erste ILD-Schicht 98 erstrecken. Die Gatemasken 116 umfassen die restlichen Abschnitte des dielektrischen Materials in den Ausschnitten. Anschließend gebildete Gatekontakte durchdringen die zweite ILD-Schicht 118 und die Gatemasken 116, um die oberen Flächen der ausgeschnittenen Gateelektroden 114 zu kontaktieren.
  • In den 22A und 22B sind Source-/Drainkontakte 122 bzw. Gatekontakte 124 zu den epitaktischen Source-/Drainregionen 92 und den Gateelektroden 114 gebildet. Öffnungen für die Source-/Drainkontakte 122 werden durch die zweite ILD-Schicht 118, die erste ILD-Schicht 98 und die CESL 96 gebildet. Öffnungen für die Gatekontakte 124 werden durch die zweite ILD-Schicht 118 und die Gatemasken 116 gebildet. Die Öffnungen können unter Verwendung von akzeptablen Fotolithografie- und Ätztechniken gebildet werden. Eine Auskleidung, wie etwa eine Diffusionsbarriereschicht, eine Adhäsionsschicht oder dergleichen und ein leitfähiges Material sind in den Öffnungen gebildet. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen umfassen. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, wie etwa ein CMP, kann ausgeführt werden, um überschüssiges Material von einer Fläche der zweiten ILD-Schicht 118 zu entfernen. Die verbleibende Auskleidung und das leitfähige Material bilden die Source-/Drainkontakte 122 und die Gatekontakte 124 in den Öffnungen. Ein Temperprozess kann ausgeführt werden, um ein Silizid an der Grenzfläche zwischen den epitaktischen Source-/Drainkontakten 92 und den Source-/Drainregionen 122 zu bilden. Die Source-/Drainkontakte 122 sind physisch und elektrisch mit den epitaktischen Source-/Drainregionen 92 gekoppelt und die Gatekontakte 124 sind physisch und elektrisch mit den Gateelektroden 114 gekoppelt. Die Source-/Drainkontakte 122 und die Gatekontakte 124 können in verschiedenen Prozessen gebildet werden oder können in demselben Prozess gebildet werden. Auch, wenn sie in denselben Querschnitten gezeigt werden, sollte beachtet werden, dass jeder der Source-/Drainkontakte 122 und der Gatekontakte 124 in unterschiedlichen Querschnitten gebildet werden können, was Kurzschlüsse zwischen den Kontakten verhindern kann.
  • Ausführungsformen können Vorteile erreichen. Die Bildung der Finnen 62 (siehe 5) mit der oben besprochenen Abstandweite D3 und der Breite W3 ermöglicht eine gute Balance zwischen Integrationsdichte und Fertigungsertrag der FinFETs. Der Schutz der Gatedielektrikumschicht 102 mit den Opferschichten 106A, 106B (siehe 17A und 17B) während des Temperns der Gatedielektrikumschicht 102 ermöglicht es, dass Defekte 104 im resultierenden Gatestapel ohne unerwünschte Veränderung des Materials/der Materialien der Gatedielektrikumschicht 102 ausgehärtet werden können. Das Abscheiden der Opferschicht 106B mit einem selbsthemmenden CVD-Prozess, der mit einem selbstbegrenzenden Source-Vorläufer, wie z. B. einem Aminosilan, ausgeführt wird, ermöglicht die Abscheidung der Opferschicht 106B mit einem hohen Grad an Konformität. Ein Überätzen während des Entfernens der Opferschichten 106A, 106B kann somit vermieden werden, was besonders vorteilhaft sein kann, wenn die Finnen 62 dicht beieinander liegen, wie etwa wenn die Finnen 62 mit einer geringen anfänglichen Abstandweite D3 gebildet werden oder wenn es während der Verarbeitung zu einer Biegung der Finnen 62 kommt.
  • In einer Ausführungsform umfasst ein Verfahren: das Abscheiden einer Gatedielektrikumschicht auf einer ersten Finne und einer zweiten Finne, wobei sich die erste Finne und die zweite Finne von einem Substrat in einer ersten Richtung weg erstrecken, wobei ein Abstand zwischen der ersten Finne und der zweiten Finne entlang der ersten Richtung abnimmt; Abscheiden einer Opferschicht auf der Gatedielektrikumschicht, indem die Gatedielektrikumschicht einem selbstbegrenzenden Source-Vorläufer und einem selbstreagierenden Source-Vorläufer ausgesetzt wird, wobei der selbstbegrenzende Source-Vorläufer reagiert, um eine Ausgangsschicht eines Materials der Opferschicht zu bilden, und der selbstreagierende Source-Vorläufer reagiert, um eine Hauptschicht des Materials der Opferschicht zu bilden; Tempern der Gatedielektrikumschicht, während die Opferschicht die Gatedielektrikumschicht bedeckt; nach dem Tempern der Gatedielektrikumschicht, Entfernen der Opferschicht; und nach dem Entfernen der Opferschicht, Bilden einer Gateelektrodenschicht auf der Gatedielektrikumschicht.
  • In einigen Ausführungsformen des Verfahrens ist der selbstreagierende Source-Vorläufer ein Silan und der selbstbegrenzende Source-Vorläufer ein Aminosilan. In einigen Ausführungsformen des Verfahrens ist das Silan ein binäres Silizium-Wasserstoff-Verbindungssilan, und das Aminosilan ist Dimethylaminosilan, Ethylmethylaminosilan, Diethylaminosilan, Ethylisopropylaminosilan oder Diisopropylaminosilan. In einigen Ausführungsformen des Verfahrens umfasst das Belichten der Gatedielektrikumschicht dem selbstbegrenzenden Source-Vorläufer und dem selbstreagierenden Source-Vorläufer: Platzieren des Substrats in einer Abscheidungskammer; Abgeben des selbstbegrenzenden Source-Vorläufers in die Abscheidungskammer für eine erste Dauer; Spülen des selbstbegrenzenden Source-Vorläufers aus der Abscheidungskammer; und Abgeben des selbstreagierenden Source-Vorläufers in die Abscheidungskammer für eine zweite Dauer, wobei die zweite Dauer größer als die erste Dauer ist. In einigen Ausführungsformen des Verfahrens liegt die erste Dauer in einem Bereich von 20 Sekunden bis 180 Sekunden, und die zweite Dauer liegt in einem Bereich von 10 Minuten bis 50 Minuten. In einigen Ausführungsformen des Verfahrens wird die Gatedielektrikumschicht dem selbstreagierenden Source-Vorläufer und dem selbstbegrenzenden Source-Vorläufer bei einer Temperatur im Bereich von 300 °C bis 500 °C ausgesetzt. In einigen Ausführungsformen des Verfahrens ist die Opferschicht eine Siliziumschicht, wobei die Siliziumschicht eine erste Dicke entlang der oberen Flächen der ersten Finne und der zweiten Finne aufweist, wobei die Siliziumschicht eine zweite Dicke entlang der Seitenwände der ersten Finne und der zweiten Finne aufweist, wobei die zweite Dicke bis zu 20 % geringer als die erste Dicke ist. In einigen Ausführungsformen des Verfahrens liegt die erste Dicke in einem Bereich von 12 nm bis 35 nm und die zweite Dicke in einem Bereich von 15 nm bis 35 nm. In einigen Ausführungsformen des Verfahrens sind obere Abschnitte der ersten Finne und der zweiten Finne durch einen ersten Abstand und untere Abschnitte der ersten Finne und der zweiten Finne durch einen zweiten Abstand voneinander getrennt, wobei der erste Abstand in einem Bereich von 3,2 nm bis 30 nm liegt und der zweite Abstand in einem Bereich von 8 nm bis 30 nm liegt. In einigen Ausführungsformen umfasst das Verfahren ferner: Aufbauen einer epitaktischen Source-/Drainregion in der ersten Finne und der zweiten Finne, wobei die Gatedielektrikumschicht und die Gateelektrodenschicht zu der epitaktischen Source-/Drainregion benachbart angeordnet sind. In einigen Ausführungsformen des Verfahrens umfasst das Entfernen der Opferschicht das Ätzen der Opferschicht mit einer Trockenätzung, die mit Fluor für eine Dauer in einem Bereich von 10 Sekunden bis 120 Sekunden ausgeführt wird.
  • In einer Ausführungsform umfasst ein Verfahren: Bilden einer ersten Finne und einer zweiten Finne, die sich von einem Substrat erstrecken; Bilden eines Dummydielektrikums auf oberen Abschnitten der ersten Finne und der zweiten Finne; Aufbauen einer epitaktischen Source-/Drainregion in der ersten Finne und der zweiten Finne, wobei die epitaktische Source-/Drainregion zu dem Dummydielektrikum benachbart ist; Entfernen des Dummydielektrikums von der ersten Finne und der zweiten Finne, wobei sich obere Abschnitte der ersten Finne und der zweiten Finne während des Entfernens des Dummydielektrikums zueinander hin biegen; Abscheiden einer Gatedielektrikum-Schicht auf den oberen Abschnitten der ersten Finne und der zweiten Finne; Abscheiden einer Opferschicht auf der Gatedielektrikum-Schicht, wobei horizontale Abschnitte der Opferschicht eine erste Dicke und vertikale Abschnitte der Opferschicht eine zweite Dicke aufweisen, wobei die zweite Dicke bis zu 20 % geringer als die erste Dicke ist; nach dem Abscheiden der Opferschicht, Tempern der Gatedielektrikum-Schicht; nach dem Tempern der Gatedielektrikum-Schicht, Entfernen der Opferschicht; und nach dem Entfernen der Opferschicht, Bilden einer Gateelektrodenschicht auf der Gatedielektrikum-Schicht.
  • In einigen Ausführungsformen des Verfahrens umfasst das Bilden der ersten Finne und der zweiten Finne: Bilden eines Dorns über dem Substrat, wobei der Dorn eine erste Breite in einem Bereich von 10 nm bis 15 nm aufweist; Bilden eines ersten Abstandhalters und eines zweiten Abstandhalters zu dem Dorn benachbart; Entfernen des Dorns; und Ätzen der ersten Finne und der zweiten Finne in dem Substrat unter Verwendung des ersten Abstandhalters und des zweiten Abstandhalters als Ätzmaske. In einigen Ausführungsformen des Verfahrens umfasst das Abscheiden der Opferschicht: Ausführen eines chemischen Gasphasenabscheidungsprozesses unter Verwendung eines ersten Vorläufers und eines zweiten Vorläufers, wobei der erste Vorläufer ein selbstbegrenzender Source-Vorläufer für ein Material der Opferschicht ist, der zweite Vorläufer ein selbstreagierender Source-Vorläufer für das Material der Opferschicht ist, wobei der selbstreagierende Source-Vorläufer mit sich selbst in dem chemischen Gasphasenabscheidungsprozess reagiert, um das Material der Opferschicht zu bilden, wobei der selbstbegrenzende Source-Vorläufer nicht mit sich selbst in dem chemischen Gasphasenabscheidungsprozess reagiert. In einigen Ausführungsformen des Verfahrens ist der erste Vorläufer ein Aminosilan und der zweite Vorläufer ein Silan, wobei der erste Vorläufer in einem ersten Puls für eine erste Dauer während des chemischen Gasphasenabscheidungsprozesses abgegeben wird, und der zweite Vorläufer in einem zweiten Puls für eine zweite Dauer während des chemischen Gasphasenabscheidungsprozesses abgegeben wird, wobei die zweite Dauer größer als die erste Dauer ist. In einigen Ausführungsformen umfasst das Verfahren ferner: Bilden einer Isolierungsregion um untere Abschnitte der ersten Finne und der zweiten Finne, wobei die oberen Abschnitte der ersten Finne und der zweiten Finne oberhalb der Isolierungsregion angeordnet sind, wobei nach dem Entfernen des Dummydielektrikums Seitenwände der oberen Abschnitte der ersten Finne und der zweiten Finne Winkel mit Seitenwänden der unteren Abschnitte der ersten Finne und der zweiten Finne bilden, wobei die Winkel bis zu 7 Grad betragen. In einigen Ausführungsformen umfasst das Verfahren ferner: Bilden einer Isolierungsregion um untere Abschnitte der ersten Finne und der zweiten Finne, wobei die oberen Abschnitte der ersten Finne und der zweiten Finne oberhalb der Isolierungsregion angeordnet sind, wobei nach dem Entfernen des Dummydielektrikums die oberen Abschnitte der ersten Finne und der zweiten Finne durch einen ersten Abstand getrennt sind und die unteren Abschnitte der ersten Finne und der zweiten Finne durch einen zweiten Abstand getrennt sind, wobei der erste Abstand bis zu 60 % kleiner als der zweite Abstand ist. In einigen Ausführungsformen des Verfahrens werden durch das Tempern der Gatedielektrikumschicht Defekte in der Gatedielektrikumschicht repariert.
  • In einer Ausführungsform umfasst ein Verfahren: Bilden eines Dummydielektrikums auf einer ersten Finne und einer zweiten Finne, wobei sich die erste Finne und die zweite Finne von einem Substrat in einer ersten Richtung weg erstrecken; Aufbauen einer epitaktischen Source-/Drainregion in der ersten Finne und der zweiten Finne, wobei die epitaktische Source-/Drainregion zu dem Dummydielektrikum benachbart ist; Entfernen des Dummydielektrikums, um einen Ausschnitt zu bilden, der die erste Finne und die zweite Finne belichtet, wobei ein Abstand zwischen der ersten Finne und der zweiten Finne entlang der ersten Richtung vor dem Entfernen konstant ist und der Abstand zwischen der ersten Finne und der zweiten Finne entlang der ersten Richtung nach dem Entfernen abnimmt; Abscheiden einer Gatedielektrikumschicht in der Ausschnitt; Abscheiden einer Opferschicht auf der Gatedielektrikumschicht, indem die Gatedielektrikumschicht einem selbstbegrenzenden Source-Vorläufer und einem selbstreagierenden Source-Vorläufer ausgesetzt wird, wobei der selbstbegrenzende Source-Vorläufer reagiert, um eine Ausgangsschicht aus einem Material der Opferschicht zu bilden, wobei der selbstreagierende Source-Vorläufer reagiert, um eine Hauptschicht aus dem Material der Opferschicht zu bilden, wobei der selbstreagierende Source-Vorläufer mit sich selbst reagiert, wobei der selbstbegrenzende Source-Vorläufer nicht mit sich selbst reagiert; Reparieren von Defekten in der Gatedielektrikumschicht, während die Opferschicht die Gatedielektrikumschicht bedeckt; Entfernen der Opferschicht von der Gatedielektrikumschicht; und Bilden einer Gateelektrodenschicht auf der Gatedielektrikumschicht.
  • In einigen Ausführungsformen des Verfahrens bilden nach dem Entfernen des Dummydielektrikums die Seitenwände der oberen Abschnitte der ersten Finne und der zweiten Finne Winkel mit den Seitenwänden der unteren Abschnitte der ersten Finne und der zweiten Finne, wobei die Winkel bis zu 7 Grad betragen.
  • Obiges beschreibt Merkmale mehrerer Ausführungsformen, mit denen Fachleute auf dem Gebiet die Aspekte dieser Offenbarung besser verstehen. Fachleute auf dem Gebiet sollten verstehen, dass sie diese Offenbarung leicht als Grundlage für das Design oder die Änderung anderer Prozesse und Strukturen verwenden können, um dieselben Zwecke auszuführen und/oder dieselben Vorteile der hierin eingeführten Ausführungsformen zu erreichen. Fachleute auf dem Gebiet sollten außerdem verstehen, dass solche entsprechenden Konstruktionen nicht vom Geist und Umfang dieser Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Abänderungen hieran vornehmen können, ohne vom Geist und Umfang dieser Offenbarung abzuweichen.

Claims (20)

  1. Verfahren, umfassend: Abscheiden einer Gatedielektrikumschicht auf einer ersten Finne und einer zweiten Finne, wobei sich die erste Finne und die zweite Finne von einem Substrat in einer ersten Richtung weg erstrecken, wobei ein Abstand zwischen der ersten Finne und der zweiten Finne entlang der ersten Richtung abnimmt; Abscheiden einer Opferschicht auf der Gatedielektrikumschicht, indem die Gatedielektrikumschicht einem selbstbegrenzenden Source-Vorläufer und einem selbstreagierenden Source-Vorläufer ausgesetzt wird, wobei der selbstbegrenzende Source-Vorläufer reagiert, um eine Ausgangsschicht eines Materials der Opferschicht zu bilden, und der selbstreagierende Source-Vorläufer reagiert, um eine Hauptschicht des Materials der Opferschicht zu bilden; Tempern der Gatedielektrikumschicht, während die Opferschicht die Gatedielektrikumschicht bedeckt; nach dem Tempern der Gatedielektrikumschicht, Entfernen der Opferschicht; und nach dem Entfernen der Opferschicht, Bilden einer Gateelektrodenschicht auf der Gatedielektrikumschicht.
  2. Verfahren nach Anspruch 1, wobei der selbstreagierende Source-Vorläufer ein Silan ist und der selbstbegrenzende Source-Vorläufer ein Aminosilan ist.
  3. Verfahren nach Anspruch 2, wobei das Silan ein binäres Silizium-Wasserstoff-Verbindungssilan ist und das Aminosilan Dimethylaminosilan, Ethylmethylaminosilan, Diethylaminosilan, Ethylisopropylaminosilan oder Diisopropylaminosilan ist.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Aussetzen der Gatedielektrikumschicht dem selbstbegrenzenden Source-Vorläufer und dem selbstreagierenden Source-Vorläufer umfasst: Platzieren des Substrats in einer Abscheidungskammer; Abgeben des selbstbegrenzenden Source-Vorläufers in die Abscheidungskammer für eine erste Dauer; Spülen des selbstbegrenzenden Source-Vorläufers aus der Abscheidungskammer; und Abgeben des selbstreagierenden Source-Vorläufers in die Abscheidungskammer für eine zweite Dauer, wobei die zweite Dauer größer als die erste Dauer ist.
  5. Verfahren nach Anspruch 4, wobei die erste Dauer in einem Bereich von 20 Sekunden bis 180 Sekunden liegt und die zweite Dauer in einem Bereich von 10 Minuten bis 50 Minuten liegt.
  6. Verfahren nach Anspruch 4 oder 5, wobei die Gatedielektrikumschicht dem selbstreagierenden Source-Vorläufer und dem selbstbegrenzenden Source-Vorläufer bei einer Temperatur in einem Bereich von 300 °C bis 500 °C ausgesetzt wird.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Opferschicht eine Siliziumschicht ist, wobei die Siliziumschicht eine erste Dicke entlang oberer Flächen der ersten Finne und der zweiten Finne aufweist, wobei die Siliziumschicht eine zweite Dicke entlang von Seitenwänden der ersten Finne und der zweiten Finne aufweist, wobei die zweite Dicke bis zu 20 % geringer als die erste Dicke ist.
  8. Verfahren nach Anspruch 7, wobei die erste Dicke in einem Bereich von 12 nm bis 35 nm liegt und die zweite Dicke in einem Bereich von 15 nm bis 35 nm liegt.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei obere Abschnitte der ersten Finne und der zweiten Finne durch einen ersten Abstand getrennt sind und untere Abschnitte der ersten Finne und der zweiten Finne durch einen zweiten Abstand getrennt sind, wobei der erste Abstand in einem Bereich von 3,2 nm bis 30 nm liegt und der zweite Abstand in einem Bereich von 8 nm bis 30 nm liegt.
  10. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Aufbauen einer epitaktischen Source-/Drainregion in der ersten Finne und der zweiten Finne, wobei die Gatedielektrikumschicht und die Gateelektrodenschicht zu der epitaktischen Source-/Drainregion benachbart angeordnet sind.
  11. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Entfernen der Opferschicht ein Ätzen der Opferschicht mit einer Trockenätzung, die mit Fluor für eine Dauer in einem Bereich von 10 Sekunden bis 120 Sekunden ausgeführt wird, umfasst.
  12. Verfahren, umfassend: Bilden einer ersten Finne und einer zweiten Finne, die sich von einem Substrat erstrecken; Bilden eines Dummydielektrikums auf oberen Abschnitten der ersten Finne und der zweiten Finne; Aufbauen einer epitaktischen Source-/Drainregion in der ersten Finne und der zweiten Finne, wobei die epitaktische Source-/Drainregion zu dem Dummydielektrikum benachbart ist; Entfernen des Dummydielektrikums von der ersten Finne und der zweiten Finne, wobei sich obere Abschnitte der ersten Finne und der zweiten Finne während des Entfernens des Dummydielektrikums zueinander hin biegen; Abscheiden einer Gatedielektrikum-Schicht auf den oberen Abschnitten der ersten Finne und der zweiten Finne; Abscheiden einer Opferschicht auf der Gatedielektrikum-Schicht, wobei horizontale Abschnitte der Opferschicht eine erste Dicke aufweisen und vertikale Abschnitte der Opferschicht eine zweite Dicke aufweisen, wobei die zweite Dicke bis zu 20 % geringer als die erste Dicke ist; nach dem Abscheiden der Opferschicht, Tempern der Gatedielektrikum-Schicht; nach dem Tempern der Gatedielektrikum-Schicht, Entfernen der Opferschicht; und nach dem Entfernen der Opferschicht, Bilden einer Gateelektrodenschicht auf der Gatedielektrikum-Schicht.
  13. Verfahren nach Anspruch 12, wobei das Bilden der ersten Finne und der zweiten Finne umfasst: Bilden eines Dorns über dem Substrat, wobei der Dorn eine erste Breite in einem Bereich von 10 nm bis 15 nm aufweist; Bilden eines ersten Abstandhalters und eines zweiten Abstandhalters zu dem Dorn benachbart; Entfernen des Dorns; und Ätzen der ersten Finne und der zweiten Finne in dem Substrat unter Verwendung des ersten Abstandhalters und des zweiten Abstandhalters einer Ätzmaske.
  14. Verfahren nach Anspruch 12 oder 13, wobei das Abscheiden der Opferschicht umfasst: Ausführen eines chemischen Gasphasenabscheidungsprozesses unter Verwendung eines ersten Vorläufers und eines zweiten Vorläufers, wobei der erste Vorläufer ein selbstbegrenzender Source-Vorläufer für ein Material der Opferschicht ist, der zweite Vorläufer ein selbstreagierender Source-Vorläufer für das Material der Opferschicht ist, wobei der selbstreagierende Source-Vorläufer mit sich selbst in dem chemischen Gasphasenabscheidungsprozess reagiert, um das Material der Opferschicht zu bilden, wobei der selbstbegrenzende Source-Vorläufer nicht mit sich selbst in dem chemischen Gasphasenabscheidungsprozess reagiert.
  15. Verfahren nach Anspruch 14, wobei der erste Vorläufer ein Aminosilan und der zweite Vorläufer ein Silan ist, wobei der erste Vorläufer in einem ersten Puls für eine erste Dauer während des chemischen Gasphasenabscheidungsprozesses abgegeben wird, und der zweite Vorläufer in einem zweiten Puls für eine zweite Dauer während des chemischen Gasphasenabscheidungsprozesses abgegeben wird, wobei die zweite Dauer größer als die erste Dauer ist.
  16. Verfahren nach einem der Ansprüche 12 bis 15, ferner umfassend: Bilden einer Isolierungsregion um untere Abschnitte der ersten Finne und der zweiten Finne, wobei die oberen Abschnitte der ersten Finne und der zweiten Finne oberhalb der Isolierungsregion angeordnet sind, wobei nach dem Entfernen des Dummydielektrikums Seitenwände der oberen Abschnitte der ersten Finne und der zweiten Finne Winkel mit Seitenwänden der unteren Abschnitte der ersten Finne und der zweiten Finne bilden, wobei die Winkel bis zu 7 Grad betragen.
  17. Verfahren nach einem der Ansprüche 12 bis 15, ferner umfassend: Bilden einer Isolierungsregion um untere Abschnitte der ersten Finne und der zweiten Finne, wobei die oberen Abschnitte der ersten Finne und der zweiten Finne oberhalb der Isolierungsregion angeordnet sind, wobei nach dem Entfernen des Dummydielektrikums die oberen Abschnitte der ersten Finne und der zweiten Finne durch einen ersten Abstand getrennt sind und die unteren Abschnitte der ersten Finne und der zweiten Finne durch einen zweiten Abstand getrennt sind, wobei der erste Abstand bis zu 60 % kleiner als der zweite Abstand ist.
  18. Verfahren nach einem der Ansprüche 12 bis 17, wobei das Tempern der Gatedielektrikumschicht Defekte in der Gatedielektrikumschicht repariert.
  19. Verfahren, umfassend: Bilden eines Dummydielektrikums auf einer ersten Finne und einer zweiten Finne, wobei sich die erste Finne und die zweite Finne von einem Substrat in einer ersten Richtung weg erstrecken; Aufwachsen einer epitaktischen Source-/Drainregion in der ersten Finne und der zweiten Finne, wobei die epitaktische Source-/Drainregion zu dem Dummydielektrikum benachbart ist; Entfernen des Dummydielektrikums, um einen Ausschnitt zu bilden, der die erste Finne und die zweite Finne belichtet, wobei ein Abstand zwischen der ersten Finne und der zweiten Finne entlang der ersten Richtung vor dem Entfernen konstant ist und der Abstand zwischen der ersten Finne und der zweiten Finne entlang der ersten Richtung nach dem Entfernen abnimmt; Abscheiden einer Gatedielektrikumschicht in dem Ausschnitt; Abscheiden einer Opferschicht auf der Gatedielektrikumschicht, indem die Gatedielektrikumschicht einem selbstbegrenzenden Source-Vorläufer und einem selbstreagierenden Source-Vorläufer ausgesetzt wird, wobei der selbstbegrenzende Source-Vorläufer reagiert, um eine Ausgangsschicht aus einem Material der Opferschicht zu bilden, wobei der selbstreagierende Source-Vorläufer reagiert, um eine Hauptschicht aus dem Material der Opferschicht zu bilden, wobei der selbstreagierende Source-Vorläufer mit sich selbst reagiert, wobei der selbstbegrenzende Source-Vorläufer nicht mit sich selbst reagiert; Reparieren von Defekten in der Gatedielektrikumschicht, während die Opferschicht die Gatedielektrikumschicht bedeckt; Entfernen der Opferschicht von der Gatedielektrikumschicht; und Bilden einer Gateelektrodenschicht auf der Gatedielektrikumschicht.
  20. Verfahren nach Anspruch 19, wobei nach dem Entfernen des Dummydielektrikums Seitenwände von oberen Abschnitten der ersten Finne und der zweiten Finne Winkel mit Seitenwänden von unteren Abschnitten der ersten Finne und der zweiten Finne bilden, wobei die Winkel bis zu 7 Grad betragen.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150060959A1 (en) 2013-09-04 2015-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Eliminating Fin Mismatch Using Isolation Last
US20180096898A1 (en) 2016-09-30 2018-04-05 Taiwan Semiconductor Manufacturing Co., Ltd. Method of semiconductor integrated circuit fabrication

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100545863B1 (ko) 2004-07-30 2006-01-24 삼성전자주식회사 핀 구조물을 갖는 반도체 장치 및 이를 제조하는 방법
CN101889331A (zh) * 2007-09-18 2010-11-17 乔治洛德方法研究和开发液化空气有限公司 形成含硅膜的方法
KR102155511B1 (ko) * 2013-12-27 2020-09-15 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9269636B2 (en) * 2013-12-31 2016-02-23 Texas Instruments Incorporated High quality dielectric for hi-k last replacement gate transistors
US9515172B2 (en) * 2014-01-28 2016-12-06 Samsung Electronics Co., Ltd. Semiconductor devices having isolation insulating layers and methods of manufacturing the same
KR102127644B1 (ko) 2014-06-10 2020-06-30 삼성전자 주식회사 반도체 소자의 제조 방법
KR20170021060A (ko) * 2015-08-17 2017-02-27 삼성전자주식회사 반도체 장치
KR102262830B1 (ko) 2015-11-03 2021-06-08 삼성전자주식회사 반도체 장치
US9805989B1 (en) 2016-09-22 2017-10-31 International Business Machines Corporation Sacrificial cap for forming semiconductor contact
KR20180059649A (ko) * 2016-11-25 2018-06-05 삼성전자주식회사 반도체 장치의 제조 방법
US10886268B2 (en) * 2016-11-29 2021-01-05 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device with separated merged source/drain structure
US10037923B1 (en) * 2017-04-19 2018-07-31 Taiwan Semiconductor Manufacturing Company, Ltd. Forming transistor by selectively growing gate spacer
US10056289B1 (en) * 2017-04-20 2018-08-21 International Business Machines Corporation Fabrication of vertical transport fin field effect transistors with a self-aligned separator and an isolation region with an air gap
US10468501B2 (en) 2017-09-29 2019-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Gap-filling germanium through selective bottom-up growth
US10515809B2 (en) * 2017-11-15 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Selective high-K formation in gate-last process
KR102481476B1 (ko) * 2017-11-17 2022-12-26 삼성전자 주식회사 반도체 소자
US10510865B2 (en) 2018-04-13 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Cap layer and anneal for gapfill improvement
US11183426B2 (en) 2018-09-27 2021-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming a FinFET structure that prevents or reduces deformation of adjacent fins
US11094826B2 (en) * 2018-09-27 2021-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
US10985022B2 (en) * 2018-10-26 2021-04-20 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures having interfacial layers
US11056573B2 (en) * 2019-06-14 2021-07-06 Taiwan Semiconductor Manufacturing Company, Ltd. Implantation and annealing for semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150060959A1 (en) 2013-09-04 2015-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Eliminating Fin Mismatch Using Isolation Last
US20180096898A1 (en) 2016-09-30 2018-04-05 Taiwan Semiconductor Manufacturing Co., Ltd. Method of semiconductor integrated circuit fabrication

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