DE102017126510A1 - Dotierung für Halbleitervorrichtung mit leitfähigem Merkmal - Google Patents

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Huicheng Chang
Chia-Cheng Chen
Liang-Yin Chen
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Chun-Hung Wu
Chang-Miao Liu
Huai-Tei Yang
Lun-Kuang Tan
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Abstract

Die vorliegende Erfindung betrifft allgemein das Dotieren für leitfähige Merkmale in einer Halbleitervorrichtung. In einem Beispiel umfasst eine Struktur ein aktives Gebiet eines Transistors. Das aktive Gebiet umfasst ein Source/Drain-Gebiet und das Source/Drain-Gebiet ist zumindest teilweise durch einen ersten Dotierstoff definiert, der eine erste Dotierstoffkonzentration aufweist. Das Source/Drain-Gebiet umfasst ferner einen zweiten Dotierstoff mit einem Konzentrationsprofil, das von einer Fläche des Source/Drain-Gebiets in eine Tiefe des Source/Drain-Gebiets eine einheitliche Konzentration aufweist. Die einheitliche Konzentration ist höher als die erste Dotierstoffkonzentration. Die Struktur umfasst ferner ein leitfähiges Merkmal, das das Source/Drain-Gebiet an der Fläche des Source/Drain-Gebiets kontaktiert.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Mit der zunehmenden Verkleinerung von integrierten Schaltungen werden auch die Silizid-Gebiete und somit der Kontakt zwischen den Kontaktstiften und den Silizid-Gebieten immer kleiner. Dementsprechend kann der Kontaktwiderstand immer höher werden. Zum Beispiel sind in Fin-Feldeffekttransistoren (FinFETs) die Finnen sehr schmal, was zur Folge hat, dass die Kontaktbereiche zwischen den Kontakten und den Finnen sehr klein sind.
  • Figurenliste
  • Gesichtspunkte der vorliegenden Offenbarung sind bei der Lektüre der folgenden detaillierten Beschreibung im Zusammenhang mit den begleitenden Figuren am besten verständlich. Es sei erwähnt, dass verschiedene Merkmale gemäß der Standardpraxis in der Branche nicht maßstabsgetreu sind. Tatsächlich kann es sein, dass die Abmessungen der verschiedenen Merkmale der Verständlichkeit der Erörterung halber beliebig vergrößert oder verkleinert wurden.
    • 1 ist eine dreidimensionale Ansicht eines Beispiels eines Fin-Feldeffekttransistors (FinFETs) gemäß einigen Ausführungsformen.
    • 2A-B, 3A-B, 4A-B, 5A-B, 6A-B, 7A-B, 8A-B, 9A-B, 10A-B, 11A-B, 12A-B, 13A-B, 14A-B, 15A-B, 16A-B und 17A-B sind Querschnittsansichten von Zwischenstufen in einem beispielhaften Prozess zum Bilden von einem oder mehreren FinFETs gemäß einigen Ausführungsformen.
    • 18A-B und 19A-B sind Querschnittsansichten von Zwischenstufen in einem anderen beispielhaften Prozess zum Bilden von einem oder mehreren FinFETs gemäß einigen Ausführungsformen.
    • 20 ist eine Querschnittsansicht eines leitfähigen Merkmals und Source/Drain-Gebiets gemäß einigen Ausführungsformen.
    • 21 ist eine grafische Darstellung, die verschiedene Dotierstoffprofile gemäß einigen Ausführungsformen veranschaulicht.
    • 22 ist eine Querschnittsansicht eines Abschnitts einer beispielhaften Vorrichtungsstruktur gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zur Ausführung verschiedener Merkmale des bereitgestellten Erfindungsgegenstands bereit. Spezifische Beispiele von Bauteilen und Anordnungen sind in der Folge beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dabei handelt es sich selbstverständlich lediglich um Beispiele und damit wird keine Einschränkung beabsichtigt. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, derart dass es sein kann, dass das erste und das zweite Merkmal nicht in direktem Kontakt stehen. Zusätzlich kann die vorliegende Offenbarung Bezugsziffern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient den Zwecken der Einfachheit und Deutlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Ausgestaltungen vor.
  • Ferner können Begriffe, die eine räumliche Beziehung beschreiben, wie beispielsweise „unterhalb“, „unter“, „untere/r/s“, „über“, „obere/r/s“ und dergleichen, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) andere/n Element/en oder Merkmal/en zu beschreiben, wie in den Figuren veranschaulicht. Es wird beabsichtigt, dass Begriffe, die eine räumliche Beziehung beschreiben, zusätzlich zu der in den Figuren bildlich dargestellten Ausrichtung verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder beim Betrieb umfassen. Die Vorrichtung kann anders (um 90 Grad gedreht oder in anderen Ausrichtungen) ausgerichtet sein und die Beschreibungen für räumliche Beziehungen, die hier verwendet werden, können ebenfalls dementsprechend ausgelegt werden.
  • Es werden leitfähige Merkmale, die z. B. Kontakte umfassen, zum Beispiel zu Source/Drain-Gebieten von Transistoren und Verfahren zum Bilden solcher leitfähiger Merkmale beschrieben. In einigen Beispielen wird ein Dotierstoff, wie in einigen Beispielen Gallium, in Source/Drain-Gebiete mit einem Profil implantiert, das eine Plattformkonzentration in der Nähe einer Fläche des Source/Drain-Gebiets aufweist, die höher ist als eine Dotierstoffkonzentration eines übrigen Teils des Source/Drain-Gebiets. Die Plattformkonzentration kann einen Widerstand eines Kontakts des Source/Drain-Gebiets verringern.
  • Beispiele für leitfähige Merkmale, die hier beschrieben und veranschaulicht sind, werden in Fin-Feldefekttransistoren (FinFETs) ausgeführt; leitfähige Merkmale innerhalb des Schutzumfanges der vorliegenden Offenbarung können indes auch in Planartransistoren und/oder anderen Halbleitervorrichtungen ausgeführt werden. Ferner sind Zwischenstufen der Bildung von FinFETs veranschaulicht. Einige hier beschriebene Ausführungsformen werden im Zusammenhang von FinFETs beschrieben, die unter Verwendung eines Replacement-Gate-Prozesses gebildet werden. In anderen Beispielen kann ein Gate-First-Prozess verwendet werden. Es werden einige Varianten der beispielhaften Verfahren und Strukturen beschrieben. Ein Durchschnittsfachmann wird ohne Weiteres andere Abwandlungen verstehen, die vorgenommen werden können und die innerhalb des Schutzbereichs anderer Ausführungsformen ins Auge gefasst werden. Obgleich es sein kann, dass Verfahrensausführungsformen in einer bestimmten Reihenfolge beschrieben werden, können verschiedene andere Verfahrensausführungsformen in irgendeiner logischen Reihenfolge durchgeführt werden und können weniger oder mehr von den hier beschriebenen Schritten umfassen.
  • 1 veranschaulicht ein Beispiel vereinfachter FinFETs 40 in einer dreidimensionalen Ansicht. Es kann sein, dass andere Gesichtspunkte, die nicht veranschaulicht sind oder unter Bezugnahme auf 1 beschrieben werden, aus den folgenden Figuren und der Beschreibung ersichtlich werden. Die Struktur von 1 kann elektrisch auf eine Art und Weise verbunden oder gekoppelt sein, um zum Beispiel als ein Transistor oder mehr, wie zum Beispiel vier Transistoren, zu arbeiten.
  • Die FinFETs 40 umfassen die Finnen 46a und 46b auf einem Substrat 42. Das Substrat 42 umfasst Isolationsgebiete 44 und die Finnen 46a und 46b stehen jeweils über und von zwischen benachbarten Isolationsgebieten 44 hervor. Die Gate-Dielektrika 48a und 48b befinden sich entlang von Seitenwänden und über oberen Flächen der Finnen 46a und 46b und die Gate-Elektroden 50a und 50b befinden sich über den Gate-Dielektrika 48a beziehungsweise 48b. Die Source/Drain-Gebiete 52a bis f sind in entsprechenden Gebieten der Finnen 46a und 46b angeordnet. Die Source/Drain-Gebiete 52a und 52b sind in Bezug zum Gate-Dielektrikum 48a und zur Gate-Elektrode 50a in entgegengesetzten Gebieten der Finne 46a angeordnet. Die Source/Drain-Gebiete 52b und 52c sind in Bezug zum Gate-Dielektrikum 48b und zur Gate-Elektrode 50b in entgegengesetzten Gebieten der Finne 46a angeordnet. Die Source/Drain-Gebiete 52d und 52e sind in Bezug zum Gate-Dielektrikum 48a und zur Gate-Elektrode 50a in entgegengesetzten Gebieten der Finne 46a angeordnet. Die Source/Drain-Gebiete 52e und 52f sind in Bezug zum Gate-Dielektrikum 48b und zur Gate-Elektrode 50b in entgegengesetzten Gebieten der Finne 46b angeordnet.
  • In einigen Beispielen können vier Transistoren durch Folgendes ausgeführt sein: (1) Source/Drain-Gebiete 52a und 52b, Gate-Dielektrikum 48a und Gate-Elektrode 50a; (2) Source/Drain-Gebiete 52b und 52c, Gate-Dielektrikum 48b und Gate-Elektrode 50b; (3) Source/Drain-Gebiete 52d und 52e, Gate-Dielektrikum 48a und Gate-Elektrode 50a; und (4) Source/Drain-Gebiete 52e und 52f, Gate-Dielektrikum 48b und Gate-Elektrode 50b. Wie angegeben, können einige Source/Drain-Gebiete von verschiedenen Transistoren gemeinsam verwendet werden und andere Source/Drain-Gebiete, die nicht als gemeinsam verwendet veranschaulicht sind, können zum Beispiel von benachbarten Transistoren gemeinsam verwendet werden, die nicht veranschaulicht sind. In einigen Beispielen können verschiedene von den Source/Drain-Gebieten derart miteinander verbunden oder zusammen gekoppelt sein, dass FinFETs als zwei funktionale Transistoren ausgeführt werden. Wenn zum Beispiel benachbarte (z. B. im Gegensatz zu gegenüberliegende) Source/Drain-Gebiete 52a bis f elektrisch verbunden sind, wie beispielsweise durch Verbinden der Gebiete durch epitaktisches Wachstum (wobei z. B. die Source/Drain-Gebiete 52a und 52d verbunden werden, die Source/Drain-Gebiete 52b und 52e verbunden werden usw.), können zwei funktionale Transistoren ausgeführt werden. Andere Ausgestaltungen in anderen Beispielen können andere Anzahlen von funktionalen Transistoren ausführen.
  • 1 veranschaulicht ferner Bezugsquerschnitte, die in nachfolgenden Figuren verwendet werden. Der Querschnitt A-A liegt in einer Ebene entlang von z. B. Kanälen in der Finne 46a zwischen gegenüberliegenden Source/Drain-Gebieten 52a bis f. Der Querschnitt B-B liegt in einer Ebene senkrecht zum Querschnitt A-A und durchquert das Source/Drain-Gebiet 52a in der Finne 46a und durchquert das Source/Drain-Gebiet 52d in der Finne 46b. Die nachfolgenden Figuren beziehen sich der Deutlichkeit halber auf diese Bezugsquerschnitte.
  • 2A-B und 17A-B sind Querschnittsansichten von Zwischenstufen in einem beispielhaften Prozess zum Bilden von einem oder mehreren FinFETs gemäß einigen Ausführungsformen. In 2A-B bis 17A-B veranschaulichen Figuren, deren Bezeichnung mit einem „A“ endet, Querschnittsansichten entlang eines Querschnitts, der dem Querschnitt A-A in 1 ähnlich ist, und Figuren, deren Bezeichnung mit einem „B“ endet, veranschaulichen Querschnittsansichten entlang eines Querschnitts, der dem Querschnitt B-B in 1 ähnlich ist. Es kann sein, dass in einigen Figuren einige Bezugszeichen von Bauelementen oder Merkmalen, die darin veranschaulicht sind, weggelassen wurden, um zu vermeiden, dass andere Bauelemente oder Merkmale unverständlich werden; dies dient der Einfachheit der bildlichen Darstellung in den Figuren.
  • 2A und 2B veranschaulichen ein Halbleitersubstrat 70. Das Halbleitersubstrat 70 kann ein Volumenhalbleitersubstrat ein Semiconductor-On-Insulator-Substrat (SOI) oder dergleichen sein oder umfassen, das dotiert (z. B. mit einem p-Typ- oder einem n-Typ-Dotierstoff) oder nicht dotiert sein kann. Allgemein umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolationsschicht gebildet ist. Die Isolationsschicht kann zum Beispiel eine Schicht mit vergrabenem Oxid (Buried Oxide - BOX), eine Siliziumoxidschicht oder dergleichen sein. Die Isolationsschicht ist auf einem Substrat bereitgestellt, typischerweise einem Silizium- oder Glassubstrat. Es können auch andere Substrate verwendet werden, wie beispielsweise ein mehrschichtiges oder Gradient-Substrat. In einigen Ausführungsformen kann das Halbleitermaterial der Halbleitersubstratschicht Silizium (Si); Germanium (Ge); einen Verbindungshalbleiter, der Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid oder Indiumantimonid umfasst; einen Legierungshalbleiter, der SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP oder GaInAsP umfasst; oder eine Kombination davon umfassen.
  • 3A und 3B veranschaulichen die Bildung von Finnen 74 in dem Halbleitersubstrat 70. In dem veranschaulichten Beispiel wird eine Maske 72 (z. B. eine Hartmaske) beim Bilden der Finnen 74 verwendet. Zum Beispiel werden eine oder mehrere Maskenschichten über dem Halbleitersubstrat 70 abgeschieden und die eine oder die mehreren Maskenschichten werden dann in die Maske 72 strukturiert. In einigen Beispielen können die eine oder mehreren Maskenschichten Siliziumnitrid, Siliziumoxinitrid, Siliziumcarbid, Siliziumcarbonitrid, dergleichen oder eine Kombination davon umfassen und können durch chemische Gasphasenabscheidung (Chemical Vapor Deposition -CVD), physikalische Gasphasenabscheidung (Physical Vapor Deposition - PVD), Atomlagenabscheidung (Atomic Layer Deposition - ALD) oder eine andere Abscheidungstechnik abgeschieden werden. Die eine oder mehreren Maskenschichten können unter Verwendung von Fotolithografie strukturiert werden. Zum Beispiel kann ein Fotoresist auf der einen oder den mehreren Maskenschichten gebildet werden, wie beispielsweise unter Verwendung von Aufschleudern, und durch Belichten des Fotoresists mit Licht unter Verwendung einer geeigneten Fotomaske strukturiert werden. Belichtete oder unbelichtete Abschnitte des Fotoresists können dann, je nachdem, ob ein Positiv- oder Negativresist verwendet wird, entfernt werden. Die Struktur des Fotoresists kann dann auf die eine oder mehreren Maskenschichten übertragen werden, wie beispielsweise unter Verwendung eines geeigneten Ätzprozesses, wodurch die Maske 72 gebildet wird. Der Ätzprozess kann ein reaktives Ionenätzen (Reactive Ion Etch - RIE), Neutralstrahlätzen (Neutral Beam Etch - NBE), dergleichen oder eine Kombination davon umfassen. Das Ätzen kann anisotrop sein. Anschließend wird das Fotoresist zum Beispiel in einem Veraschungs- oder Nassablösungsprozess entfernt.
  • Unter Verwendung der Maske 72 kann das Halbleitersubstrat 70 derart geätzt werden, dass Gräben 76 zwischen benachbarten Paaren von Finnen 74 gebildet werden, und derart, dass die Finnen 74 von dem Halbleitersubstrat 70 hervorstehen. Der Ätzprozess kann ein RIE, NBE, dergleichen oder eine Kombination davon umfassen. Das Ätzen kann anisotrop sein.
  • 4A und 4B veranschaulichen die Bildung von Isolationsgebieten 78 jeweils in einem entsprechenden Graben 76. Die Isolationsgebiete 78 können ein Isolationsmaterial, wie beispielsweise ein Oxid (wie beispielsweise Siliziumoxid), ein Nitrid, dergleichen oder eine Kombination davon sein oder umfassen, und das Isolationsmaterial kann durch eine chemische Gasphasenabscheidung mit Plasma hoher Dichte (High Density Plasma Chemical Vapor Deposition - HDP-CVD), eine Flowable CVD (FCVD) (z. B. eine CVD-basierte Materialabscheidung in einem entfernten Plasmasystem und eine Nachhärtung, um sie in ein anderes Material, wie beispielsweise ein Oxid, umzuwandeln), dergleichen oder eine Kombination davon gebildet werden. Es können auch andere Isolationsmaterialien verwendet werden, die durch irgendeinen annehmbaren Prozess gebildet werden. In der veranschaulichten Ausführungsform umfassen die Isolationsgebiete 78 Siliziumoxid, das durch einen FCVD-Prozess gebildet wird. Ein Planarisierungsprozess, wie beispielsweise ein chemisch-mechanisches Polieren (CMP), kann irgendein überschüssiges Isolationsmaterial und irgendeine gegebenenfalls übrige Maske 72 entfernen, um obere Flächen des Isolationsmaterials und obere Flächen der Finnen 74 zu bilden, um koplanar zu sein. Das Isolationsmaterial kann dann vertieft werden, um die Isolationsgebiete 78 zu bilden. Das Isolationsmaterial wird derart vertieft, dass die Finnen 74 von zwischen benachbarten Isolationsgebieten 78 hervorstehen, die dadurch zumindest teilweise die Finnen 74 als aktive Gebiete auf dem Halbleitersubstrat 70 abgrenzen. Das Isolationsmaterial kann unter Verwendung eines annehmbaren Ätzprozesses vertieft werden, wie beispielsweise einem, das für das Material des Isolationsmaterials selektiv ist. Zum Beispiel kann eine chemische Oxidentfernung unter Verwendung einer CERTAS®-Ätzung oder eines Applied Materials SICONI Werkzeugs oder verdünnter Fluorwasserstoffsäure (Dilute Hydrofluoric - dHF) verwendet werden. Ferner können obere Flächen der Isolationsgebiete 78 eine flache Fläche, wie veranschaulicht, eine konvexe Fläche, eine konkave Fläche (wie beispielsweise Dishing) oder eine Kombination davon aufweisen, die sich aus einem Ätzprozess ergeben können.
  • Der Durchschnittsfachmann wird ohne weiteres verstehen, dass der unter Bezugnahme auf 2A-B bis 4A-B beschriebene Prozess lediglich ein Beispiel dafür ist, wie Finnen 74 gebildet werden können. In anderen Ausführungsformen kann eine dielektrische Schicht über einer oberen Fläche des Halbleitersubstrats 70 gebildet werden; Gräben können durch die dielektrische Schicht geätzt werden; homoepitaktische Strukturen können epitaktisch in den Gräben gewachsen werden; und die dielektrische Schicht kann derart vertieft werden, dass die homoepitaktischen Strukturen von der dielektrischen Schicht hervorstehen, um Finnen zu bilden. In noch anderen Ausführungsformen können heteroepitaktische Strukturen für die Finnen verwendet werden. Zum Beispiel können die Finnen 74 (z. B. nach dem Planarisieren des Isolationsmaterials der Isolationsgebiete 78 und vor dem Vertiefen der Isolationsschicht) vertieft werden und ein Material, das sich von den Finnen unterscheidet, kann an ihrer Stelle epitaktisch gewachsen werden. In sogar noch einer weiteren Ausführungsform kann eine dielektrische Schicht über einer oberen Fläche des Halbleitersubstrats 70 gebildet werden; Gräben können durch die dielektrische Schicht geätzt werden; heteroepitaktische Strukturen können unter Verwendung eines Materials, das sich von dem Halbleitersubstrat 70 unterscheidet, epitaktisch in den Gräben gewachsen werden; und die dielektrische Schicht kann derart vertieft werden, dass die heteroepitaktischen Strukturen von der dielektrischen Schicht hervorstehen, um Finnen zu bilden. In einigen Ausführungsformen, in denen homoepitaktische oder heteroepitaktische Strukturen epitaktisch wachsen gelassen werden, können die gewachsenen Materialien während des Wachstums an Ort und Stelle dotiert werden, wodurch das vorherige Implantieren der Finnen vermieden werden kann, obgleich Dotierung an Ort und Stelle und Implantation gemeinsam verwendet werden können. Ferner kann es vorteilhaft sein, ein Material für eine n-Typ-Vorrichtung wachsen zu lassen, das sich von dem Material in einer p-Typ-Vorrichtung unterscheidet. In verschiedenen Ausführungsformen können die Finnen 74 Silizium, Siliziumgermanium (SixGe1-x, wo x zwischen ungefähr 0 und 100 betragen kann), Siliziumkarbid, reines oder im Wesentlichen reines Germanium, einen III-V-Verbindungshalbleiter, einen II-VI-Verbindungshalbleiter oder dergleichen umfassen. Zum Beispiel umfassen die Materialien zum Bilden eines III-V-Verbindungshalbleiters InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP und dergleichen.
  • 5A und 5B veranschaulichen die Bildung von Dummy-Gate-Stapeln auf den Finnen 74. Jeder Dummy-Gate-Stapel umfasst einen Ätzstopp 80, ein Dummy-Gate 82 und eine Maske 84. Der Ätzstopp 80, das Dummy-Gate 82 und die Maske 84 können gebildet werden, indem entsprechende Schichten der Reihe nach abgeschieden und diese Schichten strukturiert werden. Zum Beispiel kann eine Schicht für den Ätzstopp 80 Siliziumoxid, Siliziumnitrid, dergleichen oder mehrere Schichten davon umfassen oder sein und kann thermisch gewachsen oder abgeschieden werden, wie beispielsweise durch plasmaunterstützte CVD (PECVD), ALD, oder eine andere Abscheidungstechnik. Eine Schicht für das Dummy-Gate 82 kann Silizium (z. B. Polysilizium) oder ein anderes Material umfassen oder sein, das durch CVD, PVD oder eine andere Abscheidungstechnik abgeschieden wird. Eine Schicht für die Maske 84 kann Siliziumnitrid, Siliziumoxinitrid, Siliziumcarbonitrid, dergleichen oder eine Kombination davon umfassen, das durch CVD, PVD, ALD oder eine andere Abscheidungstechnik abgeschieden wird. Die Schichten für die Maske 84, das Dummy-Gate 82 und den Ätzstopp 80 können dann strukturiert werden, zum Beispiel unter Verwendung von Fotolithografie und einem oder mehreren Ätzprozessen, wie vorhergehend unter Bezugnahme auf 3A und 3B beschrieben, um die Maske 84, das Dummy-Gate 82 und den Ätzstopp 80 für jeden Gate-Stapel zu bilden.
  • In dem veranschaulichten Beispiel wird ein Dummy-Gate-Stapel für einen Replacement-Gate-Prozess ausgeführt. In anderen Beispielen kann ein Gate-First-Prozess unter Verwendung von Gate-Stapeln ausgeführt werden, die zum Beispiel ein Gate-Dielektrikum anstelle des Ätzstopps 80 und eine Gate-Elektrode anstelle des Dummy-Gates 82 umfassen. In einigen Gate-First-Prozessen kann der Gate-Stapel unter Verwendung ähnlicher Prozesse und Materialien gebildet werden, wie unter Bezugnahme auf die Dummy-Gate-Stapel beschrieben; obgleich in anderen Beispielen andere Prozesse und Materialien ausgeführt werden können. Zum Beispiel kann ein Gate-Dielektrikum ein High-k-Dielektrikum sein oder umfassen, wie beispielsweise eines, das einen k-Wert aufweist, der höher als etwa 7,0 ist, was ein Metalloxid oder Silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb, mehrere Schichten davon oder eine Kombination davon umfassen kann. Ein Gate-Dielektrikum kann auch durch Molekularstrahlabscheidung (Molecular-Beam Deposition - MBD), ALD, PECVD, oder eine andere Abscheidungstechnik abgeschieden werden. Eine Gate-Elektrode kann auch ein ein Metall enthaltendes Material, wie beispielsweise TiN, TaN, TaC, Co, Ru, Al, mehrere Schichten davon oder eine Kombination davon umfassen.
  • 6A und 6B veranschaulichen die Bildung von Gate-Spacern 86. Die Gate-Spacer 86 werden entlang von Seitenwänden der Dummy-Gate-Stapel (z. B. Seitenwänden des Ätzstopps 80, Dummy-Gates 82 und der Maske 84) gebildet. Die Gate-Spacer 86 können zum Beispiel durch konformes Abscheiden von einer oder mehreren Schichten für die Gate-Spacer 86 und anisotropes Ätzen der einen oder mehreren Schichten gebildet werden. Die eine oder mehreren Schichten für die Gate-Spacer 86 können Siliziumnitrid, Siliziumoxinitrid, Siliziumcarbonitrid, dergleichen, mehrere Schichten davon oder eine Kombination davon umfassen und der Ätzprozess kann ein RIE, NBE oder einen anderen Ätzprozess umfassen.
  • 7A und 7B veranschaulichen die Bildung von Aussparungen 90 für Source/Drain-Gebiete 70. Wie veranschaulicht, werden die Aussparungen 90 in den Finnen 74 auf entgegengesetzten Seiten der Dummy-Gate-Stapel gebildet. Das Vertiefen kann durch einen Ätzprozess erfolgen. Der Ätzprozess kann isotrop oder anisotrop sein oder ferner selektiv in Bezug zu einer oder mehreren kristallinen Ebenen des Halbleitersubstrats 70 sein. Somit können die Aussparungen 90 basierend auf dem ausgeführten Ätzprozess verschiedene Querschnittsprofile aufweisen. Der Ätzprozess kann ein Trockenätzen, wie beispielsweise ein RIE, NBE oder dergleichen oder ein Nassätzen, wie beispielsweise unter Verwendung von Tetramethylammoniumhydroxid (TMAH), Ammoniumhydroxid (NH4OH) oder eines anderen Ätzmittels, sein.
  • 8A und 8B veranschaulichen die Bildung von epitaktischen Source/Drain-Gebieten 92 in den Aussparungen 90. Die epitaktischen Source/Drain-Gebiete 92 können Siliziumgermanium (SixGe1-x, wo x zwischen ungefähr 0 und 100 betragen kann), Siliziumkarbid, Siliziumphosphor, reines oder im Wesentlichen reines Germanium, einen III-V-Verbindungshalbleiter, einen II-VI-Verbindungshalbleiter oder dergleichen umfassen oder sein. Zum Beispiel umfassen die Materialien zum Bilden eines III-V-Verbindungshalbleiters InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP und dergleichen. Die epitaktischen Source/Drain-Gebiete 92 können in den Vertiefungen 90 durch epitaktisches Wachsen eines Materials in den Vertiefungen 90 gebildet werden, wie beispielsweise durch metallorganische Gasphasenabscheidung (Metal Organic CVD - MOCVD), Molekularstrahlepitaxie (Molecular Beam Epitaxy - MBE), Flüssigphasenepitaxie (Liquid Phase Epitaxy - LPE), Gasphasenepitaxie (Vapor Phase Epitaxy - VPE), selektives epitaktisches Wachstum (Selective Epitaxial Growth - SEG), dergleichen oder eine Kombination davon. Wie in 8A und 8B veranschaulicht, werden aufgrund der Sperre durch die Isolationsgebiete 78 die epitaktischen Source/Drain-Gebiete 92 zuerst vertikal in den Aussparungen 90 wachsen gelassen, während die epitaktischen Source/Drain-Gebiete 92 während dieser Zeit nicht horizontal wachsen. Nachdem die Aussparungen 90 vollständig gefüllt wurden, können die epitaktischen Source/Drain-Gebiete 92 sowohl vertikal als auch horizontal wachsen, um Facetten zu bilden, die kristallinen Ebenen des Halbleitersubstrats 70 entsprechen können. In einigen Beispielen werden für p-Typ-Vorrichtungen und n-Typ-Vorrichtungen unterschiedliche Materialien für epitaktische Source/Drain-Gebiete verwendet. Eine geeignete Maskierung während des Vertiefens oder epitaktischen Wachstums kann die Verwendung unterschiedlicher Materialien in unterschiedlichen Vorrichtungen ermöglichen.
  • Der Durchschnittsfachmann wird auch ohne weiteres verstehen, dass das Vertiefen und epitaktische Wachstum von 7A-B und 8A-B weggelassen werden können und dass Source/Drain-Gebiete durch Implantieren von Dotierstoffen in die Finnen 74 gebildet werden können. In einigen Beispielen, in denen epitaktische Source/Drain-Gebiete 92 ausgeführt werden, können die epitaktischen Source/Drain-Gebiete 92 auch dotiert werden, wie beispielsweise durch Dotieren vor Ort während des epitaktischen Wachstums und/oder durch Implantieren von Dotierstoffen in die epitaktischen Source/Drain-Gebiete 92 nach dem epitaktischen Wachstum. Beispiele für Dotierstoffe können zum Beispiel Bor für eine p-Typ-Vorrichtung und Phosphor oder Arsen für eine n-Typ-Vorrichtung umfassen, obwohl andere Dotierstoffe verwendet werden können. Die epitaktischen Source/Drain-Gebiete 92 (oder andere Source/Drain-Gebiete) können eine Dotierstoffkonzentration in einem Bereich von etwa 1019 cm-3 bis etwa 1021 cm-3 aufweisen. So kann ein Source/Drain-Gebiet durch Dotieren (z. B. falls zutreffend durch Implantation und/oder vor Ort während des epitaktischen Wachstums) und/oder falls zutreffend durch epitaktisches Wachstum abgegrenzt werden, wodurch ferner der aktive Bereich abgegrenzt werden kann, in dem das Source/Drain-Gebiet abgegrenzt ist.
  • 9A und 9B veranschaulichen ein Amorphisierungsimplantat 94. Das Amorphisierungsimplantat 94 kann in einigen Ausführungen weggelassen werden. In einigen Beispielen umfasst das Amorphisierungsimplantat 94 das Implantieren einer Fremdatomspezies in die epitaktischen Source/Drain-Gebiete 92, um die oberen Abschnitte 96 der epitaktischen Source/Drain-Gebiete 92 amorph zu machen. Die oberen Abschnitte 96, die amorph gemacht werden, können sich zum Beispiel von entsprechenden oberen Flächen der epitaktischen Source/Drain-Gebiete 92 bis zu einer Tiefe von etwa 2 nm bis etwa 20 nm erstrecken. In einigen Beispielen, wie beispielsweise für eine p-Typ-Vorrichtung, sind die epitaktischen Source/Drain-Gebiete 92 SixGe1-x, und Germanium ist die Spezies, die implantiert wird, um die oberen Abschnitte 96 der epitaktischen Source/Drain-Gebiete 92 zu amorphisieren. In solchen Beispielen kann die Implantierungsenergie in einem Bereich von etwa 1 keV bis etwa 15 keV, wie beispielsweise etwa 10 keV, mit einer Dosierungskonzentration in einem Bereich von etwa 5×1013 cm-2 bis etwa 5×1014 cm-2 liegen.
  • 10A und 10B veranschaulichen ein Dotierstoffimplantat 98 in den oberen Abschnitten 96 der epitaktischen Source/Drain-Gebiete 92. Das Dotierstoffimplantat 98 kann Dotierstoffe in den oberen Abschnitten 96 implantieren, um einen Kontaktwiderstand zwischen dem entsprechenden epitaktischen Source/Drain-Gebiet 92 und einem leitfähigen Merkmal (das z. B. einen Kontakt umfasst) zu verringern, das anschließend gebildet wird. In einigen Beispielen können die Spezies des Dotierstoffs, der für das Dotierstoffimplantat 98 verwendet wird, die oberen Abschnitte 96 amorphisieren, wenn sie implantiert werden (und können daher als selbstamorphisierend bezeichnet werden). In diesen Beispielen oder in unterschiedlichen Beispielen kann das Amorphisierungsimplantat 94 von 9A und 9B weggelassen werden. Das Dotierstoffimplantat 98 kann Dotierstoffe in den oberen Abschnitten 96 implantieren, derart, dass die oberen Abschnitte 96 von den entsprechenden oberen Flächen der oberen Abschnitte 96 bis zu Tiefen von höher oder gleich 5 nm, höher oder gleich 10 nm oder höher oder gleich 15 nm eine einheitliche Konzentration des Dotierstoffs aufweisen. Die einheitliche Konzentration des Dotierstoffs kann höher als die Konzentration des Dotierstoffs sein, der die Source/Drain-Gebiete zumindest teilweise abgrenzt (z. B. durch Implantation und/oder Dotierung vor Ort während des epitaktischen Wachstums gebildet). Die Konzentration des Dotierstoffs in den epitaktischen Source/Drain-Gebieten 92 kann von der einheitlichen Konzentration in weitere Tiefen der epitaktischen Source/Drain-Gebiete 92 abnehmen. Zusätzliche beispielhafte Details des Dotierstoffimplantats 98 und der Konzentrationen des Dotierstoffs, die sich aus dem Dotierstoffimplantat 98 ergeben, sind in der Folge unter Bezugnahme auf 20 und 21 beschrieben.
  • In einigen Beispielen, wie beispielsweise für eine p-Typ-Vorrichtung, sind die epitaktischen Source/Drain-Gebiete 92 SixGe1-x, und Gallium ist die Spezies, die für das Dotierstoffimplantat 98 in die oberen Abschnitte 96 der epitaktischen Source/Drain-Gebiete 92 implantiert wird. In solchen Beispielen kann die Implantierungsenergie in einem Bereich von etwa 0,5 keV bis etwa 10 keV, mit einer Dosierungskonzentration in einem Bereich von etwa 1×1015 cm-2 bis etwa 1×1016 cm-2 liegen. Die einheitliche Konzentration von Gallium von den oberen Flächen der epitaktischen Source/Drain-Gebiete 92 bis zur Tiefe können in einem Bereich von etwa 1021 cm-3 bis etwa 1022 cm-3 und insbesondere etwa 5×1021 cm-3 liegen.
  • Nach dem Dotierstoffimplantat 98 wird ein Tempern durchgeführt, um die Dotierstoffe zu aktivieren und die oberen Abschnitte 96, die (z. B. durch das Amorphisierungsimplantat 94 und/oder durch das Dotierstoffimplantat 98) amorphisiert wurden, zu rekristallisieren. Das Tempern kann in einigen Beispielen bei einer Temperatur in einem Bereich von etwa 600°C bis etwa 900°C während einer Dauer in einem Bereich von gleich oder weniger als etwa einer Minute, gleich oder weniger als etwa 12 Sekunden oder gleich oder weniger als etwa 1 Sekunde erfolgen. In anderen Beispielen kann das Tempern ein Laser-Tempern sein, das während einer Dauer von mehreren Nanosekunden, wie beispielsweise gleich oder weniger als etwa 100 ns, durchgeführt wird. In weiteren Beispielen kann das Tempern ein Schmelztempern sein, das während einer Dauer von einigen Nanosekunden, wie beispielsweise etwa 1 ns, durchgeführt wird.
  • 11A und 11B veranschaulichen die Bildung von einer oder mehreren dielektrischen Schichten 100. Die eine oder mehreren dielektrischen Schichten 100 können zum Beispiel eine Ätzstoppschicht (Etch Stop Layer - ESL) und eine dielektrische Zwischenschicht (Interlayer Dielectric - ILD) umfassen. Allgemein kann eine Ätzstoppschicht einen Mechanismus zum Stoppen eines Ätzprozesses bereitstellen, wenn z. B. Kontakte oder Durchkontaktierungen gebildet werden. Eine Ätzstoppschicht kann aus einem dielektrischen Material gebildet werden, das eine Ätzselektivität aufweist, die sich von benachbarten Schichten, zum Beispiel der dielektrischen Zwischenschicht, unterscheidet. Die Ätzstoppschicht kann konform über den epitaktischen Source/Drain-Gebieten 92, Dummy-Gate-Stapeln, Spacern 86 und Isolationsgebieten 78 abgeschieden werden. Die Ätzstoppschicht kann Siliziumnitrid, Siliziumcarbonitrid, Siliziumkohlenoxid, Carbonitrid, dergleichen oder eine Kombination davon umfassen und kann durch CVD, PECVD, ALD oder eine andere Abscheidungstechnik abgeschieden werden. Die dielektrische Zwischenschicht kann ein Siliziumdioxid, ein Low-K-Dielektrikum (z. B. ein Material, das eine Dielektrizitätskonstante aufweist, die niedriger ist als diejenige von Siliziumdioxid), wie beispielsweise Siliziumoxinitrid, Phosphorsilikatglas (PSG), Borsilikatglas (BSG), Borphosphorsilikatglas (BPSG), undotiertes Silikatglas (USG), Fluorsilikatglas (FSG), Organosilikatgläser (OSG), SiOxCy, Spin-On-Glas, Spin-On-Polymere, Siliziumkohlenstoffmaterial, eine Verbindung davon, ein Verbundmaterial davon, dergleichen oder eine Kombination davon umfassen oder sein. Die dielektrische Zwischenschicht kann durch Aufschleudern, CVD, FCVD, PECVD, PVD oder eine andere Abscheidungstechnik abgeschieden werden.
  • Die eine oder die mehreren dielektrischen Schichten 100 werden mit (einer) oberen Fläche/n gebildet, die koplanar mit oberen Flächen der Dummy-Gates 82 sind. Ein Planarisierungsprozess, wie beispielsweise ein CMP, kann durchgeführt werden, um die obere Fläche der einen oder mehreren dielektrischen Schichten 100 mit den oberen Flächen der Dummy-Gates 82 eben zu machen. Das CMP kann auch die Maske 84 (und in manchen Fällen obere Abschnitte der Spacer 86) auf den Dummy-Gates 82 entfernen. Dementsprechend liegen die oberen Flächen der Dummy-Gates 82 durch die eine oder mehreren dielektrischen Schichten 100 frei.
  • 12A und 12B veranschaulichen die Ersetzung der Dummy-Gate-Stapel mit Gate-Dielektrika 102, Gate-Elektroden 104 und Masken 106. Die Dummy-Gates 82 und Ätzstopps 80 werden, wie beispielsweise durch ein oder mehrere Ätzprozesse, entfernt. Die Dummy-Gates 82 können durch einen Ätzprozess entfernt werden, wobei die Ätzstopps 80 als Ätzstoppschichten wirken, und anschließend können die Ätzstopps 80 durch einen unterschiedlichen Ätzprozess entfernt werden. Die Ätzprozesse können zum Beispiel ein RIE, NBE, ein Nassätzen oder ein anderer Ätzprozess sein.
  • Eine Schicht der Gate-Dielektrika 102 wird z. B. gebildet, wo die Dummy-Gates 82 und Ätzstopps 80 entfernt wurden. Zum Beispiel kann die Schicht für das Gate-Dielektrikum 102 konform entlang von Seitenwänden der Gate-Spacer 86, oberen Flächen und Seitenwänden der Finnen 74, wo Dummy-Gate-Stapel entfernt wurden, und über der oberen Fläche von der einen oder den mehreren dielektrischen Schichten 100 abgeschieden werden. Die Schicht für das Gate-Dielektrikum 102 kann Siliziumoxid, Siliziumnitrid, ein High-k-Dielektrikum, mehrere Schichten davon oder ein anderes Dielektrikum sein. Ein High-k-Dielektrikum kann einen k-Wert aufweisen, der höher als etwa 7,0 ist, und kann ein Metalloxid oder Metallsilikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb oder eine Kombination davon umfassen. Die Schicht für die Gate-Dielektrika 102 kann durch ALD, PECVD, MBD oder eine andere Abscheidungstechnik abgeschieden werden.
  • Eine Schicht für die Gate-Elektroden 104 wird über der Schicht für die Gate-Dielektrika 102 gebildet. Die Schicht für die Gate-Elektroden 104 kann übrige Gebiete füllen, wo die Dummy-Gate-Stapel entfernt wurden. Die Schicht für die Gate-Elektroden kann ein Metall enthaltendes Material, wie beispielsweise TiN, TaN, TaC, Co, Ru, Al, mehrere Schichten davon oder eine Kombination davon sein oder umfassen. Die Schicht für die Gate-Elektroden 104 kann durch ALD, PECVD, MBD oder eine andere Abscheidungstechnik abgeschieden werden.
  • Abschnitte der Schichten für die Gate-Elektroden 104 und die Gate-Dielektrika 102 über der oberen Fläche der einen oder mehreren dielektrischen Schichten 100 werden entfernt. Zum Beispiel kann ein Planarisierungsprozess, wie beispielsweise ein CMP, die Abschnitte der Schichten für die Gate-Elektroden 104 und die Gate-Dielektrika 102 über der oberen Fläche der einen oder mehreren dielektrischen Schichten 100 entfernen. Anschließend kann ein Rückätzen obere Flächen der Gate-Elektroden 104 und Gate-Dielektrika 102 auf eine Ebene unter der oberen Fläche der einen oder mehreren dielektrischen Schichten 100 vertiefen. Das Rückätzen kann zum Beispiel ein RIE, Nassätzen oder ein anderer Ätzprozess sein. Die Gate-Elektroden 104 und Gate-Dielektrika 102 können daher gebildet werden, wie in 12A veranschaulicht.
  • Eine Schicht für die Masken 106 wird über den Gate-Elektroden 104 und Gate-Dielektrika 102 (z. B. wo die Gate-Elektroden 104 und Gate-Dielektrika 102 rückgeätzt wurden) und über der einen oder den mehreren dielektrischen Schichten 100 gebildet. Die Schicht für die Masken 106 kann Siliziumnitrid, Siliziumoxinitrid, Siliziumkarbid, Siliziumcarbonitrid, dergleichen oder eine Kombination davon umfassen und kann durch CVD, PVD, ALD oder eine andere Abscheidungstechnik abgeschieden werden. Abschnitte der Schicht für die Masken 106 über der oberen Fläche der einen oder mehreren dielektrischen Schichten 100 werden entfernt. Zum Beispiel kann ein Planarisierungsprozess, wie beispielsweise ein CMP, die Abschnitte der Schicht für die Masken 106 über der oberen Fläche der einen oder mehreren dielektrischen Schichten 100 entfernen und obere Schichten der Masken 106 können koplanar mit der oberen Fläche von der einen oder den mehreren dielektrischen Schichten 100 gebildet werden.
  • Wie vorhergehend angegeben, können Gate-Stapel mit einem Gate-Dielektrikum und einer Gate-Elektrode in einem Gate-First-Prozess anstatt wie veranschaulicht in einem Replacement-Gate-Prozess ausgeführt werden. In solchen Beispielen können einige Prozessschritte, die unter Bezugnahme auf 11A-B und 12A-B beschrieben wurden, weggelassen werden. Wenn zum Beispiel ein Planarisierungsprozess in 11A-B verwendet wird, kann die obere Fläche der einen oder mehreren dielektrischen Schichten 100 über den oberen Flächen der Gate-Stapel bleiben. Die Entfernung von Dummy-Gate-Stapeln und Replacement-Gate-Dielektrika, Gate-Elektroden und Masken in 12A-B kann weggelassen werden.
  • 13A und 13B veranschaulichen die Bildung von Öffnungen 110 durch die eine oder mehreren dielektrischen Schichten 100 zu den epitaktischen Source/Drain-Gebieten 92, um mindestens entsprechende Abschnitte der epitaktischen Source/Drain-Gebiete 92 freizulegen. Eine Maske 112 wird auf der einen oder den mehreren dielektrischen Schichten 100 und Masken 106 zum Bilden der Öffnungen 110 gebildet. Eine Schicht für die Maske 112 kann Siliziumnitrid, Siliziumoxinitrid, Siliziumcarbonitrid, dergleichen oder eine Kombination davon umfassen, das durch CVD, PVD, ALD oder eine andere Abscheidungstechnik abgeschieden wird. Die Schicht für die Maske 112 kann dann strukturiert werden, zum Beispiel unter Verwendung von Fotolithografie und einem oder mehreren Ätzprozessen. Unter Verwendung der Maske 112 können die Öffnungen 110 durch die eine oder mehreren dielektrischen Schichten 100 unter Verwendung von einem oder mehreren Ätzprozessen, wie beispielsweise RIE, NBE, oder einem anderen Ätzprozess, gebildet werden.
  • Obgleich dies nicht spezifisch veranschaulicht ist, kann ein Amorphisierungsimplantat durchgeführt werden, um obere Abschnitte der epitaktischen Source/Drain-Gebiete 92 zu amorphisieren, wo Silizidgebiete zu bilden sind, wie in der Folge beschrieben. Die amorphisierten oberen Abschnitte der epitaktischen Source/Drain-Gebiete 92 können eine im Vergleich zur Bildung von Silizid ohne Verwendung eines Amorphisierungsimplantats effizientere und/oder schnellere Bildung von Silizid ermöglichen. In einigen Beispielen ist die Spezies, die für das Amorphisierungsimplantat verwendet wird, Germanium oder eine andere Spezies.
  • 14A und 14B veranschaulichen die Bildung einer Metallschicht 114 und einer Barriereschicht 116 in den Öffnungen 110. Die Metallschicht 114 wird konform in den Öffnungen 110 abgeschieden und die Barriereschicht 116 wird konform auf der Metallschicht 114 abgeschieden. Insbesondere wird die Metallschicht 114 auf oberen Flächen der epitaktischen Source/Drain-Gebiete 92, die durch die Öffnungen 110 freiliegen, und entlang anderer Flächen der Öffnungen 110 abgeschieden. Die Metallschicht 114 kann zum Beispiel Titan, Kobalt, Nickel, dergleichen oder eine Kombination davon sein oder umfassen und kann durch ALD, CVD oder eine andere Abscheidungstechnik abgeschieden werden. Die Metallschicht 114 kann zum Beispiel bis zu einer Dicke in einem Bereich von 2 nm bis etwa 15 nm abgeschieden werden. Die Barriereschicht 116 kann Titannitrid, Titanoxid, Tantalnitrid, Tantaloxid, dergleichen oder eine Kombination davon sein oder umfassen und kann durch ALD, CVD oder eine andere Abscheidungstechnik abgeschieden werden. Die Barriereschicht 116 kann zum Beispiel bis zu einer Dicke in einem Bereich von 2 nm bis etwa 15 nm abgeschieden werden.
  • 15A und 15B veranschaulichen die Bildung der Silizidgebiete 118 auf oberen Abschnitten der epitaktischen Source/Drain-Gebiete 92. Die Silizidgebiete 118 können durch Reagieren oberer Abschnitte der epitaktischen Source/Drain-Gebiete 92 mit der Metallschicht 114 und/oder Barriereschicht 116 gebildet werden. Ein Tempern wird durchgeführt, um die Reaktion der epitaktischen Source/Drain-Gebiete 92 mit der Metallschicht 114 und/oder Barriereschicht 116 zu erleichtern. Das Tempern kann bei einer Temperatur in einem Bereich von etwa 500 °C bis etwa 600 °C während einer Dauer von gleich oder länger als etwa 10 Sekunden erfolgen. Die Silizidgebiete 118 können zum Beispiel eine Dicke in einem Bereich von 2 nm bis etwa 20 nm aufweisen. In einigen Beispielen kann ein Ätzen durchgeführt werden, um unreagierte Abschnitte der Metallschicht 114 und/oder Barriereschicht 116 zu entfernen.
  • 16A und 16B veranschaulichen die Bildung von Kontakten 120, die die Öffnungen 110 füllen. Die Kontakte 120 können Wolfram, Kupfer, Aluminium, Gold, Silber, Legierungen davon, dergleichen oder eine Kombination davon sein oder umfassen und können durch CVD, ALD, PVD oder eine andere Abscheidungstechnik abgeschieden werden. Nachdem das Material der Kontakte 120 abgeschieden wurde, kann überschüssiges Material unter Verwendung eines Planarisierungsprozesses, wie zum Beispiel eines CMP, abgeschieden werden. Der Planarisierungsprozess kann überschüssiges Material der Kontakte 120, Barriereschicht 116, Metallschicht 114 und Maske 112 von über der oberen Fläche von der einen oder den mehreren dielektrischen Schichten 100 entfernen. So können obere Flächen der Kontakte 120, Barriereschicht 116, Metallschicht 114 und der einen oder mehreren dielektrischen Schichten 100 koplanar sein. Dementsprechend können leitfähige Merkmale, die die Kontakte 120, Barriereschicht 116, Metallschicht 114 und/oder Silizid-Gebiete 118 umfassen, auf den epitaktischen Source/Drain-Gebieten 92 gebildet werden.
  • Obgleich die leitfähigen Merkmale (die z. B. die Kontakte 120 umfassen) in den Figuren als eine bestimmte Ausgestaltung aufweisend bildlich dargestellt sind, können die leitfähigen Merkmale irgendeine Ausgestaltung aufweisen. Zum Beispiel können separate leitfähige Merkmale gebildet werden, um epitaktische Source/Drain-Gebiete 92 zu trennen. Der Durchschnittsfachmann wird ohne Weiteres Abwandlungen an hier beschriebenen Prozessschritten verstehen, um unterschiedliche Ausgestaltungen zu erreichen.
  • 17A und 17B veranschaulichen die Bildung von einer oder mehreren dielektrischen Schichten 122 und leitfähigen Merkmalen 124 in der einen oder den mehreren dielektrischen Schichten 122. Die eine oder mehreren dielektrischen Schichten 122 können zum Beispiel eine Ätzstoppschicht (Etch Stop Layer - ESL) und eine dielektrische Zwischenschicht (Interlayer Dielectric - ILD) oder ein Zwischenmetalldielektrikum (Intermetal Dielectric - IMD) umfassen. Die Ätzstoppschicht kann über der einen oder den mehreren dielektrischen Schichten 100, Kontakten 120, Masken 106 usw. abgeschieden werden. Die Ätzstoppschicht kann Siliziumnitrid, Siliziumcarbonitrid, Siliziumkohlenoxid, Carbonitrid, dergleichen oder eine Kombination davon umfassen und kann durch CVD, PECVD, ALD oder eine andere Abscheidungstechnik abgeschieden werden. Die dielektrische Zwischenschicht oder das Zwischenmetalldielektrikum können Siliziumdioxid, ein Low-K-Dielektrikum, wie beispielsweise Siliziumoxinitrid, PSG, BSG, BPSG, USG, FSG, OSG, SiOxCy, Spin-On-Glas, Spin-On-Polymere, Siliziumkohlenstoffmaterial, eine Verbindung davon, ein Verbundmaterial davon, dergleichen oder eine Kombination davon umfassen oder sein. Die dielektrische Zwischenschicht oder das Zwischenmetalldielektrikum kann durch Aufschleudern, CVD, FCVD, PECVD, PVD oder eine andere Abscheidungstechnik abgeschieden werden.
  • Aussparungen und/oder Öffnungen werden in und/oder durch die einen oder mehreren dielektrischen Schichten 122 gebildet, wo die leitfähigen Merkmale 124 zu bilden sind. Die eine oder mehreren dielektrischen Schichten 122 können mit den Aussparungen und/oder Öffnungen, zum Beispiel unter Verwendung von Fotolithografie und einem oder mehreren Ätzprozessen, strukturiert werden. Die leitfähigen Merkmale 124 können dann in den Aussparungen und/oder Öffnungen gebildet werden. Die leitfähigen Merkmale 124 können zum Beispiel eine Barriereschicht und leitfähiges Material umfassen, das auf der Barriereschicht gebildet ist. Die Barriereschicht kann konform in den Aussparungen und/oder Öffnungen und über der einen oder den mehreren dielektrischen Schichten 122 abgeschieden werden. Die Barriereschicht kann zum Beispiel Titannitrid, Titanoxid, Tantalnitrid, Tantaloxid, dergleichen oder eine Kombination davon sein oder umfassen und kann durch ALD, CVD oder eine andere Abscheidungstechnik abgeschieden werden. Das leitfähige Material kann Wolfram, Kupfer, Aluminium, Gold, Silber, Legierungen davon, dergleichen oder eine Kombination davon sein oder umfassen und kann durch CVD, ALD, PVD oder eine andere Abscheidungstechnik abgeschieden werden. Nachdem das Material der leitfähigen Kontakte 124 abgeschieden wurde, kann überschüssiges Material unter Verwendung eines Planarisierungsprozesses, wie zum Beispiel eines CMP, abgeschieden werden. Der Planarisierungsprozess kann überschüssiges Material der leitfähigen Merkmale 124 von über einer oberen Fläche von der einen oder den mehreren dielektrischen Schichten 122 entfernen. So können obere Flächen der leitfähigen Merkmale 124 und der einen oder mehreren dielektrischen Schichten 122 koplanar sein. Die leitfähigen Merkmale 124 können Kontakte, Durchkontaktierungen, leitfähige Leitungen usw. sein oder als solche bezeichnet werden.
  • 18A-B und 19A-B sind Querschnittsansichten von Zwischenstufen in einem beispielhaften Prozess zum Bilden von einem oder mehreren FinFETs gemäß einigen Ausführungsformen. In 18A-B bis 19A-B veranschaulichen Figuren, deren Bezeichnung mit einem „A“ endet, Querschnittsansichten entlang eines Querschnitts, der dem Querschnitt A-A in 1 ähnlich ist, und Figuren, deren Bezeichnung mit einem „B“ endet, veranschaulichen Querschnittsansichten entlang eines Querschnitts, der dem Querschnitt B-B in 1 ähnlich ist. Es kann sein, dass in einigen Figuren einige Bezugszeichen von Bauelementen oder Merkmalen, die darin veranschaulicht sind, weggelassen wurden, um zu vermeiden, dass andere Bauelemente oder Merkmale unverständlich werden; dies dient der Einfachheit der bildlichen Darstellung in den Figuren.
  • In dem beispielhaften Prozess von 18A-B bis 19A-B wird die Verarbeitung, wie vorhergehend unter Bezugnahme auf 2A-B bis 8A-und 11A-B beschrieben, durch die Bildung von Öffnungen 110 durch die eine oder die mehreren dielektrischen Schichten 100 in 13A-B fortgesetzt. In diesem Beispiel wird die Verarbeitung, die in 9A-B und 10A-B gezeigt wird, weggelassen. Die Verarbeitung in diesem Beispiel wird bei 18A-B wieder aufgenommen.
  • 18A und 18B veranschaulichen ein Amorphisierungsimplantat 140. Das Amorphisierungsimplantat 140 kann in einigen Ausführungen weggelassen werden. In einigen Beispielen umfasst das Amorphisierungsimplantat 140 das Implantieren einer Fremdatomspezies durch die Öffnungen 110 durch die eine oder mehreren dielektrischen Schichten 100 in die epitaktischen Source/Drain-Gebiete 92, um die oberen Abschnitte 142 der epitaktischen Source/Drain-Gebiete 92 amorph zu machen. Die oberen Abschnitte 142, die amorph gemacht werden, können sich zum Beispiel von entsprechenden oberen Flächen der epitaktischen Source/Drain-Gebiete 92 bis zu einer Tiefe von etwa 2 nm bis etwa 20 nm erstrecken. In einigen Beispielen, wie beispielsweise für eine p-Typ-Vorrichtung, sind die epitaktischen Source/Drain-Gebiete 92 SixGe1-x, und Germanium ist die Spezies, die implantiert wird, um die oberen Abschnitte 142 der epitaktischen Source/Drain-Gebiete 92 zu amorphisieren. In solchen Beispielen kann die Implantierungsenergie in einem Bereich von etwa 1 keV bis etwa 15 keV, wie beispielsweise etwa 10 keV, mit einer Dosierungskonzentration in einem Bereich von etwa 5×1013 cm-2 bis etwa 5×1014 cm-2 liegen.
  • 19A und 19B veranschaulichen ein Dotierstoffimplantat 144 in den oberen Abschnitten 142 der epitaktischen Source/Drain-Gebiete 92. Das Dotierstoffimplantat 144 kann Dotierstoffe durch die Öffnungen 110 durch die eine oder mehreren dielektrischen Schichten 100 in den oberen Abschnitten 142 implantieren, um einen Kontaktwiderstand zwischen dem entsprechenden epitaktischen Source/Drain-Gebiet 92 und einem leitfähigen Merkmal (das z. B. einen Kontakt umfasst), das anschließend gebildet wird, zu verringern. In einigen Beispielen können die Spezies des Dotierstoffs, der für das Dotierstoffimplantat 144 verwendet wird, die oberen Abschnitte 142 amorphisieren, wenn sie implantiert werden (und können daher als selbstamorphisierend bezeichnet werden). In diesen Beispielen oder in unterschiedlichen Beispielen kann das Amorphisierungsimplantat 140 von 18A und 18B weggelassen werden. Das Dotierstoffimplantat 144 kann Dotierstoffe in den oberen Abschnitten 142 implantieren, derart, dass die oberen Abschnitte 142 von den entsprechenden oberen Flächen der oberen Abschnitte 142 bis zu Tiefen von höher oder gleich 5 nm, höher oder gleich 10 nm oder höher oder gleich 15 nm eine einheitliche Konzentration des Dotierstoffs aufweisen. Die einheitliche Konzentration des Dotierstoffs kann höher als die Konzentration des Dotierstoffs sein, der die Source/Drain-Gebiete zumindest teilweise abgrenzt (z. B. durch Implantation und/oder Dotierung vor Ort während des epitaktischen Wachstums gebildet). Die Konzentration des Dotierstoffs in den epitaktischen Source/Drain-Gebieten 92 kann von der einheitlichen Konzentration in weitere Tiefen der epitaktischen Source/Drain-Gebiete 92 abnehmen. Zusätzliche beispielhafte Details des Dotierstoffimplantats 144 und der Konzentrationen des Dotierstoffs, die sich aus dem Dotierstoffimplantat 144 ergeben, sind in der Folge unter Bezugnahme auf 20 und 21 beschrieben.
  • In einigen Beispielen, wie beispielsweise für eine p-Typ-Vorrichtung, sind die epitaktischen Source/Drain-Gebiete 92 SixGe1-x, und Gallium ist die Spezies, die für das Dotierstoffimplantat 144 in die oberen Abschnitte 142 der epitaktischen Source/Drain-Gebiete 92 implantiert werden. In solchen Beispielen kann die Implantierungsenergie in einem Bereich von etwa 0,5 keV bis etwa 10 keV, mit einer Dosierungskonzentration in einem Bereich von etwa 1×1015 cm-2 bis etwa 1×1016 cm-2 liegen. Die einheitliche Konzentration von Gallium von den oberen Flächen der epitaktischen Source/Drain-Gebiete 92 bis zur Tiefe können in einem Bereich von etwa 1021 cm-3 bis etwa 1022 cm-3 und insbesondere etwa 5×1021 cm-3 liegen.
  • Nach dem Dotierstoffimplantat 144 wird ein Tempern durchgeführt, um die Dotierstoffe zu aktivieren und die oberen Abschnitte 142, die (z. B. durch das Amorphisierungsimplantat 140 und/oder durch das Dotierstoffimplantat 144) amorphisiert wurden, zu rekristallisieren. Das Tempern kann in einigen Beispielen bei einer Temperatur in einem Bereich von etwa 600°C bis etwa 900°C während einer Dauer in einem Bereich von gleich oder weniger als etwa einer Minute, gleich oder weniger als etwa 12 Sekunden oder gleich oder weniger als etwa 1 Sekunde erfolgen. In anderen Beispielen kann das Tempern ein Laser-Tempern sein, das während einer Dauer von mehreren Nanosekunden, wie beispielsweise gleich oder weniger als etwa 100 ns, durchgeführt wird. In weiteren Beispielen kann das Tempern ein Schmelztempern sein, das während einer Dauer von einigen Nanosekunden, wie beispielsweise etwa 1 ns, durchgeführt wird.
  • In dem beispielhaften Prozess von 18A-B bis 19A-B wird die Verarbeitung mit einem Amorphisierungsimplantat, falls ausgeführt, durch die Verarbeitung von 14A-B bis 17A-B wieder aufgenommen.
  • 20 veranschaulicht eine Querschnittsansicht des leitfähigen Merkmals (das z. B. den Kontakt 120 umfasst) und des epitaktischen Source/Drain-Gebiets 92 gemäß einigen Ausführungsformen. Das epitaktische Source/Drain-Gebiet 92 umfasst ein Plattformdotierstoffgebiet 200 und ein Restdotierstoffgebiet 202. Die Dotierstoffkonzentration z. B. des Dotierstoffs, der in 10A-B und 19A-B in dem Plattformdotierstoffgebiet implantiert wird, ist über das Plattformdotierungsgebiet 200 hinweg im Wesentlichen einheitlich oder konstant. Von der im Wesentlichen einheitlichen oder konstanten Dotierstoffkonzentration in dem Plattformdotierstoffgebiet 200 nimmt die Dotierstoffkonzentration mit einem Gradienten in dem Restdotierstoffgebiet 202 ab.
  • 21 ist eine grafische Darstellung, die verschiedene Dotierstoffprofile gemäß einigen Ausführungsformen veranschaulicht. Die grafische Darstellung veranschaulicht ein Profil 300 des Dotierstoffs, wie implantiert, (z. B. mit oder ohne ein Amorphisierungsimplantat, das dem Dotierstoffimplantat vorausgeht), ein erstes Dotierstoffprofil 302, wie getempert, ohne ein vorhergehendes Amorphisierungsimplantat, und ein zweites Dotierstoffimplantat 304, wie getempert, ohne ein vorhergehendes Amorphisierungsimplantat. Die veranschaulichten Dotierstoffprofile sind für in Siliziumgermanium implantiertes Gallium. Jegliche Amorphisierungsimplantate für die Profile 300 und 304 verwenden Germanium als die Impantatspezies und Temper-Vorgänge für die Profile 302 und 304 sind ein schnelles thermisches Tempern bei 1000 °C. In anderen Beispielen können andere Dotierstoffe, Materialien, in die der Dotierstoff implantiert wird, Amorphisierungsspezies oder Temper-Vorgänge verwendet werden.
  • Wie veranschaulicht, weist jedes von den Profilen 300, 302 und 304 über eine gesamte Tiefe von bis zu etwa 8 nm (z. B. für das Profil 302) oder etwa 12 nm (z. B. für die Profile 300 und 304) hinweg eine im Wesentlichen einheitliche oder konstante Dotierstoffkonzentration auf. Diese im Wesentlichen einheitlichen oder konstanten Dotierstoffkonzentrationen können in einigen Beispielen das Plattformdotierungsgebiet 200 sein. Von diesen im Wesentlichen einheitlichen oder konstanten Dotierstoffkonzentrationen (z. B. beginnend bei einer Tiefe von etwa 8 nm, z. B. für das Profil 302, oder etwa 12 nm, z. B. für die Profile 300 und 304) nehmen die Dotierstoffkonzentrationen ab, je weiter sich das Profil von den im Wesentlichen einheitlichen oder konstanten Dotierstoffkonzentrationen in den Profilen 300, 302 und 304 erstreckt (z. B. bei zunehmender Tiefe).
  • Wie vorhergehend beschrieben, kann die Dotierstoffspezies für das Dotierstoffimplantat in einigen Beispielen Gallium sein. Gallium kann in einigen Beispielen vorteilhafte Gesichtspunkte aufweisen. Zum Beispiel weist Gallium eine höhere Löslichkeit im festen Zustand in Germanium auf als andere Dotierstoffspezies, wie beispielsweise Bor. Somit kann, wenn ein Germaniumgehalt in den epitaktischen Source/Drain-Gebieten 92 hoch ist, Gallium eine höhere Aktivierung aufweisen und somit im Vergleich zu anderen Dotierstoffen mehr Löcher beitragen. Darüber hinaus kann Gallium (z. B. Ga69) in einem atomaren Maßstab größer sein als andere Spezies, wie beispielsweise Bor. Dies kann es Implantaten von Gallium ermöglichen, selbstamorphisierend zu sein, und somit kann ein Amorphisierungsimplantat, das einem Implantat von Gallium vorausgeht, weggelassen werden.
  • Ferner können die Plattformkonzentrationen der Dotierstoffprofile, die in 21 veranschaulicht sind, die durch Implantieren von Gallium erreicht werden können, das Vorhandensein einer geeigneten Konzentration an einer Fläche der epitaktischen Source/Drain-Gebiete 92 und/oder Silizidgebiete 118 erleichtern. Zum Beispiel kann in einigen beispielhaften Prozessen ein gewisser Verlust der epitaktischen Source/Drain-Gebiete 92 als ein Ergebnis des Ätzens ausgeführt werden, wie beispielsweise während der Verarbeitung, die in 13A-B veranschaulicht ist. In einigen Beispielen kann sogar mit einem gewissen Verlust der epitaktischen Source/Drain-Gebiete 92, wie beispielsweise einem Verlust von 5 nm (z. B. derart, dass die Plattformkonzentration durch eine Tiefe von 3 nm, 5 nm, 7 nm oder 10 nm in den epitaktischen Source/Drain-Gebieten 92 bleibt), die Plattformkonzentration es ermöglichen, dass die Konzentration des Dotierstoffs an der Fläche im Wesentlichen unverändert bleibt. Es kann sein, dass andere Dotierstoffspezies nicht in der Lage sind, eine Plattformkonzentration zu erreichen, und somit kann mit einem gewissen Verlust der epitaktischen Source/Drain-Gebiete 92 eine Konzentration des Dotierstoffs an der Fläche abnehmen. Dementsprechend kann in einigen Beispielen eine hohe Konzentration an Dotierstoff erreicht werden, die einen Kontaktwiderstand zu dem epitaktischen Source/Drain-Gebiet 92 (z. B. zwischen dem leitfähigen Merkmal 120 und dem epitaktischen Source/Drain-Gebiet 92) verringern kann.
  • Auch kann bei Gallium eine geringere Wahrscheinlichkeit der Diffusion als bei anderen Dotierstoffspezies bestehen. Dadurch kann es ermöglicht werden, dass das Dotierstoffprofil nach einer anschließenden Verarbeitung, wie beispielsweise nach einem Tempern, nahe an dem Dotierstoffprofil, wie implantiert, bleibt. Dies kann bei der Verarbeitung eine höhere Flexibilität bei der Wärmebilanz erlauben. Zum Beispiel kann das Dotierstoffimplantat vor verschiedenen Hochtemperaturprozessen durchgeführt werden. Ferner können, da Gallium weniger anfällig gegenüber Diffusion ist, Kurzkanaleffekte in einem Transistor, wie beispielsweise einem FinFET, abgeschwächt werden.
  • Wie vorhergehend angegeben, können die Vorrichtungsstrukturen in verschiedenen Ausführungen variieren. 22 veranschaulicht eine Querschnittsansicht eines Abschnitts einer anderen Ausführung einer Vorrichtungsstruktur gemäß einigen Ausführungsformen. Die Struktur von 22 kann als eine „Kronen“-Struktur bezeichnet werden, während die Struktur von z. B. 4B als eine „Nicht-Kronen“-Struktur bezeichnet werden kann. Wie in 22 bildlich dargestellt, können die unteren Flächen der Isolationsgebiete 78 sich auf verschiedenen Ebenen befinden. Dies kann während des Strukturierens des Halbleitersubstrats 70 beim Bilden der Finnen 74 erhalten werden, wie beispielsweise durch zwei oder mehr Strukturierungs- und Ätzprozesse.
  • Eine Ausführungsform ist eine Struktur. Die Struktur umfasst ein aktives Gebiet eines Transistors. Das aktive Gebiet umfasst ein Source/Drain-Gebiet und das Source/Drain-Gebiet ist zumindest teilweise durch einen ersten Dotierstoff definiert, der eine erste Dotierstoffkonzentration aufweist. Das Source/Drain-Gebiet umfasst ferner einen zweiten Dotierstoff mit einem Konzentrationsprofil, das von einer Fläche des Source/Drain-Gebiets in eine Tiefe des Source/Drain-Gebiets eine einheitliche Konzentration aufweist. Die einheitliche Konzentration ist höher als die erste Dotierstoffkonzentration. Die Struktur umfasst ferner ein leitfähiges Merkmal, das das Source/Drain-Gebiet an der Fläche des Source/Drain-Gebiets kontaktiert.
  • In einer Ausführungsform umfasst das aktive Gebiet eine Finne und der Transistor ist ein Fin-Feldeffekttransistor (FinFET). In einer Ausführungsform umfasst das Source/Drain-Gebiet ein Material, das Germanium enthält, und der zweite Dotierstoff umfasst eine Spezies, die Gallium enthält. In einer Ausführungsform beträgt die Tiefe mindestens 10 nm und in einer anderen Ausführungsform beträgt die Tiefe mindestens 5 nm. In einer Ausführungsform ist die einheitliche Konzentration höher als 1×1021 cm-3. In einer Ausführungsform umfasst die Struktur ferner eine dielektrische Schicht und mindestens ein Abschnitt des leitfähigen Merkmals befindet sich in mindestens einem Abschnitt der dielektrischen Schicht. In einer Ausführungsform umfasst das leitfähige Merkmal ein Silizid an der Fläche des Source/Drain-Gebiets und einen Kontakt zu dem Silizid.
  • Eine andere Ausführungsform ist eine Struktur. Die Struktur umfasst ein Substrat, das eine Finne umfasst, und eine Gate-Struktur über der Finne. Die Finne weist ein Source/Drain-Gebiet auf. Das Source/Drain-Gebiet umfasst ein Material, das Germanium enthält, und das Source/Drain-Gebiet umfasst ferner ein Profil einer Galliumkonzentration. Das Profil weist an einer Fläche des Source/Drain-Gebiets eine Plattform auf und nimmt von der Plattform in das Source/Drain-Gebiet ab. Die Struktur umfasst ferner ein Silizidgebiet auf der Fläche des Source/Drain-Gebiets und einen Kontakt auf dem Silizidgebiet.
  • In einer Ausführungsform erstreckt sich die Plattform von der Fläche des Source/Drain-Gebiets mindestens 10 nm in das Source/Drain-Gebiet und in einer anderen Ausführungsform erstreckt sich die Plattform von der Fläche des Source/Drain-Gebiets mindestens 5 nm in das Source/Drain-Gebiet. In einer Ausführungsform weist die Plattform eine Konzentration von höher als 1×1021 cm-3 auf. In einer Ausführungsform umfasst das Source/Drain-Gebiet einen Dotierstoff, der eine Konzentration aufweist, die über das gesamte Source/Drain-Gebiet hinweg niedriger als eine Konzentration der Plattform ist.
  • Eine weitere Ausführungsform ist ein Verfahren. Es wird ein aktiver Bereich auf einem Substrat definiert. Der aktive Bereich umfasst ein Source/Drain-Gebiet und das Source/Drain-Gebiet ist zumindest teilweise durch einen ersten Dotierstoff definiert, der eine erste Konzentration aufweist. Ein zweiter Dotierstoff wird in das Source/Drain-Gebiet implantiert. Der zweite Dotierstoff weist eine einheitliche Konzentration auf, die sich von einer Fläche des Source/Drain-Gebiets in eine Tiefe in dem Source/Drain-Gebiet erstreckt. Die einheitliche Konzentration ist höher als die erste Konzentration. Ein leitfähiges Merkmal wird das Source/Drain-Gebiet kontaktierend gebildet.
  • In einer Ausführungsform umfasst das Source/Drain-Gebiet ein Material, das Germanium enthält, und der zweite Dotierstoff umfasst eine Spezies, die Gallium enthält. In einer Ausführungsform amorphisiert das Implantieren des zweiten Dotierstoffs in das Source/Drain-Gebiet mindestens einen Abschnitt des Source/Drain-Gebiets. In einer Ausführungsform umfasst das Verfahren ferner das Amorphisieren von mindestens einem Abschnitt des Source/Drain-Gebiets, das das Implantieren eines Amorphisierungsfremdatoms in das Source/Drain-Gebiet vor dem Implantieren des zweiten Dotierstoffs umfasst. In einer Ausführungsform beträgt die Tiefe mindestens 15 nm und in einer anderen Ausführungsform beträgt die Tiefe mindestens 10 nm. In einer Ausführungsform umfasst das Definieren des aktiven Bereichs auf dem Substrat das Definieren des Source/Drain-Gebiets in dem aktiven Bereich und das Definieren des Source/Drain-Gebiets umfasst das epitaktische Wachsen des Source/Drain-Gebiets. In einer Ausführungsform umfasst das epitaktische Wachsen des Source/Drain-Gebiets das Dotieren vor Ort des Source/Drain-Gebiets mit dem ersten Dotierstoff. In einer Ausführungsform wird eine dielektrische Schicht über dem Source/Drain-Gebiet gebildet und eine Öffnung wird durch die dielektrische Schicht gebildet, um mindestens einen Abschnitt des Source/Drain-Gebiets freizulegen. In einer Ausführungsform wird das Implantieren des zweiten Dotierstoffs nach dem Bilden der Öffnung durchgeführt und das leitfähige Merkmal wird in der Öffnung gebildet. In einer Ausführungsform wird die dielektrische Schicht nach dem Implantieren des zweiten Dotierstoffs gebildet und das leitfähige Merkmal wird in der Öffnung gebildet. In einer Ausführungsform umfasst das Bilden des leitfähigen Merkmals das Bilden eines Silizids an der Fläche des Source/Drain-Gebiets und Bilden eines Kontakts zu dem Silizid.
  • Eine andere Ausführungsform ist eine Struktur. Die Struktur umfasst ein Substrat, das einen aktiven Bereich umfasst. Das Source/Drain-Gebiet umfasst einen Dotierstoff, der eine Plattformkonzentration des Dotierstoffs von einer Fläche des aktiven Bereichs zu einer ersten Tiefe in dem Source/Drain-Gebiet und eine abnehmende Konzentration des Dotierstoffs von der ersten Tiefe zu einer zweiten Tiefe in dem Source/Drain-Gebiet aufweist. Die Struktur umfasst ferner eine Gate-Struktur über dem aktiven Bereich des Substrats und in der Nähe des Source/Drain-Gebiets und ein leitfähiges Merkmal über dem Substrat und das das Source/Drain-Gebiet kontaktiert.
  • In einer Ausführungsform umfasst der aktive Bereich eine Finne und die Gate-Struktur befindet sich über der Finne. In einer Ausführungsform umfasst das Source/Drain-Gebiet Siliziumgermanium und der Dotierstoff umfasst eine Galliumspezies. In einer Ausführungsform beträgt die erste Tiefe mindestens 10 nm und in einer anderen Ausführungsform beträgt die erste Tiefe mindestens 5 nm. In einer Ausführungsform ist die Plattformkonzentration höher als 1×1021 cm-3. In einer Ausführungsform umfasst die Struktur ferner eine dielektrische Schicht. In einer Ausführungsform befindet sich mindestens ein Abschnitt des leitfähigen Merkmals in mindestens einem Abschnitt der dielektrischen Schicht und das leitfähige Merkmal umfasst ein Silizid an der Fläche des aktiven Bereichs und einen Kontakt zu dem Silizid.
  • Eine andere Ausführungsform ist ein Verfahren. Eine Gate-Struktur wird über einem aktiven Bereich eines Substrats gebildet. Ein Source/Drain-Gebiet wird in dem aktiven Bereich und in der Nähe der Gate-Struktur gebildet. Nach dem Bilden des Source/Drain-Gebiets wird ein Dotierstoff in das Source/Drain-Gebiet implantiert. Der Dotierstoff weist eine einheitliche Plattformkonzentration von einer Fläche des Source/Drain-Gebiets zu einer Tiefe in dem Source/Drain-Gebiet auf. Ein leitfähiges Merkmal wird über dem Substrat und am Source/Drain-Gebiet gebildet.
  • In einer Ausführungsform umfasst das Source/Drain-Gebiet ein Siliziumgermaniummaterial und der Dotierstoff umfasst Gallium. In einer Ausführungsform amorphisiert das Implantieren des Dotierstoffs in das Source/Drain-Gebiet mindestens einen Abschnitt des Source/Drain-Gebiets. In einer Ausführungsform umfasst das Verfahren ferner das Amorphisieren von mindestens einem Abschnitt des Source/Drain-Gebiets, das das Implantieren eines Amorphisierungsfremdatoms in das Source/Drain-Gebiet vor dem Implantieren des Dotierstoffs umfasst. In einer Ausführungsform beträgt die Tiefe mindestens 15 nm und in einer anderen Ausführungsform beträgt die Tiefe mindestens 10 nm. In einer Ausführungsform umfasst das Bilden des Source/Drain-Gebiets das epitaktische Wachsen des Source/Drain-Gebiets. In einer Ausführungsform umfasst das epitaktische Wachsen des Source/Drain-Gebiets das Dotieren vor Ort des Source/Drain-Gebiets mit einem zusätzlichen Dotierstoff, der eine Konzentration aufweist, die niedriger als die einheitliche Plattformkonzentration ist. In einer Ausführungsform umfasst das Bilden des leitfähige Merkmals Folgendes: Bilden eines Silizids an der Fläche des Source/Drain-Gebiets und das Bilden eines Kontakts zu dem Silizid. In einer Ausführungsform umfasst das Verfahren ferner das Bilden einer dielektrischen Schicht über dem Source/Drain-Gebiet und das Bilden einer Öffnung durch die dielektrische Schicht, um mindestens einen Abschnitt des Source/Drain-Gebiets freizulegen. In einer Ausführungsform wird das Implantieren des Dotierstoffs nach dem Bilden der Öffnung durchgeführt und das leitfähige Merkmal wird in der Öffnung gebildet. In einer Ausführungsform wird die dielektrische Schicht nach dem Implantieren des Dotierstoffs über dem Source/Drain-Gebiet gebildet und das leitfähige Merkmal wird in der Öffnung gebildet.
  • Eine andere Ausführungsform ist ein Verfahren. Eine Finne wird auf einem Substrat gebildet. Eine Gate-Struktur wird über der Finne gebildet. Ein Source/Drain-Gebiet wird in der Finne definiert und das Source/Drain-Gebiet umfasst ein Material, das Germanium enthält. Ein Dotierstoff, der Gallium enthält, wird in dem Source/Drain-Gebiet implantiert. Der Dotierstoff, der Gallium enthält, weist ein Konzentrationsprofil mit einer Plattform von einer Fläche des Source/Drain-Gebiets zu einer ersten Tiefe in dem Source/Drain-Gebiet und einem abnehmenden Gradienten von der ersten Tiefe zu einer zweiten Tiefe in dem Source/Drain-Gebiet auf. Ein leitfähiges Merkmal wird an dem Source/Drain-Gebiet gebildet.
  • In einer Ausführungsform amorphisiert das Implantieren des Dotierstoffs, der Gallium enthält, in das Source/Drain-Gebiet mindestens einen Abschnitt des Source/Drain-Gebiets. In einer Ausführungsform umfasst das Verfahren ferner das Amorphisieren von mindestens einem Abschnitt des Source/Drain-Gebiets, das das Implantieren eines Fremdatoms, das Germanium enthält, in das Source/Drain-Gebiet vor dem Implantieren des Dotierstoffs, der Gallium enthält, umfasst. In einer Ausführungsform beträgt die erste Tiefe mindestens 15 nm und in einer anderen Ausführungsform beträgt die erste Tiefe mindestens 10 nm. In einer Ausführungsform umfasst das Definieren des Source/Drain-Gebiets Folgendes: Bilden einer Aussparung in der Finne und epitaktisches Wachsen des Source/Drain-Gebiets in der Aussparung. In einer Ausführungsform umfasst das epitaktische Wachsen des Source/Drain-Gebiets das Dotieren vor Ort des Source/Drain-Gebiets mit einem zusätzlichen Dotierstoff, der eine Konzentration aufweist, die niedriger als die Plattform des Konzentrationsprofils ist. In einer Ausführungsform umfasst das Bilden des leitfähige Merkmals ferner Folgendes: Bilden eines Silizids an der Fläche des Source/Drain-Gebiets und das Bilden eines Kontakts zu dem Silizid. In einer Ausführungsform umfasst das Verfahren ferner Folgendes: Bilden einer dielektrischen Schicht über dem Source/Drain-Gebiet und Bilden einer Öffnung durch die dielektrische Schicht, um mindestens einen Abschnitt des Source/Drain-Gebiets freizulegen. In einer Ausführungsform wird das Implantieren des Dotierstoffs, der Gallium enthält, nach dem Bilden der Öffnung durchgeführt und das leitfähige Merkmal wird in der Öffnung gebildet. In einer Ausführungsform wird die dielektrische Schicht nach dem Implantieren des Dotierstoffs, der Gallium enthält, über dem Source/Drain-Gebiet gebildet und das leitfähige Merkmal wird in der Öffnung gebildet.
  • Vorhergehend wurden Merkmale von mehreren Ausführungsformen dargestellt, derart, dass der Fachmann die Gesichtspunkte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte verstehen, dass die vorliegende Offenbarung ohne Weiteres als Grundlage zum Gestalten oder Abwandeln anderer Prozesse und Strukturen verwendet werden kann, um die gleichen Zwecke durchzuführen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu erreichen. Der Fachmann sollte auch verstehen, dass solche äquivalenten Konstruktionen nicht vom Gedanken und Schutzbereich der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Abwandlungen daran vornehmen kann, ohne vom Gedanken und Schutzbereich der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Struktur, die Folgendes umfasst: ein aktives Gebiet eines Transistors, wobei das aktive Gebiet ein Source/Drain-Gebiet umfasst, wobei das Source/Drain-Gebiet mindestens teilweise durch einen ersten Dotierstoff definiert ist, der eine erste Dotierstoffkonzentration aufweist, wobei das Source/Drain-Gebiet ferner einen zweiten Dotierstoff mit einem Konzentrationsprofil umfasst, das eine einheitliche Konzentration von einer Fläche des Source/Drain-Gebiets in eine Tiefe des Source/Drain-Gebiets aufweist, wobei die einheitliche Konzentration höher als die erste Dotierstoffkonzentration ist; und ein leitfähiges Merkmal, das das Source/Drain-Gebiet an der Fläche des Source/Drain-Gebiets kontaktiert.
  2. Struktur nach Anspruch 1, wobei das aktive Gebiet eine Finne umfasst und der Transistor ein Fin-Feldeffekttransistor (FinFET) ist.
  3. Struktur nach Anspruch 1 oder 2, wobei das Source/Drain-Gebiet ein Material umfasst, das Germanium enthält, und der zweite Dotierstoff eine Spezies umfasst, die Gallium enthält.
  4. Struktur nach einem der vorhergehenden Ansprüche, wobei die Tiefe mindestens 10 nm beträgt.
  5. Struktur nach einem der vorhergehenden Ansprüche 1 bis 3, wobei die Tiefe mindestens 5 nm beträgt.
  6. Struktur nach einem der vorhergehenden Ansprüche, wobei die einheitliche Konzentration höher als 1×1021 cm-3 ist.
  7. Struktur nach einem der vorhergehenden Ansprüche, die ferner eine dielektrische Schicht umfasst, wobei mindestens ein Abschnitt des leitfähigen Merkmals sich in mindestens einem Abschnitt der dielektrischen Schicht befindet und wobei das leitfähige Merkmal ein Silizid an der Fläche des Source/Drain-Gebiets und einen Kontakt zu dem Silizid umfasst.
  8. Struktur, die Folgendes umfasst: ein Substrat, das eine Finne umfasst, wobei die Finne ein Source/Drain-Gebiet aufweist, wobei das Source/Drain-Gebiet ein Material umfasst, das Germanium enthält, wobei das Source/Drain-Gebiet ferner ein Profil einer Galliumkonzentration umfasst, wobei das Profil eine Plattform an einer Fläche des Source/Drain-Gebiets aufweist und von der Plattform in das Source/Drain-Gebiet abnimmt; eine Gate-Struktur über der Finne; ein Silizidgebiet auf der Fläche des Source/Drain-Gebiets; und einen Kontakt auf dem Silizidgebiet.
  9. Struktur nach Anspruch 8, wobei die Plattform sich von der Fläche des Source/Drain-Gebiets mindestens 10 nm in das Source/Drain-Gebiet erstreckt.
  10. Struktur nach Anspruch 8, wobei die Plattform sich von der Fläche des Source/Drain-Gebiets mindestens 5 nm in das Source/Drain-Gebiet erstreckt.
  11. Struktur nach einem der vorhergehenden Ansprüche 8 bis 10, wobei die Plattform eine Konzentration aufweist, die höher als 1×1021 cm-3 ist.
  12. Struktur nach einem der vorhergehenden Ansprüche 8 bis 11, wobei das Source/Drain-Gebiet einen Dotierstoff umfasst, der eine Konzentration aufweist, die über das Source/Drain-Gebiet hinweg niedriger als eine Konzentration der Plattform ist.
  13. Verfahren, das Folgendes umfasst: Definieren eines aktiven Bereichs auf einem Substrat, wobei der aktive Bereich ein Source/Drain-Gebiet umfasst, wobei das Source/Drain-Gebiet mindestens teilweise durch einen ersten Dotierstoff definiert ist, der eine erste Konzentration aufweist; Implantieren eines zweiten Dotierstoffs in das Source/Drain-Gebiet, wobei der zweite Dotierstoff eine einheitliche Konzentration aufweist, die sich von einer Fläche des Source/Drain-Gebiets in eine Tiefe in dem Source/Drain-Gebiet erstreckt, wobei die einheitliche Konzentration höher ist als die erste Konzentration; und Bilden eines leitfähigen Merkmals, das das Source/Drain-Gebiet kontaktiert.
  14. Verfahren nach Anspruch 13, wobei das Source/Drain-Gebiet ein Material umfasst, das Germanium enthält, und der zweite Dotierstoff eine Spezies umfasst, die Gallium enthält.
  15. Verfahren nach Anspruch 13 oder 14, wobei das Implantieren des zweiten Dotierstoffs in das Source/Drain-Gebiet mindestens einen Abschnitt des Source/Drain-Gebiets amorphisiert.
  16. Verfahren nach einem der vorhergehenden Ansprüche 13 bis 15, das ferner das Amorphisieren von mindestens einem Abschnitt des Source/Drain-Gebiets umfasst, das das Implantieren eines Amorphisierungsfremdatoms in das Source/Drain-Gebiet vor dem Implantieren des zweiten Dotierstoffs umfasst.
  17. Verfahren nach einem der vorhergehenden Ansprüche 13 bis 16, wobei die Tiefe mindestens 15 nm beträgt.
  18. Verfahren nach einem der vorhergehenden Ansprüche 13 bis 16, wobei die Tiefe mindestens 10 nm beträgt.
  19. Verfahren nach einem der vorhergehenden Ansprüche 13 bis 18, wobei das Definieren des aktiven Bereichs auf dem Substrat das Definieren des Source/Drain-Gebiets in dem aktiven Bereich umfasst, wobei das Definieren des Source/Drain-Gebiets das epitaktische Wachsen des Source/Drain-Gebiets umfasst.
  20. Verfahren nach Anspruch 19, wobei das epitaktische Wachsen des Source/Drain-Gebiets das Dotieren vor Ort des Source/Drain-Gebiets mit dem ersten Dotierstoff umfasst.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11037924B2 (en) * 2017-11-21 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming source/drain contacts
KR20190110845A (ko) * 2018-03-21 2019-10-01 삼성전자주식회사 반도체 소자
US11121129B2 (en) * 2018-07-31 2021-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device
US11798991B2 (en) 2019-06-28 2023-10-24 Intel Corporation Amorphization and regrowth of source-drain regions from the bottom-side of a semiconductor assembly
US11133223B2 (en) * 2019-07-16 2021-09-28 Taiwan Semiconductor Manufacturing Co., Ltd. Selective epitaxy
US11728415B2 (en) * 2020-03-27 2023-08-15 Nexgen Power Systems, Inc. Method for regrown source contacts for vertical gallium nitride based FETS
US11489053B2 (en) * 2020-04-09 2022-11-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
DE102021106114A1 (de) * 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Multigate-vorrichtung mit reduziertem spezifischem kontaktwiderstand
US11862694B2 (en) * 2020-09-23 2024-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112011105702T5 (de) * 2011-10-01 2014-07-17 Intel Corporation Source-/Drain-Kontakte für nicht planare Transistoren
US9679967B1 (en) * 2016-09-30 2017-06-13 International Business Machines Corporation Contact resistance reduction by III-V Ga deficient surface
US20170221724A1 (en) * 2010-12-21 2017-08-03 Intel Corporation Transistors with high concentration of boron doped germanium

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1050988A (ja) * 1996-07-31 1998-02-20 Sharp Corp 絶縁ゲート型電界効果トランジスタ及びその製造方法
US6426278B1 (en) * 1999-10-07 2002-07-30 International Business Machines Corporation Projection gas immersion laser dopant process (PGILD) fabrication of diffusion halos
JP3746246B2 (ja) * 2002-04-16 2006-02-15 株式会社東芝 半導体装置の製造方法
JP4207591B2 (ja) * 2003-02-10 2009-01-14 日本電気株式会社 浅い拡散層を有する半導体装置の製造方法
US7611943B2 (en) * 2004-10-20 2009-11-03 Texas Instruments Incorporated Transistors, integrated circuits, systems, and processes of manufacture with improved work function modulation
JP4455441B2 (ja) 2005-07-27 2010-04-21 株式会社東芝 半導体装置の製造方法
CN100505184C (zh) * 2005-08-26 2009-06-24 中芯国际集成电路制造(上海)有限公司 金属硅化物制作中的选择性离子注入预非晶化方法
US20070228425A1 (en) * 2006-04-04 2007-10-04 Miller Gayle W Method and manufacturing low leakage MOSFETs and FinFETs
DE102007020258B4 (de) 2007-04-30 2018-06-28 Globalfoundries Inc. Technik zur Verbesserung des Transistorleitungsverhaltens durch eine transistorspezifische Kontaktgestaltung
CN101740514B (zh) * 2008-11-18 2011-03-23 中芯国际集成电路制造(上海)有限公司 Mos晶体管及其制作方法
JP2011086728A (ja) 2009-10-14 2011-04-28 Renesas Electronics Corp 半導体装置およびその製造方法
CN102693916B (zh) * 2011-03-25 2015-01-14 中国科学院微电子研究所 改进MOSFETs镍基硅化物热稳定性的方法
US8735993B2 (en) 2012-01-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET body contact and method of making same
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9406804B2 (en) 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9443769B2 (en) 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US9620601B2 (en) 2014-07-01 2017-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structures and methods of forming the same
US9831183B2 (en) 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
CN106158747B (zh) * 2015-03-30 2020-03-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9865504B2 (en) 2016-03-04 2018-01-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US9548366B1 (en) 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
US20180004762A1 (en) * 2016-06-30 2018-01-04 Quippy, Inc. User discovery in a location-based messaging platform
CN107731753B (zh) * 2016-08-12 2020-07-10 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN107785313B (zh) * 2016-08-26 2021-06-08 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR102276650B1 (ko) * 2017-04-03 2021-07-15 삼성전자주식회사 반도체 소자의 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170221724A1 (en) * 2010-12-21 2017-08-03 Intel Corporation Transistors with high concentration of boron doped germanium
DE112011105702T5 (de) * 2011-10-01 2014-07-17 Intel Corporation Source-/Drain-Kontakte für nicht planare Transistoren
US9679967B1 (en) * 2016-09-30 2017-06-13 International Business Machines Corporation Contact resistance reduction by III-V Ga deficient surface

Also Published As

Publication number Publication date
US20220367632A1 (en) 2022-11-17
US10950694B2 (en) 2021-03-16
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US20190288068A1 (en) 2019-09-19
TWI668863B (zh) 2019-08-11
US11450741B2 (en) 2022-09-20

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