CN109728071A - 掺杂具有导电部件的半导体器件 - Google Patents

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Abstract

本发明通常涉及半导体器件中的导电部件的掺杂。在实例中，结构包括晶体管的有源区域。有源区域包括源极/漏极区域，并且源极/漏极区域至少部分地由具有第一掺杂剂浓度的第一掺杂剂限定。源极/漏极区域还包括第二掺杂剂，其中，第二掺杂剂的浓度分布具有从源极/漏极区域的表面至源极/漏极区域的深度的一致浓度。一致浓度大于第一掺杂剂浓度。该结构还包括在源极/漏极区域的表面处接触源极/漏极区域的导电部件。本发明的实施例还涉及掺杂具有导电部件的半导体器件。

Description

掺杂具有导电部件的半导体器件
技术领域
本发明的实施例涉及掺杂具有导电部件的半导体器件。
背景技术
随着集成电路尺寸减小，硅化物区域以及接触插塞和硅化物区域之间的接触件也变得越来越小。因此，接触电阻可能变得越来越高。例如，在鳍式场效应晶体管(FinFET)中，鳍非常窄，导致接触件与鳍之间的接触面积非常小。
发明内容
本发明的实施例提供了一种半导体器件结构，包括：晶体管的有源区域，所述有源区域包括源极/漏极区域，所述源极/漏极区域至少部分地由具有第一掺杂剂浓度的第一掺杂剂限定，所述源极/漏极区域还包括第二掺杂剂，其中，所述第二掺杂剂的浓度分布具有从所述源极/漏极区域的表面至所述源极/漏极区域的深度的一致浓度，所述一致浓度大于所述第一掺杂剂浓度；以及导电部件，在所述源极/漏极区域的表面处接触所述源极/漏极区域。
本发明的另一实施例提供了一种半导体器件结构，包括：衬底，包括鳍，所述鳍具有源极/漏极区域，所述源极/漏极区域包括含锗材料，所述源极/漏极区域还包括镓浓度的分布，所述分布在所述源极/漏极区域的表面处具有平台，并且从所述平台至所述源极/漏极区域降低；栅极结构，位于所述鳍上方；硅化物区域，位于所述源极/漏极区域的表面上；以及接触件，位于所述硅化物区域上。
本发明的又一实施例提供了一种形成半导体器件结构的方法，包括：限定衬底上的有源区，所述有源区包括源极/漏极区域，所述源极/漏极区域至少部分地由具有第一浓度的第一掺杂剂限定；将第二掺杂剂注入至所述源极/漏极区域，所述第二掺杂剂具有从所述源极/漏极区域的表面延伸至所述源极/漏极区域的深度的一致浓度，所述一致浓度大于所述第一浓度；以及形成接触所述源极/漏极区域的导电部件。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的简化的鳍式场效晶体管(FinFET)的实例的三维视图。
图2A至图2B、图3A至图3B、图4A至图4B、图5A至图5B、图6A至图6B、图7A至图7B、图8A至图8B、图9A至图9B、图10A至图10B、图11A至图11B、图12A至图12B、图13A至图13B、图14A至图14B、图15A至图15B、图16A至图16B以及图17A至图17B是根据一些实施例的形成一个或多个FinFET的示例性工艺的中间阶段的截面图。
图18A至图18B和图19A至图19B是根据一些实施例的形成一个或多个FinFET的另一示例性工艺的中间阶段的截面图。
图20是根据一些实施例的导电部件和源极/漏极区域的截面图。
图21是根据一些实施例的示出各个掺杂剂分布的图。
图22是根据一些实施例的示例性器件结构的部分的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
例如，描述了至晶体管的源极/漏极区域的例如包括接触件的导电部件以及用于形成这种导电部件的方法。在一些实例中，将诸如一些实例中的镓的掺杂剂注入至源极/漏极区域内，其中，掺杂剂分布具有接近源极/漏极区域的表面的平台浓度，接近源极/漏极区域的表面的平台浓度大于源极/漏极区域的剩余部分的掺杂浓度。平台浓度可以减小接触件至源极/漏极区域的电阻。
本文描述和示出的示例性导电部件在鳍式场效应晶体管(FinFET)中实现；然而，本发明的范围内的导电部件也可以在平面晶体管和/或其它半导体器件中实现。此外，示出了形成FinFET的中间阶段。在使用替换栅极工艺形成的FinFET的上下文中描述了本文描述的一些实施例。在其它实例中，可以使用先栅极工艺。描述了示例性方法和结构的一些变型。本领域中普通技术人员将容易理解，可以作出的其它修改预期在其它实施例的范围内。虽然以特定顺序描述了方法实施例，但是各个其它方法实施例可以以任何逻辑顺序实施并且可以包括本文描述的更少或更多的步骤。
图1示出了三维视图中的简化的FinFET 40的实例。没有参照图1示出和描述的其它方面可以在以下附图和描述中变得显而易见。图1中的结构可以以例如一个或多个晶体管(诸如四个晶体管)工作的方式电连接或耦合。
FinFET 40包括位于衬底42上的鳍46a和46b。衬底42包括隔离区域44，并且鳍46a和46b每个均突出在隔离区域44之上并且从相邻的隔离区域44之间突出。栅极电介质48a和48b沿着鳍46a和46b的侧壁并且位于鳍46a和46b的顶面上方，并且栅电极50a和50b分别位于栅极电介质48a和48b上方。源极/漏极区域52a至52f设置在鳍46a和46b的相应区域中。源极/漏极区域52a和52b设置在鳍46a的相对于栅极电介质48a和栅电极50a的相对区域中。源极/漏极区域52b和52c设置在鳍46a的相对于栅极电介质48b和栅电极50b的相对区域中。源极/漏极区域52d和52e设置在鳍46b的相对于栅极电介质48a和栅电极50a的相对区域中。源极/漏极区域52e和52f设置在鳍46b的相对于栅极电介质48b和栅电极50b的相对区域中。
在一些实例中，四个晶体管可以通过以下方式来实现：(1)源极/漏极区域52a和52b、栅极电介质48a和栅电极50a；(2)源极/漏极区域52b和52c、栅极电介质48b和栅电极50b；(3)源极/漏极区域52d和52e、栅极电介质48a和栅电极50a；和(4)源极/漏极区域52e和52f、栅极电介质48b和栅电极50b。如所示的，例如，可以在各个晶体管之间共享一些源极/漏极区域，并且未示出为共享的其它源极/漏极区域可以与未示出的相邻晶体管共享。在一些实例中，各个源极/漏极区域可以被连接或耦合在一起，从而使得FinFET实现为两个功能晶体管。例如，如果相邻(例如，而不是相对)的源极/漏极区域52a至52f电连接，诸如通过合并外延生长的区域(例如，合并的源极/漏极区域52a和52d、合并的源极/漏极区域52b和52e等)，则可以实现两个功能晶体管。其它实例中的其它配置可以实现其它数量的功能晶体管。
图1进一步示出了在之后的附图中使用的参考截面。截面A-A位于沿着例如相对的源极/漏极区域52a至52c之间的鳍46a中的沟道的平面中。截面B-B位于垂直于截面A-A的平面中，并且横跨鳍46a中的源极/漏极区域52a并且横跨鳍46b中的源极/漏极区域52d。为了清楚起见，随后的附图参考这些参考截面。
图2A至图2B至图17A至图17B是根据一些实施例的形成一个或多个FinFET的示例性工艺的中间阶段的截面图。在图2A至图2B至图17A至图17B中，以字符“A”结尾的图示出了沿着与图1中的截面A-A类似的截面的截面图，并且以字符“B”结尾的图示出了沿着与图1中的截面B-B类似的截面的截面图。在一些附图中，可以省略其中示出的组件或部件的一些参考标号以避免模糊其它组件或部件；这是为了便于描述附图。
图2A和图2B示出了半导体衬底70。半导体衬底70可以是或包括掺杂(例如，掺杂有p型或n型掺杂剂)或未掺杂的块状半导体、绝缘体上半导体(SOI)衬底等。通常，SOI衬底包括形成在绝缘层上的半导体材料层。绝缘层可以是例如埋氧(BOX)层、氧化硅层等。在通常为硅或玻璃衬底的衬底上提供绝缘层。也可以使用诸如多层或梯度衬底的其它衬底。在一些实施例中，半导体衬底的半导体材料可以包括硅(Si)；锗(Ge)；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP或GaInAsP；或它们的组合。
图3A和图3B示出了半导体衬底70中的鳍74的形成。在示出的实例中，在形成鳍74时使用掩模72(例如，硬掩模)。例如，在半导体衬底70上方沉积一个或多个掩模层，并且之后将一个或多个掩模层图案化成掩模72。在一些实例中，一个或多个掩模层可以包括或可以是氮化硅、氮氧化硅、碳化硅、碳氮化硅等或它们的组合，并且可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)或其它沉积技术来沉积。可以使用光刻图案化一个或多个掩模层。例如，诸如可以通过使用旋涂在一个或多个掩模层上形成光刻胶，并且通过使用适当的光掩模将光刻胶暴露于光来图案化光刻胶。之后，取决于使用的是正性光刻胶还是负性光刻胶来去除光刻胶的曝光或未曝光部分。之后，可以诸如通过使用合适的蚀刻工艺将光刻胶的图案转移至一个或多个掩模层，形成掩模72。蚀刻工艺可以包括反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。该蚀刻可以是各向异性的。随后，例如，在灰化和/或湿剥离工艺中去除光刻胶。
使用掩模72，可以蚀刻半导体衬底70，从而使得沟槽76形成在相邻的一对鳍74之间，并且从而使得鳍74从半导体衬底70突出。蚀刻工艺可以包括RIE、NBE等或它们的组合。该蚀刻可以是各向异性的。
图4A至图4B示出了每个对应的沟槽76中的隔离区域78的形成。隔离区域78可以包括或可以是诸如氧化物(诸如，氧化硅)、氮化物等或它们的组合的绝缘材料，并且可以通过高密度等离子体CVD(HDP-CVD)、可流动CVD(FCVD)(例如，远程等离子体系统中的CVD基材料沉积以及后固化以使其转化成诸如氧化物的另一材料)等或它们的组合形成绝缘材料。可以使用由任何可接受的工艺形成的其它绝缘材料。在示出的实施例中，隔离区域78包括由FCVD工艺形成的氧化硅。诸如化学机械抛光(CMP)的平坦化工艺可以去除任何过量的绝缘材料和任何剩余的掩模72以形成共面的绝缘材料的顶面和鳍74的顶面。之后，使绝缘材料凹进以形成隔离区域78。绝缘材料是凹进的，从而使得鳍74从相邻的隔离区域78之间突出，这可以至少部分地将鳍74划定为半导体衬底70上的有源区。可以使用可接受的蚀刻工艺(诸如对绝缘材料的材料有选择性的工艺)使绝缘材料凹进。例如，可以使用采用蚀刻或应用材料SICONI工具或稀释的氢氟酸(dHF)的化学氧化物去除。此外，隔离区域78的顶面可以具有如图所示的平坦表面、可以由蚀刻工艺产生的凸表面、凹表面(诸如凹陷)或它们的组合。
本领域中普通技术人员将容易理解，参照图图2A至图2B至图4A至图4B描述的工艺仅仅是如何可以形成鳍74的一个实例。在其它实施例中，可以在半导体衬底70的顶面上方形成介电层；可以穿过介电层蚀刻沟槽；可以在沟槽中外延生长同质外延结构；并且可以使介电层凹进从而使得同质外延结构从介电层突出以形成鳍。仍在其它实施例中，异质外延结构可以用于鳍。例如，可以使鳍74凹进(例如，在隔离区域78的绝缘材料平坦化之后，并且在使绝缘层凹进之前)，并且可以在它们的位置外延生长与鳍不同的材料。在又一个实施例中，可以在半导体衬底70的顶面上方形成介电层；可以穿过介电层蚀刻沟槽；可使用与半导体衬底70的不同的材料在沟槽中外延生长异质外延结构；并且可以使介电层凹进从而使得异质外延结构从介电层突出以形成鳍。在外延生长同质外延或异质外延结构的一些实施例中，生长的材料可以在生长期间原位掺杂，这可以避免之前鳍的注入，但是原位掺杂和注入掺杂可以一起使用。此外，外延生长与用于p型器件的材料不同的n型器件的材料可能是有利的。在各个实施例中，鳍74可以包括硅、硅锗(SixGe1-x，其中，x可以在约0和100之间)、碳化硅、纯或基本上纯的锗、III-V族化合物半导体、II-VI族化合物半导体等。例如，用于形成III-V族化合物半导体的材料包括InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。
图5A和图5B示出了鳍74上的伪栅极堆叠件的形成。每个伪栅极堆叠件均包括蚀刻停止80、伪栅极82和掩模84。可以通过依次沉积相应的层并且图案化这些层来形成蚀刻停止80、伪栅极82和掩模84。例如，用于蚀刻停止80的层可以包括或可以是氧化硅、氮化硅等或它们的多层，并且可以诸如通过等离子体增强CVD(PECVD)、ALD或其它沉积技术热生长或沉积。用于伪栅极82的层可以包括或可以是通过CVD、PVD或其它沉积技术沉积的硅(例如，多晶硅)或另一材料。用于掩模84的层可以包括或可以是通过CVD、PVD、ALD或其它沉积技术沉积的氮化硅、氮氧化硅、碳氮化硅等或它们的组合。之后，可以例如使用如以上参照图3A和3B描述的光刻和一个或多个蚀刻工艺来图案化用于掩模84、伪栅极82和蚀刻停止80的层，以形成用于每个栅极堆叠件的掩模84、伪栅极82和蚀刻停止80。
在示出的实例中，伪栅极堆叠件实现为用于替换栅极工艺。在其它实例中，可以使用栅极堆叠件来先实施栅极工艺，该栅极堆叠件包括例如代替蚀刻停止80的栅极电介质以及代替伪栅极82的栅电极。在一些先栅极工艺中，可以使用与参照伪栅极堆叠件描述的类似的工艺和材料来形成栅极堆叠件；但是在其它实例中，可以实现其它工艺或材料。例如，栅极电介质可以包括或可以是高k介电材料，诸如具有大于约7.0的k值，高k介电材料可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb的金属氧化物或硅酸盐、它们的多层或它们的组合。也可以通过分子束沉积(MBD)、ALD、PECVD或其它沉积技术来沉积栅极电介质。栅电极也可以包括或可以是诸如TiN、TaN、TaC、Co、Ru、Al、它们的多层或它们的组合的含金属材料。
图6A和图6B示出了栅极间隔件86的形成。沿着伪栅极堆叠件的侧壁(例如，蚀刻停止80、伪栅极82和掩模84的侧壁)形成栅极间隔件86。例如，可以通过共形地沉积用于栅极间隔件86的一个或多个层并且各向异性蚀刻一个或多个层来形成栅极间隔件86。用于栅极间隔件86的一个或多个层可以包括氮化硅、氮氧化硅、碳氮化硅等、它们的多层或它们的组合，并且蚀刻工艺可以包括RIE、NBE或其它蚀刻工艺。
图7A和图7B示出了用于源极/漏极区域的凹槽90的形成。如图所示，在伪栅极堆叠件的相对侧上的鳍74中形成凹槽90。可以通过蚀刻工艺实施凹进。蚀刻工艺可以是各向同性的或各向异性的，或进一步地，可以相对于半导体衬底70的一个或多个晶面具有选择性。因此，基于所实施的蚀刻工艺，凹槽90可以具有各个截面轮廓。蚀刻工艺可以是诸如RIE、NBE等的干蚀刻或诸如使用四甲基氢氧化铵(TMAH)、氢氧化氨(NH4OH)或其它蚀刻剂的湿蚀刻。
图8A和图8B示出了凹槽90中的外延源极/漏极区域92的形成。外延源极/漏极区域92可以包括或可以是硅锗(SixGe1-x，其中x可以在约0和100之间)、碳化硅、硅磷、纯或基本上纯的锗、III-V族化合物半导体、II-VI族化合物半导体等。例如，用于形成III-V族化合物半导体的材料包括InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。可以诸如通过金属有机CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、汽相外延(VPE)、选择外延生长(SEG)等或它们的组合在凹槽90中外延生长材料而在凹槽90中形成外延源极/漏极区域92。如图8A和图8B示出的，由于隔离区域78的阻挡，首先在凹槽90中垂直地生长外延源极/漏极区域92，在此期间，不水平地生长外延源极/漏极区域92。在完全地填充凹槽90之后，可以垂直地和水平地生长外延源极/漏极区域92以形成小平面，其可以对应于半导体衬底70的晶面。在一些实例中，对于p型器件和n型器件，不同的材料用于外延源极/漏极区域。在凹进或外延生长期间适当的掩蔽可以允许不同的材料用于不同的器件。
本领域中普通技术人员也将容易理解，可以省略图7A至图7B和图8A至图8B的凹进和外延生长，并且可以通过将掺杂剂注入至鳍74来形成源极/漏极区域。在实现外延源极/漏极区域92的一些实例中，也可以诸如通过外延生长期间的原位掺杂和/或通过外延生长之后将掺杂剂注入至外延源极/漏极区域92来掺杂外延源极/漏极区域92。示例性掺杂剂可以包括或可以是例如用于p型器件的硼或用于n型器件的磷或砷，但是可以使用其它掺杂剂。外延源极/漏极区域92(或其它源极/漏极区域)可以具有在从约1019cm-3至约1021cm-3范围内的掺杂剂浓度。因此，可以通过掺杂(例如，在适当的情况下，通过在外延生长期间的注入和/或原位掺杂)和/或通过外延生长来划定源极/漏极区域，在适当的情况下，其可以进一步划定其中划定源极/漏极区域的有源区域。
图9A至图9B示出了非晶化注入94。在一些实施方式中，可以省略非晶化注入94。在一些实例中，非晶化注入94包括将掺杂物注入至外延源极/漏极区域92以使外延源极/漏极区域92的上部96非晶化。例如，制成的非晶的上部96可以从外延源极/漏极区域92的相应的上表面延伸至从约2nm至约20nm的深度。在一些实例中，诸如对于p型器件，外延源极/漏极区域92是SixGe1-x，并且锗是被注入以非晶化外延源极/漏极区域92的上部96的物质。在这种实例中，注入能量可以在从约1keV至约15keV的范围内，诸如约10keV，其中，剂量浓度在从约5x1013cm-2至约5x1014cm-2的范围内。
图10A至图10B示出了至外延源极/漏极区域92的上部96的掺杂剂注入98。掺杂剂注入98可以将掺杂剂注入至上部96以减小相应的外延源极/漏极区域92和随后形成的导电部件(例如，包括接触件)之间的接触电阻。在一些实例中，用于掺杂剂注入98的掺杂物质可以在注入时非晶化上部96(并且因此，可以称为自非晶化)。在这些实例中或在不同的实例中，可以省略图9A和图9B的非晶化注入94。掺杂剂注入98可以将掺杂剂注入至上部96内，从而使得上部96具有从上部96的相应的上表面至等于或大于5nm、等于或大于10nm或等于或大于15nm的深度的掺杂剂的一致浓度。掺杂剂的一致浓度可以大于划定的至少部分的源极/漏极区域(例如，通过外延生长期间的注入和/或原位掺杂形成的)的掺杂剂的浓度。掺杂剂在外延源极/漏极区域92中的浓度可以从一致浓度降低至外延源极/漏极区域92的更深处的浓度。以下将参照图20和图21描述掺杂剂注入98的额外的示例性细节以及由掺杂剂注入98产生的掺杂剂的浓度。
在一些实例中，诸如对于p型器件，外延源极/漏极区域92是SixGe1-x，并且镓是注入至外延源极/漏极区域92的上部96的用于掺杂剂注入98的物质。在这种实例中，注入能量可以在从约0.5keV至约10keV的范围内，其中，剂量浓度在从约1x1015cm-2至约1x1016cm-2的范围内。从外延源极/漏极区域92的上表面至深度的镓的一致浓度可以在从约1021cm-3至约1022cm-3的范围内，并且更具体地，约5x1021cm-3。
在掺杂剂注入98之后，实施退火以激活掺杂剂并且使非晶化的上部96(例如，通过非晶化注入94和/或通过掺杂剂注入98)重结晶。在一些实例中，退火可以在从约600℃至约1000℃的范围内的温度下持续时间在等于或小于约1分钟、等于或小于约12秒或等于或小于约1秒的范围内。在其它实例中，退火可以是实施几纳秒(诸如，等于或小于约100ns)的持续时间的激光退火。在进一步的实例中，退火可以是实施几纳秒(诸如，约1ns)的持续时间的熔化退火。
图11A至图11B示出了一个或多个介电层100的形成。例如，一个或多个介电层100可以包括蚀刻停止层(ESL)和层间电介质(ILD)。通常，蚀刻停止层可以提供在形成例如接触件或通孔时停止蚀刻工艺的机制。蚀刻停止层可以由与邻近的层(例如，层间电介质)具有不同蚀刻选择性的介电材料形成。蚀刻停止层可以共形地沉积在外延源极/漏极区域92、伪栅极堆叠件、间隔件86和隔离区域78上方。蚀刻停止层可以包括或可以是氮化硅、碳氮化硅、碳氧化硅、氮化碳等或它们的组合，并且可以通过CVD、PECVD、ALD或其它沉积技术来沉积。层间电介质可以包括或可以是二氧化硅、低k介电材料(例如，材料的介电常数低于二氧化硅)，低k介电材料诸如氮氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)、氟化硅酸盐玻璃(FSG)、有机硅酸盐玻璃(OSG)、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的复合物等或它们的组合。可以通过旋涂、CVD、FCVD、PECVD、PVD或其它沉积技术来沉积层间电介质。
一个或多个介电层100形成为具有与伪栅极82的顶面共面的顶面。可以实施诸如CMP的平坦化工艺，以使一个或多个介电层100的顶面与伪栅极82的顶面齐平。CMP也可以去除伪栅极82上的掩模84(以及在一些情况下，间隔件86的上部)。因此，伪栅极82的顶面通过一个或多个介电层100暴露。
图12A和图12B示出了用栅极电介质102、栅电极104和掩模106替换伪栅极堆叠件。诸如通过一个或多个蚀刻工艺去除伪栅极82和蚀刻停止80。可以通过蚀刻工艺去除伪栅极82，其中，蚀刻停止80用作蚀刻停止层，并且随后，可以通过不同的蚀刻工艺去除蚀刻停止80。蚀刻工艺可以是例如RIE、NBE、湿蚀刻或其它蚀刻工艺。
例如，在去除伪栅极82和蚀刻停止80的地方形成用于栅极电介质102的层。例如，可以在去除伪栅极堆叠件的地方沿着栅极间隔件86的侧壁、鳍74的顶面和侧壁，以及一个或多个介电层100的顶面上方共形地沉积用于栅极电介质102的层。用于栅极电介质102的层可以是或包括氧化硅、氮化硅、高k介电材料、它们的多层或其它介电材料。高k介电材料可以具有大于约7.0的k值，并且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb的金属氧化物或金属硅酸盐或它们的组合。可以通过ALD、PECVD、MBD或其它沉积技术来沉积用于栅极电介质102的层。
在用于栅极电介质102的层上方形成用于栅电极104的层。用于栅电极104的层可以填充去除伪栅极堆叠件的剩余区域。用于栅电极的层可以是或包括诸如TiN、TaN、TaC、Co、Ru、Al、它们的多层或它们的组合的含金属材料。可以通过ALD、PECVD、MBD、PVD或其它沉积技术来沉积用于栅电极104的层。
去除用于栅电极104和栅极电介质102的层的位于一个或多个介电层100的顶面之上的部分。例如，如CMP的平坦化工艺可以去除用于栅电极104和栅极电介质102的层的位于一个或多个介电层100的顶面之上的部分。随后，回蚀刻可以使栅电极104和栅电介质102的顶面凹进至一个或多个介电层100的顶面之下的水平。例如，回蚀刻可以是RIE、湿蚀刻或其它蚀刻工艺。因此，栅电极104和栅极电介质102可以形成为如图12A所示。
在栅电极104和栅极电介质102上方(例如，已经回蚀刻栅电极104和栅极电介质102的地方)以及一个或多个介电层100上方形成用于掩模106的层。用于掩模106的层可以包括或可以是氮化硅、氮氧化硅、碳化硅、碳氮化硅等或它们的组合，并且可以通过CVD、PVD、ALD或其它沉积技术来沉积。去除用于掩模106的层的位于一个或多个介电层100的顶面之上的部分。例如，如CMP的平坦化工艺可以去除用于掩模106的层的位于一个或多个介电层100的顶面之上的部分，并且掩模106的顶面可以形成为与一个或多个介电层100的顶面共面。
如前所述，具有栅极电介质和栅电极的栅极堆叠件可以在先栅极工艺而不是示出的替换栅极工艺中实现。在这种实例中，可以省略参照图11A至图11B和图12A至图12B描述的一些工艺。例如，如果在图11A至图11B中使用平坦化工艺，则一个或多个介电层100的顶面可以保持在栅极堆叠件的顶面之上。可以省略伪栅极堆叠件的去除以及图12A至图12B中的替换栅极电介质、栅电极和掩模。
图13A至图13B示出了穿过一个或多个介电层100至外延源极/漏极区域92的开口110的形成，以暴露外延源极/漏极区域92的至少相应的部分。在一个或多个介电层100和掩模106上形成掩模112以用于形成开口110。用于掩模112的层可以包括或可以是通过CVD、PVD、ALD或其它沉积技术沉积的氮化硅、氮氧化硅、碳氮化硅等或它们的组合。之后，例如，可以使用光刻和一个或多个蚀刻工艺图案化用于掩模112的层。使用掩模112，使用诸如RIE、NBE或其它蚀刻工艺的一个或多个蚀刻工艺形成穿过一个或多个介电层100的开口110。
虽然未具体示出，但是可以实施非晶化注入以非晶化将要形成硅化物区域的外延源极/漏极区域92的上部，如以下描述的。与没有使用非晶化注入的硅化物的形成相比，外延源极/漏极区域92的非晶化上部可以允许更高效和/或更快速地形成硅化物。在一些实例中，用于非晶化注入的物质是锗或另一物质。
图14A和图14B示出了开口110中的金属层114和阻挡层116的形成。在开口110中共形地沉积金属层114，并且在金属层114上共形地沉积阻挡层116。具体地，金属层114沉积在由开口110暴露的外延源极/漏极区域92的上表面上并且沿着开口110的其它表面。金属层114可以是或包括例如钛、钴、镍等或它们的组合，并且可以通过ALD、CVD或其它沉积技术来沉积。例如，金属层114可以沉积至在从2nm至约15nm的范围内的厚度。阻挡层116可以是或包括氮化钛、氧化钛、氮化钽、氧化钽等或它们的组合，并且可以通过ALD、CVD或其它沉积技术来沉积。例如，阻挡层116可以沉积至在从2nm至约15nm的范围内的厚度。
图15A和图15B示出了外延源极/漏极区域92的上部上的硅化物区域118的形成。可以通过使外延源极/漏极区域92的上部与金属层114和/或阻挡层116反应来形成硅化物区域118。实施退火以促进外延源极/漏极区域92与金属层114和/或阻挡层116的反应。退火可以在从约500℃至约600℃的范围内的温度下持续时间大于或等于约10秒。例如，硅化物区域118可以具有在从约2nm至约20nm的范围内的厚度。在一些实例中，可以实施蚀刻以去除金属层114和/或阻挡层116的未反应部分。
图16A和图16B示出了填充开口110的接触件120的形成。接触件120可以是或包括钨、铜、铝、金、银、它们的合金等或它们的组合，并且可以通过CVD、ALD、PVD或其它沉积技术来沉积。在沉积接触件120的材料之后，例如可以通过使用诸如CMP的平坦化工艺去除过量的材料。平坦化工艺可以从一个或多个介电层100的顶面之上去除接触件120、阻挡层116、金属层114和掩模112的过量的材料。因此，接触件120、阻挡层116、金属层114以及一个或多个介电层100的顶面可以共面。因此，包括接触件120、阻挡层116、金属层114和/或硅化物区域118的导电部件可以形成至外延源极/漏极区域92。
虽然导电部件(例如，包括接触件120)在附图中描绘为具有特定配置，但是导电部件可以具有任何配置。例如，可以形成分离的导电部件以分隔开外延源极/漏极区域92。本领域中普通技术人员将容易理解对本文描述的工艺步骤的修改，以实现不同的配置。
图17A和图17B示出了一个或多个介电层122和一个或多个介电层122中的导电部件124的形成。例如，一个或多个介电层122可以包括蚀刻停止层(ESL)和层间电介质(ILD)或金属间电介质(IMD)。蚀刻停止层可以沉积在一个或多个介电层100、接触件120、掩模106等上方。蚀刻停止层可以包括或可以是氮化硅、碳氮化硅、碳氧化硅、氮化碳等或它们的组合，并且可以通过CVD、PECVD、ALD或其它沉积技术来沉积。层间电介质或金属间电介质可以包括或可以是二氧化硅、低k介电材料，低k介电材料诸如氧氮化硅、PSG、BSG、BPSG、USG、FSG、OSG、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的复合物等或它们的组合。可以通过旋涂、CVD、FCVD、PECVD、PVD或其它沉积技术来沉积层间电介质或金属间电介质。
在将要形成导电部件124的一个或多个介电层122中和/或穿过一个或多个介电层122形成凹槽和/或开口。例如，可以使用光刻和一个或多个蚀刻工艺将一个或多个介电层122图案化有凹槽和/或开口。之后，可以在凹槽和/或开口中形成导电部件124。例如，导电部件124可以包括阻挡层和形成在阻挡层上的导电材料。可以在凹槽和/或开口中以及一个或多个介电层122上方共形地沉积阻挡层。阻挡层可以是或包括氮化钛、氧化钛、氮化钽、氧化钽等或它们的组合并且可以通过ALD、CVD或其它沉积技术来沉积。导电材料可以是或包括钨、铜、铝、金、银、它们的合金等或它们的组合，并且可以通过CVD、ALD、PVD或其它沉积技术来沉积。在沉积导电部件124的材料之后，例如，可以通过使用诸如CMP的平坦化工艺去除过量的材料。平坦化工艺可以从一个或多个介电层122的顶面之上去除导电部件124的过量的材料。因此，导电部件124和一个或多个介电层122的顶面可以共面。导电部件124可以是或可以称为接触件、通孔、导线等。
图18A至图18B至图19A至图19B是根据一些实施例的形成一个或多个FinFET的示例性工艺的中间阶段的截面图。在图18A至图18B至图19A至图19B中，以字符“A”结尾的图示出了沿着与图1中的截面A-A类似的截面的截面图，并且以字符“B”结尾的图示出了沿着与图1中的截面B-B类似的截面的截面图。在一些附图中，可以省略其中示出的组件或部件的一些参考标号以避免模糊其它组件或部件；这是为了便于描述附图。
在图18A至图18B至图19A至图19B的示例性工艺中，工艺如以上参照图2A至图2B至图8A至图8B和图11A至图11B至图13A至图13B中的穿过一个或多个介电层100形成开口110描述的进行。在该实例中，省略了图9A至图9B和图10A至图10B所示的工艺。该实例中的工艺在图18A至图18B处继续。
图18A至图18B示出了非晶化注入140。在一些实施方式中，可以省略非晶化注入140。在一些实例中，非晶化注入140包括将掺杂物通过穿过一个或多个介电层100的开口110注入至外延源极/漏极区域92以使外延源极/漏极区域92的上部142非晶化。例如，制成的非晶的上部142可以从外延源极/漏极区域92的相应的上表面延伸至从约2nm至约20nm的深度。在一些实例中，诸如对于p型器件，外延源极/漏极区域92是SixGe1-x，并且锗是被注入以非晶化外延源极/漏极区域92的上部142的物质。在这种实例中，注入能量可以在从约1keV至约15keV的范围内，诸如约10keV，其中，剂量浓度在从约5x1013cm-2至约5x1014cm-2的范围内。
图19A至图19B示出了至外延源极/漏极区域92的上部142的掺杂剂注入144。掺杂剂注入144可以将掺杂剂通过穿过一个或多个介电层100的开口110注入至上部142以减小相应的外延源极/漏极区域92和随后形成的导电部件(例如，包括接触件)之间的接触电阻。在一些实例中，用于掺杂剂注入144的掺杂物质可以在注入时非晶化上部142(并且因此，可以称为自非晶化)。在这些实例中或在不同的实例中，可以省略图18A和图18B的非晶化注入140。掺杂剂注入144可以将掺杂剂注入至上部142内，从而使得上部142具有从上部142的相应的上表面至等于或大于5nm、等于或大于10nm或等于或大于15nm的深度的掺杂剂的一致浓度。掺杂剂的一致浓度可以大于划定的至少部分的源极/漏极区域(例如，通过外延生长期间的注入和/或原位掺杂形成)的掺杂剂的浓度。掺杂剂在外延源极/漏极区域92中的浓度可以从一致浓度降低至外延源极/漏极区域92的更深处的浓度。以下将参照图20和图21描述掺杂剂注入144的额外的示例性细节以及由掺杂剂注入144产生的掺杂剂的浓度。
在一些实例中，诸如对于p型器件，外延源极/漏极区域92是SixGe1-x，并且镓是注入至外延源极/漏极区域92的上部142的用于掺杂剂注入144的物质。在这种实例中，注入能量可以在从约0.5keV至约10keV的范围内，其中，剂量浓度在从约1x1015cm-2至约1x1016cm-2的范围内。从外延源极/漏极区域92的上表面至深度的镓的一致浓度可以在从约1021cm-3至约1022cm-3的范围内，并且更具体地，约5x1021cm-3。
在掺杂剂注入144之后，实施退火以激活掺杂剂并且使非晶化的上部142(例如，通过非晶化注入140和/或通过掺杂剂注入144)重结晶。在一些实例中，退火可以在从约600℃至约1000℃的范围内的温度下持续时间在等于或小于约1分钟、等于或小于约12秒或等于或小于约1秒的范围内。在其它实例中，退火可以是实施几纳秒(诸如，等于或小于约100ns)的持续时间的激光退火。在进一步的实例中，退火可以是实施几纳秒(诸如，约1ns)的持续时间的熔化退火。
在图18A至图18B和图19A至图19B的示例性工艺中，工艺用非晶化注入继续，如果实现，则至图14A至图14B至图17A至图17B的工艺。
图20示出了根据一些实施例的导电部件(例如，包括接触件120)和外延源极/漏极区域92的截面图。外延源极/漏极92包括平台掺杂剂区域200和拖尾掺杂剂区域202。平台掺杂剂区域200中的掺杂剂浓度(例如，图10A至图10B和图19A至图19B中注入的掺杂剂的浓度)贯穿平台掺杂剂区域200基本一致或恒定。从平台掺杂剂区域200中的基本一致或恒定的掺杂剂浓度开始，掺杂剂浓度在拖尾掺杂剂区域202中梯度降低。
图21是根据一些实施例的示出各个掺杂剂分布的图。该图示出了原始注入的掺杂剂分布300(例如，在掺杂剂注入之前有或者没有非晶化注入)、没有先前的非晶化注入的第一退火的掺杂剂分布302以及具有先前的非晶化注入的第二退火的掺杂剂分布304。示出的掺杂剂分布是用于将镓注入至硅锗的。用于分布300和304的任何非晶化注入均使用锗作为注入物质，并且用于分布302和304的退火是1000℃下的快速热退火。可以在其它实施例中使用其它掺杂剂、掺杂剂注入至其中的材料、非晶化物质或退火。
如图所示，分布300、302和304的每个均具有贯穿高达约8nm(例如，对于分布302)或约12nm(例如，对于分布300和304)的深度的基本一致或恒定的掺杂剂浓度。在一些实例中，这些基本一致的或恒定的掺杂剂浓度可以是平台掺杂剂区域200。从这些基本上一致的或恒定的掺杂剂浓度开始(例如，开始于约8nm的深度(例如，对于分布302)，或约12nm的深度(例如，对于分布300和304))，掺杂剂浓度随着分布远离分布300、302和304中的基本一致或恒定的掺杂剂浓度延伸(例如，随着深度增加)而降低。
如前所述，在一些实例中，用于掺杂剂注入的掺杂物质可以是镓。在一些实例中，镓可以具有有利方面。例如，镓在锗中比诸如硼的其它掺杂物质具有更高的固体溶解度。因此，当外延源极/漏极区域92中的锗含量较高时，与其它掺杂剂相比，镓可以具有更高的活性，并且因此贡献更多的空穴。此外，镓(例如，Ga69)在原子尺度上比诸如硼的其它物质更大。这可以允许镓的注入自非晶化，并且因此，可以省略镓的注入之前的非晶化注入。
此外，图21中示出的掺杂分布的平台浓度可以通过注入镓来实现，注入镓可以有助于在外延源极/漏极区域92和/或硅化物区域118的表面处具有适当的浓度。例如，在一些示例性工艺中，由于蚀刻(诸如图13A至图13B中示出的工艺期间)，可以实现外延源极/漏极区域92的一些损失。在一些实例中，即使外延源极/漏极区域92有一些损失，诸如5nm的损失(例如，从而使得平台浓度保持贯穿外延源极/漏极区域92中的3nm、5nm、7nm或10nm的深度)，平台浓度也可以允许表面处的掺杂剂浓度保持基本不变。其它掺杂物质可能不能实现平台浓度，并且因此，由于外延源极/漏极区域92的一些损失，表面处的掺杂剂浓度可能降低。因此，在一些实例中，可以实现高掺杂剂浓度，这可以减小至外延源极/漏极区域92(例如，在导电部件120与外延源极/漏极区域92之间)的接触电阻，
而且，镓可能比其它掺杂物质更不太可能扩散。这可以允许掺杂剂分布在随后的工艺之后(例如退火之后)保持接近于初始注入的掺杂剂分布。这可以允许在热预算的处理中更灵活。例如，可以在各个高温工艺之前实施掺杂剂注入。此外，由于镓可能不易于扩散，因此可以减轻如FinFET的晶体管中的短沟道效应。
如前所述，器件结构可以在不同的实施方式中变化。图22示出了根据一些实施例的器件结构的另一实施方式的部分的截面图。图22的结构可以称为“冠”结构，而例如图4B的结构可以称为“非冠”结构。如图22所示，隔离区域78的下表面可以处于不同的层级。这可以在形成鳍74时图案化半导体衬底70期间获得，诸如通过两个或多个图案化和蚀刻工艺。
实施例是结构。该结构包括晶体管的有源区域。有源区域包括源极/漏极区域，并且源极/漏极区域至少部分地由具有第一掺杂剂浓度的第一掺杂剂限定。源极/漏极区域还包括第二掺杂剂，其中，第二掺杂剂的浓度分布具有从源极/漏极区域的表面至源极/漏极区域的深度的一致浓度。一致浓度大于第一掺杂剂浓度。该结构还包括在源极/漏极区域的表面处接触源极/漏极区域的导电部件。
在实施例中，有源区域包括鳍，并且晶体管是鳍式场效应晶体管(FinFET)。在实施例中，源极/漏极区域包括含锗材料，并且第二掺杂剂包括含镓物质。在实施例中，深度为至少10nm，并且在另一实施例中，深度为至少5nm。在实施例中，一致浓度大于1x1021cm-3。在实施例中，该结构还包括介电层，并且导电部件的至少部分位于介电层的至少部分中。在实施例中，导电部件包括位于源极/漏极区域的表面处的硅化物以及至硅化物的接触件。
另一实施例是结构，该结构包括包含鳍的衬底以及位于鳍上方的栅极结构。该鳍具有源极/漏极区域。源极/漏极区域包括含锗材料并且源极/漏极区域还包括镓浓度分布。该分布在源极/漏极区域的表面处具有平台，并且从平台至源极/漏极区域降低。该结构还包括位于源极/漏极区域的表面上的硅化物区域以及位于硅化物区域上的接触件。
在实施例中，该平台从源极/漏极区域的表面延伸至源极/漏极区域内至少10nm，并且在另一实施例中，该平台从源极/漏极区域的表面延伸至源极/漏极区域内至少5nm。在实施例中，该平台具有大于1×1021cm-3的浓度。在实施例中，源极/漏极区域包括掺杂剂，该掺杂剂的浓度小于贯穿源极/漏极区域的平台的浓度。
进一步实施例是方法，限定衬底上的有源区。有源区包括源极/漏极区域，并且源极/漏极区域至少部分地由具有第一浓度的第一掺杂剂限定。将第二掺杂剂注入至源极/漏极区域。第二掺杂剂具有从源极/漏极区域的表面延伸至源极/漏极区域的深度的一致浓度。一致浓度大于第一浓度。形成接触源极/漏极区域的导电部件。
在实施例中，源极/漏极区域包括含锗材料，并且第二掺杂剂包括含镓物质。在实施例中，将第二掺杂剂注入至源极/漏极区域来非晶化源极/漏极区域的至少部分。在实施例中，该方法还包括在注入第二掺杂剂之前，包括将非晶化杂质注入至源极/漏极区域来非晶化源极/漏极区域的至少部分。在实施例中，深度为至少15nm，并且在另一实施例中，深度为至少10nm。在实施例中，在衬底上限定有源区包括在有源区中限定源极/漏极区域，并且限定源极/漏极区域包括外延生长源极/漏极区域。在实施例中，外延生长源极/漏极区域包括用第一掺杂剂原位掺杂源极/漏极区域。在实施例中，在源极/漏极区域上方形成介电层，并且穿过介电层形成开口以暴露源极/漏极区域的至少部分。在实施例中，在形成开口之后实施注入第二掺杂剂，并且在开口中形成导电部件。在实施例中，在注入第二掺杂剂之后形成介电层，并且在开口中形成导电部件。在实施例中，形成导电部件包括在源极/漏极区域的表面处形成硅化物，并且形成至硅化物的接触件。
另一实施例是结构。该结构包括包含有源区的衬底。源极/漏极区域包括掺杂剂，掺杂剂具有从有源区的表面至源极/漏极区域的第一深度的掺杂剂的平台浓度，并且掺杂剂的浓度从源极/漏极区域的第一深度降低至第二深度。该结构还包括位于衬底的有源区上方并且靠近源极/漏极区域的栅极结构，以及位于衬底上方并且接触源极/漏极区域的导电部件。
在实施例中，有源区包括鳍，并且栅极结构位于鳍上方。在实施例中，源极/漏极区域包括硅锗，并且掺杂剂包括镓物质。在实施例中，第一深度为至少10nm，并且在另一实施例中，第一深度为至少5nm。在实施例中，平台浓度大于1×1021cm-3。在实施例中，该结构还包括介电层。在实施例中，导电部件的至少部分位于介电层的至少部分中，并且导电部件包括位于有源区的表面处的硅化物以及至硅化物的接触件。
另一实施例是方法。在衬底的有源区上方形成栅极结构。在有源区中并且靠近栅极结构形成源极/漏极区域。在形成源极/漏极区域之后，将掺杂剂注入至源极/漏极区域。掺杂剂具有从源极/漏极区域的表面至源极/漏极区域的深度的一致的平台浓度。在衬底上方形成至源极/漏极区域的导电部件。
在实施例中，源极/漏极区域包括硅锗材料，并且掺杂剂包括镓。在实施例中，将掺杂剂注入至源极/漏极区域来非晶化源极/漏极区域的至少部分。在实施例中，该方法还包括在注入掺杂剂之前，包括将非晶化杂质注入至源极/漏极区域来非晶化源极/漏极区域的至少部分。在实施例中，深度为至少15nm，而在另一实施例中，深度为至少10nm。在实施例中，形成源极/漏极区域包括外延生长源极/漏极区域。在实施例中，外延生长源极/漏极区域包括用浓度小于一致的平台浓度的额外的掺杂剂原位掺杂源极/漏极区域。在实施例中，形成导电部件包括：在源极/漏极区域的表面处形成硅化物，并且形成至硅化物的接触件。在实施例中，该方法还包括在源极/漏极区域上方形成介电层，并且形成穿过介电层的开口以暴露源极/漏极区域的至少部分。在实施例中，在形成开口之后实施注入掺杂剂，并且在开口中形成导电部件。在实施例中，在注入掺杂剂之后，在源极/漏极区域上方形成介电层，并且在开口中形成导电部件。
另一实施例是方法。在衬底上形成鳍。在鳍上方形成栅极结构。在鳍中限定源极/漏极区域，并且源极/漏极区域包括含锗材料。在源极/漏极区域中注入含镓掺杂剂。含镓掺杂剂具有从源极/漏极区域的表面至源极/漏极区域的第一深度的平台的浓度分布，以及从源极/漏极区域的第一深度至第二深度降低的梯度。形成至源极/漏极区域的导电部件。
在实施例中，在源极/漏极区域中注入含镓掺杂剂来非晶化源极/漏极区域的至少部分。在实施例中，该方法还包括在注入含镓掺杂剂之前，包括将含镓杂质注入至源极/漏极区域来非晶化源极/漏极区域的至少部分。在实施例中，第一深度为至少15nm，并且在另一实施例中，第一深度为至少10nm。在实施例中，限定源极/漏极区域包括：在鳍中形成凹槽，并且在凹槽中外延生长源极/漏极区域。在实施例中，外延生长源极/漏极区域包括用浓度小于浓度分布的平台的额外的掺杂剂原位掺杂源极/漏极区域。在实施例中，形成导电部件还包括：在源极/漏极区域的表面处形成硅化物，并且形成至硅化物的接触件。在实施例中，该方法还包括：在源极/漏极区域上方形成介电层，并且形成穿过介电层的开口以暴露源极/漏极区域的至少部分。在实施例中，在形成开口之后实施注入含镓掺杂剂，并且在开口中形成导电部件。在实施例中，在注入含镓掺杂剂之后，在源极/漏极区域上方形成介电层，并且在开口中形成导电部件。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件结构，包括：
晶体管的有源区域，所述有源区域包括源极/漏极区域，所述源极/漏极区域至少部分地由具有第一掺杂剂浓度的第一掺杂剂限定，所述源极/漏极区域还包括第二掺杂剂，其中，所述第二掺杂剂的浓度分布具有从所述源极/漏极区域的表面至所述源极/漏极区域的深度的一致浓度，所述一致浓度大于所述第一掺杂剂浓度；以及
导电部件，在所述源极/漏极区域的表面处接触所述源极/漏极区域。
2.根据权利要求1所述的半导体器件结构，其中，所述有源区域包括鳍，并且所述晶体管是鳍式场效应晶体管(FinFET)。
3.根据权利要求1所述的半导体器件结构，其中，所述源极/漏极区域包括含锗材料，并且所述第二掺杂剂包括含镓物质。
4.根据权利要求1所述的半导体器件结构，其中，所述深度为至少10nm。
5.根据权利要求1所述的半导体器件结构，其中，所述深度为至少5nm。
6.根据权利要求1所述的半导体器件结构，其中，所述一致浓度大于1x1021cm-3。
7.根据权利要求1所述的半导体器件结构，还包括介电层，其中，所述导电部件的至少部分位于所述介电层的至少部分中，并且其中，所述导电部件包括位于所述源极/漏极区域的表面处的硅化物以及至所述硅化物的接触件。
8.一种半导体器件结构，包括：
衬底，包括鳍，所述鳍具有源极/漏极区域，所述源极/漏极区域包括含锗材料，所述源极/漏极区域还包括镓浓度的分布，所述分布在所述源极/漏极区域的表面处具有平台，并且从所述平台至所述源极/漏极区域降低；
栅极结构，位于所述鳍上方；
硅化物区域，位于所述源极/漏极区域的表面上；以及
接触件，位于所述硅化物区域上。
9.根据权利要求8所述的半导体器件结构，其中，所述平台从所述源极/漏极区域的表面延伸至所述源极/漏极区域内至少10nm。
10.一种形成半导体器件结构的方法，包括：
限定衬底上的有源区，所述有源区包括源极/漏极区域，所述源极/漏极区域至少部分地由具有第一浓度的第一掺杂剂限定；
将第二掺杂剂注入至所述源极/漏极区域，所述第二掺杂剂具有从所述源极/漏极区域的表面延伸至所述源极/漏极区域的深度的一致浓度，所述一致浓度大于所述第一浓度；以及
形成接触所述源极/漏极区域的导电部件。
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