KR20190049331A - 도전성 피처를 갖는 반도체 디바이스에 대한 도핑 - Google Patents

도전성 피처를 갖는 반도체 디바이스에 대한 도핑 Download PDF

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Abstract

본 개시는 일반적으로 반도체 디바이스 내의 도전성 피처들에 대한 도핑에 관한 것이다. 예시에서, 구조물은 트랜지스터의 활성 영역을 포함한다. 활성 영역은 소스/드레인 영역을 포함하고, 소스/드레인 영역은 제 1 도펀트 농도를 갖는 제 1 도펀트에 의해 적어도 부분적으로 규정된다. 소스/드레인 영역은, 소스/드레인 영역의 표면으로부터 소스/드레인의 깊이까지 일정한 농도를 갖는 농도 프로파일을 갖는 제 2 도펀트를 더 포함한다. 일정한 농도는 제 1 도펀트 농도보다 크다. 구조물은 소스/드레인 영역의 표면에서 소스/드레인 영역과 접촉하는 도전성 피처를 더 포함한다.

Description

도전성 피처를 갖는 반도체 디바이스에 대한 도핑{DOPING FOR SEMICONDUCTOR DEVICE WITH CONDUCTIVE FEATURE}
본 발명은 도전성 피처를 갖는 반도체 디바이스에 대한 도핑에 관한 것이다.
집적 회로들의 다운 사이징(down-sizing)이 증가함에 따라, 규화물 영역들, 및 그에 따른 접촉 플러그들과 규화물 영역들 사이의 접촉부가 또한 점점 더 작아지고 있다. 따라서, 접촉 저항이 점점 더 높아질 수 있다. 예를 들어, 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)들에서, 핀들이 매우 좁아서 접촉부들과 핀들 사이의 접촉 영역들을 매우 작아지게 한다.
본 개시의 양태는 첨부 도면들과 함께 읽혀질 때 이어지는 상세한 설명으로부터 최상으로 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 피처들이 축척대로 도시되지 않은 점을 유념한다. 실제로, 다양한 피처들의 치수(dimension)들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 몇몇 실시예들에 따른 단순화된 핀 전계 효과 트랜지스터(FinFET)들의 예시의 3차원도이다.
도 2A, 도 2B, 도 3A, 도 3B, 도 4A, 도 4B, 도 5A, 도 5B, 도 6A, 도 6B, 도 7A, 도 7B, 도 8A, 도 8B, 도 9A, 도 9B, 도 10A, 도 10B, 도 11A, 도 11B, 도 12A, 도 12B, 도 13A, 도 13B, 도 14A, 도 14B, 도 15A, 도 15B, 도 16A, 도 16B, 및 도 17A, 도 17B는 몇몇 실시예들에 따른 하나 이상의 FinFET을 형성하는 예시적인 프로세스에서의 중간 스테이지들의 단면도들이다.
도 18A, 도 18B 및 도 19A, 도 19B는 몇몇 실시예들에 따른 하나 이상의 FinFET을 형성하는 다른 예시적인 프로세스에서의 중간 스테이지들의 단면도들이다.
도 20은 몇몇 실시예들에 따른 도전성 피처 및 소스/드레인 영역의 단면도이다.
도 21은 몇몇 실시예들에 따른 다양한 도펀트 프로파일들을 예시하는 그래프이다.
도 22는 몇몇 실시예들에 따른 예시적인 디바이스 구조물의 일부분의 단면도이다.
이어지는 개시는 제공되는 본 발명내용의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 제한적으로 의도되는 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제 1 피처 및 제 2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처가 제 1 피처와 제 2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예시에서 참조 부호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략화 및 명료화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예 및/또는 구성 사이의 관계에 영향을 주는 것은 아니다.
또한, "밑", "아래", "보다 아래", "위", "보다 위" 등과 같은 공간 상대적 용어는, 도면에 예시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90° 또는 다른 배향들로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다.
트랜지스터들의 소스/드레인 영역들에 대한, 예를 들어 접촉부들을 포함하는 도전성 피처들, 및 그러한 도전성 피처들을 형성하기 위한 방법들이 설명된다. 몇몇 예시들에서, 소스/드레인 영역의 표면 부근의 플랫폼(platform) 농도 - 플랫폼 농도는 소스/드레인 영역의 나머지의 도핑 농도보다 큼 - 를 갖는 프로파일로 소스/드레인 영역들 내에 갈륨과 같은 도펀트가 주입된다. 플랫폼 농도는 소스/드레인 영역에 대한 접촉부의 저항을 감소시킬 수 있다.
본원에서 설명되고 예시되는 예시적인 도전성 피처들이 핀 전계 효과 트랜지스터(FinFET)들에서 구현되지만, 본 개시의 범위 내의 도전성 피처들은 또한 평면형(planar) 트랜지스터들 및/또는 반도체 디바이스들에서 구현될 수 있다. 또한, FinFET들을 형성하기 위한 중간 스테이지들이 예시된다. 본원에서 설명되는 몇몇 실시예들은 대체 게이트 프로세스를 사용하여 형성되는 FinFET들의 맥락에서 설명된다. 다른 예시들에서, 게이트 퍼스트(gate-first) 프로세스가 사용될 수 있다. 예시적인 방법들 및 구조물들의 몇몇 변형예들이 설명된다. 당업자는 행해질 수 있는 다른 변형예들이 다른 실시예들의 범위 내에서 고려될 수 있다는 점을 쉽게 이해할 것이다. 방법 실시예들이 특정한 순서로 설명될 수 있지만, 다양한 다른 방법 실시예들이 임의의 논리적인 순서로 수행될 수 있고 본원에서 설명되는 단계들보다 적거나 많은 단계들을 포함할 수 있다.
도 1은 단순화된 FinFET들(40)의 예시를 3차원도로 예시한다. 도 1 내에 예시되지 않거나 도 1에 대해 설명되지 않은 다른 양태들은 이어지는 도면들 및 설명으로부터 명백해질 수 있다. 도 1 내의 구조물은 4개의 트랜지스터들과 같이, 예를 들어 1개 이상의 트랜지스터로서 동작하는 방식으로 전기적으로 연결되거나 또는 커플링될 수 있다.
FinFET들(40)은 기판(42) 상의 핀들(46a 및 46b)을 포함한다. 기판(42)은 격리 영역들(44)을 포함하고, 핀들(46a 및 46b)은 이웃하는 격리 영역들(44) 위로 그리고 이웃하는 격리 영역들(44)로부터 각각 돌출된다. 핀들(46a 및 46b)의 측벽들을 따라 그리고 핀들(46a 및 46b)의 최상면 위에 게이트 유전체들(48a 및 48b)이 있고, 게이트 유전체들(48a 및 48b) 위에 게이트 전극들(50a 및 50b)이 각각 있다. 핀들(46a 및 46b)의 개별적인 영역들에 소스/드레인 영역들(52a 내지 52f)이 배치된다. 소스/드레인 영역들(52a 및 52b)은 게이트 유전체(48a) 및 게이트 전극(50a)에 대한 핀(46a)의 양측 영역들에 배치된다. 소스/드레인 영역들(52b 및 52c)은 게이트 유전체(48b) 및 게이트 전극(50b)에 대한 핀(46a)의 양측 영역들에 배치된다. 소스/드레인 영역들(52d 및 52e)은 게이트 유전체(48a) 및 게이트 전극(50a)에 대한 핀(46b)의 양측 영역들에 배치된다. 소스/드레인 영역들(52e 및 52f)은 게이트 유전체(48b) 및 게이트 전극(50b)에 대한 핀(46b)의 양측 영역들에 배치된다.
몇몇 예시들에서, 4개의 트랜지스터들은, (1) 소스/드레인 영역들(52a 및 52b), 게이트 유전체(48a), 및 게이트 전극(50a); (2) 소스/드레인 영역들(52b 및 52c), 게이트 유전체(48b), 및 게이트 전극(50b); (3) 소스/드레인 영역들(52d 및 52e), 게이트 유전체(48a), 및 게이트 전극(50a); 및 (4) 소스/드레인 영역들(52e 및 52f), 게이트 유전체(48b), 및 게이트 전극(50b)에 의해 구현될 수 있다. 나타내어진 바와 같이, 몇몇 소스/드레인 영역들은 다양한 트랜지스터들 사이에서 공유될 수 있고, 공유되는 것으로서 예시되지 않은 다른 소스/드레인 영역들은, 예를 들어 예시되지 않은 이웃하는 트랜지스터들과 공유될 수 있다. 몇몇 예시들에서, 소스/드레인 영역들 중 몇몇은 FinFET들이 2개의 기능적 트랜지스터들로서 구현되도록 함께 연결되거나 또는 커플링될 수 있다. 예를 들어, (예를 들어, 양측과 반대로) 이웃하는 소스/드레인 영역들(52a 내지 52f)이 가령 에피택셜 성장에 의해 영역들을 합치는 것[예를 들어, 소스/드레인 영역들(52a 및 52d)이 합쳐짐, 소스/드레인 영역들(52b 및 52e)이 합쳐짐 등]을 통해 전기적으로 연결되면, 2개의 기능적 트랜지스터들이 구현될 수 있다. 다른 예시들에서의 다른 구성들이 다른 개수의 기능적 트랜지스터들을 구현할 수 있다.
도 1은 이후의 도면들에서 사용되는 기준 단면들을 또한 예시한다. 단면(A-A)은 양측 소스/드레인 영역들(52a 내지 52c) 사이의 핀(46a) 내의, 예를 들어 채널들을 따르는 평면 내에 있다. 단면(B-B)은 단면(A-A)에 수직인 평면 내에 있고, 핀(46a) 내의 소스/드레인 영역(52a)을 가로지르며 핀(46b) 내의 소스/드레인 영역(52d)을 가로지른다. 후속 도면들은 명확성을 위해 이들 기준 단면들을 참조한다.
도 2A, 도 2B 내지 도 17A, 도 17B는 몇몇 실시예들에 따른 하나 이상의 FinFET을 형성하는 예시적인 프로세스에서의 중간 스테이지들의 단면도들이다. 도 2A, 도 2B 내지 도 17A, 도 17B에서, “A” 표시로 끝나는 도면들은 도 1 내의 단면(A-A)과 유사한 단면을 따르는 단면도들을 예시하고, “B” 표시로 끝나는 도면들은 도 1 내의 단면(B-B)과 유사한 단면을 따르는 단면도들을 예시한다. 몇몇 도면들에서, 그 도면들 내에 예시된 컴포넌트들 또는 피처들의 몇몇 참조 번호들은 다른 컴포넌트들 또는 피처들을 모호하게 하는 것을 피하기 위해 생략될 수 있으며, 이는 도면들을 쉽게 나타내기 위한 것이다.
도 2A 및 도 2B는 반도체 기판(70)을 예시한다. 반도체 기판(70)은 [예를 들어, p형(p-type) 또는 n형(n-type) 도펀트로] 도핑될 수 있거나 또는 도핑되지 않을 수 있는 벌크 반도체 기판, 반도체 온 절연체(semiconductor-on-insulator; SOI) 기판 등일 수 있거나 이들을 포함할 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성되는 반도체 재료층을 포함한다. 절연체층은, 예를 들어 매립 산화물(buried oxide; BOX)층, 실리콘 이산화물층 등일 수 있다. 절연체층은 기판, 일반적으로 실리콘 또는 글래스 기판 상에 제공된다. 다중층 또는 구배(gradient) 기판과 같은 다른 기판들이 또한 사용될 수 있다. 몇몇 실시예들에서, 반도체 기판층의 반도체 재료는 실리콘(Si); 게르마늄(Ge); 실리콘 탄화물, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 또는 인듐 안티몬을 포함하는 화합물(compound) 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
도 3A 및 도 3B는 반도체 기판(70) 내의 핀들(74)의 형성을 예시한다. 예시된 예시에서, 핀들(74)을 형성하는데 마스크(72)(예를 들어, 하드 마스크)가 사용된다. 예를 들어, 반도체 기판(70) 위에 하나 이상의 마스크층이 퇴적되고, 이어서 하나 이상의 마스크층이 마스크(72)로 패터닝된다. 몇몇 예시들에서, 하나 이상의 마스크층은 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄화물, 실리콘 탄소 질화물 등, 또는 이들의 조합일 수 있거나 이들을 포함할 수 있고, 화학적 기상 증착(chemical vapor deposition; CVD), 물리적 기상 증착(physical vapor deposition; PVD), 원자층 증착(atomic layer deposition; ALD), 또는 다른 퇴적 기술에 의해 퇴적될 수 있다. 포토리소그래피를 사용하여 하나 이상의 마스크층이 패터닝될 수 있다. 예를 들어, 가령 스핀 온 코팅(spin-on coating)을 사용함으로써 하나 이상의 마스크층 상에 포토레지스트가 형성될 수 있고, 적절한 포토마스크를 사용하여 포토레지스트를 광에 노출시킴으로써 패터닝될 수 있다. 이어서 포지티브 또는 네거티브 레지스트가 사용되었는지의 여부에 따라 포토레지스트의 노광된 또는 노광되지 않은 부분들이 제거될 수 있다. 이어서 가령 적절한 에칭 프로세스를 사용함으로써 하나 이상의 마스크층에 포토레지스트의 패턴이 전사될 수 있고, 이는 마스크(72)를 형성한다. 에칭 프로세스는 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE) 등, 또는 이들의 조합을 포함할 수 있다. 에칭은 이방성일 수 있다. 후속하여, 예를 들어 애싱(ashing) 또는 습식 스트립 프로세스들에서 포토레지스트가 제거된다.
마스크(72)를 사용하여, 반도체 기판(70)이 에칭될 수 있고 이웃하는 핀들(74)의 쌍들 사이에 트렌치들(76)이 형성되며 핀들(74)이 반도체 기판(70)으로부터 돌출된다. 에칭 프로세스는 RIE, NBE 등, 또는 이들의 조합을 포함할 수 있다. 에칭은 이방성일 수 있다.
도 4A 및 도 4B는 각각이 대응하는 트렌치(76) 내에 있는 격리 영역들(78)의 형성을 예시한다. 격리 영역들(78)은 (실리콘 산화물과 같은) 산화물, 질화물 등, 또는 이들의 조합과 같은 절연 재료일 수 있거나 또는 절연 재료를 포함할 수 있고, 절연 재료는 고밀도 플라즈마 CVD(high density plasma CVD; HDP-CVD), 유동가능 CVD(flowable CVD; FCVD)[예를 들어, 원격(remote) 플라즈마 시스템에서의 CVD 기반 재료 퇴적 및 이 재료를 산화물과 같은 다른 재료로 변환하기 위한 사후 큐어링(curing)] 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용가능한 프로세스에 의해 형성되는 다른 절연 재료들이 사용될 수 있다. 예시된 실시예에서, 격리 영역들(78)은 FCVD 프로세스에 의해 형성되는 실리콘 산화물을 포함한다. 화학적 기계적 폴리싱(chemical mechanical polish; CMP)과 같은 평탄화 프로세스가 임의의 과잉 절연 재료 및 임의의 남아있는 마스크(72)를 제거하여 절연 재료의 최상면들 및 핀들(74)의 최상면들을 동일 평면 상에 있도록 형성할 수 있다. 이어서 절연 재료가 리세싱되어 격리 영역들(78)을 형성할 수 있다. 절연 재료가 리세싱되어 이웃하는 격리 영역들(78) 사이로부터 핀들(78)이 돌출되고, 이는 적어도 부분적으로 핀들(74)을 반도체 기판(70) 상의 활성 영역들로서 지정할 수 있게 한다. 절연 재료는 절연 재료의 재료에 대해 선택적인 에칭 프로세스와 같은, 허용가능한 에칭 프로세스를 사용하여 리세싱될 수 있다. 예를 들어, CERTAS® 에칭 또는 어플라이드 머티어리얼즈 SICONI 툴 또는 희석된 불화수소(dHF)산을 사용하는 화학적 산화물 제거가 사용될 수 있다. 또한, 격리 영역들(78)의 최상면들은, 에칭 프로세스로부터 초래될 수 있는, 예시된 바와 같은 평면, 볼록면, (접시와 같은) 오목면, 또는 이들의 조합을 가질 수 있다.
당업자는 도 2A, 도 2B 내지 도 4A, 도 4B에 대해 설명된 프로세스가 핀들(74)이 형성될 수 있는 방법의 일 예시일 뿐이라는 점을 쉽게 이해할 것이다. 다른 실시예들에서, 반도체 기판(70)의 최상면 위에 유전체층이 형성될 수 있고, 유전체층을 관통하여 트렌치들이 에칭될 수 있으며, 트렌치들 내에 호모에피택셜(homoepitaxial) 구조물들이 에피택셜방식으로(epitaxially) 성장될 수 있고, 유전체층이 리세싱되어 유전체층으로부터 호모에피택셜 구조물들이 돌출되어 핀들을 형성할 수 있다. 또 다른 실시예들에서, 핀들용으로 헤테로에피택셜(heteroepitaxial) 구조물들이 사용될 수 있다. 예를 들어, [격리 영역들(78)의 절연 재료를 평탄화한 후에 그리고 절연 재료를 리세싱하기 전에] 핀들(74)이 리세싱될 수 있고, 그 위치에서 핀들과는 상이한 재료가 에피택셜방식으로 성장될 수 있다. 또 다른 실시예에서, 반도체 기판(70)의 최상면 위에 유전체층이 형성될 수 있고, 유전체층을 관통하여 트렌치들이 에칭될 수 있으며, 반도체 기판(70)과는 상이한 재료를 사용하여 트렌치들 내에 헤테로에피택셜 구조물들이 에피택셜방식으로 성장될 수 있고, 유전체층이 리세싱되어 유전체층으로부터 헤테로에피택셜 구조물들이 돌출되어 핀들을 형성할 수 있다. 호모에피택셜 또는 헤테로에피택셜 구조물들이 에피택셜방식으로 성장되는 몇몇 실시예들에서, 성장되는 재료들은 성장 동안 인시츄(in situ) 도핑될 수 있고, 이는 핀들의 사전 주입을 생략시킬 수 있지만 인시츄 및 주입 도핑은 함께 사용될 수 있다. 또한 계속해서, p형 디바이스용 재료와는 상이한 n형 디바이스용 재료를 에피택셜방식으로 성장시키는 것이 바람직할 수 있다. 다양한 실시예들에서, 핀들(74)은 실리콘, 실리콘 게르마늄(SixGe1 -x, 여기서 x는 대략 0 내지 100 사이일 수 있음), 실리콘 탄화물, 순수한 또는 실질적으로 순수한 게르마늄, III-V족 화합물 반도체, II-VI족 화합물 반도체 등을 포함할 수 있다. 예를 들어, III-V족 화합물 반도체를 형성하기 위한 재료들은 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함한다.
도 5A 및 도 5B는 핀들(74)의 더미 게이트 스택들의 형성을 예시한다. 각각의 더미 게이트 스택은 에칭 저지부(80), 더미 게이트(82), 및 마스크(84)를 포함한다. 에칭 저지부(80), 더미 게이트(82), 및 마스크(84)는 개별적인 층들을 순차적으로 퇴적시키고 그 층들을 패터닝함으로써 형성될 수 있다. 예를 들어, 에칭 저지부(80)용 층은 실리콘 산화물, 실리콘 질화물 등, 또는 이들의 다중층들일 수 있고 이들을 포함할 수 있으며, 가령 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD), ALD, 또는 다른 퇴적 기술에 의해 열적으로 성장되거나 또는 퇴적될 수 있다. 더미 게이트(82)용 층은 CVD, PVD, 또는 다른 퇴적 기술에 의해 퇴적되는 실리콘(예를 들어, 폴리실리콘) 또는 다른 재료일 수 있거나 또는 이들을 포함할 수 있다. 마스크(84)용 층은 CVD, PVD, ALD, 또는 다른 퇴적 기술에 의해 퇴적되는 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄소 질화물 등, 또는 이들의 조합일 수 있거나 이들을 포함할 수 있다. 이어서 예를 들어 도 3A 및 도 3B에 대해 위에서 설명된 포토리소그래피 및 하나 이상의 에칭 프로세스 등을 사용하여 마스크(84), 더미 게이트(82), 및 에칭 저지부(80)용 층들이 패터닝되어 각각의 게이트 스택에 대한 마스크(84), 더미 게이트(82), 및 에칭 저지부(80)를 형성할 수 있다.
예시된 예시에서, 대체 게이트 프로세스용 더미 게이트 스택이 구현된다. 다른 예시들에서, 예를 들어 에칭 저지부(80) 대신 게이트 유전체를 포함하고 더미 게이트(82) 대신 게이트 전극을 포함하는 게이트 스택들을 사용하여 게이트 퍼스트 프로세스가 구현될 수 있다. 몇몇 게이트 퍼스트 프로세스들에서, 게이트 스택은 더미 게이트 스택들에 대해 설명된 것과 유사한 프로세스들 및 재료들을 사용하여 형성될 수 있지만, 다른 예시들에서 다른 프로세스들 또는 재료들이 구현될 수 있다. 예를 들어, 게이트 유전체는, Hf, Al, Zr, La, Mg, Ba, Ti, Pb, 이들의 다중층들, 또는 이들의 조합의 금속 산화물 또는 실리케이트를 포함할 수 있는, 가령 약 7.0보다 큰 k 값을 갖는 하이 k(high-k) 유전체 재료일 수 있거나 하이 k 유전체 재료를 포함할 수 있다. 게이트 유전체는 또한 분자 빔 증착(molecular-beam deposition; MBD), ALD, PECVD, 또는 다른 퇴적 기술에 의해 퇴적될 수 있다. 게이트 전극은 또한 TiN, TaN, TaC, Co, Ru, Al, 이들의 다중층들, 또는 이들의 조합과 같은 금속 함유 재료일 수 있거나 금속 함유 재료를 포함할 수 있다.
도 6A 및 도 6B는 게이트 스페이서들(86)의 형성을 예시한다. 게이트 스페이서들(86)은 더미 게이트 스택들의 측벽들[예를 들어, 에칭 저지부(80), 더미 게이트(82), 및 마스크(84)의 측벽들]을 따라 형성된다. 게이트 스페이서들(86)은, 예를 들어 게이트 스페이서들(86)용의 하나 이상의 층들을 공형으로(conformally) 퇴적시키고 하나 이상의 층들을 이방성으로 에칭함으로써 형성될 수 있다. 게이트 스페이서들(86)용의 하나 이상의 층들은 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄소 질화물 등, 이들의 다중층들, 또는 이들의 조합일 수 있거나 또는 이들을 포함할 수 있고, 에칭 프로세스는 RIE, NBE, 또는 다른 에칭 프로세스를 포함할 수 있다.
도 7A 및 도 7B는 소스/드레인 영역들에 대한 리세스들(90)의 형성을 예시한다. 예시된 바와 같이, 리세스들(90)은 더미 게이트 스택들의 양 측부들 상의 핀들(74) 내에 형성된다. 리세싱은 에칭 프로세스에 의할 수 있다. 에칭 프로세스는 등방성 또는 이방성일 수 있고, 또는 반도체 기판(70)의 하나 이상의 결정질 평면에 대해 또한 선택적일 수 있다. 따라서, 리세스들(90)은 구현되는 에칭 프로세스에 기반하여 다양한 단면 프로파일들을 가질 수 있다. 에칭 프로세스는 RIE, NBE 등과 같은 건식 에칭, 또는 가령 TMAH(tetramethyalammonium hydroxide), NH4OH(ammonium hydroxide) 또는 다른 에천트를 사용하는 습식 에칭일 수 있다.
도 8A 및 도 8B는 리세스들(90) 내의 에피택시 소스/드레인 영역들(92)의 형성을 예시한다. 에피택시 소스/드레인 영역들(92)은 실리콘 게르마늄(SixGe1 -x, 여기서 x는 대략 0 내지 100 사이일 수 있음), 실리콘 탄화물, 실리콘 인, 순수한 또는 실질적으로 순수한 게르마늄, III-V족 화합물 반도체, II-VI족 화합물 반도체 등을 포함할 수 있다. 예를 들어, III-V족 화합물 반도체를 형성하기 위한 재료들은 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함한다. 에피택시 소스/드레인 영역들(92)은 가령 금속 유기 CVD(metal-organic CVD; MOCVD), 분자 빔 에피택시(molecular beam epitaxy; MBE), 액상 에피택시(liquid phase epitaxy; LPE), 기상 에피택시(vapor phase epitaxy; VPE), 선택적 에피택셜 성장(selective epitaxial growth; SEG) 등, 또는 이들의 조합에 의해, 리세스들(90) 내에 재료를 에피택셜방식으로 성장시킴으로써 리세스들(90) 내에 형성될 수 있다. 도 8A 및 도 8B에 예시된 바와 같이, 격리 영역들(78)에 의한 차단(blocking)으로 인해, 먼저 리세스들(90) 내에 에피택시 소스/드레인 영역들(92)이 수직으로 성장되는 동안 에피택시 소스/드레인 영역들(92)은 수평으로 성장되지 않는다. 리세세들(90)이 완전히 충전된 후, 에피택시 소스/드레인 영역들(92)은 수직 및 수평 둘 다로 성장되어 반도체 기판(70)의 결정질 평면들에 대응할 수 있는 패싯(facet)들을 형성할 수 있다. 몇몇 예시들에서, p형 디바이스들 및 n형 디바이스들에 대해 에피택시 소스/드레인 영역들에 상이한 재료들이 사용된다. 리세싱 또는 에피택시 성장 동안의 적절한 마스킹이 상이한 재료들이 상이한 디바이스들에 사용되도록 할 수 있다.
당업자는, 도 7A, 도 7B 및 도 8A, 도 8B의 리세싱 및 에피택시 성장이 생략될 수 있고 핀들(74) 내에 도펀트들을 주입함으로써 소스/드레인 영역들이 형성될 수 있다는 점을 쉽게 이해할 것이다. 에피택시 소스/드레인 영역들(92)이 구현되는 몇몇 예시들에서, 에피택시 소스/드레인 영역들(92)은 또한 가령 에피택시 성장 동안의 인시츄(in-situ) 도핑에 의해 그리고/또는 에피택시 성장 후 에피택시 소스/드레인 영역들(92) 내에 도펀트들을 주입함으로써 도핑될 수 있다. 예시적인 도펀트들은 다른 도펀트들이 사용될 수 있지만, 예를 들어 p형 디바이스에 대한 붕소 그리고 n형 디바이스에 대한 인 또는 비소일 수 있거나 이들을 포함할 수 있다. 에피택시 소스/드레인 영역들(92)(또는 다른 소스/드레인 영역)은 약 1019 cm-3 내지 약 1021 cm-3 범위 내의 도펀트 농도를 가질 수 있다. 따라서, 도핑에 의해(예를 들어, 적절하다면 에피택셜 성장 동안의 주입 및/또는 인시츄에 의해) 그리고/또는 적절하다면 에피택셜 성장에 의해 소스/드레인 영역이 지정될 수 있고, 이는 소스/드레인 영역이 지정되는 활성 영역을 또한 지정할 수 있다.
도 9A 및 도 9B는 비정질(amorphization) 주입(94)을 예시한다. 비정질 주입(94)은 몇몇 구현예들에서 생략될 수 있다. 몇몇 예시들에서, 비정질 주입(94)은 에피택시 소스/드레인 영역들(92) 내에 불순물 종(impurity species)을 주입하여 에피택시 소스/드레인 영역들(92)의 상단 부분들(96)을 비정질화하는 것을 포함한다. 비정질화된 상단 부분들(96)은, 예를 들어 에피택시 소스/드레인 영역들(92)의 개별적인 상단 표면들로부터 약 2 nm 내지 약 20 nm의 깊이로 연장될 수 있다. 몇몇 예시들에서, 가령 p형 디바이스에 대해, 에피택시 소스/드레인 영역들(92)은 SixGe1-x이고, 게르마늄이 에피택시 소스/드레인 영역들(92)의 상단 부분들(96)을 비정질화하기 위해 주입되는 종이다. 그러한 예시들에서, 주입 에너지는 약 10 keV와 같이 약 1 KeV 내지 약 15 keV 범위 내에 있을 수 있고, 투여(dosage) 농도는 약 5x1013 cm-2 내지 약 5x1014 cm-2 범위 내에 있다.
도 10A 및 도 10B는 에피택시 소스/드레인 영역들(92)의 상단 부분들(96) 내로의 도펀트 주입(98)을 예시한다. 도펀트 주입(98)은 상단 부분들(96)에 도펀트들을 주입하여, 개별적인 에피택시 소스/드레인 영역(92)과, 후속하여 형성되는 (예를 들어, 접촉부를 포함하는) 도전성 피처 사이의 접촉 저항을 감소시킬 수 있다. 몇몇 예시들에서, 도펀트 주입(98)을 위해 사용되는 종의 도펀트는 상단 부분들(96)에 주입될 때 상단 부분들(96)을 비정질화할 수 있다. 이들 예시들에서 또는 상이한 예시들에서, 도 9A 및 도 9B의 비정질 주입(94)은 생략될 수 있다. 도펀트 주입(98)은, 상단 부분들(96)이 상단 부분들(96)의 개별적인 상단면들로부터 5 nm 이상, 10 nm 이상, 또는 15 nm 이상의 깊이들까지 도펀트의 일정한 농도를 갖도록, 상단 부분들(96)에 도펀트들을 주입할 수 있다. 도펀트의 일정한 농도는, (예를 들어, 에피택셜 성장 동안 주입 및/또는 인시츄 도핑에 의해 형성되는) 소스/드레인 영역들을 적어도 부분적으로 지정하는 도펀트의 농도보다 클 수 있다. 에피택시 소스/드레인 영역들(92) 내의 도펀트의 농도는 일정한 농도로부터 에피택시 소스/드레인 영역들(92)의 깊이가 깊어질수록 감소할 수 있다. 도펀트 주입(98) 및 도펀트 주입(98)으로부터 기인하는 도펀트의 농도들의 추가적인 예시적 상세사항들은 아래의 도 20 및 도 21에 대해 설명된다.
몇몇 예시들에서, 가령 p형 디바이스에 대해, 에피택시 소스/드레인 영역들(92)은 SixGe1 - x이고, 갈륨이 도펀트 주입(98)을 위해 에피택시 소스/드레인 영역들(92)의 상단 부분들(96) 내에 주입되는 종이다. 그러한 예시들에서, 주입 에너지는 약 0.5 KeV 내지 약 10 keV 범위 내에 있을 수 있고, 투여 농도는 약 1x1015 cm-2 내지 약 1x1016 cm-2 범위 내에 있다. 에피택시 소스/드레인 영역들(92)의 상면들로부터 깊이까지의 갈륨의 일정한 농도는 약 1021 cm-3 내지 약 1022 cm-3 범위 내, 보다 구체적으로 약 5x1021 cm-3일 수 있다.
도펀트 주입(98) 후, 어닐링이 수행되어 도펀트들을 활성화시키고 [예를 들어, 비정질 주입(94)에 의해 그리고/또는 도펀트 주입(98)에 의해] 비정질화된 상단 부분들(96)을 재결정화(recrystallize)한다. 어닐링은 몇몇 예시들에서 약 1 분 이하, 약 12 초 이하, 또는 약 1 초 이하 범위 내의 지속시간 동안 약 600 °C 내지 약 900 °C 범위 내의 온도로 수행된다. 다른 예시들에서, 어닐링은 약 100 ns 이하와 같이, 수 나노초의 지속시간 동안 수행되는 레이저 어닐링일 수 있다. 추가적인 예시들에서, 어닐링은 약 1 ns와 같이, 몇 나노초의 지속시간 동안 수행되는 멜팅(melting) 어닐링일 수 있다.
도 11A 및 도 11B는 하나 이상의 유전체층(100)의 형성을 예시한다. 하나 이상의 유전체층(100)은, 예를 들어 에칭 저지층(etch stop layer; ESL) 및 층간 유전체(interlayer dielectric; ILD)를 포함할 수 있다. 일반적으로, 에칭 저지층은, 예를 들어 접촉부들 또는 비아들을 형성할 때 에칭 프로세스를 저지하기 위한 메커니즘을 제공할 수 있다. 에칭 저지층은 인접해 있는 층들, 예를 들어 층간 유전체와는 상이한 에칭 선택비(selectivity)를 갖는 유전체 재료로 형성될 수 있다. 에칭 저지층은 에피택시 소스/드레인 영역들(92), 더미 게이트 스택들, 스페이서들(86), 및 격리 영역들(78) 위에 공형으로 퇴적될 수 있다. 에칭 저지층은 실리콘 질화물, 실리콘 탄소 질화물, 실리콘 탄소 산화물, 탄소 질화물 등, 또는 이들의 조합일 수 있거나 이들을 포함할 수 있고, CVD, PECVD, ALD, 또는 다른 퇴적 기술에 의해 퇴적될 수 있다. 층간 유전체는 실리콘 산화질화물, PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(borophosphosilicate glass), USG(undoped silicate glass), FSG(fluorinated silicate glass), OSG(organosilicate glasses), SiOxCy, 스핀 온 글래스, 스핀 온 폴리머, 실리콘 탄소 재료, 이들의 화합물, 이들의 복합물(composite) 등, 또는 이들의 조합과 같은 로우 K(low-K) 유전체 재료(예를 들어, 실리콘 이산화물보다 낮은 유전 상수를 갖는 재료), 실리콘 이산화물일 수 있거나 이들을 포함할 수 있다. 층간 유전체는 스핀 온, CVD, FCVD, PECVD, PVD, 또는 다른 퇴적 기술에 의해 퇴적될 수 있다.
더미 게이트들(82)의 최상면들과 동일 평면 상에 있는 최상면(들)을 갖는 하나 이상의 유전체층(100)이 형성된다. CMP와 같은 평탄화 프로세스가 수행되어 하나 이상의 유전체층(100)의 최상면을 더미 게이트들(82)의 최상면들과 동일한 높이가 되도록 할 수 있다. CMP는 또한 더미 게이트들(82) 상의 마스크(84)[그리고, 몇몇 예들에서 스페이서들(86)의 상단 부분들]를 제거할 수 있다. 이에 따라, 더미 게이트들(82)의 최상면들이 하나 이상의 유전체층(100)을 통해 노출된다.
도 12A 및 도 12B는 더미 게이트 스택들을 게이트 유전체들(102), 게이트 전극들(104), 및 마스크들(106)로 대체하는 것을 예시한다. 가령 하나 이상의 에칭 프로세스에 의해 더미 게이트들(82) 및 에칭 저지부들(80)이 제거된다. 에칭 저지부들(80)이 에칭 저지층들로서 역할하면서 에칭 프로세스에 의해 더미 게이트들(82)이 제거될 수 있고, 후속하여 상이한 에칭 프로세스에 의해 에칭 저지부들(80)이 제거될 수 있다. 에칭 프로세스들은, 예를 들어 RIE, NBE, 습식 에칭, 또는 다른 에칭 프로세스일 수 있다.
예를 들어 더미 게이트들(82) 및 에칭 저지부들(80)이 제거된 곳에 게이트 유전체들(102)용 층이 형성된다. 예를 들어, 게이트 유전체들(102)용 층은 더미 게이트 스택들이 제거된 곳에 있는 게이트 스페이서들(86)의 측벽들, 핀들(74)의 최상면들 및 측벽들을 따라, 그리고 하나 이상의 유전체층(100)의 최상면 위에 공형으로 퇴적될 수 있다. 게이트 유전체들(102)용 층은 실리콘 산화물, 실리콘 질화물, 하이 k 유전체 재료, 이들의 다중층, 또는 다른 유전체 재료일 수 있거나 이들을 포함할 수 있다. 하이 k 유전체 재료는 약 7.0보다 큰 k 값을 가질 수 있고, Hf, Al, Zr, La, Mg, Ba, Ti, Pb의 금속 산화물 또는 금속 실리케이트, 또는 이들의 조합을 포함할 수 있다. 게이트 유전체들(102)용 층은 ALD, PECVD, MBD, 또는 다른 퇴적 기술에 의해 퇴적될 수 있다.
게이트 유전체들(102)용 층 위에 게이트 전극들(104)용 층이 형성된다. 게이트 전극들(104)용 층은 더미 게이트 스택들이 제거된 남아있는 영역들을 충전할 수 있다. 게이트 전극들(104)용 층은 TiN, TaN, TaC, Co, Ru, Al, 이들의 다중층들, 또는 이들의 조합과 같은 금속 함유 재료일 수 있거나 금속 함유 재료를 포함할 수 있다. 게이트 전극들(104)용 층은 ALD, PECVD, MBD, PVD, 또는 다른 퇴적 기술에 의해 퇴적될 수 있다.
하나 이상의 유전체층(100)의 최상면 위에 있는 게이트 전극들(104)용 층 및 게이트 유전체들(102)용 층의 부분들이 제거된다. 예를 들어, CMP와 같은 평탄화 프로세스가 하나 이상의 유전체층(100)의 최상면 위에 있는 게이트 전극들(104)용 층 및 게이트 유전체들(102)용 층의 부분들을 제거할 수 있다. 후속하여, 에치백(etch-back)이 게이트 전극들(104)의 최상면 및 게이트 유전체들(102)의 최상면을 하나 이상의 유전체층(100)의 최상면 아래의 레벨까지 리세싱할 수 있다. 에치백은, 예를 들어 RIE, 습식 에칭, 또는 다른 에칭 프로세스일 수 있다. 게이트 전극들(104) 및 게이트 유전체들(102)은 따라서 도 12A에 예시된 바와 같이 형성될 수 있다.
게이트 전극들(104) 및 게이트 유전체들(102) 위에[게이트 전극들(104) 및 게이트 유전체들(102)이 에치백된 곳] 그리고 하나 이상의 유전체층(100) 위에 마스크들(106)용 층이 형성된다. 마스크들(106)용 층은 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄화물, 실리콘 탄소 질화물 등, 또는 이들의 조합일 수 있거나 이들을 포함할 수 있고, CVD, PVD, ALD, 또는 다른 퇴적 기술에 의해 퇴적될 수 있다. 하나 이상의 유전체층(100)의 최상면 위에 있는 마스크들(106)용 층의 부분들이 제거된다. 예를 들어, CMP와 같은 평탄화 프로세스가 하나 이상의 유전체층(100)의 최상면 위에 있는 마스크들(106)용 층의 부분들을 제거할 수 있고, 마스크들(106)의 최상면들은 하나 이상의 유전체층(100)의 최상면과 동일 평면 상에 있도록 형성될 수 있다.
이전에 나타내어진 바와 같이, 게이트 유전체 및 게이트 전극을 갖는 게이트 스택들은 예시된 바와 같은 대체 게이트 프로세스보다는 게이트 퍼스트 프로세스로 구현될 수 있다. 그러한 예시들에서, 도 11A, 도 11B 및 도 12A, 도 12B에 대해 설명된 몇몇 프로세스 단계들이 생략될 수 있다. 예를 들어, 도 11A 및 도 11B에서 평탄화 프로세스가 사용되면, 하나 이상의 유전체층(100)의 최상면이 게이트 스택들의 최상면 위에 남아있을 수 있다. 도 12A 및 도 12B에서의 더미 게이트 스택들의 제거, 및 대체 게이트 유전체, 게이트 전극들 및 마스크들이 생략될 수 있다.
도 13A 및 도 13B는 하나 이상의 유전체층(100)을 관통하여 에피택시 소스/드레인 영역들(92)까지 개구부들(110)을 형성하여 적어도 에피택시 소스/드레인 영역들(92)의 개별적인 부분들을 노출시키는 것을 예시한다. 개구부들(110)을 형성하기 위해 하나 이상의 유전체층(100) 및 마스크들(106) 상에 마스크(112)가 형성된다. 마스크(112)용 층은 CVD, PVD, ALD, 또는 다른 퇴적 기술에 의해 퇴적되는 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄소 질화물 등, 또는 이들의 조합일 수 있거나 이들을 포함할 수 있다. 이어서 예를 들어 포토리소그래피 및 하나 이상의 에칭 프로세스를 사용하여 마스크(112)용 층이 패터닝될 수 있다. 마스크(112)를 사용하면서, RIE, NBE, 또는 다른 에칭 프로세스와 같은 하나 이상의 에칭 프로세스를 사용하여 하나 이상의 유전체층(100)을 관통하여 개구부들(110)이 형성될 수 있다.
구체적으로 예시되지 않았지만, 아래에서 설명되는 바와 같이 비정질 주입이 수행되어, 규화물 영역들이 형성될 에피택시 소스/드레인 영역들(92)의 상단 부분들을 비정질화할 수 있다. 에피택시 소스/드레인 영역들(92)의 비정질화된 상단 부분들은 비정질 주입을 사용하지 않는 규화물의 형성과 비교하여 보다 효율적이고/효율적이거나 빠른 규화물의 형성을 허용할 수 있다. 몇몇 예시들에서, 비정질 주입용으로 사용되는 종은 게르마늄 또는 다른 종이다.
도 14A 및 도 14B는 개구부들(110) 내의 금속층(114) 및 배리어(barrier)층(116)의 형성을 예시한다. 개구부들(110) 내에 금속층(114)이 공형으로 퇴적되고, 금속층(114) 상에 배리어층(116)이 공형으로 퇴적된다. 특히, 금속층(114)은 개구부들(110)에 의해 노출되는 에피택시 소스/드레인 영역들(92)의 상면들 상에 그리고 개구부들(110)의 다른 표면들을 따라 퇴적된다. 금속층(114)은, 예를 들어 티타늄, 코발트, 니켈 등 또는 이들의 조합일 수 있거나 이들을 포함할 수 있고, ALD, CVD, 또는 다른 퇴적 기술에 의해 퇴적될 수 있다. 금속층(114)은, 예를 들어 2 nm 내지 약 15 nm 범위 내의 두께로 퇴적될 수 있다. 배리어층(116)은, 티타늄 질화물, 티타늄 산화물, 탄탈륨 질화물, 탄탈륨 산화물 등 또는 이들의 조합일 수 있거나 이들을 포함할 수 있고, ALD, CVD, 또는 다른 퇴적 기술에 의해 퇴적될 수 있다. 배리어층(116)은, 예를 들어 2 nm 내지 약 15 nm 범위 내의 두께로 퇴적될 수 있다.
도 15A 및 도 15B는 에피택시 소스/드레인 영역들(92)의 상단 부분들 상의 규화물 영역들(118)의 형성을 예시한다. 규화물 영역들(118)은 에피택시 소스/드레인 영역들(92)의 상단 부분들을 금속층(114) 및/또는 배리어층(116)과 반응시킴으로써 형성될 수 있다. 어닐링이 수행되어 금속층(114) 및/또는 배리어층(116)과의 에피택시 소스/드레인 영역들(92)의 반응을 용이하게 할 수 있다. 어닐링은 약 10 초 이상의 지속기간 동안 약 500 °C 내지 약 600 °C 범위 내의 온도로 수행된다. 규화물 영역들(118)은, 예를 들어 2 nm 내지 약 20 nm 범위 내의 두께를 가질 수 있다. 몇몇 예시들에서, 에칭이 수행되어 금속층(114) 및/또는 배리어층(116)의 반응하지 않은 부분들을 제거할 수 있다.
도 16A 및 도 16B는 개구부들(110)을 충전하여 접촉부들(120)을 형성하는 것을 예시한다. 접촉부들(120)은, 예를 들어 텅스텐, 구리, 알루미늄, 금, 은, 이들의 합금 등, 또는 이들의 조합일 수 있거나 이들을 포함할 수 있고, CVD, ALD, PVD, 또는 다른 퇴적 기술에 의해 퇴적될 수 있다. 접촉부들(120)의 재료가 퇴적된 후, 예를 들어 CMP와 같은 평탄화 프로세스를 사용함으로써 과잉 재료가 제거될 수 있다. 평탄화 프로세스는 접촉부들(120), 배리어층(116), 금속층(114), 및 마스크(112)의 과잉 재료를 하나 이상의 유전체층(100)의 최상면 위로부터 제거할 수 있다. 따라서, 접촉부들(120), 배리어층(116), 금속층(114), 및 하나 이상의 유전체층(100)의 최상면들은 동일 평면 상에 있을 수 있다. 이에 따라, 접촉부들(120), 배리어층(116), 금속층(114), 및/또는 규화물 영역들(118)을 포함하는 도전성 피처들이 에피택시 소스/드레인 영역들(92)에 형성될 수 있다.
[예를 들어, 접촉부들(120)을 포함하는] 도전성 피처들이 특정 구성을 갖는 것으로서 도면들에 도시되어 있지만, 도전성 피처들은 임의의 구성을 가질 수 있다. 예를 들어, 분리된 도전성 피처들이 분리된 에피택시 소스/드레인 영역들(92)에 형성될 수 있다. 당업자는 상이한 구성들을 달성하기 위한 본원에서 설명된 프로세스 단계들에 대한 변형예들을 쉽게 이해할 것이다.
도 17A 및 도 17B는 하나 이상의 유전체층(122), 및 하나 이상의 유전체층(122) 내의 도전성 피처들(124)의 형성을 예시한다. 하나 이상의 유전체층(122)은, 예를 들어 에칭 저지층(ESL) 및 층간 유전체(ILD) 또는 금속간 유전체(intermetal dielectric; IMD)를 포함할 수 있다. 하나 이상의 유전체층(100), 접촉부(120), 마스크들(106) 등 위에 에칭 저지층이 퇴적될 수 있다. 에칭 저지층은 실리콘 질화물, 실리콘 탄소 질화물, 실리콘 탄소 산화물, 탄소 질화물 등, 또는 이들의 조합일 수 있거나 이들을 포함할 수 있고, CVD, PECVD, ALD, 또는 다른 퇴적 기술에 의해 퇴적될 수 있다. 층간 유전체 또는 금속간 유전체는 실리콘 산화질화물, PSG, BSG, BPSG, USG, FSG, OSG, SiOxCy, 스핀 온 글래스, 스핀 온 폴리머, 실리콘 탄소 재료, 이들의 화합물, 이들의 복합물 등, 또는 이들의 조합과 같은 로우 K 유전체 재료, 실리콘 이산화물일 수 있거나 이들을 포함할 수 있다. 층간 유전체 또는 금속간 유전체는 스핀 온, CVD, FCVD, PECVD, PVD, 또는 다른 퇴적 기술에 의해 퇴적될 수 있다.
도전성 피처들(124)이 형성될 곳에 하나 이상의 유전체층(122)을 관통하여 그리고/또는 하나 이상의 유전체층(122) 내에 리세스들 및/또는 개구부들이 형성된다. 하나 이상의 유전체층(122)은, 예를 들어 포토리소그래피 및 하나 이상의 에칭 프로세스를 사용하여 리세스들 및/또는 개구부들로 패터닝될 수 있다. 이어서 리세스들 및/또는 개구부들 내에 도전성 피처들(124)이 형성될 수 있다. 도전성 피처들(124)은, 예를 들어 배리어층, 및 배리어층 상에 형성되는 도전성 재료를 포함할 수 있다. 배리어층은 리세스들 및/또는 개구부들 내에 그리고 하나 이상의 유전체층(122) 위에 공형으로 퇴적될 수 있다. 배리어층은, 티타늄 질화물, 티타늄 산화물, 탄탈륨 질화물, 탄탈륨 산화물 등 또는 이들의 조합일 수 있거나 이들을 포함할 수 있고, ALD, CVD, 또는 다른 퇴적 기술에 의해 퇴적될 수 있다. 도전성 재료는, 예를 들어 텅스텐, 구리, 알루미늄, 금, 은, 이들의 합금 등, 또는 이들의 조합일 수 있거나 이들을 포함할 수 있고, CVD, ALD, PVD, 또는 다른 퇴적 기술에 의해 퇴적될 수 있다. 도전성 피처들(124)의 재료가 퇴적된 후, 예를 들어 CMP와 같은 평탄화 프로세스를 사용함으로써 과잉 재료가 제거될 수 있다. 평탄화 프로세스는 도전성 피처들(124)의 과잉 재료를 하나 이상의 유전체층(122)의 최상면 위로부터 제거할 수 있다. 따라서, 도전성 피처들(124) 및 하나 이상의 유전체층(122)의 최상면들은 동일 평면 상에 있을 수 있다. 도전성 피처들(124)은 접촉부들, 비아들, 도전성 라인들 등일 수 있거나 또는 이들로 칭해질 수 있다.
도 18A, 도 18B 및 도 19A, 도 19B는 몇몇 실시예들에 따른 하나 이상의 FinFET을 형성하는 예시적인 프로세스에서의 중간 스테이지들의 단면도들이다. 도 18A, 도 18B 및 도 19A, 도 19B에서, “A” 표시로 끝나는 도면들은 도 1 내의 단면(A-A)과 유사한 단면을 따르는 단면도들을 예시하고, “B” 표시로 끝나는 도면들은 도 1 내의 단면(B-B)과 유사한 단면을 따르는 단면도들을 예시한다. 몇몇 도면들에서, 그 도면들 내에 예시된 컴포넌트들 또는 피처들의 몇몇 참조 번호들은 다른 컴포넌트들 또는 피처들을 모호하게 하는 것을 피하기 위해 생략될 수 있으며, 이는 도면들을 쉽게 나타내기 위한 것이다.
도 18A, 도 18B 및 도 19A, 도 19B의 예시적인 프로세스에서, 프로세싱은 도 2A, 도 2B 내지 도 8A, 도 8B 및 도 11A, 도 11B에 대해 위에서 설명된 바와 같이 진행하고 도 13A 및 도 13B에서의 하나 이상의 유전체층(100)을 관통하는 개구부들(110)의 형성을 거친다. 이 예시에서, 도 9A, 도 9B 및 도 10A, 도 10B에 도시된 프로세싱이 생략된다. 이 예시에서의 프로세싱은 도 18A 및 도 18B에서 재개된다.
도 18A 및 도 18B는 비정질 주입(140)을 예시한다. 비정질 주입(140)은 몇몇 구현예들에서 생략될 수 있다. 몇몇 예시들에서, 비정질 주입(140)은 하나 이상의 유전체층(100)을 관통하는 개구부들(110)을 통해 에피택시 소스/드레인 영역들(92) 내에 불순물 종을 주입하여 에피택시 소스/드레인 영역들(92)의 상단 부분들(142)을 비정질화하는 것을 포함한다. 비정질화된 상단 부분들(142)은, 예를 들어 에피택시 소스/드레인 영역들(92)의 개별적인 상단 표면들로부터 약 2 nm 내지 약 20 nm의 깊이로 연장될 수 있다. 몇몇 예시들에서, 가령 p형 디바이스에 대해, 에피택시 소스/드레인 영역들(92)은 SixGe1 - x이고, 게르마늄이 에피택시 소스/드레인 영역들(92)의 상단 부분들(142)을 비정질화하기 위해 주입되는 종이다. 그러한 예시들에서, 주입 에너지는 약 10 keV와 같이 약 1 KeV 내지 약 15 keV 범위 내에 있을 수 있고, 투여 농도는 약 5x1013 cm-2 내지 약 5x1014 cm-2 범위 내에 있다.
도 19A 및 도 19B는 에피택시 소스/드레인 영역들(92)의 상단 부분들(142) 내로의 도펀트 주입(144)을 예시한다. 도펀트 주입(144)은 하나 이상의 유전체층(100)을 관통하는 개구부들(110)을 통해 상단 부분들(142)에 도펀트들을 주입하여, 개별적인 에피택시 소스/드레인 영역(92)과, 후속하여 형성되는 (예를 들어, 접촉부를 포함하는) 도전성 피처 사이의 접촉 저항을 감소시킬 수 있다. 몇몇 예시들에서, 도펀트 주입(144)을 위해 사용되는 종의 도펀트는 상단 부분들(142)에 주입될 때 상단 부분들(96)을 비정질화할 수 있다. 이들 예시들에서 또는 상이한 예시들에서, 도 18A 및 도 18B의 비정질 주입(140)은 생략될 수 있다. 도펀트 주입(144)은, 상단 부분들(142)이 상단 부분들(142)의 개별적인 상단면들로부터 5 nm 이상, 10 nm 이상, 또는 15 nm 이상의 깊이들까지 도펀트의 일정한 농도를 갖도록, 상단 부분들(142)에 도펀트들을 주입할 수 있다. 도펀트의 일정한 농도는, (예를 들어, 에피택셜 성장 동안 주입 및/또는 인시츄 도핑에 의해 형성되는) 소스/드레인 영역들을 적어도 부분적으로 지정하는 도펀트의 농도보다 클 수 있다. 에피택시 소스/드레인 영역들(92) 내의 도펀트의 농도는 일정한 농도로부터 에피택시 소스/드레인 영역들(92)의 깊이가 깊어질수록 감소할 수 있다. 도펀트 주입(144) 및 도펀트 주입(144)으로부터 기인하는 도펀트의 농도들의 추가적인 예시적 상세사항들은 아래의 도 20 및 도 21에 대해 설명된다.
몇몇 예시들에서, 가령 p형 디바이스에 대해, 에피택시 소스/드레인 영역들(92)은 SixGe1 - x이고, 갈륨이 도펀트 주입(144)을 위해 에피택시 소스/드레인 영역들(92)의 상단 부분들(142) 내에 주입되는 종이다. 그러한 예시들에서, 주입 에너지는 약 0.5 KeV 내지 약 10 keV 범위 내에 있을 수 있고, 투여 농도는 약 1x1015 cm-2 내지 약 1x1016 cm-2 범위 내에 있다. 에피택시 소스/드레인 영역들(92)의 상면들로부터 깊이까지의 갈륨의 일정한 농도는 약 1021 cm-3 내지 약 1022 cm-3 범위 내, 보다 구체적으로 약 5x1021 cm-3일 수 있다.
도펀트 주입(144) 후, 어닐링이 수행되어 도펀트들을 활성화시키고 [예를 들어, 비정질 주입(140)에 의해 그리고/또는 도펀트 주입(144)에 의해] 비정질화된 상단 부분들(142)을 재결정화한다. 어닐링은 몇몇 예시들에서 약 1 분 이하, 약 12 초 이하, 또는 약 1 초 이하 범위 내의 지속시간 동안 약 600 °C 내지 약 900 °C 범위 내의 온도로 수행된다. 다른 예시들에서, 어닐링은 약 100 ns 이하와 같이, 수 나노초의 지속시간 동안 수행되는 레이저 어닐링일 수 있다. 추가적인 예시들에서, 어닐링은 약 1 ns와 같이, 몇 나노초의 지속시간 동안 수행되는 멜팅 어닐링일 수 있다.
도 18A, 도 18B 및 도 19A, 도 19B의 예시적인 프로세스에서, 프로세싱은 비정질 주입이 구현된다면 비정질 주입에서 재개되고, 도 14A, 도 14B 내지 도 17A, 도 17B의 프로세싱을 거친다.
도 20은 몇몇 실시예들에 따른 [예를 들어, 접촉부(120)를 포함하는] 도전성 피처 및 에피택시 소스/드레인 영역(92)의 단면도를 예시한다. 에피택시 소스/드레인 영역(92)은 플랫폼 도펀트 영역(200) 및 테일링(tailing) 도펀트 영역(202)을 포함한다. 플랫폼 도펀트 영역(200) 내의, 예를 들어 도 10A, 도 10B 및 도 19A, 도 19B에서 주입되는 도펀트의 도펀트 농도는 플랫폼 도펀트 영역(200) 전체에 걸쳐 실질적으로 일정하거나 또는 일관적이다. 플랫폼 도펀트 영역(200) 내의 실질적으로 일정하거나 또는 일관적인 도펀트 농도로부터, 도펀트 농도는 테일링 도펀트 영역(202)에서 구배에 따라 감소한다.
도 21은 몇몇 실시예들에 따른 다양한 도펀트 프로파일들을 예시하는 그래프이다. 그래프는, (예를 들어, 도펀트 주입에 선행하는 비정질 주입이 있거나 없는) 주입된 도펀트 프로파일(300), 선행하는 비정질 주입이 없는 어닐링된 제 1 도펀트 프로파일(302), 선행하는 비정질 주입이 있는 어닐링된 제 2 도펀트 프로파일(304)을 예시한다. 예시된 도펀트 프로파일들은 실리콘 게르마늄에 주입된 갈륨에 대한 것이다. 프로파일들(300 및 304)에 대한 임의의 비정질 주입들은 주입 종으로서 게르마늄을 사용하고, 프로파일들(302 및 304)에 대한 어닐링들은 1000 °C에서의 급속 열 어닐링이다. 다른 예시들에서 다른 도펀트들, 도펀트가 주입되는 재료들, 비정질 종, 또는 어닐링이 사용될 수 있다.
예시된 바와 같이, 프로파일들(300, 302, 및 304) 각각은 [예를 들어, 프로파일(302)에 대해] 약 8 nm까지의 또는 [예를 들어, 프로파일(300 및 304)에 대해] 약 12 nm까지의 깊이에 걸쳐 실질적으로 일정하거나 또는 일관적인 도펀트 농도를 갖는다. 이들 실질적으로 일정하거나 또는 일관적인 도펀트 농도들은 몇몇 예시들에서 플랫폼 도펀트 영역(200)일 수 있다. 이들 실질적으로 일정하거나 또는 일관적인 도펀트 농도들로부터, [예를 들어, 프로파일(302)에 대해 예를 들어, 약 8 nm의 깊이에서 시작하고, 예를 들어, 프로파일들(300 및 304)에 대해 예를 들어, 약 12 nm의 깊이에서 시작하여] 도펀트 농도들은, 프로파일이 실질적으로 일정하거나 또는 일관적인 도펀트 농도들로부터 멀리 갈수록(예를 들어, 깊이가 증가할수록) 감소한다.
이전에 설명된 바와 같이, 몇몇 예시들에서, 도펀트 주입을 위한 도펀트 종은 갈륨일 수 있다. 갈륨은 몇몇 예시들에서 바람직한 양태들을 가질 수 있다. 예를 들어, 갈륨은 붕소과 같은 다른 도펀트 종보다 게르마늄에서 더 높은 고용해도(solid solubility)를 갖는다. 따라서, 에피택시 소스/드레인 영역들(92) 내의 게르마늄 함유량이 높을 때, 갈륨이 더 높은 활성도를 가질 수 있어서 다른 도펀트들과 비교하여 보다 많은 정공들에 기여한다. 추가적으로, 갈륨(예를 들어, Ga69)은 붕소와 같은 다른 종보다 원자 규모에 있어서 더 클 수 있다. 이는 주입된 갈륨들이 자기 비정질화(self-amorphizing)되도록 할 수 있고, 따라서 갈륨의 주입에 선행하는 비정질 주입이 생략될 수 있다.
또한, 갈륨을 주입함으로써 달성될 수 있는 도 21에 예시된 도핑 프로파일들의 플랫폼 농도들은, 에피택시 소스/드레인 영역들(92) 및/또는 규화물 영역들(118)의 표면에서의 적절한 농도를 갖는 것을 용이할게 할 수 있다. 예를 들어, 몇몇 예시적인 프로세스들에서, 가령 도 13A 및 도 13B에 예시된 프로세싱 동안의 에칭의 결과로서 에피택시 소스/드레인 영역들(92)의 일부 손실이 실현될 수 있다. 몇몇 예시들에서, 5 nm 손실과 같은 에피택시 소스/드레인 영역들(92)의 일부 손실이 있더라도, [예를 들어, 플랫폼 농도가 에피택시 소스/드레인 영역들(92) 내에서 3 nm, 5 nm, 7 nm, 또는 10 nm의 깊이에 걸쳐 유지되어] 플랫폼 농도는 표면에서의 도펀트의 농도가 실질적으로 변하지 않고 유지되도록 할 수 있다. 다른 도펀트 종은 플랫폼 농도를 달성하지 못할 수 있고, 따라서 에피택시 소스/드레인 영역들(92)의 일부 손상으로 표면에서의 도펀트의 농도가 감소할 수 있다. 이에 따라, 몇몇 예시들에서, [예를 들어, 도전성 피처(120)와 에피택시 소스/드레인 영역(92) 사이의] 에피택시 소스/드레인 영역(92)에 대한 접촉 저항을 감소시킬 수 있는 도펀트의 높은 농도가 달성될 수 있다.
또한, 갈륨은 다른 도펀트 종보다 덜 확산될 가능성이 높다. 이는, 도펀트 프로파일을 어닐링 후와 같이 후속 프로세싱 후의 주입된 도펀트 프로파일에 근접하게 유지되도록 할 수 있다. 이는 프로세싱을 열 버짓(thermal budgets)에 대해 보다 유연하게 할 수 있다. 예를 들어, 도펀트 주입은 다양한 고온 프로세스들 전에 수행될 수 있다. 또한, 갈륨은 확산이 적을 수 있기 때문에, FinFET과 같은 트랜지스터에서의 짧은 채널 효과가 완화될 수 있다.
이전에 나타내어진 바와 같이, 디바이스 구조물들은 상이한 구현예들에서 변화할 수 있다. 도 22는 몇몇 실시예들에 따른 디바이스 구조물의 다른 구현예의 일부분의 단면도를 예시한다. 도 22의 구조물은 “크라운” 구조물로서 지칭될 수 있는 반면, 예를 들어 도 4B의 구조물은 “비 크라운(non-crown)” 구조물로서 지칭될 수 있다. 도 22에 도시된 바와 같이, 격리 영역들(78)의 저면들은 다양한 레벨들에 있을 수 있다. 이는, 가령 2개 이상의 패터닝 및 에칭 프로세스들에 의해 반도체 기판(70)을 패터닝하여 핀들(74)을 형성하는 동안 획득될 수 있다.
실시예는 구조물이다. 구조물은 트랜지스터의 활성 영역을 포함한다. 활성 영역은 소스/드레인 영역을 포함하고, 소스/드레인 영역은 제 1 도펀트 농도를 갖는 제 1 도펀트에 의해 적어도 부분적으로 규정된다. 소스/드레인 영역은, 소스/드레인 영역의 표면으로부터 소스/드레인의 깊이까지 일정한 농도를 갖는 농도 프로파일을 갖는 제 2 도펀트를 더 포함한다. 일정한 농도는 제 1 도펀트 농도보다 크다. 구조물은 소스/드레인 영역의 표면에서 소스/드레인 영역과 접촉하는 도전성 피처를 더 포함한다.
실시예에서, 활성 영역은 핀을 포함하고, 트랜지스터는 핀 전계 효과 트랜지스터(FinFET)이다. 실시예에서, 소스/드레인 영역은 게르마늄 함유 재료를 포함하고, 제 2 도펀트는 갈륨 함유 종을 포함한다. 실시예에서, 깊이는 적어도 10 nm이고, 다른 실시예에서 깊이는 적어도 5 nm이다. 실시예에서, 일정한 농도는 1x1021 cm-3보다 크다. 실시예에서, 구조물은 유전체층을 더 포함하고, 도전성 피처의 적어도 일부분은 유전체층의 적어도 일부분 내에 있다. 실시예에서, 도전성 피처는 소스/드레인 영역의 표면에 있는 규화물 및 규화물에 대한 접촉부를 포함한다.
다른 실시예는 구조물이다. 구조물은 핀을 포함하는 기판 및 핀 위에 있는 게이트 구조물을 포함한다. 핀은 소스/드레인 영역을 갖는다. 소스/드레인 영역은 게르마늄 함유 재료를 포함하고, 소스/드레인 영역은 갈륨 농도의 프로파일을 더 포함한다. 프로파일은 소스/드레인 영역의 표면에 있는 플랫폼을 갖고 플랫폼으로부터 소스/드레인 영역으로 감소한다. 구조물은 소스/드레인 영역의 표면 상에 있는 규화물 영역, 및 규화물 영역 상에 있는 접촉부를 포함한다.
실시예에서, 플랫폼은 소스/드레인 영역의 표면으로부터 소스/드레인 영역으로 적어도 10 nm 연장되고, 다른 실시예에서 플랫폼은 소스/드레인 영역의 표면으로부터 소스/드레인 영역으로 적어도 5 nm 연장된다. 실시예에서, 플랫폼은 1x1021 cm-3보다 큰 농도를 갖는다. 실시예에서, 소스/드레인 영역은 소스/드레인 영역 전체에 걸쳐 플랫폼의 농도보다 작은 농도를 갖는 도펀트를 포함한다.
추가적인 실시예는 방법이다. 기판 상에 활성 영역이 규정된다. 활성 영역은 소스/드레인 영역을 포함하고, 소스/드레인 영역은 제 1 농도를 갖는 제 1 도펀트에 의해 적어도 부분적으로 규정된다. 소스/드레인 영역 내에 제 2 도펀트가 주입된다. 제 2 도펀트는 소스/드레인 영역의 표면으로부터 소스/드레인 영역의 깊이까지 연장되는 일정한 농도를 갖는다. 일정한 농도는 제 1 농도보다 크다. 소스/드레인 영역과 접촉하는 도전성 피처가 형성된다.
실시예에서, 소스/드레인 영역은 게르마늄 함유 재료를 포함하고, 제 2 도펀트는 갈륨 함유 종을 포함한다. 실시예에서, 소스/드레인 영역 내에 제 2 도펀트를 주입하는 것은 소스/드레인 영역의 적어도 일부분을 비정질화한다. 실시예에서, 방법은 제 2 도펀트를 주입하기 전에 소스/드레인 영역 내에 비정질 불순물을 주입하는 것을 포함하는 소스/드레인 영역의 적어도 일부분을 비정질화하는 단계를 더 포함한다. 실시예에서, 깊이는 적어도 15 nm이고, 다른 실시예에서 깊이는 적어도 10 nm이다. 실시예에서, 기판 상에 활성 영역을 규정하는 것은 활성 영역 내에 소스/드레인 영역을 규정하는 것을 포함하고, 소스/드레인 영역을 규정하는 것은 소스/드레인 영역을 에피택셜방식으로 성장시키는 것을 포함한다. 실시예에서, 소스/드레인 영역을 에피택셜방식으로 성장시키는 것은 소스/드레인 영역을 제 1 도펀트로 인시츄 도핑하는 것을 포함한다. 실시예에서, 소스/드레인 영역 위에 유전체층이 형성되고, 유전체층을 관통하여 개구부가 형성되어 소스/드레인 영역의 적어도 일부분을 노출시킨다. 실시예에서, 제 2 도펀트를 주입하는 것은 개구부를 형성한 후 수행되고, 개구부 내에 도전성 피처가 형성된다. 실시예에서, 유전체층은 제 2 도펀트를 주입한 후 형성되고, 개구부 내에 도전성 피처가 형성된다. 실시예에서, 도전성 피처를 형성하는 것은 소스/드레인 영역의 표면에 규화물을 형성하는 것, 및 규화물에 대한 접촉부를 형성하는 것을 포함한다.
다른 실시예는 구조물이다. 구조물은 활성 영역을 포함하는 기판을 포함한다. 소스/드레인 영역은 활성 영역의 표면으로부터 소스/드레인 영역의 제 1 깊이까지 도펀트의 플랫폼 농도를 갖고 소스/드레인 영역의 제 1 깊이로부터 제 2 깊이까지 도펀트의 감소 농도를 갖는 도펀트를 포함한다. 구조물은 기판의 활성 영역 위에 소스/드레인 영역에 근접해 있는 게이트 구조물, 및 기판 위에 소스/드레인 영역과 접촉하는 도전성 피처를 더 포함한다.
실시예에서, 활성 영역은 핀을 포함하고, 핀 위에 게이트 구조물이 있다. 실시예에서, 소스/드레인 영역은 실리콘 게르마늄을 포함하고, 도펀트는 갈륨 종을 포함한다. 실시예에서, 제 1 깊이는 적어도 10 nm이고, 다른 실시예에서 제 1 깊이는 적어도 5 nm이다. 실시예에서, 플랫폼 농도는 1x1021 cm-3보다 크다. 실시예들에서, 구조물은 유전체층을 더 포함한다. 실시예에서, 도전성 피처의 적어도 일부분은 유전체층의 적어도 일부분 내에 있고, 도전성 피처는 활성 영역의 표면에 있는 규화물 및 규화물에 대한 접촉부를 포함한다.
다른 실시예는 방법이다. 기판의 활성 영역 위에 게이트 구조물이 형성된다. 활성 영역에 게이트 구조물에 근접하게 소스/드레인 영역이 형성된다. 소스/드레인 영역을 형성한 후, 소스/드레인 영역 내에 도펀트가 주입된다. 도펀트는 소스/드레인 영역의 표면으로부터 소스/드레인 영역의 깊이까지 일정한 플랫폼 농도를 갖는다. 기판 위에 소스/드레인 영역에 도전성 피처가 형성된다.
실시예에서, 소스/드레인 영역은 실리콘 게르마늄 재료를 포함하고, 도펀트는 갈륨을 포함한다. 실시예에서, 소스/드레인 영역 내에 도펀트를 주입하는 것은 소스/드레인 영역의 적어도 일부분을 비정질화한다. 실시예에서, 방법은 도펀트를 주입하기 전에 소스/드레인 영역 내에 비정질 불순물을 주입하는 것을 포함하는 소스/드레인 영역의 적어도 일부분을 비정질화하는 단계를 더 포함한다. 실시예에서, 깊이는 적어도 15 nm이고, 다른 실시예에서 깊이는 적어도 10 nm이다. 실시예에서, 소스/드레인 영역을 형성하는 것은 소스/드레인 영역을 에피택셜방식으로 성장시키는 것을 포함한다. 실시예에서, 소스/드레인 영역을 에피택셜방식으로 성장시키는 것은 일정한 플랫폼 농도보다 적은 농도를 갖는 추가적인 도펀트로 소스/드레인 영역을 인시츄 도핑하는 것을 포함한다. 실시예에서, 도전성 피처를 형성하는 것은, 소스/드레인 영역의 표면에 규화물을 형성하는 것, 및 규화물에 대한 접촉부를 형성하는 것을 포함한다. 실시예에서, 방법은 소스/드레인 영역 위에 유전체층을 형성하는 단계, 및 유전체층을 관통하여 소스/드레인 영역의 적어도 일부분을 노출시키는 개구부를 형성하는 단계를 더 포함한다. 실시예에서, 도펀트를 주입하는 것은 개구부를 형성한 후 수행되고, 개구부 내에 도전성 피처가 형성된다. 실시예에서, 도펀트를 주입한 후 소스/드레인 영역 위에 유전체층이 형성되고, 개구부 내에 도전성 피처가 형성된다.
다른 실시예는 방법이다. 기판 상에 핀이 형성된다. 핀 위에 게이트 구조물이 형성된다. 핀 내에 소스/드레인 영역이 규정되고, 소스/드레인 영역은 게르마늄 함유 재료를 포함한다. 소스/드레인 영역 내에 갈륨 함유 도펀트가 주입된다. 갈륨 함유 도펀트는 소스/드레인 영역의 표면으로부터 소스/드레인 영역의 제 1 깊이까지 플랫폼을 갖고 소스/드레인 영역의 제 1 깊이로부터 제 2 깊이까지 감소 구배를 갖는 농도 프로파일을 갖는다. 소스/드레인 영역에 도전성 피처가 형성된다.
실시예에서, 소스/드레인 영역 내에 갈륨 함유 도펀트를 주입하는 것은 소스/드레인 영역의 적어도 일부분을 비정질화한다. 실시예에서, 방법은 갈륨 함유 도펀트를 주입하기 전에 소스/드레인 영역 내에 게르마늄 함유 불순물을 주입하는 것을 포함하는 소스/드레인 영역의 적어도 일부분을 비정질화하는 단계를 더 포함한다. 실시예에서, 제 1 깊이는 적어도 15 nm이고, 다른 실시예에서 제 1 깊이는 적어도 10 nm이다. 실시예에서, 소스/드레인 영역을 규정하는 것은, 핀 내에 리세스를 형성하는 것, 및 리세스 내에 소스/드레인 영역을 에피택셜방식으로 성장시키는 것을 포함한다. 실시예에서, 소스/드레인 영역을 에피택셜방식으로 성장시키는 것은 농도 프로파일의 플랫폼보다 적은 농도를 갖는 추가적인 도펀트로 소스/드레인 영역을 인시츄 도핑하는 것을 포함한다. 실시예에서, 도전성 피처를 형성하는 것은, 소스/드레인 영역의 표면에 규화물을 형성하는 것, 및 규화물에 대한 접촉부를 형성하는 것을 더 포함한다. 실시예에서, 방법은 소스/드레인 영역 위에 유전체층을 형성하는 단계, 및 유전체층을 관통하여 소스/드레인 영역의 적어도 일부분을 노출시키는 개구부를 형성하는 단계를 더 포함한다. 실시예에서, 갈륨 함유 도펀트를 주입하는 것은 개구부를 형성한 후 수행되고, 개구부 내에 도전성 피처가 형성된다. 실시예에서, 갈륨 함유 도펀트를 주입한 후 소스/드레인 영역 위에 유전체층이 형성되고, 개구부 내에 도전성 피처가 형성된다.
상술한 것은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예들의 특징들의 개요를 서술한 것이다. 당업자는, 본원에 소개되는 실시예와 동일한 목적을 실행하거나 및/또는 동일한 장점을 달성하도록, 다른 프로세스 및 구조를 설계하거나 또는 변경하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는, 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점과, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경, 대체, 및 개조를 행할 수 있다는 점을 또한 자각해야 한다.
실시예들
실시예 1. 구조물에 있어서,
트랜지스터의 활성 영역으로서, 상기 활성 영역은 소스/드레인 영역을 포함하고, 상기 소스/드레인 영역은 제 1 도펀트 농도를 갖는 제 1 도펀트에 의해 적어도 부분적으로 규정되며, 상기 소스/드레인 영역은 상기 소스/드레인 영역의 표면으로부터 상기 소스/드레인 영역의 깊이까지 일정한 농도를 갖는 농도 프로파일을 갖는 제 2 도펀트를 더 포함하고, 상기 일정한 농도는 상기 제 1 도펀트 농도보다 큰 것인, 상기 트랜지스터의 활성 영역; 및
상기 소스/드레인 영역의 표면에서 상기 소스/드레인 영역과 접촉하는 도전성 피처를 포함하는, 구조물.
실시예 2. 실시예 1에 있어서, 상기 활성 영역은 핀을 포함하고, 상기 트랜지스터는 핀 전계 효과 트랜지스터(Fin Field Effect Transistor; FinFET)인 것인, 구조물.
실시예 3. 실시예 1에 있어서, 상기 소스/드레인 영역은 게르마늄 함유 재료를 포함하고, 상기 제 2 도펀트는 갈륨 함유 종(species)을 포함하는 것인, 구조물.
실시예 4. 실시예 1에 있어서, 상기 깊이는 적어도 10 nm인 것인, 구조물.
실시예 5. 실시예 1에 있어서, 상기 깊이는 적어도 5 nm인 것인, 구조물.
실시예 6. 실시예 1에 있어서, 상기 일정한 농도는 1x1021 cm-3보다 큰 것인, 구조물.
실시예 7. 실시예 1에 있어서, 유전체층을 더 포함하고, 상기 유전체층의 적어도 일부분 내에 상기 도전성 피처의 적어도 일부분이 있으며, 상기 도전성 피처는 상기 소스/드레인 영역의 표면에 있는 규화물 및 상기 규화물에 대한 접촉부를 포함하는 것인, 구조물.
실시예 8. 구조물에 있어서,
핀을 포함하는 기판으로서, 상기 핀은 소스/드레인 영역을 갖고, 상기 소스/드레인 영역은 게르마늄 함유 재료를 포함하며, 상기 소스/드레인 영역은 갈륨 농도의 프로파일을 더 포함하고, 상기 프로파일은 상기 소스/드레인 영역의 표면에서는 플랫폼(platform)을 갖고 상기 플랫폼으로부터 상기 소스/드레인 영역으로는 감소하는 것인, 상기 핀을 포함하는 기판;
상기 핀 위의 게이트 구조물;
상기 소스/드레인 영역의 표면 상의 규화물 영역; 및
상기 규화물 영역 상의 접촉부를 포함하는, 구조물.
실시예 9. 실시예 8에 있어서, 상기 플랫폼은 상기 소스/드레인 영역의 표면으로부터 상기 소스/드레인 영역으로 적어도 10 nm 연장되는 것인, 구조물.
실시예 10. 실시예 8에 있어서, 상기 플랫폼은 상기 소스/드레인 영역의 표면으로부터 상기 소스/드레인 영역으로 적어도 5 nm 연장되는 것인, 구조물.
실시예 11. 실시예 8에 있어서, 상기 플랫폼은 1x1021 cm-3보다 큰 것인, 구조물.
실시예 12. 실시예 8에 있어서, 상기 소스/드레인 영역은 상기 소스/드레인 영역 전체에 걸쳐 상기 플랫폼의 농도보다 작은 농도를 갖는 도펀트를 포함하는 것인, 구조물.
실시예 13. 방법에 있어서,
기판 상에 활성 영역을 규정하는 단계로서, 상기 활성 영역은 소스/드레인 영역을 포함하고, 상기 소스/드레인 영역은 제 1 농도를 갖는 제 1 도펀트에 의해 적어도 부분적으로 규정되는 것인, 상기 활성 영역 규정 단계;
상기 소스/드레인 영역 내에 제 2 도펀트를 주입하는 단계로서, 상기 제 2 도펀트는 상기 소스/드레인 영역의 표면으로부터 상기 소스/드레인 영역의 깊이까지 연장되는 일정한 농도를 갖고, 상기 일정한 농도는 상기 제 1 농도보다 큰 것인, 상기 제 2 도펀트 주입 단계; 및
상기 소스/드레인 영역과 접촉하는 도전성 피처를 형성하는 단계를 포함하는, 방법.
실시예 14. 실시예 13에 있어서, 상기 소스/드레인 영역은 게르마늄 함유 재료를 포함하고, 상기 제 2 도펀트는 갈륨 함유 종을 포함하는 것인, 방법.
실시예 15. 실시예 13에 있어서, 상기 소스/드레인 영역 내에 상기 제 2 도펀트를 주입하는 단계는 상기 소스/드레인 영역의 적어도 일부분을 비정질화(amorphize)하는 것인, 방법.
실시예 16. 실시예 13에 있어서, 상기 제 2 도펀트를 주입하기 전에 상기 소스/드레인 영역 내에 비정질 불순물을 주입하는 것을 포함하는 상기 소스/드레인 영역의 적어도 일부분을 비정질화하는 단계를 더 포함하는, 방법.
실시예 17. 실시예 13에 있어서, 상기 깊이는 적어도 15 nm인 것인, 방법.
실시예 18. 실시예 13에 있어서, 상기 깊이는 적어도 10 nm인 것인, 방법.
실시예 19. 실시예 13에 있어서, 상기 기판 상에 활성 영역을 규정하는 단계는 상기 활성 영역 내에 상기 소스/드레인 영역을 규정하는 것을 포함하고, 상기 소스/드레인 영역을 규정하는 것은 상기 소스/드레인 영역을 에피택셜방식으로(epitaxially) 성장시키는 것을 포함하는 것인, 방법.
실시예 20. 실시예 19에 있어서, 상기 소스/드레인 영역을 에피택셜방식으로 성장시키는 것은 상기 소스/드레인 영역을 상기 제 1 도펀트로 인시츄(in situ) 도핑하는 것을 포함하는 것인, 방법.

Claims (10)

  1. 구조물에 있어서,
    트랜지스터의 활성 영역으로서, 상기 활성 영역은 소스/드레인 영역을 포함하고, 상기 소스/드레인 영역은 제 1 도펀트 농도를 갖는 제 1 도펀트에 의해 적어도 부분적으로 규정되며, 상기 소스/드레인 영역은 상기 소스/드레인 영역의 표면으로부터 상기 소스/드레인 영역의 깊이까지 일정한 농도를 갖는 농도 프로파일을 갖는 제 2 도펀트를 더 포함하고, 상기 일정한 농도는 상기 제 1 도펀트 농도보다 큰 것인, 상기 트랜지스터의 활성 영역; 및
    상기 소스/드레인 영역의 표면에서 상기 소스/드레인 영역과 접촉하는 도전성 피처를 포함하는, 구조물.
  2. 제 1 항에 있어서, 상기 활성 영역은 핀을 포함하고, 상기 트랜지스터는 핀 전계 효과 트랜지스터(Fin Field Effect Transistor; FinFET)인 것인, 구조물.
  3. 제 1 항에 있어서, 상기 소스/드레인 영역은 게르마늄 함유 재료를 포함하고, 상기 제 2 도펀트는 갈륨 함유 종(species)을 포함하는 것인, 구조물.
  4. 제 1 항에 있어서, 유전체층을 더 포함하고, 상기 유전체층의 적어도 일부분 내에 상기 도전성 피처의 적어도 일부분이 있으며, 상기 도전성 피처는 상기 소스/드레인 영역의 표면에 있는 규화물 및 상기 규화물에 대한 접촉부를 포함하는 것인, 구조물.
  5. 구조물에 있어서,
    핀을 포함하는 기판으로서, 상기 핀은 소스/드레인 영역을 갖고, 상기 소스/드레인 영역은 게르마늄 함유 재료를 포함하며, 상기 소스/드레인 영역은 갈륨 농도의 프로파일을 더 포함하고, 상기 프로파일은 상기 소스/드레인 영역의 표면에서는 플랫폼(platform)을 갖고 상기 플랫폼으로부터 상기 소스/드레인 영역으로는 감소하는 것인, 상기 핀을 포함하는 기판;
    상기 핀 위의 게이트 구조물;
    상기 소스/드레인 영역의 표면 상의 규화물 영역; 및
    상기 규화물 영역 상의 접촉부를 포함하는, 구조물.
  6. 제 5 항에 있어서, 상기 소스/드레인 영역은 상기 소스/드레인 영역 전체에 걸쳐 상기 플랫폼의 농도보다 작은 농도를 갖는 도펀트를 포함하는 것인, 구조물.
  7. 방법에 있어서,
    기판 상에 활성 영역을 규정하는 단계로서, 상기 활성 영역은 소스/드레인 영역을 포함하고, 상기 소스/드레인 영역은 제 1 농도를 갖는 제 1 도펀트에 의해 적어도 부분적으로 규정되는 것인, 상기 활성 영역 규정 단계;
    상기 소스/드레인 영역 내에 제 2 도펀트를 주입하는 단계로서, 상기 제 2 도펀트는 상기 소스/드레인 영역의 표면으로부터 상기 소스/드레인 영역의 깊이까지 연장되는 일정한 농도를 갖고, 상기 일정한 농도는 상기 제 1 농도보다 큰 것인, 상기 제 2 도펀트 주입 단계; 및
    상기 소스/드레인 영역과 접촉하는 도전성 피처를 형성하는 단계를 포함하는, 방법.
  8. 제 7 항에 있어서, 상기 소스/드레인 영역 내에 상기 제 2 도펀트를 주입하는 단계는 상기 소스/드레인 영역의 적어도 일부분을 비정질화(amorphize)하는 것인, 방법.
  9. 제 7 항에 있어서, 상기 제 2 도펀트를 주입하기 전에 상기 소스/드레인 영역 내에 비정질 불순물을 주입하는 것을 포함하는 상기 소스/드레인 영역의 적어도 일부분을 비정질화하는 단계를 더 포함하는, 방법.
  10. 제 7 항에 있어서, 상기 기판 상에 활성 영역을 규정하는 단계는 상기 활성 영역 내에 상기 소스/드레인 영역을 규정하는 것을 포함하고, 상기 소스/드레인 영역을 규정하는 것은 상기 소스/드레인 영역을 에피택셜방식으로(epitaxially) 성장시키는 것을 포함하는 것인, 방법.
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