KR20170103612A - 반도체 디바이스 및 그 제조 방법 - Google Patents

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KR20170103612A
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fin
layer
structures
gate
forming
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웨이-양 리
펭-쳉 양
팅-예 첸
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Abstract

반도체 디바이스는 기판 위에 배치되는 격리 절연층, 제1 및 제2 핀 구조물, 게이트 구조물, 소스/드레인 구조물, 및 상기 격리 절연층의 상부면 상에 배치되는 유전체층을 포함한다. 상기 제1 핀 구조물과 제2 핀 구조물 모두는 기판 위에 배치되며, 또한 평면도에서 제1 방향으로 연장한다. 상기 게이트 구조물은 제1 및 제2 핀 구조물의 부분 위에 배치되며, 또한 상기 제1 방향과 교차하는 제2 방향으로 연장한다. 게이트 구조물에 의해 커버되지 않는 제1 및 제2 핀 구조물은 상기 격리 절연층의 상부면의 아래로 리세싱된다. 소스/드레인 구조물은 리세싱된 제1 및 제2 핀 구조물 위에 형성된다. 상기 소스/드레인 구조물과 유전체층 사이에 공극이 형성된다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 집적회로에 관한 것으로서, 보다 구체적으로 공극(void)을 구비한 에피택셜 소스/드레인(S/D) 구조물을 갖는 반도체 디바이스 및 그 제조 방법에 관한 것이다.
반도체 산업이 더 높은 디바이스 밀도, 더 높은 성능, 및 더 낮은 비용을 추구하여 나노미터 기술 공정 노드로 진행함에 따라, 제조와 디자인 이슈 모두로부터의 과제는 핀 전계 효과 트랜지스터(Fin FET)와 같은 3차원 디자인의 개발, 및 하이-k(유전상수) 재료를 갖는 금속 게이트 구조물의 사용으로 나타났다. 상기 금속 게이트 구조물은 자주 게이트 교체 기술을 사용함으로써 제조되며, 소스 및 드레인은 에피택셜 성장 방법을 사용함으로써 형성된다.
반도체 디바이스는 기판 위에 배치되는 격리 절연층, 제1 및 제2 핀 구조물, 게이트 구조물, 소스/드레인 구조물, 및 상기 격리 절연층의 상부면 상에 배치되는 유전체층을 포함한다. 상기 제1 핀 구조물과 제2 핀 구조물 모두는 기판 위에 배치되며, 또한 평면도에서 제1 방향으로 연장한다. 상기 게이트 구조물은 제1 및 제2 핀 구조물의 부분 위에 배치되며, 또한 상기 제1 방향과 교차하는 제2 방향으로 연장한다. 게이트 구조물에 의해 커버되지 않는 제1 및 제2 핀 구조물은 상기 격리 절연층의 상부면의 아래로 리세싱된다. 소스/드레인 구조물은 리세싱된 제1 및 제2 핀 구조물 위에 형성된다. 상기 소스/드레인 구조물과 유전체층 사이에 공극이 형성된다.
본 발명은 첨부된 도면과 함께 읽혀질 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 본 산업에서의 표준 관행에 따라, 다양한 특징부는 축적대로 도시되지 않았으며, 그리고 단지 도시 목적을 위해서만 사용되는 것을 인식해야 한다. 실제로, 다양한 특징부의 치수는 논의의 명확함을 위해 임의로 증가되거나 또는 감소될 수 있다.
도 1-12는 본 발명의 일 실시예에 따라 Fin FET 디바이스를 제조하기 위한 다양한 단계의 예시적인 횡단면도를 도시하고 있다.
도 13 및 14는 본 발명의 다른 실시예에 따라 Fin FET 디바이스를 제조하기 위한 다양한 단계의 예시적인 횡단면도를 도시하고 있다.
이하의 기재는 본 발명의 상이한 특징을 실시하기 위해 많은 상이한 실시예 또는 예를 제공한다는 것을 인식해야 한다. 본 발명을 간략화하기 위해, 부품 및 배치의 특정한 실시예 또는 예가 이하에 기재된다. 물론, 이들은 단지 예에 불과하며, 또한 제한하는 것으로 의도되지는 않는다. 예를 들어, 요소의 치수는 기재된 범위 또는 값에 제한되지 않지만, 그러나 프로세스 상태 및/또는 디바이스의 원하는 특성에 따를 수 있다. 더욱이, 이하의 기재에 있어서 제2 특징부 위에 또는 제2 특징부 상에 제 1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 추가적인 특징부가 제1 특징부와 제2 특징부 사이에 형성될 수 있으므로, 제1 및 제2 특징부가 직접 접촉하지 않는 실시예를 포함할 수도 있다. 간단함 및 명료함을 위해 다양한 특징부가 임의로 상이한 크기로 도시될 수 있다. 첨부된 도면에서, 간략함을 위해 일부 층/특징부가 생략될 수 있다.
또한, 도면에 도시된 바와 같이 하나의 요소 또는 특징부의 다른 요소(들) 또는 특징부(들)에 대한 연관성을 서술하기 위한 기재의 용이함을 위해, "아래로(beneath)", "아래에(below)", "하부(lower)", "위에(above)", "상부(upper)" 등과 같은 공간적으로 상대적인 용어가 여기에 사용될 수 있다. 상기 공간적으로 상대적인 용어는 도면에 도시된 배향과 함께 사용 시 또는 작동 시 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 달리 배향될 수 있으며(90°회전되거나 또는 다른 배향으로), 또한 여기에 사용된 공간적으로 상대적인 기술어(descriptor)도 그에 따라 마찬가지로 해석될 수 있다. 또한, "제조된(made of)"이라는 용어는 "포함하는(comprising)" 또는 "구성되는(consisting of)"을 의미할 수 있다. 또한, 이하의 제조 프로세스에 있어서, 기재된 공정의/기재된 공정 사이의 하나 또는 그 이상의 추가적인 공정이 있을 수 있으며, 공정의 순서는 변경될 수 있다.
도 1-12는 본 발명의 일 실시예에 따라 Fin FET 디바이스를 제조하기 위한 다양한 단계의 예시적인 횡단면도를 도시하고 있다. 도 1-12에 의해 도시된 프로세스의 전에, 중에, 및 후에 추가적인 공정이 제공될 수 있으며, 또한 이하에 기재되는 공정의 일부는 방법의 추가적인 실시예를 위해 대체되거나 제거될 수 있음을 인식해야 한다. 공정/프로세스의 순서는 호환 가능할 수 있다.
마스크층(15)이 기판(10) 위에 형성된다. 상기 마스크층(5)은 예를 들어 열 산화 프로세스 및/또는 화상 기상 증착(CVD) 프로세스에 의해 형성된다. 상기 기판(10)은 약 1 × 1015 cm-3 내지 약 1 × 1016 cm-3 범위의 불순물 농도를 구비한, 예를 들어 p-타입 실리콘 또는 게르마늄 기판이다. 다른 실시예에 있어서, 기판은 약 1 × 1015 cm-3 내지 약 1 × 1016 cm-3 범위의 불순물 농도를 구비한 n-타입 실리콘 또는 게르마늄 기판이다.
대안적으로, 상기 기판(10)은 게르마늄과 같은 다른 원소형 반도체; SiC 및 SiGe 와 같은 Ⅳ-Ⅳ족 화합물 반도체, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInP, 및/또는 GaInAsP 와 같은 Ⅲ-Ⅴ족 화합물 반도체를 포함하는 화합물 반도체; 또는 그 조합물을 포함할 수 있다. 일 실시예에 있어서, 상기 기판(10)은 SOI(silicon-on-insulator) 기판의 실리콘층이다. SOI 기판이 사용될 때, 핀(fin) 구조물은 SOI 기판의 실리콘층으로부터 돌출할 수 있거나, 또는 SOI 기판의 절연층으로부터 돌출할 수 있다. 후자의 경우에, SOI 기판의 실리콘층은 상기 핀 구조물을 형성하는데 사용된다. 비정질 Si 또는 비정질 SiC 와 같은 비정질 기판, 또는 실리콘 산화물과 같은 절연 재료가 기판(10)으로서 사용될 수도 있다. 기판(10)은 불순물로 적절히 도핑된 다양한 영역을 포함할 수 있다(예를 들어, p-타입 또는 n-타입 전도율).
상기 마스크층(15)은 일부 실시예에서 예를 들어 패드 산화물층(예를 들어, 실리콘 산화물층)(15A), 및 실리콘 질화물 마스크층(15B)을 포함한다.
상기 패드 산화물층(15A)은 열산화 또는 CVD 프로세스를 사용함으로써 형성될 수 있다. 상기 실리콘 질화물 마스크층(15B)은 스퍼터링법과 같은 물리적 기상 증착(PVD), CVD, 플라즈마-강화 화학 기상 증착(PECVD), 상압 화학 기상 증착(APCVD), 저압 CVD(LPCVD), 고밀도 플라즈마 CVD(HDPCVD), 원자층 증착(ALD), 및/또는 다른 프로세스에 의해 형성될 수 있다.
일부 실시예에 있어서, 상기 패드 산화물층(15A)의 두께는 약 2 nm 내지 약 15 nm 의 범위에 있으며, 상기 실리콘 질화물 마스크층(15B)의 두께는 약 2 nm 내지 약 50 nm 의 범위에 있다. 마스크 패턴이 상기 마스크층 위에 추가로 형성된다. 상기 마스크 패턴은 예를 들어 리소그래피 공정에 의해 형성되는 저항 패턴이다.
마스크 패턴을 에칭 마스크로서 사용함으로써, 패드 산화물층 및 실리콘 질화물 마스크층의 하드 마스크 패턴(15)이 도 1에 도시된 바와 같이 형성된다.
그 후, 도 2에 도시된 바와 같이, 상기 하드 마스크 패턴(15)을 에칭 마스크로서 사용함으로써, 기판(10)은 건식 에칭법 및/또는 습식 에칭법을 사용하는 트렌치 에칭에 의해 핀 구조물(20)로 패터닝된다.
도 2에 있어서, 3개의 핀 구조물(20)이 기판(10) 위에 배치된다. 그러나 핀 구조물의 개수는 3개로 제한되지 않는다. 개수는 3개 보다 하나 또는 그 이상이 적을 수 있다. 또한, 패터닝 프로세스의 패턴 충실도(fidelity)를 개선하기 위해, 하나 또는 그 이상의 더미 핀 구조물이 핀 구조물(20)의 양측에 인접하여 배치될 수 있다.
상기 핀 구조물(20)은 기판(10)과 동일한 재료로 제조될 수 있으며, 또한 기판(10)으로부터 연속적으로 연장할 수 있다. 이 실시예에 있어서, 핀 구조물은 Si 로 제조된다. 핀 구조물(20)의 실리콘층은 본래의 그대로이거나, 또는 n-타입 불순물 또는 p-타입 불순물로 적절히 도핑될 수 있다.
상기 핀 구조물(20)의 폭(W1)은 일부 실시예에서 약 5 nm 내지 약 40 nm 의 범위에 있으며, 또한 다른 실시예에서는 약 7 nm 내지 약 12 nm 의 범위에 있다. 2개의 핀 구조물 사이의 공간(S1)은 일부 실시예에서 약 10 nm 내지 약 50 nm 의 범위에 있다. 핀 구조물(20)의 높이(Z 방향을 따른)는 일부 실시예에서 약 100 nm 내지 약 300 nm 의 범위에 있으며, 또한 다른 실시예에서는 약 50 nm 내지 약 100 nm 의 범위에 있다.
게이트 구조물(40)(도 5a 참조) 아래의 핀 구조물(20)의 하부 부분은 웰 영역으로서 지칭될 수 있으며, 핀 구조물(20)의 상부 부분은 채널 영역으로서 지칭될 수 있다. 게이트 구조물(40) 아래에서, 상기 웰 영역은 격리 절연층(30)(도 5a 참조)에 매립되고, 상기 채널 영역은 격리 절연층(30)으로부터 돌출한다. 상기 채널 영역의 하부 부분은 약 1 nm 내지 약 5 nm 의 깊이로 상기 격리 절연층(30)에 매립될 수도 있다.
상기 웰 영역의 높이는 일부 실시예에서 약 60 nm 내지 약 100 nm 의 범위에 있으며, 상기 채널 영역의 높이는 약 40 nm 내지 약 60 nm 의 범위에 있고, 또한 다른 실시예에서는 약 38 nm 내지 약 55 nm 의 범위에 있다.
핀 구조물(20)이 형성된 후, 상기 기판(10)은 도 3에 도시된 바와 같이 메사 형상(10M)을 형성하도록 추가로 에칭된다. 다른 실시예에 있어서, 상기 메사 형상(10M)이 먼저 형성되고, 그 후 핀 구조물(20)이 형성된다.
상기 핀 구조물(20) 및 메사 형상(10M)이 형성된 후, 격리 절연층(30)이 핀 구조물 사이의 공간 및/또는 하나의 핀 구조물과 상기 기판(10) 위에 형성된 다른 요소 사이의 공간에 형성된다. 상기 격리 절연층(30)은 쉘로우-트렌치-아이솔레이션(shallow-trench-isolation)(STI) 층으로 지칭될 수도 있다. 격리 절연층(30)을 위한 절연 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 옥시질화물(SiON), SiOCN, 불소-도핑된 규산염 유리(fluorine-doped silicate glass)(FSG), 또는 로우-k 유전체 재료 중 하나 또는 그 이상의 층을 포함할 수 있다. 상기 격리 절연층은 LPCVD(저압 화학 기상 증착), 플라즈마-CVD, 또는 유동성 CVD 에 의해 형성된다. 상기 유동성 CVD 에 있어서, 실리콘 산화물 대신에 유동 가능한 유전체 재료가 증착될 수 있다. 유동 가능한 유전체 재료는 그 이름이 제안하는 바와 같이, 갭 또는 공간을 높은 종횡비로 충전하기 위해 증착 중 "유동"할 수 있다. 일반적으로, 증착된 막이 유동하는 것을 허용하기 위해, 다양한 화학물이 실리콘-함유 전구체에 추가된다. 일부 실시예에 있어서, 질소 수소화물 접합이 추가된다. 유동 가능한 유전체 전구체, 특히 유동 가능한 실리콘 산화물 전구체의 예는 규산염, 실록산, 메틸 실세스퀴옥산(methyl silsesquioxane)(MSQ), 수소 실세스퀴옥산(HSQ), MSQ/HSQ, 퍼하이드로실라잔(perhydrosilazane)(TCPS), 퍼하이드로폴리실라잔(perhydropolysilazane)(PSZ), 테트라에틸 오르도실리케이트(tetraethyl orthosilicate)(TEOS), 또는 트리실릴아민(trisilylamine)(TSA)과 같은 실릴-아민을 포함한다. 이들 유동 가능한 실리콘 산화물 재료는 다중-공정 프로세스에서 형성된다. 상기 유동 가능한 막이 증착된 후, 이는 불필요한 요소(들)를 제거하여 실리콘 산화물을 형성하도록 경화된 후 어닐링된다. 상기 불필요한 요소(들)가 제거되었을 때, 상기 유동 가능한 막은 치밀해지고 수축된다. 일부 실시예에 있어서, 복수의 어닐링 프로세스가 실시된다. 상기 유동 가능한 막은 2회 이상 경화되고 어닐링된다. 유동 가능한 막은 붕소 및/또는 인으로 도핑될 수 있다.
핀 구조물이 두꺼운 층에 매립되도록, 상기 절연층(30)이 두꺼운 층에 먼저 형성되며, 그리고 상기 두꺼운 층은 도 4에 도시된 바와 같이 핀 구조물(20)의 상부 부분을 노출시키도록 리세싱된다. 격리 절연층(30)의 상부면으로부터 핀 구조물의 높이(H1)는 일부 실시예에서 약 20 nm 내지 약 100 nm 의 범위에 있고, 또한 다른 실시예에서는 약 30 nm 내지 약 50 nm 의 범위에 있다. 상기 절연 격리층(30)을 리세싱하기 전에 또는 후에, 절연 격리층(30)의 품질을 향상시키기 위해, 열 프로세스, 예를 들어 어닐링 프로세스가 수행될 수 있다. 어떤 실시예에 있어서, 상기 열 프로세스는 N2, Ar, 또는 He 환경과 같은 불활성 가스 환경에서 약 900℃ 내지 약 1050℃ 범위의 온도에서 약 1.5 초 내지 약 10초 간 급속 열적 어닐링(rapid thermal annealing)(RTA)을 사용함으로써 수행된다.
절연층(30)이 형성된 후, 도 5a-5c에 도시된 바와 같이, 게이트 구조물(40)이 핀 구조물(20) 위에 형성된다. 도 5a는 예시적인 사시도이고, 도 5b는 도 5a의 선 a-a 를 따른 예시적인 횡단면도이며, 도 5c는 도 5a의 선 b-b 를 따른 예시적인 횡단면도이다. 또한, 도 6-14는 도 5a의 선 b-b 를 따른 예시적인 횡단면도이다.
도 5a에 도시된 바와 같이, 게이트 구조물(40)은 X 방향으로 연장하는 반면에, 핀 구조물(20)은 Y 방향으로 연장한다.
게이트 구조물(40)을 제조하기 위해, 유전체층 및 폴리실리콘층이 격리 절연층(30) 및 노출된 핀 구조물(20) 위에 형성되며, 그 후 폴리실리콘 및 유전체층(42)으로 제조된 게이트 패턴(44)을 포함하는 게이트 구조물을 얻기 위하여, 패터닝 공정이 수행된다. 일부 실시예에 있어서, 폴리실리콘층은 하드 마스크를 사용함으로써 패터닝되며, 상기 하드 마스크는 게이트 패턴(44) 상에 캡 절연층(46)으로서 남겨진다. 상기 하드 마스크[캡 절연층(46)]는 절연 재료의 하나 또는 그 이상의 층을 포함한다. 상기 캡 절연층(46)은 일부 실시예에서 실리콘 산화물층 위에 형성되는 실리콘 질화물층을 포함한다. 다른 실시예에 있어서, 상기 캡 절연층(46)은 실리콘 질화물층 위에 형성되는 실리콘 산화물층을 포함한다. 캡 절연층(46)을 위한 절연 재료는 CVD, PVD, ALD, 전자빔 증착, 또는 다른 적절한 프로세스에 의해 형성될 수 있다. 일부 실시예에 있어서, 유전체층(42)은 실리콘 산화물, 실리콘 질화물, 실리콘 옥시-질화물, 또는 하이-k 유전체 중 하나 또는 그 이상의 층을 포함할 수 있다. 일부 실시예에 있어서, 유전체층(42)의 두께는 약 2 nm 내지 약 20 nm 의 범위에 있으며, 다른 실시예에서는 약 2 nm 내지 약 10 nm 의 범위에 있다. 게이트 구조물의 높이(H2)는 일부 실시예에서는 약 50 nm 내지 약 400 nm 의 범위에 있으며, 다른 실시예에서는 약 100 nm 내지 약 200 nm 의 범위에 있다.
일부 실시예에 있어서, 게이트 교체 기술이 사용된다. 이런 경우에, 게이트 패턴(44)과 유전체층(42)은 각각 더미 게이트 전극과 더미 게이트 유전체층이며, 이들은 나중에 제거된다. 게이트-우선 기술이 사용되었다면, 상기 게이트 패턴(44)과 유전체층(42)은 게이트 전극과 게이트 유전체층으로서 사용된다.
또한, 게이트 측벽 스페이서(48)가 상기 게이트 패턴의 양 측벽 상에 형성된다. 상기 측벽 스페이서(48)는 SiO2, SiN, SiON, SiOCN, 또는 SiCN 과 같은 절연 재료의 하나 또는 그 이상의 층을 포함하며, 이들은 CVD, PVD, ALD, 전자빔 증착, 또는 다른 적절한 프로세스에 의해 형성된다. 로우-k 유전체 재료는 측벽 스페이서로서 사용될 수 있다. 상기 측벽 스페이서(48)는 절연 재료의 블랭킷층을 형성함으로써, 또한 이방성 에칭을 수행함으로써 형성된다. 일 실시예에 있어서, 측벽 스페이서는 SiN, SiON, SiOCN, 또는 SiCN 과 같은 실리콘 질화물 기반 재료로 제조된다.
그 후, 도 6에 도시된 바와 같이, 핀 마스크층(50)이 핀 구조물(20) 위에 형성된다. 상기 핀 마스크층(50)은 SiN, SiON, SiOCN, 또는 SiCN 과 같은 실리콘 질화물 기반 재료를 포함하는 유전체 재료로 제조된다. 일 실시예에 있어서, 상기 SiN 은 핀 마스크층(50)으로서 사용된다. 핀 마스크층(50)은 CVD, PVD, ALD, 전자빔 증착, 또는 다른 적절한 프로세스에 의해 형성된다. 상기 핀 마스크층(50)의 두께는 일부 실시예에서 약 30 nm 내지 약 70 nm 의 범위에 있다.
일부 실시예에 있어서, 게이트 구조물을 위한 핀 마스크층(50) 및 측벽 스페이서(48)는 분리되어 형성된다. 다른 실시예에 있어서, 핀 마스크층(50) 및 측벽 스페이서(48)를 위해 동일한 블랭킷층이 사용된다.
핀 마스크층(50)을 형성한 후, 핀 구조물(20)의 상부 부분은 리세싱되며, 상기 격리 절연층으로부터 돌출하는 핀 구조물의 측면 및 상면 상에 배치되는 핀 마스크층(50)의 부분은 건식 에칭 및/또는 습식 에칭 공정에 의해 제거된다. 핀 구조물(20)의 상부 부분은, 도 7에 도시된 바와 같이, 격리 절연층(30)의 상부면 상에서 핀 마스크층(50)의 상부면과 동일한 레벨로 또는 이 보다 낮은 레벨로 리세싱(에칭)된다. 에칭 조건, 예를 들어, 오버-에칭 시간을 조정함으로써, 상기 핀 마스크층(50)이 격리 절연층(30)의 상부면 상에 남겨진다. 남겨진 핀 마스크층(50)의 두께는 일부 실시예에서 약 2 nm 내지 약 10 nm 의 범위에 있다.
그 후, 도 8에 도시된 바와 같이, 에피택셜 소스/드레인 구조물(60)이 상기 리세싱된 핀 구조물(20) 위에 형성된다. 상기 에피택셜 소스/드레인 구조물(60)은 핀 구조물(20)(채널 영역)과는 상이한 격자 상수를 갖는 반도체 재료의 하나 또는 그 이상의 층으로 제조된다. 핀 구조물이 Si 로 제조될 때, 에피택셜 소스/드레인 구조물(60)은 n-채널 Fin FET 를 위해 SiP, SiC, 또는 SiCP 를 포함하며, p-채널 Fin FET 를 위해서는 SiGe 또는 Ge 를 포함한다. 상기 에피택셜 소스/드레인 구조물(60)은 리세싱된 핀 구조물의 상부 부분 위에 에피택셜 방식으로 형성된다. 핀 구조물(20) 내에 형성된 기판의 결정 배향[예를 들어 (100) 플레인]으로 인해, 상기 에피택셜 소스/드레인 구조물(60)은 횡방향으로 성장하여, 다이아몬드형 형상을 갖는다.
상기 에피택셜 소스/드레인 구조물(60)은 SiH4, Si2H6, 또는 SiCl2H2 와 같은 Si 함유 가스, GeH4, Ge2H6, 또는 GeCl2H2 와 같은 Ge 함유 가스, CH4 또는 C2H6 와 같은 C 함유 가스, 및/또는 PH3 와 같은 도펀트 가스를 사용함으로써, 약 80 내지 150 Torr 의 압력 하에서 약 600 내지 800℃의 온도에서 성장될 수 있다. n-채널 FET 를 위한 소스/드레인 구조물 및 p-채널 FET 를 위한 소스/드레인 구조물은, 별도의 에피택셜 프로세스에 의해 형성될 수 있다.
핀 구조물과 상기 핀 구조물 사이의 격리 절연층의 상부면 상에 남겨진 핀 마스크층(50) 사이의 비교적 작은 공간으로 인해, 각각의 제1 핀 구조물(20) 위에 형성되는 인접한 에피택셜 소스/드레인 구조물은, 통합된 제2 에피택셜 소스/드레인 구조물(60) 및 핀 마스크층(50)에 의해 공극 또는 갭(공기 갭)(65)이 상기 격리 절연층(30)의 상부면 상에 형성되도록, 도 8에 도시된 바와 같이 통합된다.
특히, 격리 절연층(30)의 상부면 상의 핀 마스크층(50)으로 인해, 상기 공극(65)의 높이(H2)는 격리 절연층(30)의 상부면 상에 핀 마스크층(50)이 남겨지지 않은 경우 보다 더 크다. 일부 실시예에 있어서, 상기 공극의 높이(H2)는 핀 마스크층(50)의 핀 마스크층(50)의 상부면으로부터 측정된 약 10 nm 내지 약 30 nm 의 범위에 있고, 다른 실시예에서는 약 15 nm 내지 약 25 nm 의 범위에 있다. 또한, 남겨진 핀 마스크층(50)으로 인해, 핀 에칭 중에는 상기 격리 절연층(30)이 보호된다.
에피택셜 소스/드레인 구조물(60)이 형성된 후, 도 9에 도시된 바와 같이, 규화물층(70)이 에피택셜 소스/드레인 구조물(60) 위에 형성된다.
Ni, Ti, Ta, 및/또는 W 와 같은 금속 재료는 에피택셜 소스/드레인 구조물(60) 위에 형성되며, 그리고 규화물층(70)을 형성하기 위해 어닐링 공정이 수행된다. 다른 실시예에 있어서, NiSi, TiSi, TaSi, 및/또는 WSi 와 같은 규화물 재료가 에피택셜 소스/드레인 구조물(60) 위에 형성되며, 그리고 어닐링 공정이 수행될 수 있다. 상기 어닐링 공정은 약 250℃ 내지 약 850℃ 의 온도로 수행된다. 금속 재료 또는 규산염 재료는 CVD 또는 ALD 에 의해 형성된다. 규화물층(70)의 두께는 일부 실시예에서 약 4 nm 내지 약 10 nm 의 범위에 있다. 어닐링 공정의 전에 또는 후에, 상기 격리 절연층(30) 위에 형성된 금속 재료 또는 규화물 재료가 선택적으로 제거된다.
그 후, 금속 게이트 구조물(도시되지 않음)이 형성된다. 규화물층(70)을 형성한 후, 더미 게이트 구조물[더미 게이트 전극(44) 및 더미 게이트 유전체층(42)]이 제거되고, 상기 금속 게이트 구조물(금속 게이트 전극 및 게이트 유전체층)로 교체된다.
어떤 실시예에 있어서, 제1 층간 유전체층이 더미 게이트 구조물 위에 형성되며, 또한 상기 더미 게이트 전극(44)의 상부면을 노출시키기 위해 화학 기계적 폴리싱(CMP) 프로세스 또는 에칭백 프로세스와 같은 평탄화 공정이 수행된다. 그 후, 게이트 개구를 형성하기 위해, 더미 게이트 전극(44) 및 더미 게이트 유전체층(42)이 적절한 에칭 프로세스에 의해 각각 제거된다. 게이트 유전체층 및 금속 게이트 전극을 포함하는 금속 게이트 구조물이 상기 게이트 개구에 형성된다.
상기 게이트 유전체층은 핀 구조물(20)의 채널층 위에 배치된 인터페이스층(도시되지 않음) 위에 형성될 수 있다. 상기 인터페이스층은 일부 실시예에서 0.2 nm 내지 1.5 nm 의 두께를 구비한 실리콘 산화물 또는 게르마늄 산화물을 포함할 수 있다. 다른 실시예에 있어서, 상기 인터페이스층의 두께는 약 0.5 nm 내지 약 1.0 nm 의 범위에 있다.
상기 게이트 유전체층은 실리콘 산화물, 실리콘 질화물, 또는 하이-k 유전체 재료와 유전체 재료, 또는 다른 적절한 유전체 재료, 및/또는 그 조합물의 하나 또는 그 이상의 층을 포함한다. 하이-k 유전체 재료의 예는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적절한 하이-k 유전체 재료, 및/또는 그 조합물을 포함한다. 상기 게이트 유전체층은, 예를 들어, 화학 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD), 고밀도 플라즈마 CVD(HDCVD), 또는 다른 적절한 방법, 및/또는 그 조합에 의해 형성된다. 상기 게이트 유전체층의 두께는 일부 실시예에서 약 1 nm 내지 약 10 nm 의 범위에 있으며, 다른 실시예에서는 약 2 nm 내지 약 7 nm 의 범위에 있을 수 있다.
상기 금속 게이트 전극은 게이트 유전체층 위에 형성된다. 금속 게이트 전극은 알루미늄, 구리, 티타늄, 탄탈륨, 코발트, 몰리브덴, 탄탈륨 질화물, 니켈 규화물, 코발트 규화물, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 다른 적절한 재료, 및/또는 그 조합물과 같은 임의의 적절한 금속 재료 중 하나 또는 그 이상의 층을 포함한다.
본 발명의 어떤 실시예에 있어서, 하나 또는 그 이상의 일함수 조정층(도시되지 않음)이 상기 게이트 유전체층과 금속 게이트 전극 사이에 개재될 수 있다. 상기 일함수 조정층은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi, 또는 TiAlC 의 단일 층, 또는 이들 재료 중 2개 또는 그 이상의 다층과 같은 전도성 재료로 제조된다. n-채널 Fin FET 를 위해 TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi, 및 TaSi 중 하나 또는 그 이상이 일함수 조정층으로서 사용되고, p-채널 Fin FET 를 위해 TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC, 및 Co 중 하나 또는 그 이상이 일함수 조정층으로서 사용된다.
금속 게이트 구조물을 위해 적절한 재료를 배치한 후, CMP 와 같은 평탄화 공정이 수행된다.
그 후, 도 10에 도시된 바와 같이, 콘택 에칭 정지층으로서 기능하는 절연층(80)이 상기 형성된 금속 게이트 구조물 및 소스/드레인 구조물(60) 위에 형성되며, 그 후 제2 층간 유전체층(85)이 형성된다. 상기 절연층(80)은 절연 재료의 하나 또는 그 이상의 층이다. 일부 실시예에 있어서, 절연층(80)은 CVD 에 의해 형성된 실리콘 질화물로 제조된다.
리소그래피를 포함하는 패터닝 공정을 사용함으로써, 도 11에 도시된 바와 같이, 규화물층(70)을 구비한 에피택셜 소스 및 드레인 구조물(60)을 노출시키기 위해, 콘택 홀(90)이 제2 층간 유전체층(85) 및 절연층(80)에 형성된다.
그 후, 도 12에 도시된 바와 같이, 상기 콘택 홀이 전도성 재료로 충전되고, 이에 따라 콘택 플러그(100)를 형성한다. 상기 콘택 플러그(100)는 Co, W, Ti, Ta, Cu, Al 및/또는 Ni 및/또는 그 질화물과 같은 임의의 적절한 재료의 단일 층 또는 다층을 포함할 수 있다.
상기 콘택 플러그를 형성한 후, 추가적인 층간 유전체층, 콘택/비아, 상호접속 금속층, 및 패시베이션층, 등과 같은 다양한 특징부를 형성하기 위해, 추가적인 CMOS 프로세스가 수행된다.
대안으로서, 콘택 홀(90)이 개방된 후, 규화물층(70)이 형성된다. 이런 경우에, 도 8에 도시된 바와 같이 에피택셜 소스/드레인 구조물(60)을 형성한 후, 규화물층을 형성하지 않고, 금속 게이트 구조물, 절연층(80)(콘택 에칭 정지층), 및 층간 유전체층(85)이 형성된다. 그 후, 에피택셜 소스/드레인 구조물(60)의 상부면을 노출시키기 위해 콘택 홀이 절연층(80) 및 층간 유전체층(85)에 형성되며, 그 후 규화물층이 상기 에피택셜 소스/드레인 구조물(60)의 상부면 상에 형성된다. 규화물층을 형성한 후, 전도성 재료가 콘택 홀에 형성되고, 이에 따라 콘택 플러그를 형성한다.
도 13 및 14는 본 발명의 다른 실시예에 따라 Fin FET 디바이스를 제조하기 위한 다양한 단계의 예시적인 횡단면도를 도시하고 있다.
도 7에 대해 기재된 핀 마스크층(50) 및 핀 구조물(20)의 리세스 에칭 중, 상기 핀 구조물(20)의 측벽 상에 배치된 핀 마스크층(50)의 일부 하부 부분은 도 13에 도시된 바와 같이 에칭되지 않고 남겨지며, 이에 따라 슬리브형 부분(55)을 형성한다. 상기 슬리브형 부분(55)의 높이(H3)는 일부 실시예에서 약 1 nm 내지 약 10 nm 의 범위에 있다.
그 후, 도 8과 유사하게, 에피택셜 소스/드레인 구조물(60)이 형성되고, 이에 따라 도 14에 도시된 바와 같이 공극(65')을 형성한다. 상기 슬리브형 부분(55)으로 인해, 이 실시예에서 공극(65')의 높이(H4)는 도 8에서의 높이(H2) 보다 더 크다. 상기 높이(H4)는 일부 실시예에서 약 20 nm 내지 약 35 nm 의 범위에 있다.
본 발명에 있어서, 공극이 소스/드레인 에피택셜층과 격리 절연층(STI) 사이에 형성되기 때문에, 소스/드레인 구조물에서의 기생 커패시턴스가 감소될 수 있다. 또한 핀 마스크층(예를 들어, SiN)을 상기 격리 절연층의 상부면 상에 남김으로써, 공극의 높이(치수)가 더 커질 수 있다.
모든 이점이 여기에 필수적으로 기재되지는 않았으며, 모든 실시예 또는 예에 대해 특별한 이점이 존재하지 않으며, 또한 다른 실시예 또는 예가 상이한 이점을 제공할 수 있음을 인식해야 한다.
본 발명의 일 양태에 따라, Fin FET 을 포함하는 반도체 디바이스를 제조하는 방법에 있어서, 제1 핀 구조물 및 제2 핀 구조물이 기판 위에 형성된다. 상기 제1 및 제2 핀 구조물은 평면도에서 제1 방향으로 연장한다. 격리 절연층은, 제1 및 제2 핀 구조물의 하부 부분이 격리 절연층에 매립되고 또한 제1 및 제2 핀 구조물의 상부 부분이 격리 절연층으로부터 노출되도록, 기판 위에 형성된다. 게이트 구조물은 상기 제1 및 제2 핀 구조물의 부분 위에 형성된다. 상기 게이트 구조물은 게이트 패턴, 상기 게이트 패턴과 제1 및 제2 핀 구조물 사이에 배치된 유전체층, 및 상기 게이트 패턴 위에 배치되는 캡 절연층을 포함한다. 상기 게이트 구조물은 평면도에서 상기 제1 방향과 교차하는 제2 방향으로 연장한다. 핀 마스크층은 상기 격리 절연층으로부터 돌출하며 그리고 게이트 구조물에 의해 커버되지 않는 제1 및 제2 핀 구조물의 측벽 상에, 그리고 상기 격리 절연층의 상부면 상에, 형성된다. 제1 및 제2 핀 구조물의 상부 부분은 리세싱된다. 제1 에피택셜 소스/드레인 구조물이 상기 리세싱된 제1 핀 구조물 위에 형성되고, 제2 에피택셜 소스/드레인 구조물이 상기 리세싱된 제2 핀 구조물 위에 형성된다. 제1 및 제2 핀 구조물의 상부 부분의 리세싱에 있어서, 제1 및 제2 핀 구조물의 측벽 상에 배치되는 핀 마스크층이 제거되는 반면에, 상기 격리 절연층의 상부면 상에 배치되는 핀 마스크층은 남겨진다. 상기 제1 및 제2 에피택셜 소스/드레인 구조물은, 통합된 제1 및 제2 에피택셜 소스/드레인 구조물과 상기 격리 절연층의 상부면 상에 남겨진 핀 마스크층 사이에 공극이 형성되도록, 통합된다.
본 발명의 다른 양태에 따라, Fin FET 을 포함하는 반도체 디바이스를 제조하는 방법에 있어서, 제1 핀 구조물 및 제2 핀 구조물이 기판 위에 형성된다. 상기 제1 및 제2 핀 구조물은 평면도에서 제1 방향으로 연장한다. 격리 절연층은, 제1 및 제2 핀 구조물의 하부 부분이 격리 절연층에 매립되고 또한 제1 및 제2 핀 구조물의 상부 부분이 격리 절연층으로부터 노출되도록, 기판 위에 형성된다. 게이트 구조물은 상기 제1 및 제2 핀 구조물의 부분 위에 형성된다. 상기 게이트 구조물은 게이트 패턴, 상기 게이트 패턴과 제1 및 제2 핀 구조물 사이에 배치된 유전체층, 및 상기 게이트 패턴 위에 배치되는 캡 절연층을 포함한다. 상기 게이트 구조물은 평면도에서 상기 제1 방향과 교차하는 제2 방향으로 연장한다. 핀 마스크층은 상기 격리 절연층으로부터 돌출하며 그리고 게이트 구조물에 의해 커버되지 않는 제1 및 제2 핀 구조물의 측벽 상에, 그리고 상기 격리 절연층의 상부면 상에, 형성된다. 제1 및 제2 핀 구조물의 상부 부분은 리세싱된다. 제1 에피택셜 소스/드레인 구조물이 상기 리세싱된 제1 핀 구조물 위에 형성되고, 제2 에피택셜 소스/드레인 구조물이 상기 리세싱된 제2 핀 구조물 위에 형성된다. 제1 및 제2 핀 구조물의 상부 부분의 리세싱에 있어서, 제1 및 제2 핀 구조물의 측벽 상에 배치되는 핀 마스크층의 상부 부분 및 상기 격리 절연층의 상부면 상에 배치되는 핀 마스크층은 남겨진다. 제1 및 제2 에피택셜 소스/드레인 구조물은, 통합된 제1 및 제2 에피택셜 소스/드레인 구조물과 상기 격리 절연층의 상부면 상에 남겨진 핀 마스크층 사이에 공극이 형성되도록, 통합된다.
본 발명의 다른 양태에 따라, 반도체 디바이스는 격리 절연층, 제1 핀 구조물 및 제2 핀 구조물, 게이트 구조물, 소스/드레인 구조물, 및 유전체층을 포함한다. 상기 격리 절연층은 기판 위에 배치된다. 상기 제1 핀 구조물과 제2 핀 구조물은 모두 기판 위에 배치되며, 그리고 평면도에서 제1 방향으로 연장한다. 상기 게이트 구조물은 제1 및 제2 핀 구조물의 부분 위에 배치되며, 그리고 상기 제1 방향과 교차하는 제2 방향으로 연장한다. 상기 유전체층은 격리 절연층의 상부면 상에 배치된다. 게이트 구조물에 의해 커버되지 않는 제1 및 제2 핀 구조물은, 격리 절연층의 상부면 아래로 리세싱된다. 상기 소스/드레인 구조물은 상기 리세싱된 제1 및 제2 핀 구조물 위에 형성된다. 소스/드레인 구조물과 유전체층 사이에는 공극이 형성된다.
전술한 바는 본 기술분야의 숙련자가 본 발명의 양태를 더욱 잘 이해할 수 있도록 여러 실시예 및 예의 특징을 약술하고 있다. 본 기술분야의 숙련자라면 여기에 도입된 실시예 또는 예의 동일한 목적을 실시하거나 및/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조물을 설계하거나 또는 수정하기 위한 기반으로서 본 발명을 용이하게 사용할 수 있음을 인식해야만 한다. 또한, 본 기술분야의 숙련자라면 이런 등가의 구성은 본 발명의 정신 및 범주로부터 일탈하지 않으며 또한 본 발명의 정신 및 범주로부터의 일탈 없이 이들은 여기에서 다양한 변화, 치환, 및 변경을 이룰 수 있음을 인식해야만 한다.

Claims (10)

  1. Fin FET을 포함하는 반도체 디바이스를 제조하는 방법에 있어서,
    기판 위에 제1 핀 구조물 및 제2 핀 구조물 - 상기 제1 및 제2 핀 구조물은 평면도에서 제1 방향으로 연장됨 - 을 형성하는 단계;
    상기 제1 및 제2 핀 구조물의 하부 부분이 격리 절연층에 매립되고 또한 제1 및 제2 핀 구조물의 상부 부분이 상기 격리 절연층으로부터 노출되도록, 상기 기판 위에 격리 절연층을 형성하는 단계;
    상기 제1 및 제2 핀 구조물의 부분 위에 게이트 구조물 - 상기 게이트 구조물은 게이트 패턴, 상기 게이트 패턴과 상기 제1 및 제2 핀 구조물 사이에 배치되는 유전체층, 상기 게이트 패턴 위에 배치되는 캡 절연층을 포함하고, 상기 게이트 구조물은 평면도에서 상기 제1 방향과 교차하는 제2 방향으로 연장됨 - 을 형성하는 단계;
    상기 격리 절연층으로부터 돌출하고 또한 게이트 구조물에 의해 커버되지 않는 제1 및 제2 핀 구조물의 측벽 상에, 그리고 격리 절연층의 상부면 상에, 핀 마스크층을 형성하는 단계;
    상기 제1 및 제2 핀 구조물의 상부 부분을 리세싱하는 단계; 및
    상기 리세싱된 제1 핀 구조물 위에 제1 에피택셜 소스/드레인 구조물을 그리고 상기 리세싱된 제2 핀 구조물 위에 제2 에피택셜 소스/드레인 구조물을 형성하는 단계
    를 포함하며,
    상기 제1 및 제2 핀 구조물의 상부 부분을 리세싱하는 단계에서, 제1 및 제2 핀 구조물의 측벽 상에 배치되는 핀 마스크층은 제거되고, 상기 격리 절연층의 상부면 상에 배치되는 핀 마스크층은 남겨지며,
    상기 제1 및 제2 에피택셜 소스/드레인 구조물은, 통합된 제1 및 제2 에피택셜 소스/드레인 구조물과 상기 격리 절연층의 상부면 상에 남겨진 핀 마스크층 사이에 공극이 형성되도록 통합되는 것인, 반도체 디바이스 제조 방법.
  2. 제1항에 있어서,
    상기 핀 마스크층은 실리콘 질화물로 형성되는 것인, 반도체 디바이스 제조 방법.
  3. 제1항에 있어서,
    상기 제1 및 제2 핀 구조물의 상부 부분을 리세싱하는 단계에서, 상기 제1 및 제2 핀 구조물은 상기 격리 절연층의 상부면 아래로 리세싱되는 것인, 반도체 디바이스 제조 방법.
  4. 제1항에 있어서,
    상기 제1 및 제2 에피택셜 소스/드레인 구조물이 형성된 후,
    상기 통합된 제1 및 제2 에피택셜 소스/드레인 구조물 상에 규화물층을 형성하는 단계;
    층간 절연층을 형성하는 단계;
    상기 층간 절연층에 개구를 형성하는 단계; 및
    상기 개구의 규화물층 위에 전도성 재료를 형성하는 단계
    를 더 포함하는, 반도체 디바이스 제조 방법.
  5. 제1항에 있어서,
    상기 제1 및 제2 에피택셜 소스/드레인 구조물이 형성된 후,
    게이트 공간을 형성하기 위해, 상기 캡 절연층, 상기 게이트 패턴, 및 상기 유전체층을 제거하는 단계;
    상기 게이트 공간에 게이트 유전체층을 형성하는 단계; 및
    상기 게이트 공간에서 상기 게이트 유전체층 상에 게이트 전극을 형성하는 단계
    를 더 포함하는, 반도체 디바이스 제조 방법.
  6. Fin FET을 포함하는 반도체 디바이스를 제조하는 방법에 있어서,
    기판 위에 제1 핀 구조물 및 제2 핀 구조물 - 상기 제1 및 제2 핀 구조물은 평면도에서 제1 방향으로 연장됨 - 을 형성하는 단계;
    상기 제1 및 제2 핀 구조물의 하부 부분이 격리 절연층에 매립되고 또한 상기 제1 및 제2 핀 구조물의 상부 부분이 상기 격리 절연층으로부터 노출되도록, 상기 기판 위에 격리 절연층을 형성하는 단계;
    상기 제1 및 제2 핀 구조물의 부분 위에 게이트 구조물 - 상기 게이트 구조물은 게이트 패턴, 상기 게이트 패턴과 상기 제1 및 제2 핀 구조물 사이에 배치되는 유전체층, 상기 게이트 패턴 위에 배치되는 캡 절연층을 포함하며, 상기 게이트 구조물은 평면도에서 상기 제1 방향과 교차하는 제2 방향으로 연장됨 - 을 형성하는 단계;
    상기 격리 절연층으로부터 돌출하고 또한 게이트 구조물에 의해 커버되지 않는 상기 제1 및 제2 핀 구조물의 측벽 상에, 그리고 상기 격리 절연층의 상부면 상에, 핀 마스크층을 형성하는 단계;
    상기 제1 및 제2 핀 구조물의 상부 부분을 리세싱하는 단계; 및
    리세싱된 제1 핀 구조물 위에 제1 에피택셜 소스/드레인 구조물을 그리고 상기 리세싱된 제2 핀 구조물 위에 제2 에피택셜 소스/드레인 구조물을 형성하는 단계
    를 포함하며,
    상기 제1 및 제2 핀 구조물의 상부 부분을 리세싱하는 단계에서, 상기 제1 및 제2 핀 구조물의 측벽 상에 배치되는 상기 핀 마스크층의 하부 부분 및 상기 격리 절연층의 상부면 상에 배치되는 상기 핀 마스크층은 남겨지며,
    상기 제1 및 제2 에피택셜 소스/드레인 구조물은, 통합된 제1 및 제2 에피택셜 소스/드레인 구조물과 상기 격리 절연층의 상부면 상에 남겨진 상기 핀 마스크층 사이에 공극이 형성되도록 통합되는 것인, 반도체 디바이스 제조 방법.
  7. 제6항에 있어서,
    상기 제1 및 제2 에피택셜 소스/드레인 구조물이 형성된 후,
    상기 통합된 제1 및 제2 에피택셜 소스/드레인 구조물 상에 규화물층을 형성하는 단계;
    층간 절연층을 형성하는 단계;
    상기 층간 절연층에 개구를 형성하는 단계; 및
    상기 개구의 규화물층 위에 전도성 재료를 형성하는 단계
    를 더 포함하는, 반도체 디바이스 제조 방법.
  8. 제6항에 있어서,
    상기 제1 및 제2 에피택셜 소스/드레인 구조물이 형성된 후,
    상기 통합된 제1 및 제2 에피택셜 소스/드레인 구조물 상에 규화물층을 형성하는 단계;
    상기 규화물층을 형성한 후, 층간 절연층을 형성하는 단계;
    상기 층간 절연층에 개구를 형성하는 단계; 및
    상기 개구에서의 규화물층 위에 전도성 재료를 형성하는 단계
    를 더 포함하는, 반도체 디바이스 제조 방법.
  9. 제6항에 있어서,
    상기 제1 및 제2 에피택셜 소스/드레인 구조물이 형성된 후,
    게이트 공간을 형성하기 위해, 상기 캡 절연층, 상기 게이트 패턴, 및 상기 유전체층을 제거하는 단계;
    상기 게이트 공간에 게이트 유전체층을 형성하는 단계; 및
    상기 게이트 공간에서 상기 게이트 유전체층 상에 게이트 전극을 형성하는 단계
    를 더 포함하는, 반도체 디바이스 제조 방법.
  10. 반도체 디바이스에 있어서,
    기판 위에 배치되는 격리 절연층;
    기판 위에 모두 배치되고, 평면도에서 제1 방향으로 연장되는, 제1 핀 구조물 및 제2 핀 구조물;
    상기 제1 및 제2 핀 구조물의 부분 위에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는, 게이트 구조물;
    소스/드레인 구조물; 및
    상기 격리 절연층의 상부면 상에 배치되는 유전체층
    을 포함하며,
    상기 게이트 구조물에 의해 커버되지 않는 상기 제1 및 제2 핀 구조물은 격리 절연층의 상부면 아래로 리세싱되며,
    상기 소스/드레인 구조물은 상기 리세싱된 제1 및 제2 핀 구조물 위에 형성되고,
    상기 소스/드레인 구조물과 상기 유전체층 사이에 공극이 형성되는 것인, 반도체 디바이스.
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