JP2007088047A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】ロールオフ特性の改善および接合リークの抑制を図った半導体装置およびその製造方法を提供する。
【解決手段】本実施形態に係る半導体装置は、半導体基板１に形成され、活性領域を区画する素子分離絶縁膜１０と、活性領域における半導体基板１上にゲート絶縁膜２を介して形成されたゲート電極３と、ゲート電極３の両側における半導体基板１上に積層された２つのエクステンション層５と、ゲート電極３の側壁およびエクステンション層５の一部を覆うサイドウォール絶縁膜ＳＷと、エクステンション層５上に積層された２つのソース・ドレイン層６と、ソース・ドレイン層６に形成されたシリサイド層７と、素子分離絶縁膜２の端部に生じた窪み部１０ａを埋めるように形成された埋め込み絶縁膜８ｂとを有する。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関し、特に、基板面よりも上に持ち上げて形成されたエクステンション層およびソース・ドレイン層を有する半導体装置およびその製造方法に関する。

トランジスタの世代が進む中で、微細化によるスケーリングも絶え間なく行われている。国際半導体技術ロードマップ（ＩＴＲＳ）上では、ｈｐ(half pitch)３２ｎｍ世代と呼ばれているトランジスタで、２０ｎｍ以下のゲート長（Ｌｇ）が予想されている。この世代のトランジスタに対しては、ゲート長と合わせて、ゲート絶縁膜の実効膜厚（ＥＯＴ：Effective Oxide Thickness）や、拡散層の深さ（Ｘｊ）も合わせてスケーリングする必要がある。

ゲート絶縁膜の実効膜厚ＥＯＴのスケーリングは駆動能力（Ｉｄｓ）の確保のため、拡散層の深さＸｊのスケーリングは短チャネル効果（ＳＣＥ：Short Channel Effect）の抑制のために必要である。特に拡散層の深さＸｊのスケーリングに対しては、厳しい制約がある。２０ｎｍ以下のゲート長Ｌｇでトランジスタを形成する場合、エクステンション（Extension）部となる拡散層は５ｎｍ以下の浅さが必要と考えられる。

しかしながら、この極浅のｐｎ接合を形成しようとするときの主な問題は、イオン注入技術、活性化のアニール技術が現状では確立されていないという２点である。５ｎｍの拡散層深さＸｊを実現できたと仮定しても、その薄さ故に、生じる寄生抵抗が増加するという点も問題となる。

上記の問題を解決するため、シリコン基板上にエクステンション層およびソース・ドレイン層をエピタキシャル成長させて、シリコン基板下の拡散層深さＸｊは浅く保ったまま、エクステンション層の抵抗を下げる半導体装置が提案されている（特許文献１参照）。

ところで、シリコン基板の活性領域は、現在、ＳＴＩ（Shallow Trench Isolation）からなる素子分離絶縁膜により区画されている。このＳＴＩの端部には、ディボット（窪み）が生じることが知られている（特許文献２参照）。
特開２０００―８２８１３号公報 特開２００１−２５７２５８号公報

シリコン基板上にソース・ドレイン層をエピタキシャル成長させる場合、素子分離絶縁膜の端部に窪みが存在すると、ソース・ドレイン層が平坦とならず、窪み部においてソース・ドレイン層の表面が低くなる。このため、ソース・ドレイン層に不純物を導入した場合には、ソース・ドレイン接合深さが一定とならず、ロールオフ特性が劣化する。

また、ソース・ドレイン層の表層部をシリサイド化した場合には、シリサイド層とソース・ドレイン接合との距離が窪み部において近接し、接合リークの増加に繋がる。

本発明は上記の事情に鑑みてなされたものであり、その目的は、ロールオフ特性の改善および接合リークの抑制を図った半導体装置およびその製造方法を提供することにある。

上記の目的を達成するため、本発明の半導体装置は、半導体基板に形成され、活性領域を区画する素子分離絶縁膜と、前記活性領域における前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側における前記半導体基板上に積層された２つのエクステンション層と、前記ゲート電極の側壁および前記エクステンション層の一部を覆うサイドウォール絶縁膜と、前記エクステンション層上に積層された２つのソース・ドレイン層と、前記ソース・ドレイン層に形成されたシリサイド層と、前記素子分離絶縁膜の端部に生じた窪み部を埋めるように形成された埋め込み絶縁膜とを有する。

上記の本発明の半導体装置では、素子分離絶縁膜の端部に生じた窪み部に埋め込み絶縁膜が埋め込まれている。これにより、窪み部に起因する表面段差が軽減される。このため、エクステンション層上に形成されるソース・ドレイン層は平坦となる。

上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板に活性領域を区画する素子分離絶縁膜を形成する工程と、前記半導体基板の活性領域上にゲート構造体を形成する工程と、前記ゲート構造体の領域を除く前記半導体基板上に、２つのエクステンション層を形成する工程と、前記ゲート構造体、前記エクステンション層および前記素子分離絶縁膜を被覆する少なくとも第１絶縁膜および第２絶縁膜を積層する工程と、前記第１および第２絶縁膜をエッチバックして、前記ゲート構造体の側壁を被覆する前記第１および第２絶縁膜からなるサイドウォール絶縁膜を形成し、前記素子分離絶縁膜の端部に生じた窪み部に第１絶縁膜からなる埋め込み絶縁膜を形成する工程と、前記各エクステンション層上にそれぞれソース・ドレイン層を形成する工程と、前記ソース・ドレイン層の表層にシリサイド層を形成する工程とを有する。

上記の本発明の半導体装置の製造方法では、第１絶縁膜および第２絶縁膜の形成およびエッチバックにより、第１絶縁膜および第２絶縁膜からなるサイドウォール絶縁膜を形成すると同時に、素子分離絶縁膜に生じた窪み部を埋め込む埋め込み絶縁膜を形成する。窪み部を第１絶縁膜で埋め込んだ後に、ソース・ドレイン層を形成するため、平坦なソース・ドレイン層が得られる。

本発明によれば、ロールオフ特性の改善および接合リークの抑制を図った半導体装置およびその製造方法を提供する。

以下に、本発明の実施の形態について、図面を参照して説明する。

図１は、本実施形態に係る半導体装置の断面図である。

シリコン等からなる半導体基板１には、活性領域を区画するＳＴＩからなる素子分離絶縁膜１０が形成されている。ｎＭＯＳの場合には半導体基板１の活性領域にはｐウェルが形成されており、ｐＭＯＳの場合には半導体基板１の活性領域にはｎウェルが形成されている。

半導体基板１の活性領域上には、酸化シリコンからなるゲート絶縁膜２を介して、ポリシリコンからなるゲート電極３が形成されている。ゲート電極３の上面には、シリサイド層４が形成されている。シリサイド層４は、例えばコバルトシリサイドや、ニッケルシリサイドからなる。

ゲート電極３の両側における半導体基板１上には、２つのエクステンション層５が形成されている。ｎＭＯＳの場合にはエクステンション層５はｎ型であり、ｐＭＯＳの場合にはエクステンション層５はｐ型である。

エクステンション層５は、ゲート電極３側に傾斜端面を有する。この傾斜端面およびその間の半導体基板１上にゲート絶縁膜２が形成され、ゲート絶縁膜２上にゲート電極３が形成されている。

ゲート電極３の側面およびエクステンション層５の一部を被覆して、窒化シリコン膜８ａからなるサイドウォール絶縁膜ＳＷが形成されている。素子分離絶縁膜１０に生じたディボット１０ａは、窒化シリコン膜からなる埋め込み絶縁膜８ｂで埋め込まれている。サイドウォール絶縁膜ＳＷとなる窒化シリコン膜８ａと、埋め込み絶縁膜８ｂとは同一材料からなり、同一工程で形成される。

サイドウォール絶縁膜ＳＷから露出したエクステンション層５上には、ソース・ドレイン層６が形成されている。ｎＭＯＳの場合にはソース・ドレイン層６はｎ型であり、ｐＭＯＳの場合にはソース・ドレイン層６はｐ型である。ソース・ドレイン層６は、埋め込み絶縁膜８ｂに乗り上げて形成されている。本実施形態では、平坦なソース・ドレイン層６が形成されている。

ソース・ドレイン層６の表層には、シリサイド層７が形成されている。シリサイド層７は、ソース・ドレイン層６の表層をシリサイド化することにより形成され、例えばコバルトシリサイドや、ニッケルシリサイドからなる。

上記のトランジスタを被覆して全面に酸化シリコンからなる層間絶縁膜２０が形成されている。図示はしないが、層間絶縁膜２０には、シリサイド層４，７に接続するコンタクトが埋め込まれており、層間絶縁膜２０上には、当該コンタクトに接続する配線が形成されている。

図２は、素子分離絶縁膜１０の端部付近の要部断面図である。図３に、素子分離絶縁膜１０のディボット１０ａに埋め込み絶縁膜８ｂが存在しない場合の例を比較例として示す。

比較例の場合には、エクステンション層５上に形成されるエピタキシャル成長層からなるソース・ドレイン層６の表面は、ディボット１０ａの部分において低くなる。このため、半導体基板１に形成されるソース・ドレイン接合（ＳＤ接合）１１は、ディボット１０ａ付近において深くなる。ソース・ドレイン層６にイオン注入した場合、ソース・ドレイン層６の表面から一定距離にＳＤ接合１１、すなわちｐｎ接合が形成されるためである。ＳＤ接合１１が一様でない場合には、ロールオフ特性の劣化に繋がる。また、シリサイド層７とＳＤ接合１１との距離がディボット１０ａ付近で近接し、接合リークの増加に繋がる。

これに対して、本実施形態の場合には、素子分離絶縁膜１０の端部に生じたディボット１０ａに埋め込み絶縁膜８ｂが埋め込まれている。このため、エクステンション層５および埋め込み絶縁膜８ｂ上に形成されるソース・ドレイン層６は平坦となる。平坦なソース・ドレイン層６が得られる結果、一定深さのＳＤ接合１１が半導体基板１に形成され、ロールオフ特性を改善することができる。また、シリサイド層７とＳＤ接合１１との距離を一定にすることができ、接合リークを抑制することができる。

次に、上記の本実施形態に係る半導体装置の製造方法について、図４〜図１１を参照して説明する。

図４（ａ）に示すように、シリコンからなる半導体基板１にＳＴＩからなる素子分離絶縁膜１０を形成する。素子分離絶縁膜１０の形成では、半導体基板１上に窒化シリコン膜からなるハードマスクを形成した後に、半導体基板１をエッチングして素子分離溝を形成する。この素子分離溝の内壁を酸化した後に、素子分離溝を埋め込むように、ハードマスク上に酸化シリコン膜を堆積させる。その後、ハードマスク上の余分な酸化シリコン膜をＣＭＰ（Chemical Mechanical Polishing）法により除去した後、ハードマスクを除去する。以上により、素子分離溝に埋め込まれた酸化シリコン膜からなる素子分離絶縁膜１０が形成される。その後、レジストマスクを用いてｐウェル、ｎウェル形成のためのイオン注入や、しきい値調整のためのイオン注入を数回行う。

次に、図４（ｂ）に示すように、ダミーゲート構造体３０を形成する。素子分離絶縁膜の形成直後には生じていなかったディボット１０ａが、この時点では素子分離絶縁膜１０の角部に生じている。すなわち、上記のイオン注入において希フッ酸（ＤＨＦ）を用いた洗浄工程が数回行われるため、この洗浄工程において素子分離絶縁膜１０の角部が削れることによりディボット１０ａが生じる。

ダミーゲート構造体３０は、以下のようにして形成される。半導体基板１上に熱酸化法により酸化シリコン膜からなるダミーゲート絶縁膜３１を形成し、ＬＰＣＶＤ法によりポリシリコン膜を堆積した後、ポリシリコン膜上に形成したハードマスク３３を用いてポリシリコン膜をドライエッチングして、ポリシリコンからなるダミーゲート３２を形成する。これにより、ダミーゲート絶縁膜３１、ダミーゲート３２、ハードマスク３３からなるダミーゲート構造体（ゲート構造体）３０が半導体基板１上に形成される。ハードマスク３３としては、例えば窒化シリコン膜を用いる。

次に、図５（ａ）に示すように、ダミーゲート構造体３０を被覆するように半導体基板１上に、例えば窒化シリコン膜を堆積した後に、エッチバックを行うことにより、ダミーゲート構造体３０の側壁に窒化シリコン膜からなる保護膜３４を形成する。保護膜３４は、後の工程においてダミーゲート３２を構成するポリシリコンを起点としたエピタキシャル成長を防止するために設けられる。窒化シリコン膜の形成では、例えばＬＰＣＶＤ法によって６８０℃から７６０℃程度の温度にて約４ｎｍの膜厚の窒化シリコン膜を形成する。

次に、活性領域における半導体基板１上の自然酸化膜を除去するため、希フッ酸（ＤＨＦ）を用いた洗浄処理を行う。その後、図５（ｂ）に示すように、ダミーゲート構造体３０の両側における半導体基板１上に、エピタキシャル成長法により、ボロン（ｐ型不純物）または砒素（ｎ型不純物）などの不純物が混入したシリコン層からなるエクステンション層５を形成する。不純物は、エピタキシャル成長中（ｉｎ−ｓｉｔｕ）に導入する。エクステンション層５の不純物濃度は、例えば１×１０^１８〜１×１０^２０／ｃｍ^３である。

イオン注入ではなく、エピタキシャル成長中に不純物を導入することによって、不純物濃度の濃いエクステンション層５を形成できる。また、エピタキシャル成長は、７００℃程度の低温プロセスで行われ、その後の活性化アニールも不要であることから、成長中に導入された不純物は半導体基板１内にほとんど拡散しない。これにより、エクステンション層５と半導体基板１との間に急峻な濃度勾配をもつｐｎ接合を形成することができる。

次に、図６（ａ）に示すように、加熱した燐酸により窒化シリコンからなる保護膜３４を除去した後、ダミーゲート構造体３０の側壁に側壁スペーサ３５を形成する。側壁スペーサ３５は、後に形成されるゲート絶縁膜２がエクステンション層５の端部に重なる幅を規定するものである。側壁スペーサ３５は、ダミーゲート構造体３０を被覆するように半導体基板１上に酸化シリコン膜を堆積させた後、当該酸化シリコン膜をエッチバックすることにより形成される。酸化シリコン膜の成膜では、約６５０℃の成膜温度で、ＴＥＯＳを原料として用いたＬＰＣＶＤ法により５ｎｍ程度の膜厚の酸化シリコン膜を成膜する。エッチバックは、エクステンション層５へのダメージが最小限になるような条件で行う。

次に、図６（ｂ）に示すように、ダミーゲート構造体３０を被覆するように半導体基板１上に窒化シリコン膜８および酸化シリコン膜９を形成する。このとき、素子分離絶縁膜１０のディボット１０ａを埋め込むように、窒化シリコン膜８が形成される。

窒化シリコン膜８は、６８０℃程度の成膜温度でＬＰＣＶＤ法により形成される。酸化シリコン膜９は、６５０℃程度の成膜温度でＬＰＣＶＤ法により形成される。フリンジ容量（ゲート電極とソース・ドレイン間の容量）を低減するために、酸化シリコンに比べて誘電率の高い窒化シリコン膜８の膜厚は最小限にする。また、窒化シリコン膜８と酸化シリコン膜９の合計膜厚は、後に形成されるゲート電極３とソース・ドレイン層６との間の距離を確保して、短チャネル効果を抑制し得る膜厚とする。例えば、窒化シリコン膜８と酸化シリコン膜９の合計膜厚を７０ｎｍとし、窒化シリコン膜８の膜厚を２０ｎｍ、酸化シリコン膜９の膜厚を５０ｎｍとする。窒化シリコン膜８は、本発明の第１絶縁膜に相当し、酸化シリコン膜９は第２絶縁膜に相当する。

次に、図７（ａ）に示すように、酸化シリコン膜９および窒化シリコン膜８を順にエッチバックする。ダミーゲート構造体３０の側壁に残った窒化シリコン膜８ａおよび酸化シリコン膜９ａにより２層構成のサイドウォール絶縁膜ＳＷが形成される。また、ディボット１０ａ部分に埋まった窒化シリコン膜８はエッチバック後にも残り、埋め込み絶縁膜８ｂとなる。

次に、図７（ｂ）に示すように、エクステンション層５上の自然酸化膜を除去するため、希フッ酸を用いた洗浄処理を行う。このときの希フッ酸により、サイドウォール絶縁膜ＳＷ中の酸化シリコン膜９ａの一部がエッチングされる。

次に、図８（ａ）に示すように、エピタキシャル成長法により、サイドウォール絶縁膜ＳＷから露出したエクステンション層５上に、シリコン層からなるソース・ドレイン層６を形成する。ソース・ドレイン層６は、エクステンション層５から上方向に成長すると同時に、埋め込み絶縁膜８ｂ上およびサイドウォール絶縁膜ＳＷ上において横方向に成長する。これにより、ソース・ドレイン層６は、サイドウォール絶縁膜ＳＷおよび埋め込み絶縁膜８ｂに乗り上げるように形成される。本実施形態では、素子分離絶縁膜１０のディボット１０ａには埋め込み絶縁膜８ｂが埋め込まれているため、平坦なソース・ドレイン層６が得られる。

その後、ｎＭＯＳの領域におけるソース・ドレイン層６に導電性を付与するため、１０ｋｅＶの注入エネルギー、３×１０^１５／ｃｍ^２程度のドーズ量でリン（Ｐ）をイオン注入する。また、ｐＭＯＳの領域におけるソース・ドレイン層６に導電性を付与するため、４ｋｅＶの注入エネルギー、５×１０^１５／ｃｍ^２程度のドーズ量でボロン（Ｂ）をイオン注入する。これらの不純物は、半導体基板１中にまで導入される。これにより、半導体基板１中にＳＤ接合１１が形成される（図２参照）。その後、導入した不純物を活性化させるため、約１０５０℃でＳｐｉｋｅ−ＲＴＡを施す。

次に、図８（ｂ）に示すように、ソース・ドレイン層６上の自然酸化膜を除去するため、希フッ酸を用いた洗浄処理を行う。この際に、サイドウォール絶縁膜ＳＷを構成する一番外側の酸化シリコン膜９ａが除去される。

次に、図９（ａ）に示すように、ソース・ドレイン層６の上面にシリサイド層７を形成する。シリサイド層７の形成では、コバルトまたはニッケルからなる金属膜を形成した後に、熱処理し、金属膜と接触する部分のソース・ドレイン層６表面をシリサイド化し、薬液処理により不要な金属膜を除去することにより行う。例えば、コバルトシリサイドを形成する場合には、コバルトの膜厚は例えば８ｎｍとする。その後、コバルトの酸化防止のため、窒化チタン膜を３０ｎｍ程度成膜する。

ソース・ドレイン層６のシリサイド化は、ソース・ドレイン層６の表面から進行する。平坦なソース・ドレイン層６が形成できていることから、シリサイド層７とＳＤ接合１１との間の距離を一定にすることができる（図２参照）。このため、接合リークの発生が抑制される。

次に、図９（ｂ）に示すように、ダミーゲート構造体３０を埋め込むように、全面に層間絶縁膜２０を形成する。層間絶縁膜２０の形成では、例えばＨＤＰ−ＣＶＤ法により、酸化シリコン膜からなる層間絶縁膜２０を形成する。

次に、図１０（ａ）に示すように、窒化シリコンからなるハードマスク３３を除去するまで全面エッチバックを行う。このエッチバックは、窒化シリコンと酸化シリコンの選択比が小さい条件で行う。このため、エッチバック後には、層間絶縁膜２０およびダミーゲート３２の表面はほぼ平らな形状となる。

次に、図１０（ｂ）に示すように、ドライエッチングによりポリシリコンからなるダミーゲート３２を除去した後、ウェットエッチングにより酸化シリコンからなる側壁スペーサ３５およびダミーゲート絶縁膜３１を除去して、ゲート開口部３６を形成する。このウェットエッチングでは、サイドウォール絶縁膜ＳＷを構成する窒化シリコン膜８ａがエッチングストッパとして機能する。ゲート開口部３６には、側壁スペーサ３５の膜厚分に相当する分だけ、エクステンション層５の端部が露出する。

次に、図１１（ａ）に示すように、ゲート開口部３６に露出した半導体基板１およびエクステンション層５の端部上に、例えば酸化シリコン膜からなるゲート絶縁膜２を形成し、その後、ゲート開口部３６を埋め込むゲート電極３を形成する。ゲート電極３の形成では、ゲート開口部３６を埋め込むようにポリシリコン膜を堆積させた後、層間絶縁膜２０上に堆積した不要なポリシリコン膜をＣＭＰにより除去することにより、ゲート開口部３６内に埋め込まれたゲート電極３が形成される。

次に、図１１（ｂ）に示すように、ゲート電極３の上面にシリサイド層４を形成する。シリサイド層４の形成では、コバルトまたはニッケルからなる金属膜を形成した後に熱処理し、金属膜と接触する部分のゲート電極３表面をシリサイド化し、薬液処理により不要な金属膜を除去することにより行う。

その後、層間膜をさらに成膜する（図１参照）。この層間膜としては、例えばＮＳＧを用いる。以降の工程としては、シリサイド層４，７に接続するコンタクトを形成し、当該コンタクトに接続する配線を形成することにより、半導体装置が完成する。

上記の本実施形態に係る半導体装置の製造方法では、窒化シリコン膜８および酸化シリコン膜９の形成およびエッチバックにより、窒化シリコン膜８ａおよび酸化シリコン膜９ａからなるサイドウォール絶縁膜ＳＷを形成すると同時に、素子分離絶縁膜１０に生じたディボット１０ａを埋め込む埋め込み絶縁膜８ｂを形成する。ディボット１０ａを窒化シリコン膜８ｂで埋め込んだ後に、ソース・ドレイン層６をエピタキシャル成長させるため、平坦なソース・ドレイン層６が得られる。

これにより、ソース・ドレイン層６に導電性不純物をイオン注入する際に、半導体基板１に形成されるＳＤ接合１１の深さを一定にすることができ（図２参照）、ロールオフ特性を改善した半導体装置を製造することができる。

また、ソース・ドレイン層６が平坦であることから、ソース・ドレイン層６の表層に形成されるシリサイド層７と、ＳＤ接合１１との距離を一定にすることができ、接合リークを抑制することができる。

素子分離絶縁膜１０を高く形成した場合においても、図１２（ａ）に示すように、窒化シリコン膜８および酸化シリコン膜９を形成し、図１２（ｂ）に示すように窒化シリコン膜８および酸化シリコン膜９をエッチバックした後には、素子分離絶縁膜１０のディボット１０ａに埋め込み絶縁膜８ｂを残すことができる。

このため、素子分離絶縁膜１０を高く形成しても、ロールオフ特性の改善および接合リークの抑制を図った半導体装置を製造することができる。素子分離絶縁膜１０の表面を高くすることは、素子分離絶縁膜１０形成時におけるＣＭＰ量を低減できることに繋がる。このため、研磨ばらつきを抑制することができ、基板面内における素子分離絶縁膜１０の高さのばらつきを抑制することができる。

本発明は、上記の実施形態の説明に限定されない。本実施形態では、窒化シリコン膜８ａと酸化シリコン膜９ａの２層構造のサイドウォール絶縁膜ＳＷを形成する例について説明したが、３層以上のサイドウォール絶縁膜ＳＷを形成してもよい。この場合には、埋め込み絶縁膜８ｂは、サイドウォール絶縁膜ＳＷを構成する膜のうち最も下層の膜と同一材料となる。例えば、ソース・ドレイン層６の形成において、エクステンション層５の形成と同様に、エピタキシャル成長中に不純物を導入してもよい。

また、本実施形態では、ゲート絶縁膜２として酸化シリコン膜を形成する例について説明したが、例えばＨｆＯ_２等の高誘電率膜（Ｈｉｇｈ−ｋ膜）を形成してもよい。また、ゲート電極３として、ポリシリコンを用いる例について説明したが、金属膜を形成してもよい。ゲート電極３として金属膜を用いる場合には、シリサイド層４の形成は不要である。

また、エクステンション層５の端部とゲート電極３とオーバーラップさせるためゲート構造体としてダミーゲート構造体３０を形成し、その後除去する例について説明したが、ダミーゲート絶縁膜３１およびダミーゲート３２をそのままゲート絶縁膜およびゲート電極として用いても良い。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

本実施形態に係る半導体装置の断面図である。 本実施形態に係る半導体装置における素子分離絶縁膜の端部付近の要部断面図である。 比較例に係る半導体装置における素子分離絶縁膜の端部付近の要部断面図である。 本実施形態に係る半導体装置の製造における工程断面図である。 本実施形態に係る半導体装置の製造における工程断面図である。 本実施形態に係る半導体装置の製造における工程断面図である。 本実施形態に係る半導体装置の製造における工程断面図である。 本実施形態に係る半導体装置の製造における工程断面図である。 本実施形態に係る半導体装置の製造における工程断面図である。 本実施形態に係る半導体装置の製造における工程断面図である。 本実施形態に係る半導体装置の製造における工程断面図である。 本実施形態に係る半導体装置の製造における工程断面図である。

符号の説明

１…半導体基板、２…ゲート絶縁膜、３…ゲート電極、４…シリサイド層、５…エクステンション層、６…ソース・ドレイン層、７…シリサイド層、８…窒化シリコン膜、８ａ…窒化シリコン膜、８ｂ…埋め込み絶縁膜、９，９ａ…酸化シリコン膜、１０…素子分離絶縁膜、１０ａ…ディボット、１１…ＳＤ接合、２０…層間絶縁膜、３０…ダミーゲート構造体、３１…ダミーゲート絶縁膜、３２…ダミーゲート、３３…ハードマスク、３４…保護膜、３５…側壁スペーサ、３６…ゲート開口部、ＳＷ…サイドウォール絶縁膜

Claims (9)

1. 半導体基板に形成され、活性領域を区画する素子分離絶縁膜と、
   前記活性領域における前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
   前記ゲート電極の両側における前記半導体基板上に積層された２つのエクステンション層と、
   前記ゲート電極の側壁および前記エクステンション層の一部を覆うサイドウォール絶縁膜と、
   前記エクステンション層上に積層された２つのソース・ドレイン層と、
   前記ソース・ドレイン層に形成されたシリサイド層と、
   前記素子分離絶縁膜の端部に生じた窪み部を埋めるように形成された埋め込み絶縁膜と
   を有する半導体装置。
2. 前記埋め込み絶縁膜は、前記サイドウォール絶縁膜の一部と同じ材料により形成されている
   請求項１記載の半導体装置。
3. 前記ソース・ドレイン層は、前記埋め込み絶縁膜上に乗り上げて形成されている
   請求項１記載の半導体装置。
4. 前記ゲート電極は、前記ゲート絶縁膜を介して前記エクステンション層の端部にオーバーラップしている
   請求項１記載の半導体装置。
5. 半導体基板に活性領域を区画する素子分離絶縁膜を形成する工程と、
   前記半導体基板の活性領域上にゲート構造体を形成する工程と、
   前記ゲート構造体の領域を除く前記半導体基板上に、２つのエクステンション層を形成する工程と、
   前記ゲート構造体、前記エクステンション層および前記素子分離絶縁膜を被覆する少なくとも第１絶縁膜および第２絶縁膜を積層する工程と、
   前記第１および第２絶縁膜をエッチバックして、前記ゲート構造体の側壁を被覆する前記第１および第２絶縁膜からなるサイドウォール絶縁膜を形成し、前記素子分離絶縁膜の端部に生じた窪み部に前記第１絶縁膜からなる埋め込み絶縁膜を形成する工程と、
   前記各エクステンション層上にそれぞれソース・ドレイン層を形成する工程と、
   前記ソース・ドレイン層の表層にシリサイド層を形成する工程と
   を有する半導体装置の製造方法。
6. 前記ソース・ドレイン層を形成する工程において、前記埋め込み絶縁膜上に乗り上がった前記ソース・ドレイン層を形成する
   請求項５記載の半導体装置の製造方法。
7. 前記エクステンション層を形成する工程の後、前記第１絶縁膜および第２絶縁膜を積層する工程の前に、前記ゲート構造体の側面を被覆する側壁スペーサを形成する工程をさらに有し、
   前記シリサイド層を形成する工程の後に、
   前記ゲート構造体および前記側壁スペーサを除去して、前記半導体基板および前記エクステンション層の端部を露出させるゲート開口部を形成する工程と、
   前記ゲート開口部に露出した前記半導体基板および前記エクステンション層の端部上に、ゲート絶縁膜を介してゲート電極を形成する工程と
   を有する請求項５記載の半導体装置の製造方法。
8. 前記エクステンション層を形成する工程において、シリコン層のエピタキシャル成長中に導電性不純物を導入して、導電性不純物を含有するエクステンション層を形成する
   請求項５記載の半導体装置の製造方法。
9. 前記ソース・ドレイン層を形成する工程は、
   シリコン層をエピタキシャル成長させる工程と、
   前記シリコン層に導電性不純物をイオン注入する工程と
   を有する請求項５記載の半導体装置の製造方法。

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