TW201320197A - 製造半導體元件的方法 - Google Patents

製造半導體元件的方法 Download PDF

Info

Publication number
TW201320197A
TW201320197A TW101133032A TW101133032A TW201320197A TW 201320197 A TW201320197 A TW 201320197A TW 101133032 A TW101133032 A TW 101133032A TW 101133032 A TW101133032 A TW 101133032A TW 201320197 A TW201320197 A TW 201320197A
Authority
TW
Taiwan
Prior art keywords
insulating layer
trench
spacer
pattern
semiconductor device
Prior art date
Application number
TW101133032A
Other languages
English (en)
Other versions
TWI543267B (zh
Inventor
Sang-Jine Park
Kee-Sang Kwon
Doo-Sung Yun
Bo-Un Yoon
Jeong-Nam Han
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of TW201320197A publication Critical patent/TW201320197A/zh
Application granted granted Critical
Publication of TWI543267B publication Critical patent/TWI543267B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本發明提供多種製作半導體元件的方法，包括提供基板，其包括具有閘極圖案的第一區域和具有第一溝渠和填滿第一溝渠的絕緣層之第二區域。透過蝕刻部分絕緣層以暴露第一溝渠的側壁的一部分，然後於閘極圖案的側壁上形成第一間隙壁。於第一溝渠被暴露的側壁上形成第二間隙壁，其中第一間隙壁和第二間隙壁同時形成。

Description

製造半導體元件的方法 【相關專利申請案之交叉參考】
本申請案主張在2011年11月4日於韓國智財局申請的韓國專利申請案第10-2011-0114630號的優先權，其揭露內容在此併入本文作為參考。
本發明的概念是有關於半導體元件的製造方法。
隨著電子科技的成長，各種為了增加半導體元件的操作速度的技術正在被開發。其中之一的技術是透過對主動區域施加拉伸或壓縮的應力來提升電子或電洞的速度。各種研究都被進行來解決應用這些技術而可能會出現的可靠性的問題。
為了增加半導體元件的操作速度，部分的主動區域是凹陷的，並且在凹陷部分內會成長具有和基板晶格常數不同的半導體圖案。當半導體圖案成長在凹陷部分時，半導體圖案的成長方向及速率會依據材料是否出現於凹陷部分的邊緣而有所不同。也就是說，如果在凹陷部分的邊緣沒有側壁，半導體圖案則不會成長於凹陷部分的邊緣。如此一來，當接觸窗形成於凹陷部分內的半導體圖案上時，可能發生接觸窗並未開啟的情況。另外，矽化物膜可能不會在矽化製程中保持平坦的成長，但可能沿著元件隔離區域的邊界成長。因此，在接觸窗與接面之間的距離可能會減少，因而造成半導體元件接面漏電流。
本發明概念的觀點提供製造半導體元件的方法，其中可形成間隔物，其有助於半導體圖案成長於元件隔離區域的側壁上。
本發明概念的觀點也提供製造具有間隙壁的半導體元件的方法。
但是本發明概念的觀點並沒不限於被前述的方法。透過參照以下所列出的本發明概念的詳細描述，所屬之領域中具有通常知識者將會更加明白前述與其他有關本發明概念的觀點。
製造半導體元件的方法可包括：提供基板，其包括具有閘極圖案的第一區域以及具有第一溝渠與用來填滿第一溝渠的第一絕緣層的第二區域；透過蝕刻部分第一絕緣層以暴露第一溝渠的側壁的一部分；以及在基板上形成第二絕緣層，以及透過蝕刻第二絕緣層在閘極圖案的側壁上形成第一間隙壁並在第一溝渠被暴露的側壁上形成第二間隙壁，其中第一間隙壁與第二間隙壁實質上同時形成。
在某些實施例中，第二間隙壁為耐蝕刻材料，其對於第一絕緣層具有蝕刻選擇性。在某些實施例中，第一溝渠的側壁被暴露的部分的高度是在10Å至400Å的範圍內。在某些實施例中，暴露部分第一溝渠的側壁更包括在接觸第一區域的第一絕緣層內形成凹部。在某些實施例中，第一絕緣層的頂面在第一溝渠的部分側壁被暴露後，實質上是為平坦。
某些實施例包括，透過蝕刻第一區域的閘極圖案的兩側來形成第二溝渠，再在第二溝渠內形成半導體圖案，然後在半導體圖案上形成接觸第二間隙壁但和絕緣層分離的矽化物膜。某些實施例更包括在形成半導體圖案以及形成矽化物膜之間，在基板上形成層間絕緣層，然後透過蝕刻層間絕緣層，在半導體圖案上形成具有孔洞的層間絕緣圖案。在某些實施例中，形成矽化物膜包括在孔洞內形成矽化物膜。
在某些實施例中，層間絕緣層是形成來實質上填滿第一溝渠。某些實施例包括，於所述矽化物膜上形成具有孔洞的層間絕緣圖案，其中接觸窗形成於孔洞內。在某些實施例中，半導體圖案為單晶磊晶層。在某些實施例中，半導體圖案包括具有第一晶格常數的第一材料，以及包括具有與第一晶格常數不同的第二晶格常數的第二材料的基板。在某些實施例中，基板為矽基板，而半導體圖案則為SiGe及/或SiC。在某些實施例中，半導體圖案與絕緣層之間的邊界面不會接觸到矽化物膜。
依據某些實施例，製造半導體元件的方法可包括提供基板，由具有閘極圖案的第一區域以及具有第一溝渠與用來填滿第一溝渠的絕緣層的第二區域所組成，其中透過蝕刻部分絕緣層來暴露第一溝渠的側壁的一部分，以及在閘極圖案的側壁上形成第一間隙壁與在第一溝渠所暴露的側壁上形成第二間隙壁。在某些實施例中，第一間隙壁與第二間隙壁是同時形成。
在某些實施例中，耐蝕刻材料是SiN、SiON、SiCN以及前述材料之組合。某些實施例包括透過蝕刻第一區域的閘極圖案的兩側來形成第二溝渠，再形成半導體圖案在第二溝渠內，然後在基板上形成層間絕緣層，透過蝕刻層間絕緣層，在半導體圖案上形成具有孔洞的層間絕緣圖案，再於半導體圖案上形成矽化物膜。
在某些實施例中，矽化物膜接觸第二間隙壁然後與第一絕緣層分離。在某些實施例中，層間絕緣層是形成來完全填滿第一溝渠。在某些實施例中，層間絕緣層是形成來完全填滿第一溝渠，半導體圖案與絕緣層之間的邊界面不會接觸到矽化物膜。
在某些實施例中，第二絕緣層為耐蝕刻材料，其對於第一絕緣層具有蝕刻選擇性。
應注意的是，雖然沒有具體描述相對的實施例，但依據一例示實施例所描述的本發明概念的觀點可被另一不同的實施例納入。也就是說，所有例示實施例及/或任何實施例的技術特徵可以以任何組合方式組合。所述與其他本發明概念的目的及/或觀點以下說明書中有詳細的解釋。
以下將參照所附圖式來更全面地描述本發明概念，隨附圖式中繪示本發明概念之實施例。然而本發明概念不應理解為限於本文所列舉的實施例。確切地說，提供這些實施例是為了使揭露的內容更透徹更完整，且將本發明概念的範圍更完整地傳達給本領域具有通常知識者。
應理解的是，雖然本文使用術語“第一”、“第二”等來描述各種元件，但是這些術語並非用來限定這些元件。這些術語只是用來區別一元件與另一元件。因此，以下所討論之第一元件也可在不離開本發明概念範圍內的前提下被稱為第二元件。此外，本文所用的單數形態“一”、“一種”及“所述”也包括複數形態，除非文中另行明確說明。也應理解的是，當本說明書中使用術語“包括”時為開放式的語言，且包括一個或一個以上所述的元件、步驟、及/或功能，但不排除一個或一個以上的未說明的元件、步驟、及/或功能。本文所用的術語“及/或”包括一個或多個相關列舉項的任意組合及全部組合。
也應理解的是，當提到一元件“連接”到另一元件時，此元件可直接連接到另一元件，或可存在著介入元件。相反地，當提到一元件“直接連接”到另一元件時，則不存在介入元件。也應理解的是，在這些圖式元件中的尺寸及相對方向並沒有依照比例顯示，在某些情況下，為了解釋的目的則可被誇示。
除非另行定義，否則本文所用的全部術語(包括技術及科學術語)的涵義都與本發明概念所屬之領域中具有通常知識者所普遍理解的涵義相同。更應理解的是，如通用字典中所定義的那些術語應理解為其涵義與先前技術及/或本申請書中這些術語的涵義相同，而不應解釋得理想化或過於正式，除非本文有此明確定義。
前述之一般圖示及以下詳細描述應被詮釋為例示，以 及提供所請之發明概念的額外說明。
在本發明概念之某些實施例中，參考符號已被詳細標示，其例子也已用參考圖式來代表。在描述以及圖式中，相同的參考符號代表相同或相似的元件。
以下，將參照圖1至圖4來描述依據本發明概念之製造半導體元件的方法的一些實施例。具體來說，一種幫助半導體圖案在第一區域成長之形成第二間隙壁的方法將會被描述。
圖1至圖4分別為依據本發明概念之某些實施例所繪示之製造半導體元件的方法所包含的製程的剖面示意圖。
參照圖1，基板100，包括第一區域A及第二區域B。在基板100的第一區域A形成閘極圖案120可。此外，可在基板100的第二區域B形成第一溝渠110T與填滿第一溝渠110T之第一絕緣層110。
第一區域A可為半導體元件的主動區。舉例來說，半導體元件可為邏輯元件及/或記憶元件。在第一區域A上的閘極圖案120包括閘絕緣膜120A及閘極120B。具體來說，基板100可為塊材矽基板及/或絕緣體上的矽(silicon-on-insulator,SOI)基板。不然，基板100可為矽基板及/或其他材料有如矽鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵及/或銻化鎵等等所製成之基板。但是，用來形成基板100之材料並不限於上述材料。
閘極絕緣膜120A可以以氧化膜、SiON、GexOyNz、GexSiyOz、高介電常數材料、上述材料的組合及/或將上述 材料依序堆疊而製成。舉例來說，高介電材料可包括HfO2、ZrO2、Al2O3、Ta2O5、矽酸鉿、矽酸鋯及/或將上述材料的組合膜，但不限於此。
閘極電極120B可為(但不限於)多晶矽、多晶矽鍺、摻有雜質的多晶矽、或例如Ta、TaN、TaSiN、TiN、Mo、Ru、Ni或NiSi等金屬及/或金屬矽化物的單層膜或以上材料的疊層膜。
雖然並未繪示於圖1，於閘極電極120B上可形成硬罩幕膜來保護閘極電極120B。於此，硬罩幕膜可為SiN或SiON所製成。另外，於閘極圖案120之側面可形成保護閘極圖案之閘極間隙壁(未繪示)。所述閘極間隙壁可包括氮化膜及/或氧化膜，但不限於此。
在圖1中，第二區域B可為元件隔離區域。於第二區域B可形成第一溝渠110T，並且於第一溝渠110T中可填入第一絕緣層110。第一絕緣層110可由使用例如是氧化矽之化學氣相沈積(chemical vapor deposition,CVD)製程來形成。為使元件彼此有更好的絕緣，第一絕緣層110可包括溝渠絕緣膜(未繪示)與溝渠襯層(未繪示)。
請參照圖2A與圖2B，蝕刻第一溝渠110T內部分的第一絕緣層110，以暴露出第一溝渠110T的側壁的一部分110P。在此，部分的第一絕緣層110可經由乾式蝕刻製程、濕式蝕刻製程或上述製程的組合來蝕刻。經由蝕刻製程而暴露的第一溝渠110T的側壁的部分110P之高度h1可以是在約10Å至400Å的範圍內。具體來說，如果第一溝渠 110T的側壁被暴露的部分110P的高度h1小於10Å，經由後續製程形成於第一溝渠110T被暴露的側壁上之第二間隙壁將會被蝕刻，且因此被製程移除。亦即，由於材料之間具有蝕刻選擇性，第二間隙壁將會被蝕刻，且因此被第二間隙壁形成後的蝕刻製程移除。如果第一溝渠110T的側壁被暴露的部分110P的高度h1大於400Å，形成來在元件間絕緣之第一絕緣層110的厚度將會減少。厚度減少的第一絕緣層110將不能讓元件間彼此充分的絕緣，因而造成元件間的漏電流增加及元件的特性退化。
參照圖2A，第一絕緣層110的頂面110A實質上為平坦。具體來說，在第一溝渠110T內部分的第一絕緣層110被乾式蝕刻製程蝕刻之後，第一絕緣層110的頂面110A實質上可為平坦。亦即，第一絕緣層110的蝕刻氣體可以均勻的蝕刻第一絕緣層110，從而移除部分第一絕緣層110。因此，經過蝕刻製程而暴露的第一絕緣層110的頂面110A實質上可為平坦。
參照圖2B，於第一絕緣層110的頂面110A內形成凹部(dent)D。亦即，凹部D可形成於第一絕緣層110接觸第一區域A的邊界部內。具體來說，當第一溝渠110T內的部分第一絕緣層110被濕式蝕刻製程及/或濕式蝕刻製程與乾式蝕刻製程的組合蝕刻時，可於第一絕緣層110接觸第一區域A的邊界部內形成凹部D。形成基板100的第一區域A的材料可以與形成第一溝渠110T內的第一絕緣層110的材料不同。當兩種材料結合時，於基板100與第 一絕緣層110之間的邊界面的界面能量會增加。於是，在能量方面來說，所述邊界面會變得不穩定。由於濕式蝕刻製程是一種透過使用化學材料的化學反應來蝕刻材料的製程，蝕刻會主動發生在能量不穩定的區域。因此蝕刻會在第一絕緣層110及基板100之間的能量不穩定的邊界面主動發生。所以，在與第一區域A接觸之第一絕緣層110的邊界部內可形成凹部D。
在圖2B中，凹部D可在一定距離內的連續角度向上傾斜。但是，凹部D的形狀並不限定於此形狀。舉例來說，第一絕緣層110的頂面110A在與第一區域A接觸之第一絕緣層110的邊界部內可為平坦，然後在一定距離內的連續角度向下傾斜。這些凹部D的形狀可以透過乾式蝕刻製程與濕式蝕刻製程的組合來達到。
如圖2A所繪示，在依據本發明概念之製造半導體元件的方法的本實施例中描述的第一絕緣層110的頂面110A實質上是為平坦。但是，本發明概念並不侷限於此實施例。
請參照圖3與圖4，於基板100上形成第二絕緣層130。然後，蝕刻第二絕緣層130後，於閘極圖案120的側壁上形成第一間隙壁130B，並於於第一溝渠110T被暴露的側壁(110P)上形成第二間隙壁130A。第一間隙壁130B及第二間隙壁130A可以同時形成。
請參照圖3，第二絕緣層130可以共形形成於基板100上，也就是第一區域A包括閘極圖案120，而第二區域B 中第一溝渠110T的側壁的部分110P是暴露出來的。第二絕緣層130可以是耐蝕刻的材料。具體而言，第二絕緣層130可以是對於第一絕緣層110具有蝕刻選擇性的耐蝕刻材料。用來蝕刻第一絕緣層110的材料，相較於第一絕緣層110，只能蝕刻少部分的第二絕緣層130，或者根本實質上不會蝕刻第二絕緣層130。第二絕緣層130可以由例如是氧化矽、氮化矽、SiON、SiCN、SiOC及/或以上這些材料的組合而製成。第二絕緣層130可以由CVD及/或原子層沈積法(atomic layer deposition,ALD)共形形成。
參照圖4，於閘極圖案120的側壁上形成第一間隙壁130B，並形成第二間隙壁130A，以與第一溝渠110T被暴露的側壁以及第一絕緣層110接觸。第一間隙壁130B及第二間隙壁130A是同時形成。具體來說，乾蝕刻圖3中的第二絕緣層130，使得部分的第二絕緣層130(也就是除了第一間隙壁130B與第二間隙壁130A)留下來，第二絕緣層130的其他部分則被移除。閘極圖案120的側壁與第一溝渠的被暴露的側壁實質上可以是與基板100的底面垂直。因此，在閘極圖案120的側壁以及第一溝渠100T被暴露的側壁上的第二絕緣層130可作為自罩幕(self mask)，從而留下第一間隙壁130B與第二間隙壁130A。
如圖2A與圖2B所繪示，第二間隙壁130A的高度可以在實質上等於第一溝渠110T的側壁被暴露的部分110P的高度h1。也就是說，第二間隙壁130A的高度可以是在約10Å至約400Å的範圍內。當半導體圖案透過後續的製 程而在每一個形成於閘極圖案120兩邊的凹陷中成長時，第二間隙壁130A可以用來支撐所述半導體圖案。也就是說，第二間隙壁130A可以增加從基板100的底面到半導體圖案的晶面的起點之間的距離。
以下，將參照圖5至圖11來描述依據本發明概念之一些實施例之製造半導體元件的方法。圖5至圖11所繪示之製造半導體元件的方法使用基板100，其包括透過圖1至圖4的製程而形成的第二間隙壁130A。
圖5至圖11分別依據本發明概念之某些實施例所繪示之製作半導體元件的方法所包含的製程的剖面示意圖。
參照圖5，透過蝕刻閘極圖案120兩邊的第一區域，以形成第二溝渠140。也就是說，蝕刻基板100沒有被閘極圖案120重疊之全部的第一區域A或部分的第一區域A，以形成第二溝渠140。基板100的蝕刻可以透過乾式蝕刻製程及/或濕式蝕刻製程來達成。第二溝渠140可從基板100的頂面向基板100的底面延伸。
透過後續的製程，半導體圖案150(參照圖6)將形成於第二溝渠140內。為了最大化施加於基板100的壓縮或拉伸應力，部分第二溝渠140的側壁可向通道區域凹陷。因此，第二溝渠140從基板100的頂面向底面的方向的橫截面可以是西格瑪(sigma，Σ)狀。但是，第二溝渠140橫截面的形狀並不侷限於此西格瑪(Σ)形。只要能增加或最大化半導體圖案150施加於基板100的壓縮或拉伸應力(參照圖6)，第二溝渠140的橫截面可以是任何形狀。
參照圖4與圖5，在第二溝渠140形成以後，第二間隙壁130的高度可為h2。第二間隙壁130在第二溝渠140形成以後的高度h2可以小於或在實質上等於在第二溝渠形成以前的第二間隙壁130A的高度h1。雖然第二間隙壁130A是一種耐蝕刻的材料，但也不能說第二間隙壁130A在隨後的製程中完全不會被蝕刻。也就是說，由於第二間隙壁130A的材料對於用來蝕刻基板100的材料具有蝕刻選擇性，因此h2會小於h1。
但是，第二間隙壁130A會比第一絕緣層110更耐蝕刻。亦即，如圖5所繪示，在形成第二溝渠140的條件下，第二間隙壁130A會被蝕刻的比第一絕緣層110少。因此，第二間隙壁130A沒有形成時從基板100的底面到第一絕緣層110的距離，會小於有形成第二間隙壁130A形成後從基板100的底面到第二間隙壁130A的最高點的距離
參照圖6，於第二溝渠140內形成半導體圖案150。也就是說，於第二溝渠140內可形成可施加壓縮或拉伸應力於基板100的半導體圖案150。半導體圖案150可為電晶體的源極或汲極。半導體圖案150可透過於第二溝渠140內磊晶成長半導體材料而形成。也就是說，半導體圖案150可為單晶磊晶層。半導體圖案150可透過例如CVD或ALD而形成。
當半導體圖案150是設計來對基板100施加壓縮或拉伸應力時，製成半導體圖案150的材料的晶格常數與形成基板100的材料不同。當半導體元件是p型金氧半電晶體， 半導體元件是由電洞來驅動的。因此，對基板100施加壓縮應力較為理想。因而，製成半導體圖案150的材料的晶格常數可以大於基板100的材料的晶格常數。也就是說，當基板100是由Si所製成，半導體圖案150可由具有比製成基板100的Si較大的晶格參數的SiGe所製成。當半導體元件是n型金氧半電晶體，半導體元件是由電子來驅動。因此，對基板100施加拉伸應力較為理想。因而，製成半導體圖案150的材料的晶格常數可小於基板100的材料的晶格常數。也就是說，當基板150是由Si所製成，半導體圖案150可由具有比製成基板150的Si較小的晶格常數的SiC所製成。
參照圖6，形成於第二溝渠140內的半導體圖案150的頂面高於閘極絕緣膜120A與基板100之間的邊界面，且半導體圖案150具有傾斜晶面(sloping facet)150F。這個形成於第二溝渠140的半導體圖案150的形狀僅僅只是一個用來描述本發明概念之實施例的一例。因此，半導體圖案150的形狀並不限於此形狀。半導體圖案150利用第二間隙壁130A作為側壁成長至第二間隙壁130A的最高點。然後，半導體圖案150利用第二間隙壁130A的最高點作為晶面150之起始點150FL成長。半導體圖案150具有晶面150F是因為每一種材料會具有偏好的成長方向，因而會往偏好的成長方向成長。在第二間隙壁130A如上述形成時從半導體圖案150的晶面150F的起始點150FL到基板100的底面的距離，會大於還沒有形成第二間隙壁 130A時的距離。經由所述距離的增加而得到的效果會在之後參考圖11來描述。
參照圖7，於基板100上形成層間絕緣層170P。在部分第一絕緣層110經由圖2A的製程移除後，留在第一溝渠內的空間T可被層間絕緣層170P完全填滿。層間絕緣層170P可由例如是氧化矽或低介電常數材料所製成，而且也可摻雜雜質。另外，層間絕緣層170P可以由沈積製程例如高密度電漿沈積製程及/或CVD而製成。
層間絕緣層170P可由單一製程或是數個沈積製程形成。具體來說，使用例如氮化矽膜、氧化矽膜及/或由氮化矽膜及氧化矽膜所組成的雙層膜，於基板100上形成蝕刻停止膜160。依據所採用的製程，蝕刻停止膜160可被省略。之後，於蝕刻停止膜160上形成第一層間絕緣層(未繪示)。第一層間絕緣層的表面藉由化學性機械研磨(chemical mechanical polishing,CMP)平坦化，直到暴露出閘極圖案120。然後，於平坦的第一層間絕緣層形成第二層間絕緣層會，從而完成層間絕緣層170P。層間絕緣層170P為第一層間絕緣層，其實質上完全填滿空間T，此空間T是部分第一絕緣層110經由圖2A的製程移除後留在第一溝渠內的空間。
參照圖7與圖8，蝕刻層間絕緣層170P，以在半導體圖案150上形成具有孔洞170A的層間絕緣圖案170。層間絕緣圖案170可由例如乾蝕刻層間絕緣層170P而形成。在圖8中，層間絕緣圖案170的孔洞170A暴露出半導體 圖案150、第二間隙壁130A及第一溝渠110T內的第一絕緣層110。但是，本發明概念並不侷限於此。也就是說，層間絕緣圖案170的孔洞170A也可以只形成來暴露半導體圖案150。層間絕緣圖案170內的孔洞170A可用來形成半導體圖案150內的接觸窗。也就是說，孔洞170A可為接觸孔。
當層間絕緣層170P被蝕刻來形成孔洞170A時，半導體圖案150、第二間隙壁130A及第一溝渠110T內的第一絕緣層110也可被蝕刻。也就是說，孔洞170A的形成是為了暴露出具有晶面150F的半導體圖案150以及移除形成於孔洞170A下面的蝕刻停止膜160。於此，當層間絕緣層170P被蝕刻來形成具有孔洞170A的層間絕緣圖案170時，由於材料間的蝕刻選擇性，第二間隙壁130A與第一溝渠110T內的第一絕緣層110也可因而被蝕刻。在具有孔洞170A的層間絕緣圖案170形成後，第二間隙壁130A的高度為h3。在圖5的第二溝渠140形成後，第二間隙壁130A的高度h2可大於或實質上等於h3。當第二間隙壁130A的材料具有遠高於層間絕緣圖案170的材料的蝕刻選擇性時，或當孔洞170A只有形成於半導體圖案150上時，h2實質上會等於h3。在層間絕緣圖案170形成後，形成區域X，其深度低於在第一絕緣層110與第二間隙壁130A之間的邊界面。於此，由於第二間隙壁130A作為蝕刻罩幕，因此在第二間隙壁130A下方的第一絕緣層110不會被蝕刻。
參照圖9與圖10，於半導體圖案150上形成矽化物膜180。矽化物膜180形成於孔洞170A內。當矽化物膜180接觸第二間隙壁130A時，矽化物膜180會與第一絕緣層110分離。也就是說半導體圖案150與第二間隙壁130A是位於矽化物膜180與第一絕緣層110之間。在第二區域B的第一絕緣層110與第一區域A的半導體圖案150之間的邊界面IF不會直接接觸矽化物膜180。此外，矽化物膜180並不是形成於半導體圖案150的側壁150S上。也就是說，第二間隙壁130A與第二間隙壁130A下方的第一絕緣層110可以避免矽化物膜180形成於半導體圖案150的側壁150S上。
參照圖9，於層間絕緣圖案170上沉積金屬層M。金屬層M可為形成矽化物膜180之前趨材料，其可包括Ni、Pt、Ti、Ru、Rh、Co、Hf、Ta、Er、Yb及W之中任一種材料或以及前述材料之組合。金屬層M可由物理氣相沈積法(physical vapor deposition,PVD)、CVD或ALD來形成。金屬層M的厚度可由金屬層M下方的半導體圖案150經由熱處理所消耗的厚度來決定。舉例來說，金屬層M可形成不會將半導體圖案150完全消耗的厚度。
參照圖10，透過熱處理金屬層M，於半導體圖案150上形成矽化物膜180。熱處理過程會使得金屬層M中所含的金屬滲入至與金屬層M接觸的半導體圖案150內，引發矽化反應，而在半導體圖案150上形成矽化物膜180。金屬層M未反應的部分則會透過蝕刻或清洗製程移除。然 後，熱處理形成在半導體圖案150上的矽化物膜180。但是，本發明概念並不限於此。
參照圖11，經由填滿層間絕緣圖案170的孔徑170A而形成接觸窗190。接觸窗190透過矽化物膜180連接到半導體圖案150。接觸窗190也可以形成在第二間隙壁130A上以及第一溝渠110T內的第一絕緣層110上，但是實質上並不會影響到半導體元件的操作。接觸窗190可由金屬及/或導電材料(例如是鎢)所製成。
依據本發明概念之製造方法的一些實施例所製造的半導體元件會有下述之功效。
參照圖11，當半導體圖案150是利用第二間隙壁130A當作側壁來成長時半導體圖案150的體積，會大於半導體圖案150沒有利用第二間隙壁130A當作側壁來成長時的體積。製成的半導體圖案150的材料的晶格常數與製成基板100的材料的晶格常數不同，半導體圖案150體積增加可以改善半導體元件的特性。也就是說，半導體圖案150的體積增加可增加作用於基板100上的應力，或更具體來說，可增加作用於通道區域的應力。增加的拉伸或壓縮應力可增加操作半導體元件的載體的移動性。增加操作半導體元件的載體的移動性可增加半導體元件的操作速度，從而提高半導體元件的性能。
具體來說，如上述參照圖5的描述，當有形成第二間隙壁130A時，從基板100的底面到半導體圖案150的晶面150F的起始點150FL的距離，會大於沒有形成第二間 隙壁130A時的距離。因此，即使半導體圖案150的高度沒有變化，半導體圖案150的體積在第二間隔物形成後會較第二間隔物130A未形成時的體積大。
有如上述，半導體圖案150的晶面150F的起始點150FL在第二間隔物形成後會較第二間隔物130A未形成時高。也就是說，當第二間隙壁130A形成時，由於矽化物膜180形成於半導體圖案150上，因此半導體元件的接面(未繪示)到矽化物膜180的距離會較大。所以，半導體元件的接面電壓(junction voltage)會增加一增量，而該增量與藉由第二間隙壁130A的形成提高半導體圖案150的晶面150F的起始點150FL所增加的距離有關。增加接面電壓後可減少接面漏電流，從而提高半導體元件的可靠度。
參照圖11，矽化物膜180接觸第二間隙壁130A，但與第一絕緣層110分離。矽化物膜180並不會直接接觸半導體圖案150與第一溝渠110T內的第一絕緣層110之間的邊界面IF。此外，當接觸孔形成時，第一絕緣層110會被進一步蝕刻，從而形成向基板100底面延伸的區域X。同時，第二間隙壁130A與第二間隙壁130A下方的第一絕緣層110可避免矽化物膜180形成於半導體圖案150的側壁150S上。也就是說，在半導體圖案150、基板100以及第一絕緣層110之間的邊界形成的漏電路徑並不會直接接觸矽化物膜180。這可以減少半導體元件的漏電流，從而提升半導體元件的操作可靠度。
以下，將參照圖1至圖6以及圖11至圖13來描述依據本發明概念的一些實施例之製造半導體元件的方法。圖12至圖13為依據本發明概念之某些其他實施例之製作半導體元件的方法所包含之製程的剖面示意圖。
為了簡單起見，任何與依據前述實施例參照圖1至圖6以及圖11至圖13的製作半導體元件的方法相同製程的重複說明會被省略或簡化。
參照圖1至圖4，提供具有第二間隙壁130A的基板100。
參照圖5與圖6，蝕刻閘極圖案120兩邊，以形成第二溝渠140。於第二溝渠140內形成半導體圖案150。半導體圖案150的頂面可高於在閘極絕緣膜120A與基板100之間的邊界。但是，本發明概念並不限於此。製成半導體圖案150的材料可具有與形成基板100的材料不同的晶格常數。
參照圖12，於半導體圖案150上形成矽化物膜180。具體來說，可於半導體圖案150上形成金屬層(未繪示)。此金屬層經熱處理，而在半導體圖案150與金屬層之間引發矽化反應。熱處理製程會使得矽化物膜180形成於半導體圖案150上，金屬層未反應部分則會被蝕刻或清洗製程移除。
參照圖13，於基板100上形成層間絕緣層170P。層間絕緣層170P可完全填滿經由圖2A的製程移除部分第一絕緣層110後留在第一溝渠內的空間T。層間絕緣層170P 可經由一次沈積製程或是透過數個沈積製程而形成。具體來說，於基板100上形成刻停止膜160。依據製程，蝕刻停止膜160可被省略。於蝕刻停止膜160上可形成第一層間絕緣層，然後透過CMP使其平坦化，直到暴露出閘極圖案120。於平坦化的第一層間絕緣層上形成第二層間絕緣層，從而形成層間絕緣層170P。
參照圖11，蝕刻層間絕緣層170P，以在矽化物膜180上形成具有孔洞的層間絕緣圖案170。將層間絕緣圖案170的孔洞填滿，以形成接觸窗190。此接觸窗可以由鎢所製成，且可連接至層間配線(未繪示)。
以下，將參照圖1、圖7至圖11以及圖14至圖17來描述依據本發明概念之一些實施例的製造半導體元件的方法。圖14至圖17為依據本發明概念之某些其他實施例之製作半導體元件的方法所包含之製程的剖面示意圖。
為了簡單起見，任何與依據前述實施例參照圖1圖11的製作半導體元件的方法同樣製程的重複說明會被省略或簡化。
參照圖1與圖14，蝕刻閘極圖案120兩邊的第一區域A，以形成第二溝渠140。第二溝渠140由基板100的頂面向其底面延伸，其是由乾式蝕刻製程或濕式蝕刻製程所形成。
具體來說，閘極圖案120可包括閘極絕緣膜120A、閘極電極120B與閘極間隙壁120C。閘極間隙壁120C可包括氮化膜及/或氧化膜，而且可透過CVD沈積。然而， 本發明概念並不限於此。為了提升半導體元件的效能，第二溝渠140的側壁的一部分可向閘極間隙壁120C下方凹陷。當第二溝渠140形成時，第二區域B的第一絕緣層110也會被蝕刻。
參照圖15，於第二溝渠140內形成半導體圖案150。半導體圖案150可於第二溝渠140內透過磊晶成長半導體材料而形成。半導體圖案150的頂面可高於閘極圖案120與基板100之間的邊界面100F。然而，本發明概念並不限於此。當所形成的半導體圖案150的頂面高於閘極圖案120與基板100之間的邊界面100F時，半導體圖案150可環繞部分閘極間隙壁120C的側壁。在第二溝渠140內，半導體圖案150以第一絕緣層110作為側壁成長。當第一絕緣層110不存在時，半導體圖案150由起始點(150FL)成長形成晶面150F。如果第一絕緣層110被圖14的製程蝕刻，半導體圖案150的晶面150F的起始點150FL則會低於閘極圖案120與基板100之間的邊界面100F。
參照圖16，蝕刻第一溝渠110T內的部分第一絕緣層110，以暴露出第一溝渠110T的側壁的一部分110P。與圖2A及圖2B的例子不同的是，移除部分第一絕緣層110會暴露出半導體圖案150的側壁的一部分。
參照圖17，於閘極圖案120的側壁上形成第一間隙壁130B，在第一溝渠110T被暴露的側壁110P上形成第二間隙壁130A。第一間隙壁130B及第二間隙壁130A可以同時形成。具體來說，第一間隙壁130B形成於閘極間隙壁 120C及半導體圖案150的側壁上。第二間隙壁130A形成於半導體圖案150及第一絕緣層110的側壁上。
具體而言，於基板100上可以共形形成第二絕緣層(未繪示)，也就是第一區域A包括閘極圖案120，而第二區域B中的第一溝渠110T側壁的部分110P是被暴露的。蝕刻移除在閘極間隙壁120C上的第一間隙壁130B以及在第一溝渠110T被暴露的側壁110P上的第二間隙壁130A以外的第二絕緣層，以移除第二絕緣層。
參照圖7至圖11，於半導體圖案150上形成具有孔洞170A的層間絕緣圖案170。於孔洞170A內形成矽化物膜180，並以接觸窗材料填滿孔洞170A，以在矽化物膜180上形成接觸窗190。
依據圖14至圖17的製造方法所製造的半導體元件會有下述之功效。
由於半導體圖案150是在第二間隙壁130A之前形成，所以不能期望透過增加半導體圖案150的體積來改善半導體元件的特性。然而，於第一溝渠110T被暴露的側壁上會形成比第一絕緣層110更耐蝕刻的第二間隙壁130A。所以，在經由蝕刻製程形成接觸窗時，第二間隙壁130A的蝕刻會少於第一絕緣層110。也就是說，當有形成第二間隙壁130A時從基板100的底面到半導體圖案150的晶面150F的起始點150FL的距離，會大於第二間隙壁沒有形成第二間隙壁130A時的距離。所以，半導體元件的接面電壓會增加一增量，而該增量是與經由形成第二間 隙壁130A來提高半導體圖案150的晶面150F的起始點150FL所增加的距離有關。增加接面電壓後可減少接觸窗漏電，從而提高半導體元件的可靠度。
再者，矽化物膜180會接觸第二間隙壁130A，但會與第一絕緣層110分離。矽化物膜180並不會直接接觸半導體圖案150與第一溝渠110T內的第一絕緣層110之間的邊界。也就是說，在半導體圖案150、基板100與第一絕緣層110之間的邊界形成的漏電流路徑並不會直接接觸矽化物膜180。這將會改善半導體元件的操作可靠度。
總結此詳細描述而論，在所屬技術領域中具有通常知識者將會理解，在不脫離本發明概念之原理內，當可對所描述之實施例作許多不同的變化及修改。因此，以上所揭示本發明概念的實施例僅用於一通用及描述性的意義，並沒有限制的用意。
100‧‧‧基板
100F‧‧‧基板的一邊界面
110‧‧‧第一絕緣層
110P‧‧‧第一溝渠的一側邊的一部分
110T‧‧‧第一溝渠
120‧‧‧閘極圖案
120A‧‧‧閘極絕緣膜
120B‧‧‧閘極電極
120C‧‧‧閘極間隙壁
130‧‧‧第二絕緣層
130B‧‧‧第一間隙壁
130A‧‧‧第二間隙壁
140‧‧‧第二溝渠
150‧‧‧半導體圖案
150F‧‧‧晶面
150FL‧‧‧晶面起始點
150S‧‧‧半導體圖案的一側壁
160‧‧‧蝕刻停止膜
170‧‧‧層間絕緣圖案
170P‧‧‧層間絕緣層
170A‧‧‧孔洞
180‧‧‧矽化物膜
190‧‧‧接觸窗
A‧‧‧第一區域
B‧‧‧第二區域
D‧‧‧凹部
h1‧‧‧第一溝渠的一側邊的一部分的高度
h2‧‧‧第二溝渠形成後的第二間隙壁的高度
h3‧‧‧層間絕緣圖案形成後的第二間隙壁的高度
IF‧‧‧邊界面
M‧‧‧金屬層
T‧‧‧空間
X‧‧‧區域
IF‧‧‧邊界面
為讓本發明之上述特徵及優點能更明顯易懂，下文特舉實施例，並配合所附圖示作詳細說明如下。
圖1至圖4分別為依據本發明概念之某些實施例所繪示之製造半導體元件的方法所包含的製程的剖面示意圖。
圖5至圖11分別為依據本發明概念之某些實施例所繪示之製造半導體元件的方法所包含的製程的剖面示意圖。
圖12至圖13分別為依據本發明概念之某些實施例所繪示之製造半導體元件的方法所包含的製程的剖面示意圖。
圖14至圖17分別為依據本發明概念之某些實施例所繪示之製造半導體元件的方法所包含的製程的剖面示意圖。
100‧‧‧基板
110‧‧‧第一絕緣層
110T‧‧‧第一溝渠
120‧‧‧閘極圖案
130B‧‧‧第一間隙壁
130A‧‧‧第二間隙壁
140‧‧‧第二溝渠
150‧‧‧半導體圖案
150FL‧‧‧晶面起始點
150S‧‧‧半導體圖案的一側壁
160‧‧‧蝕刻停止膜
170‧‧‧層間絕緣圖案
170A‧‧‧孔洞
180‧‧‧矽化物膜
A‧‧‧第一區域
B‧‧‧第二區域
IF‧‧‧邊界面
X‧‧‧區域
IF‧‧‧邊界面

Claims (20)

  1. 一種製造半導體元件的方法，此方法包括：提供基板，其包括具有閘極圖案的第一區域以及具有第一溝渠和填滿所述第一溝渠的第一絕緣層之第二區域；透過蝕刻部分所述第一絕緣層，以暴露所述第一溝渠的側壁的一部分；以及在所述基板上形成第二絕緣層，以及透過蝕刻所述第二絕緣層在所述閘極圖案的側壁上形成第一間隙壁並在所述第一溝渠被暴露的側壁上形成第二間隙壁，其中所述第一間隙壁和所述第二間隙壁實質上同時形成。
  2. 如申請專利範圍第1項所述之製造半導體元件的方法，其中所述第二間隙壁為耐蝕刻材料，其對於所述第一絕緣層具有蝕刻選擇性。
  3. 如申請專利範圍第1項所述之製造半導體元件的方法，其中所述第一溝渠的側壁被暴露的部分的高度是在10Å至400Å的範圍內。
  4. 如申請專利範圍第1項所述之製造半導體元件的方法，其中暴露所述第一溝渠的所述部分的所述側壁更包括在接觸所述第一區域之所述第一絕緣層中形成凹部。
  5. 如申請專利範圍第1項所述之製造半導體元件的方法，其中所述第一絕緣層頂面在所述第一溝渠的所述側壁的所述部分被暴露後，實質上為平坦。
  6. 如申請專利範圍第1項所述之製造半導體元件的方法，更包括： 透過蝕刻所述閘極圖案兩邊的所述第一區域，形成第二溝渠；於所述第二溝渠內形成半導體圖案；以及在與所述第二間隙壁接觸且與所述第一絕緣層分離的所述半導體圖案上形成矽化物膜。
  7. 如申請專利範圍第6項所述之製造半導體元件的方法，在形成所述半導體圖案和形成所述矽化物膜之間，更包括：於所述基板上形成層間絕緣層；以及透過蝕刻所述層間絕緣層，於所述半導體圖案上形成具有孔洞的層間絕緣圖案，其中形成所述矽化物膜包括在所述孔洞內形成所述矽化物膜。
  8. 如申請專利範圍第7項所述之製造半導體元件的方法，其中所述層間絕緣層是形成來實質上填滿所述第一溝渠。
  9. 如申請專利範圍第6項所述之製造半導體元件的方法，更包括於所述矽化物膜上形成具有孔洞的層間絕緣圖案，其中接觸窗形成於所述孔洞內。
  10. 如申請專利範圍第6項所述之製造半導體元件的方法，其中所述半導體圖案為單晶磊晶層。
  11. 如申請專利範圍第6項所述之製造半導體元件的方法，其中所述半導體圖案包括具有第一晶格常數的第一 材料，且所述基板包括具有和所述第一晶格常數不同的第二晶格常數的第二材料。
  12. 如申請專利範圍第11項所述之製造半導體元件的方法，其中所述基板為矽基板，而所述半導體圖案則為SiGe及/或SiC其中之一。
  13. 如申請專利範圍第6項所述之製造半導體元件的方法，其中在所述半導體圖案與所述第一絕緣層之間的邊界面不會接觸所述矽化物膜。
  14. 一種製造半導體元件的方法，此方法包括：提供基板，其包括具有閘極圖案的第一區域以及具有第一溝渠且填滿所述第一溝渠的絕緣層之第二區域；透過蝕刻部分所述絕緣層，以暴露所述第一溝渠的側壁的一部分；以及於所述閘極圖案的側壁上形成第一間隙壁，且於所述第一溝渠被暴露的側壁上形成第二間隙壁，其中所述第一間隙壁和第二間隙壁是同時形成。
  15. 如申請專利範圍第14項所述之製造半導體元件的方法，更包括：透過蝕刻所述閘極圖案兩邊的所述第一區域，形成第二溝渠；於所述第二溝渠內形成半導體圖案；於所述基板上形成層間絕緣層；透過蝕刻所述層間絕緣層，於所述半導體圖案上形成具有孔洞的層間絕緣圖案；以及 於所述半導體圖案上形成矽化物膜。
  16. 如申請專利範圍第15項所述之製造半導體元件的方法，其中所述矽化物膜接觸所述第二間隙壁，且與所述絕緣層分離。
  17. 如申請專利範圍第15項所述之製造半導體元件的方法，其中所述層間絕緣層是形成來完全填滿所述第一溝渠。
  18. 如申請專利範圍第16項所述之製造半導體元件的方法，其中所述層間絕緣層是形成來完全填滿所述第一溝渠，以及其中在所述半導體圖案和所述絕緣層之間的一邊界面不會接觸所述矽化物膜。
  19. 如申請專利範圍第14項所述之製造半導體元件的方法，其中所述第二間隙壁為耐蝕刻材料，其相對於所述絕緣層具有蝕刻選擇性。
  20. 如申請專利範圍第19項所述之製造半導體元件的方法，其中所述耐蝕刻材料是SiN、SiON、SiCN以及前述材料之組合。
TW101133032A 2011-11-04 2012-09-10 製造半導體元件的方法 TWI543267B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110114630A KR101868806B1 (ko) 2011-11-04 2011-11-04 반도체 소자 제조 방법

Publications (2)

Publication Number Publication Date
TW201320197A true TW201320197A (zh) 2013-05-16
TWI543267B TWI543267B (zh) 2016-07-21

Family

ID=48223959

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101133032A TWI543267B (zh) 2011-11-04 2012-09-10 製造半導體元件的方法

Country Status (3)

Country Link
US (1) US8673724B2 (zh)
KR (1) KR101868806B1 (zh)
TW (1) TWI543267B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101776926B1 (ko) * 2010-09-07 2017-09-08 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9847225B2 (en) * 2011-11-15 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing the same
JP5944266B2 (ja) 2012-08-10 2016-07-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8900978B1 (en) 2013-05-30 2014-12-02 Stmicroelectronics, Inc. Methods for making a semiconductor device with shaped source and drain recesses and related devices
US9219133B2 (en) * 2013-05-30 2015-12-22 Stmicroelectronics, Inc. Method of making a semiconductor device using spacers for source/drain confinement
KR20150105866A (ko) * 2014-03-10 2015-09-18 삼성전자주식회사 스트레서를 갖는 반도체 소자 및 그 형성 방법
TWI625792B (zh) * 2014-06-09 2018-06-01 聯華電子股份有限公司 半導體元件及其製作方法
KR102328564B1 (ko) 2015-04-14 2021-11-18 삼성전자주식회사 반도체 장치 및 그 제조 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000031480A (ja) 1998-07-15 2000-01-28 Sony Corp 半導体層の形成方法及び半導体装置の製造方法
US20050048731A1 (en) * 2003-09-02 2005-03-03 Patton Jeffrey P. Siliciding spacer in integrated circuit technology
US7190036B2 (en) * 2004-12-03 2007-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor mobility improvement by adjusting stress in shallow trench isolation
US7358551B2 (en) * 2005-07-21 2008-04-15 International Business Machines Corporation Structure and method for improved stress and yield in pFETs with embedded SiGe source/drain regions
US7544576B2 (en) 2005-07-29 2009-06-09 Freescale Semiconductor, Inc. Diffusion barrier for nickel silicides in a semiconductor fabrication process
JP2010021235A (ja) 2008-07-09 2010-01-28 Toshiba Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20130115759A1 (en) 2013-05-09
TWI543267B (zh) 2016-07-21
US8673724B2 (en) 2014-03-18
KR20130049539A (ko) 2013-05-14
KR101868806B1 (ko) 2018-06-22

Similar Documents

Publication Publication Date Title
US11728208B2 (en) FETS and methods of forming FETS
US20230215935A1 (en) Fets and methods of forming fets
TWI543267B (zh) 製造半導體元件的方法
US11476349B2 (en) FinFET structures and methods of forming the same
TWI749275B (zh) 半導體裝置及其製造方法
CN105977284B (zh) 用于鳍式场效应晶体管的源极/漏极区及其形成方法
US9461110B1 (en) FETs and methods of forming FETs
TWI600162B (zh) 半導體裝置與其形成方法
US10510867B2 (en) FinFETs and methods of forming the same
US20220359730A1 (en) FinFET Structures and Methods of Forming the Same
TW201729280A (zh) 半導體裝置結構
KR20180131342A (ko) 반도체 디바이스 및 방법
CN114121807A (zh) 用于形成晶体管结构的方法
US9570403B2 (en) Secure chip with physically unclonable function
US20220336655A1 (en) Semiconductor device structure with high contact area
CN103779223B (zh) Mosfet的制造方法
TWI742870B (zh) 半導體裝置結構及其形成方法
KR102397040B1 (ko) 격리 구조물을 갖는 반도체 디바이스의 구조물 및 형성 방법
TW202119626A (zh) 半導體裝置結構及其形成方法
US11349028B2 (en) Semiconductor device with gate cut structure
US20220359763A1 (en) Structure and formation method of semiconductor device with embedded epitaxial structure
JP2007243174A (ja) 基板から離間した単結晶半導体膜部分の形成
CN113054018A (zh) 半导体结构及其形成方法