KR20130086663A

KR20130086663A - 반도체 소자

Info

Publication number: KR20130086663A
Application number: KR1020120007471A
Authority: KR
Inventors: 이정윤; 김무진
Original assignee: 삼성전자주식회사
Priority date: 2012-01-26
Filing date: 2012-01-26
Publication date: 2013-08-05
Also published as: US9287346B2; US20130193556A1

Abstract

반도체 소자를 제공한다. 이 반도체 소자는 커패시터 영역 및 저항 영역을 갖는 반도체 기판을 포함한다. 상기 반도체 기판의 상기 커패시터 영역의 활성 영역 상에 차례로 적층된 커패시터 유전체 및 커패시터 전극이 제공된다. 상기 반도체 기판의 상기 저항 영역 상에 저항 소자가 제공된다. 상기 커패시터 전극의 상부면 상에 보호 패턴이 제공된다. 상기 보호 패턴은 상기 커패시터 전극과 이격된다. 상기 보호 패턴과 상기 저항 소자는 동일한 물질을 포함하고 상기 반도체 기판의 표면에 수직한 방향에서 동일한 두께를 갖는다.

Description

반도체 소자{Semiconductor device}

본 발명의 기술적 사상은 반도체 소자, 반도체 소자의 제조방법, 이들을 채택하는 전자 장치 및 전자 시스템에 관한 것이다.

반도체 소자를 구성하는 요소의 신뢰성을 향상시키기 위한 방법들이 연구되고 있다.

본 발명의 기술적 사상이 해결하려는 과제는 활성 영역 상에 차례로 적층된 유전체 및 도전성 패턴을 포함하는 소자에서, 유전체의 신뢰성을 향상시킬 수 있는 반도체 소자를 제공하는데 있다.

본 발명의 기술적 사상이 해결하려는 다른 과제는 활성 영역 상에 차례로 적층된 유전체 및 도전성 패턴을 포함하는 소자에서, 유전체의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공하는데 있다.

본 발명의 기술적 사상이 해결하고자 하는 또 다른 기술적 과제는 상기 반도체 소자들을 갖는 전자 장치 및 전자 시스템을 제공하는데 있다.

본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.

본 발명의 기술적 사상의 일 양태에 따른 반도체 소자를 제공한다. 이 반도체 소자는 커패시터 영역 및 저항 영역을 갖는 반도체 기판을 포함한다. 상기 반도체 기판의 상기 커패시터 영역의 활성 영역 상에 차례로 적층된 커패시터 유전체 및 커패시터 전극이 제공된다. 상기 반도체 기판의 상기 저항 영역 상에 저항 소자가 제공된다. 상기 커패시터 전극의 상부면 상에 보호 패턴이 제공된다. 상기 보호 패턴은 상기 커패시터 전극과 이격된다. 상기 보호 패턴과 상기 저항 소자는 동일한 물질을 포함하고 상기 반도체 기판의 표면에 수직한 방향에서 동일한 두께를 갖는다.

몇몇 실시 예들에서, 상기 커패시터 전극을 덮으며 상기 보호 패턴과 상기 저항 소자 하부에 위치하는 하부 절연 막 및 상기 하부 절연 막 상에 제공되며 상기 보호 패턴 및 상기 저항 소자를 덮는 상부 절연 막을 더 포함할 수 있다.

상기 보호 패턴은 전기적으로 플로팅 되도록 바닥면이 상기 하부 절연 막에 의해 덮이고, 상부면 및 측면은 상기 상부 절연 막에 의해 덮일 수 있다.

상기 하부 절연 막은 차례로 적층된 제1 절연 막, 제2 절연 막 및 제3 절연 막을 포함하되, 상기 제2 절연 막은 상기 제1 및 제3 절연 막들과 다른 절연성 물질을 포함할 수 있다.

다른 실시예에서, 상기 저항 소자는 상기 커패시터 전극의 상부면 보다 낮은 레벨에 위치할 수 있다.

또 다른 실시예에서, 상기 보호 패턴은 상기 저항 소자보다 큰 폭을 가질 수 있다.

또 다른 실시예에서, 상기 보호 패턴은 상기 커패시터 전극의 상부면을 덮는 제1 부분 및 상기 제1 부분으로부터 상기 커패시터 전극에 인접하는 상기 반도체 기판 상으로 연장된 제2 부분을 포함할 수 있다.

또 다른 실시예에서, 상기 보호 패턴은 상기 커패시터 전극의 상부면과 수직적으로 중첩하는 제1 부분, 상기 커패시터 전극에 인접하는 상기 반도체 기판 상의 제2 부분 및 상기 제1 및 제2 부분을 연결하며 상기 커패시터 전극의 측면과 수평적으로 중첩하는 제3 부분을 포함할 수 있다.

또 다른 실시예에서, 상기 커패시터 전극은 하부 도전성 패턴 및 상기 하부 도전성 패턴 상의 상부 도전성 패턴을 포함하되, 상기 상부 도전성 패턴은 상기 하부 도전성 패턴 보다 큰 평면적을 가질 수 있다.

또 다른 실시예에서, 상기 커패시터 영역 및 상기 저항 영역을 갖는 반도체 기판 내에 제공된 절연성 패턴을 더 포함하되, 상기 절연성 패턴은 상기 커패시터 영역에서 상기 커패시터 영역의 상기 활성 영역을 정의하고 상기 저항 영역에서 상기 저항 소자 하부에 형성될 수 있다.

상기 커패시터 전극은 차례로 적층된 하부 도전성 패턴 및 상부 도전성 패턴을 포함하되, 상기 하부 도전성 패턴은 상기 활성 영역의 측면과 수직적으로 정렬된 측면을 갖고, 상기 상부 도전성 패턴은 상기 하부 도전성 패턴을 덮는 제1 부분 및 상기 하부 도전성 패턴에 인접하는 상기 절연성 패턴과 수직적으로 중첩하는 제2 부분을 포함할 수 있다.

본 발명의 다른 양태에 따른 반도체 소자가 제공된다. 이 반도체 소자는 반도체 기판 내에 제공되며 활성 영역을 한정하는 절연성 패턴을 포함한다. 상기 활성 영역 상에 차례로 적층된 유전체 및 도전성 패턴이 제공된다. 상기 절연성 패턴 및 상기 도전성 패턴을 갖는 기판 상에 하부 절연 막이 제공된다. 상기 하부 절연 막 상에 제1 실리콘 패턴이 제공된다. 상기 제1 실리콘 패턴은 상기 도전성 패턴의 상부면과 수직적으로 중첩한다. 상기 하부 절연 막 상에 상기 제1 실리콘 패턴과 이격된 제2 실리콘 패턴이 제공된다. 상기 하부 절연 막 상에 상기 제1 및 제2 실리콘 패턴들을 덮는 상부 절연 막이 제공된다. 상기 상부 절연 막 상에 상기 도전성 패턴과 전기적으로 연결된 제1 배선이 제공된다. 상기 상부 절연 막 상에 상기 제2 실리콘 패턴과 전기적으로 연결된 제2 배선이 제공된다. 상기 제1 실리콘 패턴과 상기 제2 실리콘 패턴은 상기 반도체 기판의 표면에 수직한 방향에서 동일한 두께를 갖는다.

몇몇 실시 예들에서, 상기 제2 실리콘 패턴의 상부면은 상기 제1 실리콘 패턴의 하부면 보다 낮은 레벨에 위치할 수 있다.

다른 실시 예에서, 상기 제1 실리콘 패턴은 상기 하부 절연 막 및 상기 상부 절연 막에 둘러싸여 플로팅된 패턴일 수 있다.

또 다른 실시 예에서, 상기 하부 절연 막은 비-플라즈마 산화물을 포함하고, 상기 상부 절연 막은 플라즈마 산화물을 포함할 수 있다.

기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 발명의 기술적 사상의 실시 예들에 따르면, 활성 영역 상에 차례로 적층된 유전체 및 도전성 패턴을 포함하는 반도체 소자를 제공할 수 있다. 상기 유전체 및 상기 도전성 패턴은 트랜지스터 또는 커패시터를 구성할 수 있다. 상기 도전성 패턴 상에 상기 도전성 패턴과 이격된 보호 패턴이 제공될 수 있다. 상기 보호 패턴은 후속 공정에서 발생하는 플라즈마로부터 상기 커패시터 및/또는 상기 트랜지스터를 보호하는 역할을 할 수가 있다. 예를 들어, 상기 보호 패턴은 후속 공정에서 발생하는 플라즈마로부터 커패시터 유전체 또는 트랜지스터의 게이트 산화막을 보호하는 역할을 할 수 있다. 또한, 상기 보호 패턴을 저항 소자와 동시에 형성하기 때문에, 상기 보호 패턴을 형성하기 위한 별도의 추가 공정 및 추가 비용이 소요되지 않는다. 따라서, 생산비용 증가 없이 수율(yield)을 향상시킬 수 있는 반도체 소자의 구조 및 방법을 제공할 수 있다.

도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 평면도.
도 2a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 단면도.
도 2b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 일 변형예를 나타낸 단면도.
도 2c는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 다른 변형예를 나타낸 단면도.
도 3은 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 또 다른 변형예를 나타낸 평면도.
도 4a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 나타낸 단면도.
도 4b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 나타낸 단면도.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 나타낸 평면도.
도 6a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 나타낸 단면도.
도 6b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 나타낸 단면도.
도 7은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 나타낸 평면도.
도 8은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 나타낸 평면도.
도 9a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 나타낸 단면도.
도 9b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 나타낸 단면도.
도 10은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 나타낸 평면도.
도 11a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 나타낸 단면도.
도 11b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 나타낸 단면도.
도 12a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 나타낸 평면도.
도 12b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 나타낸 평면도.
도 13a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 나타낸 단면도.
도 13b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 나타낸 단면도.
도 14a 내지 도 14h는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들.
도 15는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 일 변형 예를 나타낸 단면도.
도 16a 및 도 16b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 다른 변형 예를 나타낸 단면도.
도 17은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 또 다른 변형 예를 나타낸 단면도.
도 18은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 또 다른 변형 예를 나타낸 단면도.
도 19는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 또 다른 변형 예를 나타낸 단면도.
도 20은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 또 다른 변형 예를 나타낸 단면도.
도 21a 내지 도 21c는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 또 다른 변형 예를 나타낸 단면도.
도 22a 및 도 22b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 또 다른 변형 예를 나타낸 단면도.
도 23은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 또 다른 변형 예를 나타낸 단면도.
도 24는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 또 다른 변형 예를 나타낸 단면도.
도 25는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 또 다른 변형 예를 나타낸 단면도.
도 26은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법의 또 다른 변형 예를 나타낸 단면도.
도 27은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 갖는 메모리 카드를 나타낸 개략도.
도 28는 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 갖는 전자 시스템을 나타낸 블록도.
도 29는 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 갖는 데이터 저장 장치를 나타낸 블록도.
도 30는 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 갖는 전자 장치를 나타낸 블록도.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 기술적 사상의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.

도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.

상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.

제1, 제2등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있다.

본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명의 기술적 사상을 한정하려는 의도가 아니다.

"보호" 등과 같은 용어는 다양한 구성요소들을 서로 구분되도록 설명하는데 사용되고 있으며, 구성요소들이 이러한 용어에 의해 한정되는 것은 아니다. 따라서, 명세서에서 "보호" 등의 용어는 다른 용어, 예를 들어 "제1" 등과 같은 용어로 대체되어 명세서의 구성요소들을 설명하기 위하여 사용될 수도 있다.

단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 기술적 사상이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 평면도이고, 도 2a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 단면도이다. 도 2a에서, "A"로 표시된 부분은 도 1의 I-I'선을 따라 취해진 영역이고, "B"로 표시된 부분은 도 1의 II-II'선을 따라 취해진 영역이고, "C"로 표시된 부분은 도 1의 III-III'선을 따라 취해진 영역이다.

도 1 및 도 2a를 참조하여, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 설명하기로 한다.

도 1 및 도 2a를 참조하면, 제1 영역(CR) 및 제2 영역(RR)을 갖는 기판(1)이 제공될 수 있다. 상기 기판(1)은 반도체 기판일 수 있다. 상기 기판(1)은 실리콘 기판일 수 있다. 상기 제1 영역(CR)은 제1 회로 영역일 수 있고, 상기 제2 영역(RR)은 제2 회로 영역일 수 있다. 예를 들어, 상기 제1 영역(CR)은 커패시터가 형성될 수 있는 커패시터 영역일 수 있고, 상기 제2 영역(RR)은 저항 소자가 형성될 수 있는 저항 소자 영역일 수 있다. 상기 기판(1) 내에 웰 영역(5)이 제공될 수 있다. 상기 웰 영역(5)은 N형의 도전형 또는 P형의 도전형일 수 있다.

상기 기판(1) 내에 활성 영역들을 한정하는 절연성 패턴(25s")이 제공될 수 있다. 상기 활성 영역들은 상기 제1 영역(CR) 내에 제공된 제1 활성 영역(25a) 및 제2 활성 영역(25b)을 포함할 수 있다. 상기 제1 활성 영역(25a) 및 제2 활성 영역(25b) 사이에 상기 절연성 패턴(25s)이 개재되어 상기 제1 및 제2 활성 영역들(25a, 25b)은 이격될 수 있다. 상기 웰 영역(5)은 상기 제1 활성 영역(25a) 및 제2 활성 영역(25b) 내에 형성됨과 아울러, 상기 제1 활성 영역(25a) 하부의 상기 기판(1) 내에, 상기 제2 활성 영역(25b) 하부의 상기 기판(1) 내에, 그리고 상기 제1 및 제2 활성 영역들(25a, 25b) 사이의 상기 절연성 패턴(25s") 하부의 상기 기판(1) 내에 형성될 수 있다.

상기 제2 활성 영역(25b)의 상부 영역 내에 불순물 영역(60)이 제공될 수 있다. 상기 불순물 영역(60)은 상기 웰 영역(5)과 동일한 도전형일 수 있다. 예를 들어, 상기 불순물 영역(60)과 상기 웰 영역(5)은 P형의 도전형일 수 있다. 이와는 달리, 상기 불순물 영역(60)과 상기 웰 영역(5)은 N형의 도전형일 수 있다.

상기 절연성 패턴(25s")은 상기 기판(1) 내에 형성된 트렌치(23)을 채우는 실리콘 산화물을 포함할 수 있다. 상기 절연성 패턴(25s")은 단차를 갖는 상부면을 가질 수 있다. 예를 들어, 상기 절연성 패턴(25s")은 상기 활성 영역(25a)과 가까운 부분에서 제1 상부면(25s1)을 갖고, 나머지 부분에서 상기 제1 상부면(25s1) 보다 낮은 레벨에 위치하는 제2 상부면(25s2)을 가질 수 있다.

상기 제1 영역(CR) 내의 상기 제1 활성 영역(25a) 상에 차례로 적층된 유전체(10) 및 하부 도전성 패턴(15)이 제공될 수 있다. 상기 제1 영역(CR)이 커패시터 영역인 경우에, 상기 유전체(10)는 커패시터 유전체(10)일 수 있다. 상기 하부 도전성 패턴(15)은 폴리 실리콘으로 형성될 수 있다.

상기 하부 도전성 패턴(15) 상에 상부 도전성 패턴(47)이 제공될 수 있다. 상기 상부 도전성 패턴(47) 상에 캐핑 패턴(50')이 제공될 수 있다. 상기 캐핑 패턴(50')은 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.

상기 상부 도전성 패턴(47)은 상기 하부 도전성 패턴(15)과 접촉하며 전기적으로 연결될 수 있다. 상기 상부 도전성 패턴(47)은 상기 하부 도전성 패턴(15) 보다 큰 평면적을 가질 수 있다. 상기 상부 도전성 패턴(47)은 상기 하부 도전성 패턴(15) 보다 큰 폭을 가질 수 있다. 상기 상부 도전성 패턴(47)은 상기 하부 도전성 패턴(15)을 덮으며 상기 절연성 패턴(25s")의 상기 제1 상부면(25s1)을 덮도록 연장될 수 있다. 상기 상부 도전성 패턴(47)은 플라즈마 공정 중에 발생하는 이온이 상기 유전체(10)에 직접적으로 충돌하는 것을 방지할 수 있다. 상기 상부 도전성 패턴(47)은 플라즈마 공정 중에 발생하는 이온이 상기 유전체(10)에 직접적으로 충돌하여 상기 유전체(10)가 열화되는 것을 방지할 수 있다.

상기 상부 도전성 패턴(47)은 상기 하부 도전성 패턴(15)과 수직적으로 중첩하는 제1 부분(47a) 및 상기 하부 도전성 패턴(15)과 가까운 상기 절연성 패턴(25s")과 수직적으로 중첩하는 제2 부분(47b)을 포함할 수 있다. 상기 상부 도전성 패턴(47)의 상기 제1 부분(47a)은 상기 하부 도전성 패턴(15)을 덮을 수 있다. 상기 상부 도전성 패턴(47)의 상기 제2 부분(47b)은 상기 절연성 패턴(25s")의 상기 제1 상부면(25s1)을 덮을 수 있다.

상기 상부 도전성 패턴(47)은 차례로 적층된 제1 패턴(40') 및 제2 패턴(45')을 포함할 수 있다. 상기 제1 패턴(40')은 폴리 실리콘으로 형성될 수 있고, 상기 제2 패턴(45')은 상기 제1 패턴(40') 보다 비저항이 낮은 금속성 물질, 예를 들어 텅스텐 등과 같은 금속 물질로 형성될 수 있다.

상기 절연성 패턴(25s")의 상기 제1 상부면(26a)은 상기 상부 도전성 패턴(47)의 상기 제1 패턴(40') 하부에 위치할 수 있고, 상기 절연성 패턴(25s")의 상기 제2 상부면(26b)은 상기 상부 도전성 패턴(47)에 가까이에 위치할 수 있다. 상기 절연성 패턴(25s")의 상기 제1 상부면(26a)은 상기 하부 도전성 패턴(15)의 상부면 보다 낮은 레벨에 위치하고, 상기 절연성 패턴(25s")의 상기 제2 상부면(26b)은 상기 제1 상부면(26a) 보다 낮은 레벨에 위치할 수 있다.

상기 상부 도전성 패턴(47)의 상기 제1 패턴(40')과 상기 절연성 패턴(25s")의 상기 제1 상부면(26a) 사이에 개재된 유전 패턴(35")이 제공될 수 있다. 상기 유전 패턴(35")은 상기 제1 패턴(40')과 상기 하부 도전성 패턴(15) 사이로 연장될 수 있다. 상기 유전 패턴(35")은 상기 제1 패턴(40')과 상기 하부 도전성 패턴(15) 사이로 연장되며, 상기 하부 도전성 패턴(15)의 상부면의 일부분을 덮을 수 있다. 상기 더미 유전 패턴(35")은 상기 상부 도전성 패턴(47)과 상기 활성 영역(25a) 사이의 전기적 쇼트 또는 전기적 간섭을 방지하는 역할을 할 수 있다.

상기 캐핑 패턴(50') 및 상기 상부 도전성 패턴(47)의 측면들 상에 스페이서(55)가 제공될 수 있다. 상기 스페이서(55)는 상기 캐핑 패턴(50') 및 상기 상부 도전성 패턴(47)의 측면들을 덮으면서 상기 절연성 패턴(25s")의 상기 제2 상부면(26b) 까지 연장될 수 있다. 상기 스페이서(55)는 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 형성할 수 있다.

상기 하부 도전성 패턴(15) 및 상기 상부 도전성 패턴(47)은 도전성 패턴(48)을 구성할 수 있다. 상기 제1 영역(CR)이 커패시터 회로 영역인 경우에, 상기 도전성 패턴(48)은 제1 커패시터 전극(48)일 수 있고, 상기 하부 도전성 패턴(15)에 가까운 상기 제1 활성 영역(25a)의 부분은 제2 커패시터 전극으로 정의될 수 있다. 따라서, 상기 제1 커패시터 전극(48), 상기 제2 커패시터 전극(25a) 및 상기 제1 및 제2 커패시터 전극들(48, 25a) 사이의 상기 커패시터 유전체(10)는 커패시터를 구성할 수 있다.

상기 커패시터를 갖는 기판(1) 상에 하부 절연 막(68)이 제공될 수 있다. 상기 하부 절연 막(68)은 상기 캐핑 패턴(50'), 상기 스페이서(55), 상기 절연성 패턴(25s") 및 상기 제2 활성 영역(25b)을 덮을 수 있다. 상기 하부 절연 막(68)은 복수의 막들을 포함할 수 있다. 예를 들어, 상기 하부 절연 막(68)은 차례로 적층된 제1 절연 막(53), 제2 절연 막(64) 및 제3 절연 막(66)을 포함할 수 있다. 상기 제2 절연 막(64)은 상기 제1 및 제3 절연 막들(53, 66)과 다른 물질을 포함할 수 있다. 상기 제2 절연 막(64)은 상기 제1 및 제3 절연 막들(53, 66)에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 상기 제1 절연 막(53)은 상기 스페이서(55)를 갖는 기판 상에 콘포멀하게(conformably) 형성된 실리콘 산화물 일 수 있고, 상기 제2 절연 막(64)은 상기 제1 절연 막(53) 상에 콘포멀하게 형성된 실리콘 질화물일 수 있고, 상기 제3 절연 막(66)은 상기 제2 절연 막(64) 상에 콘포멀하게 형성된 실리콘 산화물일 수 있다.

상기 제1 영역(CR)의 상기 하부 절연 막(68) 상에 제1 실리콘 패턴(70a)이 제공될 수 있다. 상기 제2 영역(RR)의 상기 하부 절연 막(68) 상에 제2 실리콘 패턴(70b)이 제공될 수 있다. 상기 제1 실리콘 패턴(70a)은 상기 도전성 패턴(48) 상에 위치하며 상기 도전성 패턴(48)과 이격될 수 있다. 상기 제1 및 제2 실리콘 패턴들(70a, 70b)은 결정질 실리콘, 예를 들어 폴리 실리콘일 수 있다.

상기 제1 및 제2 실리콘 패턴들(70a, 70b)은 상기 반도체 기판(1)의 표면(1s)에 대하여 수직한 방향에서 실질적으로 동일한 두께를 가질 수 있다. 예를 들어, 상기 제1 및 제2 실리콘 패턴들(70a, 70b)은 상기 반도체 기판(1)의 상부 표면(1s)에 대하여 수직한 방향에서 제1 두께(t1)를 갖도록 제공될 수 있다. 상기 제1 실리콘 패턴(70a)은 상기 도전성 패턴(48)과 중첩할 수 있다. 상기 제1 실리콘 패턴(70a)은 상기 제2 실리콘 패턴(70b) 보다 큰 폭을 갖도록 제공될 수 있다. 예를 들어, 상기 제1 실리콘 패턴(70a)은 제1 폭(W1)을 갖도록 제공될 수 있고, 상기 실리콘 패턴(70b)은 상기 제1 폭(W1) 보다 작은 제2 폭(W2)을 갖도록 제공될 수 있다.

상기 제1 실리콘 패턴(70a)은 상기 유전체(10)를 후속의 플라즈마를 이용하는 반도체 공정에서 발생하는 자외선으로부터 보호하기 위한 보호 패턴일 수 있다. 상기 제2 실리콘 패턴(70b)은 저항 소자일 수 있다.

실시예들에서, 구성요소들 사이의 구분을 명확히 하기 위하여, 상기 제1 실리콘 패턴(70a)은 보호 패턴(70a)으로 설명하고, 상기 제2 실리콘 패턴(70b)은 저항 소자(70b)로 설명하기로 한다.

상기 보호 패턴(70a)은 플라즈마 공정에서 발생하는 자외선의 대부분을 차단할 수 있다. 따라서, 플라즈마 공정에서 발생하는 자외선의 대부분은 상기 보호 패턴(70a)에 의해 차단되기 때문에, 상기 도전성 패턴(48) 내로 도달하는 자외선은 상기 유전체(10) 및 상기 도전성 패턴(48)을 포함하는 소자, 예를 들어 커패시터의 유전체에 손상을 줄 수 없다.

상기 보호 패턴(70a) 및 상기 저항 소자(70b)를 갖는 기판 상에 상부 절연 막(80)이 제공될 수 있다. 상기 상부 절연 막(80)은 플라즈마 산화물을 포함할 수 있다. 예를 들어, 상기 상부 절연 막(80)은 고밀도 플라즈마 산화물(High density plasma oxide)을 포함할 수 있다. 상기 하부 절연 막(68)은 비-플라즈마 절연 물질을 포함할 수 있다. 예를 들어, 상기 하부 절연 막(68)은 플라즈마를 이용하지 않는 화학 기상 증착(CVD) 또는 원자층 증착(ALD) 등과 같은 방법을 이용하여 형성된 비-플라즈마 산화물 및/또는 질화물을 포함할 수 있다.

상기 상부 절연 막(80), 상기 하부 절연 막(68) 및 상기 캐핑 패턴(50')를 관통하는 홀(85) 내에 제공되며, 상기 상부 도전성 패턴(47)과 전기적으로 연결된 제1 콘택 플러그(90)가 제공될 수 있다.

상기 상부 절연 막(80) 및 상기 하부 절연 막(68)을 관통하는 홀(85) 내에 제공되며, 상기 불순물 영역(60)과 전기적으로 연결된 제2 콘택 플러그(91)가 제공될 수 있다.

상기 상부 절연 막(80)을 관통하며 상기 저항 소자(70b)와 전기적으로 연결된 제3 콘택 플러그들(92)이 제공될 수 있다. 상기 제3 콘택 플러그들(92)은 상기 저항 소자(70b)의 양 끝부분들과 접촉하면서 상기 저항 소자(70b)와 전기적으로 연결될 수 있다.

상기 상부 절연 막(80) 상에 제1 내지 제3 배선들(95, 96, 97)이 제공될 수 있다. 상기 제1 배선(95)은 상기 제1 콘택 플러그(90)를 덮으며 상기 제1 콘택 플러그(90)와 전기적으로 연결될 수 있고, 상기 제2 배선(96)은 상기 제2 콘택 플러그(91)을 덮으며 상기 제2 콘택 플러그(91)와 전기적으로 연결될 수 있다. 상기 제3 배선들(97)은 상기 제3 콘택 플러그들(92)을 덮으며 상기 제3 콘택 플러그들(92)과 전기적으로 연결될 수 있다.

몇몇 실시예들에서, 상기 보호 패턴(70a)은 상기 하부 절연 막(68)에 의해 하부면이 덮이고 상기 상부 절연 막(80)에 의하여 측면 및 상부면이 덮일 수 있다. 상기 보호 패턴(70a)은 상기 하부 절연 막(68) 및 상기 상부 절연 막(80)에 둘러싸여 전기적으로 플로팅될 수 있다.

한편, 도 2b에서와 같이, 상기 보호 패턴(70a) 및 상기 저항 소자(70b)를 갖는 기판 상에 버퍼 절연 막(75)이 제공될 수 있고, 상기 버퍼 절연 막(75) 상에 상기 상부 절연 막(80)이 제공될 수 있다. 상기 버퍼 절연 막(75)은 상기 하부 절연 막(68) 상에 상기 보호 패턴(70a) 및 상기 저항 소자(70b)를 덮도록 제공될 수 있다. 상기 버퍼 절연 막(75)은 비-플라즈마 증착 방법을 이용하여 형성된 산화물, 예를 들어 실리콘 산화물을 포함할 수 있다.

다음으로, 도 2c를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 일 변형예에 대하여 설명하기로 한다.

도 1 및 도 2c를 참조하면, 도 2a에서 설명한 것과 같은 커패시터를 갖는 기판(1)이 제공될 수 있다. 상기 커패시터를 갖는 기판(1) 상에 하부 절연 막(168)이 제공될 수 있다. 상기 하부 절연 막(168)은 차례로 적층된 제1 절연 막(162), 제2 절연 막(164) 및 제3 절연 막(166)을 포함할 수 있다. 상기 제1 절연 막(162)은 커패시터를 갖는 반도체 기판(1) 상에 콘포멀하게 형성된 절연 막, 예를 들어 실리콘 산화막을 포함할 수 있고, 상기 제2 절연 막(164)은 상기 제1 절연 막(162) 상에 콘포멀하게 형성된 절연 막, 예를 들어 실리콘 질화막을 포함할 수 있고, 상기 제3 절연 막(166)은 상기 제1 및 제2 절연 막들(162, 164) 보다 두꺼운 절연 막을 포함할 수 있다. 상기 제3 절연 막(166)은 실리콘 산화막으로 형성될 수 있다. 상기 제3 절연 막(166)은 실질적으로 평탄한 상부면을 갖는 절연 막일 수 있다. 상기 하부 절연 막(168)은 실질적으로 평탄한 상부면을 갖는 절연 막일 수 있다. 상기 하부 절연 막(168)은 상기 커패시터의 상기 상부 도전성 패턴(47)의 상부면 보다 높은 레벨에 위치하는 상부면을 가질 수 있다.

상기 하부 절연 막(168) 상에 보호 패턴(170a) 및 저항 소자(170b)가 제공될 수 있다. 상기 보호 패턴(170a) 및 상기 저항 소자(170b)는 동일한 물질을 포함할 수 있다. 상기 보호 패턴(170a) 및 상기 저항 소자(170b)은 폴리 실리콘으로 형성될 수 있다. 상기 보호 패턴(170a) 및 상기 저항 소자(170b)는 상기 반도체 기판(1)의 표면(1s)에 대하여 수직한 방향에서 실질적으로 동일한 두께를 가질 수 있다.

상기 보호 패턴(170a)은 상기 도전성 패턴(48) 상에 위치하며 상기 도전성 패턴(48)과 이격될 수 있다. 상기 보호 패턴(170a) 및 상기 저항 소자(170b)는 실질적으로 동일한 레벨에 위치할 수 있다. 상기 저항 소자(170b)는 상기 도전성 패턴(48) 보다 높은 레벨에 위치할 수 있다. 상기 보호 패턴(170a) 및 상기 저항 소자(170b)을 갖는 기판 상에 상부 절연 막(180)이 제공될 수 있다.

도 2a에서와 마찬가지로, 상기 상부 절연 막(180), 상기 하부 절연 막(168) 및 상기 캐핑 패턴(50')를 관통하는 홀(85) 내에 제공되며, 상기 상부 도전성 패턴(47)과 전기적으로 연결된 제1 콘택 플러그(90)가 제공될 수 있다. 상기 상부 절연 막(180) 및 상기 하부 절연 막(168)을 관통하는 홀(85) 내에 제공되며, 상기 불순물 영역(60)과 전기적으로 연결된 제2 콘택 플러그(91)가 제공될 수 있다. 상기 상부 절연 막(180)을 관통하며 상기 저항 소자(170b)와 전기적으로 연결된 제3 콘택 플러그들(92)이 제공될 수 있다. 상기 상부 절연 막(180) 상에 도 2a에서 설명한 것과 같은 제1 내지 제3 배선들(95, 96, 97)이 제공될 수 있다.

도 3은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 다른 변형 예를 나타낸 평면도이고, 도 4a 및 도 4b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 변형 예들을 나타낸 단면도들이다. 도 4a 및 도 4b에서, "A"로 표시된 부분은 도 3의 I-I'선을 따라 취해진 영역이고, "B"로 표시된 부분은 도 3의 II-II'선을 따라 취해진 영역이고, "C"로 표시된 부분은 도 3의 III-III'선을 따라 취해진 영역이다.

도 3 및 도 4a를 참조하여, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 다른 변형예에 대하여 설명하기로 한다. 여기서, 도 2a에서 설명한 반도체 소자에 비하여 변형된 부분을 중심으로 설명하기로 한다.

도 3 및 도 4a를 참조하면, 도 2a에서와 같은 하부 절연 막(68)을 갖는 기판이 제공될 수 있다. 상기 제1 영역(CR)의 상기 하부 절연 막(68) 상에 상기 도전성 패턴(48)의 상부면과 수직적으로 중첩하면서 상기 절연성 패턴(25s")의 상기 제2 상부면(25s2) 상으로 연장된 보호 패턴(270a)이 제공될 수 있다. 예를 들어, 상기 보호 패턴(270a)은 상기 도전성 패턴(48)의 상부면과 수직적으로 중첩하는 제1 부분(270a_1), 상기 제1 부분(270a_1)으로부터 연장되어 상기 도전성 패턴(48)의 측면과 수직적으로 중첩하는 제2 부분(270b_2) 및 상기 제2 부분(270a_2)으로부터 연장되어 상기 도전성 패턴(48)에 인접하는 상기 절연성 패턴(25s") 상으로 연장된 제3 부분(270z_3)을 포함할 수 있다.

한편, 도 2a에서 설명한 상기 저항 소자(70b)와 실질적으로 동일한 저항 소자(270b)가 상기 제2 영역(RR)의 상기 하부 절연 막(68) 상에 제공될 수 있다.

상기 저항 소자(270b)는 상기 보호 패턴(270a)의 상기 제1 부분(270a_1) 보다 낮은 레벨에 위치할 수 있다. 상기 저항 소자(270b)는 상기 보호 패턴(270a)의 상기 제3 부분(270a_3)과 실질적으로 동일한 레벨에 위치하며 실질적으로 동일한 두께를 가질 수 있다.

상기 보호 패턴(270a) 및 상기 저항 소자(270b)를 갖는 기판 상에 도 2a에서 설명한 것과 같은 상기 상부 절연 막(80), 상기 플러그들(90, 91, 92) 및 상기 배선들(95, 96, 97)이 제공될 수 있다.

다음으로, 도 3 및 도 4b를 참조하여, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형예에 대하여 설명하기로 한다. 여기서, 도 2c에서 설명한 반도체 소자에 비하여 변형된 부분을 중심으로 설명하기로 한다.

도 3 및 도 4b를 참조하면, 도 2c에서와 같은 하부 절연 막(168)을 갖는 기판이 제공될 수 있다. 상기 제1 영역(CR)의 상기 하부 절연 막(168) 상에 상기 도전성 패턴(48)의 상부면을 덮으며 상기 절연성 패턴(25s") 상으로 연장된 보호 패턴(370a)이 제공될 수 있다. 상기 제2 영역(RR)의 상기 하부 절연 막(168) 상에 저항 소자(370b)가 제공될 수 있다. 상기 보호 패턴(370a)은 상기 도전성 패턴(48)의 상부면과 수직적으로 중첩하는 제1 부분(370a_1) 및 상기 절연성 패턴(25s")의 상기 제2 상부면(25s2)과 수직적으로 중첩하는 제2 부분(370a_2)을 포함할 수 있다.

도 5는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 평면도이고, 도 6a 및 도 6b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 변형 예들을 나타낸 단면도들이다. 도 6a 및 도 6b에서, "A"로 표시된 부분은 도 5의 I-I'선을 따라 취해진 영역이고, "B"로 표시된 부분은 도 5의 II-II'선을 따라 취해진 영역이고, "C"로 표시된 부분은 도 5의 III-III'선을 따라 취해진 영역이다.

도 5 및 도 6a를 참조하여, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형예에 대하여 설명하기로 한다. 여기서, 도 2a에서 설명한 반도체 소자에 비하여 변형된 부분을 중심으로 설명하기로 한다.

도 5 및 도 6a를 참조하면, 도 2a에서와 같은 하부 절연 막(68)을 갖는 기판이 제공될 수 있다. 상기 제1 영역(CR)의 상기 하부 절연 막(68) 상에 보호 패턴(470a)이 제공될 수 있다. 상기 제2 영역(RR)의 상기 하부 절연 막(68) 상에 저항 소자(470b)가 제공될 수 있다.

상기 보호 패턴(470a)은 제1 패턴(470a_1), 제2 패턴(470a_2) 및 제3 패턴(470a_3)을 포함할 수 있다. 상기 제1 패턴(470a_1)은 상기 도전성 패턴(48)의 가운데 부분을 가로지르며 상기 절연성 패턴(25s")의 상기 제2 상부면(25s2) 상으로 연장될 수 있다. 상기 제2 패턴(470a_2)은 상기 도전성 패턴(48)의 어느 한쪽 모서리 부분을 덮으며 상기 절연성 패턴(25s")의 상기 제2 상부면(25s2)과 중첩할 수 있고, 상기 제3 패턴(470a_3)은 상기 제2 패턴(470a_2)에 의해 덮이지 않은 상기 도전성 패턴(48)의 어느 한 모서리 부분을 덮으며 상기 절연성 패턴(25s")의 상기 제2 상부면(25s2)과 중첩할 수 있다.

상기 보호 패턴(470a)의 상기 제1 패턴(470a_1)은 상기 저항 소자(470b)과 실질적으로 동일한 레벨에 위치하며 동일한 두께를 가질 수 있다.

다음으로, 도 5 및 도 6b를 참조하여, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형예에 대하여 설명하기로 한다. 여기서, 도 2c에서 설명한 반도체 소자에 비하여 변형된 부분을 중심으로 설명하기로 한다.

도 5 및 도 6b를 참조하면, 도 2c에서와 같은 하부 절연 막(168)을 갖는 기판이 제공될 수 있다. 상기 제1 영역(CR)의 상기 하부 절연 막(168) 상에 보호 패턴(570a)이 제공될 수 있다. 상기 제2 영역(RR)의 상기 하부 절연 막(168) 상에 저항 소자(570b)가 제공될 수 있다. 상기 보호 패턴(570a) 및 상기 저항 소자(570b)는 실질적으로 동일한 레벨에 위치할 수 있다. 상기 보호 패턴(570a)은 도 6a에서의 상기 보호 패턴(470a)과 실질적으로 동일한 평면 형상을 가질 수 있다. 예를 들어, 상기 보호 패턴(570a)은 eh 5와 같은 평면도에서, 상기 도전성 패턴(48)의 가운데 부분을 가로지르며 상기 절연성 패턴(25s")의 상기 제2 상부면(25s2) 상으로 연장된 제1 패턴, 상기 도전성 패턴(48)의 어느 한쪽 모서리 부분을 덮으며 상기 절연성 패턴(25s")의 상기 제2 상부면(25s2)과 중첩하는 제2 패턴, 및 상기 제2 패턴(470a_2)에 의해 덮이지 않은 상기 도전성 패턴(48)의 어느 한 모서리 부분을 덮으며 상기 절연성 패턴(25s")의 상기 제2 상부면(25s2)과 중첩하는 제3 패턴을 포함할 수 있다.

한편, 도 6a 및 도 6b에서의 상기 보호 패턴(470a, 570a')의 평면 형상은 도 7에 도시된 바와 같이 변형될 수 있다. 예를 들어, 도 7에 도시된 바와 같이, 도 6a 및 도 6b에서의 상기 보호 패턴(470a, 570a')의 평면 형상은 상기 플러그들(90, 91, 92)이 관통하는 부분에서 상기 보호 패턴(470a, 570a')이 상기 플러그들(90, 91, 92)과 이격되도록 개구부(471)를 갖는 플레이트 형상일 수 있다. 그리고, 이러한 플레이트 형상의 상기 보호 패턴(470a, 570a')는 상기 도전성 패턴(48) 보다 큰 평면적 및/또는 큰 폭을 가질 수 있다.

도 8은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 평면도이고, 도 9a 및 도 9b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 변형 예들을 나타낸 단면도들이다. 도 9a 및 도 9b에서, "A"로 표시된 부분은 도 8의 IV-IV'선을 따라 취해진 영역이고, "B"로 표시된 부분은 도 8의 V-V'선을 따라 취해진 영역이고, "C"로 표시된 부분은 도 8의 VI-VI'선을 따라 취해진 영역이다.

도 8 및 도 9a를 참조하여, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형예에 대하여 설명하기로 한다.

도 8 및 도 9a를 참조하면, 제1 영역(CR) 및 제2 영역(RR)을 갖는 기판(600)이 제공될 수 있다. 상기 기판(600)은 반도체 기판일 수 있다. 도 1에서 설명한 것과 같이, 상기 제1 영역(CR)은 커패시터 영역일 수 있고, 상기 제2 영역(RR)은 저항 소자 영역일 수 있다. 그렇지만, 본 발명의 기술적 사상은 상기 제1 영역(CR)이 커패시터 영역인 것에 한정되지 않는다. 예를 들어, 상기 제1 영역(CR)은 모스 트랜지스터가 형성될 수 있는 모스 트랜지스터 영역일 수도 있다.

상기 기판(600) 내에 웰 영역(605)이 제공될 수 있다. 상기 웰 영역(605)은 N형의 도전형 또는 P형의 도전형일 수 있다.

상기 기판(600) 내에 절연성 패턴(610s)이 제공될 수 있다. 상기 절연성 패턴(610s)은 상기 제1 영역(CR) 내에서 제1 활성 영역(610a) 및 제2 활성 영역(610b)을 정의할 수 있다.

상기 제1 활성 영역(610a) 상에 차례로 적층된 유전체(615), 도전성 패턴(627) 및 캐핑 패턴(630)이 제공될 수 있다. 상기 도전성 패턴(627)은 차례로 적층된 제1 도전성 패턴(620) 및 제2 도전성 패턴(625)을 포함할 수 있다. 상기 제2 도전성 패턴(625)은 상기 제1 도전성 패턴(620) 보다 낮은 비저항을 갖는 물질로 형성될 수 있다. 예를 들어, 상기 제1 도전성 패턴(620)은 폴리 실리콘으로 형성되고, 상기 제2 도전성 패턴(625)은 텅스텐 등과 같은 금속 물질을 포함할 수 있다. 상기 캐핑 패턴(630)은 실리콘 산화물 및/또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.

상기 유전체(615) 및 상기 도전성 패턴(627)은 커패시터를 구성할 수 있다. 예를 들어, 상기 유전체(615)는 커패시터의 커패시터 유전체일 수 있고, 상기 도전성 패턴(627)은 커패시터 전극일 수 있다. 이와는 달리, 상기 상기 유전체(615) 및 상기 도전성 패턴(627)은 모스 트랜지스터를 구성할 수 있다. 예를 들어, 상기 유전체(615)는 모스 트랜지스터의 게이트 산화막일 수 있고, 상기 도전성 패턴(627)은 게이트 전극일 수 있다.

상기 도전성 패턴(627) 및 상기 캐핑 패턴(630)의 측면 상에 스페이서(635)가 제공될 수 있다. 상기 스페이서(635)는 실리콘 산화물 및/또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.

상기 도전성 패턴(627)에 인접하는 상기 제1 활성 영역(610a) 내에 제1 불순물 영역(640a)이 제공될 수 있고, 상기 제2 활성 영역(610b) 내에 제2 불순물 영역(640b)이 제공될 수 있다. 상기 제1 영역(CR)이 커패시터 영역이면서 상기 도전성 패턴(627)이 커패시터의 상부 전극으로 이용되는 경우에, 상기 제1 불순물 영역(640a) 및 상기 제2 불순물 영역(640b)은 상기 웰 영역(605)과 동일한 도전형이면서 상기 웰 영역(605) 보다 높은 불순물 농도를 가질 수 있다. 이와는 달리, 상기 제1 영역(CR)이 트랜지스터 영역이면서 상기 도전성 패턴(627)이 트랜지스터의 게이트 전극으로 이용되는 경우에, 상기 제1 불순물 영역(640a)은 상기 웰 영역(605)과 다른 도전형이고, 상기 제2 불순물 영역(640b)은 상기 웰 영역(605)과 동일한 도전형일 수 있다.

상기 제1 및 제2 영역들(CR, RR)을 갖는 기판 상에 상기 절연성 패턴(610s) 및 상기 도전성 패턴(627) 및 상기 캐핑 패턴(630)을 덮는 하부 절연 막(648)이 제공될 수 있다. 상기 하부 절연 막(648)은 차례로 적층된 제1 절연 막(642), 제2 절연 막(644) 및 제3 절연 막(646)을 포함할 수 있다. 상기 제2 절연 막(644)은 실리콘 질화물로 형성되고 상기 제1 및 제3 절연 막들(642, 646)은 실리콘 산화물로 형성될 수 있다.

상기 제1 영역(CR) 내의 상기 하부 절연 막(648) 상에 상기 도전성 패턴(627)의 상부면과 중첩하는 제1 실리콘 패턴(655a)이 제공될 수 있다. 상기 제2 영역(RR) 내의 상기 하부 절연 막(648) 상에 제2 실리콘 패턴(655b)이 제공될 수 있다.

상기 제1 실리콘 패턴(655a) 및 상기 제2 실리콘 패턴(655b)은 상기 반도체 기판(600)의 표면(600s)에 대하여 수직한 방향에서 실질적으로 동일한 두께(t1)를 가질 수 있다.

몇몇 실시들예에서, 상기 제1 실리콘 패턴(655a)은 플로팅 패턴일 수 있고, 상기 제2 실리콘 패턴(655b)은 저항 소자일 수 있다.

몇몇 실시예들에서, 상기 제1 실리콘 패턴(655a)은 후속의 플라즈마 공정으로부터 상기 유전체(615)를 보호하기 위한 보호 패턴(655a)으로 정의될 수 있고, 상기 제2 실리콘 패턴(655b)은 저항 소자로 이용될 수 있다. 상기 유전체(615)는 커패시터 유전체일 수 있고, 상기 도전성 패턴(627)은 커패시터의 상부 전극일 수 있고, 상기 도전성 패턴(627)과 중첩하는 상기 제1 활성 영역(610a)의 부분은 커패시터의 하부 전극으로 정의될 수 있다.

상기 제1 및 제2 실리콘 패턴들(655a, 655b)을 갖는 기판 상에 상부 절연 막(680)이 제공될 수 있다. 상기 상부 절연 막(680)은 플라즈마를 이용하여 형성되는 산화물(ex, HDP oxide 등)을 포함할 수 있다. 상기 제1 실리콘 패턴(655a)은 상기 유전체(615)가 플라즈마 공정 진행 중 발생하는 자외선(UV) 또는 차지(charge)로 인하여 손상되는 것을 방지할 수 있다.

상기 상부 절연 막(680), 상기 하부 절연 막(648) 및 상기 캐핑 패턴(630)를 관통하는 홀(685) 내에 제공되며, 상기 상부 도전성 패턴(627)과 전기적으로 연결된 제1 콘택 플러그(690)가 제공될 수 있다. 상기 상부 절연 막(680) 및 상기 하부 절연 막(648)을 관통하는 홀(685) 내에 제공되며 상기 제2 불순물 영역(640b)과 전기적으로 연결된 제2 콘택 플러그(691)가 제공될 수 있다. 상기 상부 절연 막(680)을 관통하는 홀 내에 제공되며, 상기 제2 실리콘 패턴(655b)과 전기적으로 연결된 제3 콘택 플러그들(692)이 제공될 수 있다. 상기 제3 콘택 플러그들(692)은 상기 저항 소자(655b)의 양 끝부분들과 접촉하면서 상기 제2 실리콘 패턴(655b)과 전기적으로 연결될 수 있다.

상기 상부 절연 막(680) 상에 제1 내지 제3 배선들(695, 696, 697)이 제공될 수 있다. 상기 제1 배선(695)은 상기 제1 콘택 플러그(690)를 덮으며 상기 제1 콘택 플러그(690)와 전기적으로 연결될 수 있다. 상기 제2 배선(696)은 상기 제2 콘택 플러그(691)을 덮으며 상기 제2 콘택 플러그(691)와 전기적으로 연결될 수 있다. 상기 제3 배선들(697)은 상기 제3 콘택 플러그들(692)을 덮으며 상기 제3 콘택 플러그들(692)과 전기적으로 연결될 수 있다.

몇몇 실시예들에서, 상기 제1 실리콘 패턴(655a)은 상기 하부 절연 막(648) 및 상기 상부 절연 막(680)에 의해 둘러싸이며 플로팅될 수 있다. 상기 제1 실리콘 패턴(655a)은 하부 면은 상기 하부 절연 막(648)에 의해 덮이고, 상부면 및 측면은 상기 상부 절연 막(680)에 의해 덮일 수 있다. 따라서, 상기 제1 실리콘 패턴(655a)은 상기 하부 절연 막(648) 및 상기 상부 절연 막(680)에 의해 둘러싸이며 전기적으로 플로팅될 수 있다.

상기 제1 실리콘 패턴(655a)은 상기 제1 내지 제3 배선들(695, 696, 697)을 형성하기 위한 공정 동안에 발생하는 플라즈마로부터 상기 유전체(615)를 보호할 수 있다.

다음으로, 도 8 및 도 9b를 참조하여, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형예에 대하여 설명하기로 한다.

도 8 및 도 9b를 참조하면, 도 9a에서 설명한 것과 같은 차례로 적층된 유전체(615), 도전성 패턴(627) 및 캐핑 패턴(630)을 갖는 기판이 제공될 수 있다. 또한, 도 9a에서와 같은 절연성 패턴(610s) 및 불순물 영역들(640a, 640b)이 제공될 수 있다.

상기 제1 및 제2 영역들(CR, RR)을 갖는 기판 상에 상기 절연성 패턴(610s) 및 상기 도전성 패턴(627) 및 상기 캐핑 패턴(630)을 덮는 하부 절연 막(748)이 제공될 수 있다. 상기 하부 절연 막(748)은 실질적으로 평탄한 상부면을 가질 수 있다.

상기 하부 절연 막(748)은 상기 제1 및 제2 영역들(CR, RR)을 갖는 기판 상에 상기 절연성 패턴(610s) 및 상기 도전성 패턴(627) 및 상기 캐핑 패턴(630)을 콘포멀하게 덮는 제1 절연 막(742), 상기 제1 절연 막(742) 상에 콘포멀하게 형성된 제2 절연 막(744) 및 상기 제2 절연 막(746) 상에 실질적으로 평탄한 상부면을 갖는 제3 절연 막(746)을 포함할 수 있다. 상기 제2 절연 막(744)은 실리콘 질화물을 포함할 수 있고, 상기 제1 및 제3 절연 막들(742, 746)은 실리콘 산화물을 포함할 수 있다. 상기 제3 절연 막(746)은 비-플라즈마 공정에 의하여 형성된 산화물일 수 있다. 예를 들어, 상기 제3 절연 막(746)은 USG 막을 포함할 수 있다.

상기 제1 영역(CR)의 상기 하부 절연 막(748) 상에 제1 실리콘 패턴(755a)이 제공될 수 있고, 상기 제2 영역(RR)의 상기 하부 절연 막(748) 상에 제2 실리콘 패턴(755b)이 제공될 수 있다. 상기 제1 실리콘 패턴(755a) 및 상기 제2 실리콘 패턴(755b)은 실질적으로 동일한 수직 두께를 가질 수 있다. 상기 제1 실리콘 패턴(755a) 및 상기 제2 실리콘 패턴(755b)은 실질적으로 동일한 레벨에 형성될 수 있다. 상기 제1 실리콘 패턴(755a)은 전기적으로 플로팅될 수 있다. 상기 제1 실리콘 패턴(755a)은 상기 유전체(615)을 보호하기 위한 패턴일 수 있고, 상기 제2 실리콘 패턴(755b)은 저항 소자일 수 있다.

상기 제1 및 제2 실리콘 패턴들(755a, 755b)을 갖는 기판 상에 상부 절연 막(780)이 제공될 수 있다.

상기 상부 절연 막(780), 상기 하부 절연 막(748) 및 상기 캐핑 패턴(630)를 관통하며 상기 상부 도전성 패턴(627)과 전기적으로 연결된 제1 콘택 플러그(690)가 제공될 수 있다. 상기 상부 절연 막(780) 및 상기 하부 절연 막(748)을 관통하며 상기 제2 불순물 영역(640b)과 전기적으로 연결된 제2 콘택 플러그(691)가 제공될 수 있다. 상기 상부 절연 막(780)을 관통하며 상기 제2 실리콘 패턴(755b)과 전기적으로 연결된 제3 콘택 플러그들(692)가 제공될 수 있다.

상기 상부 절연 막(780) 상에 제1 내지 제3 배선들(695, 696, 697)이 제공될 수 있다. 상기 제1 배선(695)은 상기 제1 콘택 플러그(690)를 덮으며 상기 제1 콘택 플러그(690)와 전기적으로 연결될 수 있고, 상기 제2 배선(696)은 상기 제2 콘택 플러그(691)을 덮으며 상기 제2 콘택 플러그(691)와 전기적으로 연결될 수 있다. 상기 제3 배선들(697)은 상기 제3 콘택 플러그들(692)을 덮으며 상기 제3 콘택 플러그들(692)과 전기적으로 연결될 수 있다.

도 10은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 평면도이고, 도 11a 및 도 11b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 변형 예들을 나타낸 단면도들이다. 도 11a 및 도 11b에서, "A"로 표시된 부분은 도 10의 IV-IV'선을 따라 취해진 영역이고, "B"로 표시된 부분은 도 10의 V-V'선을 따라 취해진 영역이고, "C"로 표시된 부분은 도 10의 VI-VI'선을 따라 취해진 영역이다.

도 10 및 도 11a를 참조하여, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형예에 대하여 설명하기로 한다.

도 10 및 도 11a를 참조하면, 도 9a에서 설명한 것과 같은 상기 하부 절연 막(648)을 갖는 기판이 제공될 수 있다. 상기 제1 영역(CR)의 상기 하부 절연 막(648) 상에 제1 실리콘 패턴(855a)이 제공될 수 있다. 상기 제 2 영역(RR)의 상기 하부 절연 막(648) 상에 제2 실리콘 패턴(855b)이 제공될 수 있다. 상기 제1 실리콘 패턴(855a)은 전기적으로 플로팅될 수 있다. 상기 제1 실리콘 패턴(855a)은 보호 패턴일 수 있고, 상기 제2 실리콘 패턴(855b)은 저항 소자일 수 있다.

상기 제1 실리콘 패턴(855a)은 상기 도전성 패턴(627)의 상부면과 수직적으로 중첩하는 제1 부분(855a_1), 상기 제1 부분(855a_1)으로부터 연장되며 상기 도전성 패턴(627)의 측면과 수평적으로 중첩하는 제2 부분(855a_2)을 포함할 수 있다. 더 나아가, 상기 제1 실리콘 패턴(855a)은 상기 제2 부분(855a_2)으로부터 연장되어 상기 제1 활성 영역(610a)의 상부면 및/또는 상기 절연성 패턴(610s)의 상부면 상으로 연장된 제3 부분(855a_3)을 포함할 수 있다. 상기 제1 실리콘 패턴(855a)의 상기 제3 부분(855a_3)은 상기 제2 실리콘 패턴(855b)과 실질적으로 동일한 레벨에 위치할 수 있다. 상기 제1 실리콘 패턴(855a)의 상기 제1 부분(855a_1)은 상기 제2 실리콘 패턴(855b) 보다 높은 레벨에 위치할 수 있다.

상기 제1 및 제2 실리콘 패턴들(855a, 855b)을 갖는 기판 상에 상부 절연 막(680)이 제공될 수 있다. 도 9a에 설명한 바와 같이, 상기 도전성 패턴(627), 상기 제2 불순물 영역(640b) 및 상기 제2 실리콘 패턴(855b)에 전기적으로 연결된 플러그들(690, 691, 692) 및 배선들(695, 696, 697)이 제공될 수 있다.

다음으로, 도 10 및 도 11b를 참조하여, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형예에 대하여 설명하기로 한다.

도 10 및 도 11b를 참조하면, 도 9b에서 설명한 것과 같은 상기 하부 절연 막(748)을 갖는 기판이 제공될 수 있다. 상기 제1 영역(CR)의 상기 하부 절연 막(748) 상에 상기 도전성 패턴(627)의 상부면과 수직적으로 중첩하는 제1 부분(955a_1) 및 상기 제1 부분(955a_1)으로부터 연장되며 상기 도전성 패턴(627)의 상부면과 수직적으로 중첩하지 않는 제2 부분(955a_2)을 포함하는 제1 실리콘 패턴(955a)이 제공될 수 있다. 상기 제2 영역(RR)의 상기 하부 절연 막(748) 상에 제2 실리콘 패턴(955b)이 제공될 수 있다. 상기 제1 실리콘 패턴(955a)은 상기 유전체(615)를 보호하기 위한 보호 패턴일 수 있고, 상기 제2 실리콘 패턴(955b)은 저항 소자일 수 있다.

상기 제1 및 제2 실리콘 패턴들(955a, 955b)을 갖는 기판 상에 상부 절연 막(780)이 제공될 수 있다. 도 9b에서 설명한 바와 같이, 상기 도전성 패턴(627), 상기 제2 불순물 영역(640b) 및 상기 제2 실리콘 패턴(955b)에 전기적으로 연결된 플러그들(690, 691, 692) 및 배선들(695, 696, 697)을 형성할 수 있다.

도 12a 및 도 12b의 각각은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 나타낸 평면도이고, 도 13a 및 도 13b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 변형 예들을 나타낸 단면도들이다. 도13a 및 도 13b에서, "A"로 표시된 부분은 도 12a 및 도 12b의 IV-IV'선을 따라 취해진 영역이고, "B"로 표시된 부분은 도 12a 및 도 12b의 V-V'선을 따라 취해진 영역이고, "C"로 표시된 부분은 도 12a 및 도 12b의 VI-VI'선을 따라 취해진 영역이다.

도 12a 및 도 13a를 참조하여, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형예에 대하여 설명하기로 한다.

도 12a 및 도 13a를 참조하면, 도 9a에서 설명한 것과 같은 상기 하부 절연 막(648)을 갖는 기판이 제공될 수 있다. 상기 제1 영역(CR)의 상기 하부 절연 막(648) 상에 제1 실리콘 패턴(1055a)이 제공될 수 있다. 상기 제 2 영역(RR)의 상기 하부 절연 막(648) 상에 제2 실리콘 패턴(1055b)이 제공될 수 있다. 상기 제1 실리콘 패턴(1055a)은 전기적으로 플로팅될 수 있다. 상기 제1 실리콘 패턴(1055a)은 보호 패턴일 수 있고, 상기 제2 실리콘 패턴(1055b)은 저항 소자일 수 있다.

상기 제1 실리콘 패턴(1055a)은 제1 패턴(1055a_1), 제2 패턴(1055a_2) 및 제3 패턴(1055a_3)을 포함할 수 있다. 평면상에서, 상기 제1 패턴(1055a_1)은 상기 도전성 패턴(627)의 가운데 부분을 가로지를 수 있고, 상기 제2 및 제3 패턴들(1055a_2, 1055a_3)은 상기 도전성 패턴(627)의 모서리 부분을 덮도록 형성될 수 있다. 평면상에서, 상기 제1 내지 제3 패턴들(1055a_1, 1055a_2, 1055a_3)의 모양 및 배치 관계는 도 19에서 설명한 상기 제1 내지 제3 패턴들(470a_1, 470a_2, 470a_3)과 실질적으로 동일하므로 여기서 자세한 설명은 생략하기로 한다.

상기 제1 내지 제3 패턴들(1055a_1, 1055a_2, 1055a_3) 및 상기 저항 소자(1055b)를 갖는 기판 상에 상부 절연 막(680)을 형성할 수 있다.

이어서, 도 9a에서 설명한 바와 같이, 상기 도전성 패턴(627), 상기 제2 불순물 영역(640b) 및 상기 제2 실리콘 패턴(1055b)에 전기적으로 연결된 플러그들(690, 691, 692) 및 배선들(695, 696, 697)이 제공될 수 있다.

다음으로, 도 12a 및 도 13b를 참조하여, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형예에 대하여 설명하기로 한다.

도 12a 및 도 13b를 참조하면, 도 9b에서 설명한 것과 같은 상기 하부 절연 막(748)을 갖는 기판이 제공될 수 있다. 상기 제1 영역(CR) 내의 상기 하부 절연 막(748) 상에 제1 실리콘 패턴(1155a)이 제공될 수 있다. 상기 제2 영역(RR) 내의 상기 하부 절연 막(748) 상에 제2 실리콘 패턴(1155b)이 제공될 수 있다. 상기 제1 실리콘 패턴(1155a) 및 상기 제2 실리콘 패턴(1155b)은 실질적으로 동일한 레벨에 위치하며 동일한 두께를 가질 수 있다. 평면상에서, 상기 제1 실리콘 패턴(1155a)은 도 13a에서 설명한 상기 제1 내지 제3 패턴들(1055a_1, 1055a_2, 1055a_3)과 실질적으로 동일한 평면 모양 및 평면 배치 관계를 갖는 제1 내지 제3 패턴들을 포함할 수 있다. 상기 제1 실리콘 패턴(1155a)의 평면 모양 및 평면 배치 관계는 도 13a에서 설명한 상기 제1 실리콘 패턴(1055a)과 실질적으로 동일하므로 자세한 설명은 생략하기로 한다. 상기 제1 실리콘 패턴(1155a) 및 상기 제2 실리콘 패턴(1155b)을 갖는 기판 상에 상부 절연 막(780)이 제공될 수 있다. 도 9b에서 설명한 바와 같이, 상기 도전성 패턴(627), 상기 제2 불순물 영역(640b) 및 상기 제2 실리콘 패턴(1155b)에 전기적으로 연결된 플러그들(690, 691, 692) 및 배선들(695, 696, 697)이 제공될 수 있다.

한편, 도 12a, 도 13a 및 도 13b에서의 상기 보호 패턴(1055a, 1155a)의 평면 형상은 도 12b에 도시된 바와 같이 변형될 수 있다. 예를 들어, 도 12b에 도시된 바와 같이, 도 13a 및 도 13b에서의 상기 보호 패턴(1055a, 1155a)의 평면 형상은 상기 플러그들(690, 691, 692)이 관통하는 부분에서 상기 보호 패턴(1055a, 1155a)이 상기 플러그들(690, 691, 692)과 이격되도록 폐쇄 형(close-type)의 개구부(671)를 갖는 플레이트 형상(1055a')일 수 있다. 그리고, 이러한 플레이트 형상의 상기 보호 패턴(1055a')은 상기 도전성 패턴(627) 보다 큰 평면적 및/또는 큰 폭을 가질 수 있다.

다음으로, 도 14a 내지 도 26을 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조방법에 대하여 설명하기로 한다.

우선, 도 14a 내지 도 14h를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기로 한다. 도 14a 내지 도 14h에서, "A"로 표시된 부분은 도 1의 I-I'선을 따라 취해진 영역이고, "B"로 표시된 부분은 도 1의 II-II'선을 따라 취해진 영역이고, "C"로 표시된 부분은 도 1의 III-III'선을 따라 취해진 영역이다.

도 1 및 도 14a를 참조하면, 제1 영역(CR) 및 제2 영역(RR)을 갖는 기판(1)을 준비할 수 있다. 상기 기판(1)은 반도체 기판일 수 있다. 상기 기판(1)은 실리콘 기판일 수 있다. 상기 제1 영역(CR)은 제1 회로 영역일 수 있고, 상기 제2 영역(RR)은 제2 회로 영역일 수 있다. 예를 들어, 상기 제1 영역(CR)은 커패시터가 형성될 수 있는 영역일 수 있고, 상기 제2 영역(RR)은 저항 소자가 형성될 수 있는 영역일 수 있다. 상기 제1 영역(CR)은 커패시터 영역일 수 있고, 상기 제2 영역(RR)은 저항 소자 영역일 수 있다.

상기 기판(1) 내에 웰 영역(5)을 형성할 수 있다. 상기 웰 영역(5)은 N형의 도전형 또는 P형의 도전형일 수 있다.

상기 기판(1) 상에 유전체 및 하부 도전 막을 차례로 형성할 수 있다. 이어서, 상기 하부 도전 막 상에 희생 마스크(20)를 형성하고, 상기 희생 마스크(20) 하부의 상기 하부 도전막, 유전 막 및 상기 기판(1)을 차례로 식각 할 수 있다. 상기 마스크(20) 하부에 잔존하는 상기 하부 도전 막 및 유전 막은 하부 도전성 패턴(15) 및 커패시터 유전체(10)로 정의될 수 있다. 상기 기판(1)의 식각된 부분은 트렌치(23)로 정의될 수 있다.

상기 커패시터 유전체(10)는 실리콘 산화물 및/또는 고유전체를 포함할 수 있다. 상기 고유전체는 실리콘 산화물 보다 유전율이 높은 유전체일 수 있다. 상기 하부 도전성 패턴(15)은 폴리 실리콘으로 형성될 수 있다. 상기 마스크(20)는 실리콘 산화물 또는 실리콘 질화물 등과 같은 물질로 형성할 수 있다.

상기 트렌치(23)를 갖는 기판(1) 상에 절연 막을 형성하고, 상기 절연 막을 평탄화하여 절연성 패턴(25s)을 형성할 수 있다. 상기 절연성 패턴(25s)은 실리콘 산화물로 형성할 수 있다.

상기 트렌치(23)를 채우는 상기 절연성 패턴(25s)에 의하여 한정된 복수의 활성 영역들(25a, 25b)이 한정될 수 있다. 상기 활성 영역들(25a, 25b)은 제1 활성 영역(25a) 및 제2 활성 영역(25b)을 포함할 수 있다. 상기 제1 활성 영역(25a) 및 제2 활성 영역(25b) 사이에 상기 절연성 패턴(25s)이 개재될 수 있다. 상기 웰 영역(5)은 상기 제1 활성 영역(25a) 및 제2 활성 영역(25b) 내에 형성됨과 아울러, 상기 제1 활성 영역(25a) 하부의 상기 기판(1) 내에 그리고 상기 제2 활성 영역(25b) 하부의 상기 기판(1) 내에 형성될 수 있다.

도 1 및 도 14b를 참조하면, 상기 하부 도전성 패턴(15) 상의 상기 희생 마스크(도 14a의 20)를 제거하여 상기 하부 도전성 패턴(15)의 상부면을 노출시킬 수 있다. 한편, 상기 하부 도전성 패턴(15)의 측면을 노출시키도록 상기 절연성 패턴(25s)을 부분적으로 식각하여 상부면이 낮아진 절연성 패턴(25s')을 형성할 수 있다.

도 1 및 도 14c를 참조하면, 상부면이 노출된 상기 하부 도전성 패턴(15)을 갖는 기판 상에 게이트간 유전체(35)를 형성할 수 있다. 상기 게이트간 유전체(35)은 차례로 적층된 산화물, 질화물 및 산화물을 포함할 수 있다.

도 1 및 도 14d를 참조하면, 상기 하부 도전성 패턴(15)의 상부면을 노출시키도록 상기 게이트간 유전체(35)를 패터닝 할 수 있다. 상기 게이트간 유전체(35)는 상기 하부 도전성 패턴(15)의 상부면의 일부 영역, 상기 하부 도전성 패턴(15)의 측면, 상기 절연성 패턴(25s) 상에 잔존할 수 있다.

상기 잔존 게이트 유전체(35'; remained inter-gate dielectric) 를 갖는 기판 상에 제1 도전 막(40), 제2 도전 막(45) 및 캐핑 막(50)을 형성할 수 있다.

도 1 및 도 14e를 참조하면, 상기 캐핑 막(50)을 패터닝하여 캐핑 패턴(50')을 형성할 수 있다. 상기 캐핑 패턴(50') 하부의 상기 제2 도전막(45) 및 상기 제1 도전막(40)을 차례로 패터닝하여 제2 패턴(45') 및 제1 패턴(40')을 형성할 수 있다. 상기 제1 패턴(40') 및 상기 제2 패턴(45')은 차례로 적층되며, 상부 도전성 패턴(47)을 구성할 수 있다.

한편, 상기 캐핑 패턴(50')을 식각 마스크로 이용하여, 상기 잔존 게이트간 유전체(35')를 식각하고, 상기 캐핑 패턴(50')에 의해 덮이지 않은 하부 도전성 패턴을 식각할 수 있다. 따라서, 상기 제2 활성 영역(25b) 상의 하부 도전성 패턴(15)은 식각되어 제거될 수 있고, 상기 잔존 게이트간 유전체(35')는 상기 상부 도전성 패턴(47) 하부에 잔존하여 게이트간 유전 패턴(35")을 형성할 수 있다.

한편, 상기 제2 활성 영역(25b) 상의 하부 도전성 패턴(15)이 식각되어 제거되는 동안에, 상기 절연성 패턴(25')이 일부분 식각될 수 있다. 따라서, 단차가 형성된 상부면을 갖는 절연성 패턴(25s")이 형성될 수 있다. 상기 절연성 패턴(25s")은 상기 상부 도전성 패턴(47) 하부에 위치하는 부분에서 제1 상부면(26a)을 갖고, 상기 상부 도전성 패턴(47)에 가까운 부분에서 상기 제1 상부면(26a) 보다 낮은 레벨에 위치하는 제2 상부면(26b)을 갖도록 형성될 수 있다.

한편, 단차가 형성된 상부면을 갖는 상기 절연성 패턴(25s")이 형성되는 동안에, 상기 제2 활성 영역(25b) 상의 상기 커패시터 유전체(10)가 식각될 수 있다.

도 1 및 도 14f를 참조하면, 상기 캐핑 패턴(50'), 상기 상부 도전성 패턴(47), 상기 게이트간 유전 패턴(35") 및 상기 절연성 패턴(25s")을 갖는 기판 상에 스페이서 막을 형성하고, 상기 스페이서 막을 이방성 식각할 수 있다. 따라서, 상기 캐핑 패턴(50') 및 상기 상부 도전성 패턴(47)의 측면들 상에 형성되며, 상기 절연성 패턴(25s")의 상기 제2 상부면(26b) 까지 연장된 스페이서(55)가 형성될 수 있다. 상기 스페이서(55)는 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 형성할 수 있다.

상기 스페이서(55)를 갖는 기판에 대하여 이온 주입 공정을 진행하여, 상기 제2 활성 영역(25b) 내에 불순물 영역(60)을 형성할 수 있다. 상기 불순물 영역(60)은 상기 웰 영역(5)과 동일한 도전형이면서 상기 웰 영역(5) 보다 높은 불순물 농도를 가질 수 있다. 상기 불순물 영역(60) 및 상기 웰 영역(5)은 N형의 도전형일 수 있다. 이와는 달리, 상기 불순물 영역(60) 및 상기 웰 영역(5)은 P형의 도전형일 수 있다.

상기 스페이서(55)를 갖는 기판 상에 하부 절연 막(68)을 형성할 수 있다. 상기 하부 절연 막(68)은 복수의 막들을 포함할 수 있다. 예를 들어, 상기 하부 절연 막(68)은 차례로 적층된 제1 절연 막(53), 제2 절연 막(64) 및 제3 절연 막(66)을 포함할 수 있다. 상기 제2 절연 막(64)은 상기 제1 및 제3 절연 막들(53, 66)에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 상기 제1 절연 막(53)은 상기 스페이서(55)를 갖는 기판 상에 콘포멀하게(conformably) 형성된 실리콘 산화물 일 수 있고, 상기 제2 절연 막(64)은 상기 제1 절연 막(53) 상에 콘포멀하게 형성된 실리콘 질화물일 수 있고, 상기 제3 절연 막(66)은 상기 제2 절연 막(64) 상에 콘포멀하게 형성된 실리콘 산화물일 수 있다.

상기 하부 절연 막(68) 상에 실리콘 막(70)을 형성할 수 있다. 상기 실리콘 막(70)은 결정질 실리콘 막일 수 있다. 상기 실리콘 막(70)은 폴리 실리콘 막일 수 있다. 상기 실리콘 막(70)은 상기 하부 절연 막(68) 상에 콘포멀하게 형성될 수 있다.

도 1 및 도 14g를 참조하면, 상기 실리콘 막(70)을 패터닝하여 상기 제1 영역(CR) 내에 제1 실리콘 패턴(70a)을 형성함과 아울러, 상기 제2 영역(RR) 내에 제2 실리콘 패턴(70b)을 형성할 수 있다. 상기 제1 실리콘 패턴(70a)은 보호 패턴(70a)으로 정의할 수 있고, 상기 제2 실리콘 패턴(70b)은 저항 소자로 이용될 수 있다. 따라서, 상기 보호 패턴(70a) 및 상기 저항 소자(70b)는 동일한 물질로 형성되며 실질적으로 동일한 두께를 갖도록 형성될 수 있다.

상기 보호 패턴(70a)은 상기 상부 도전성 패턴(47)과 중첩할 수 있다. 상기 보호 패턴(70a)은 상기 상부 도전성 패턴(47) 상의 상기 캐핑 패턴(50') 상에 형성될 수 있다. 평면상에서, 상기 보호 패턴(70a)은 상기 상부 도전성 패턴(47)과 중첩할 수 있다. 단면상에서, 상기 보호 패턴(70a)은 상기 상부 도전성 패턴(47)과 수직적으로 중첩할 수 있다. 평면상에서, 상기 보호 패턴(70a)은 상기 상부 도전성 패턴(47) 보다 작은 평면적을 갖도록 형성될 수 있다.

상기 저항 소자(70b)는 상기 보호 패턴(70a) 보다 작은 폭을 갖도록 형성될 수 있다. 예를 들어, 상기 보호 패턴(70a)은 제1 폭(W1)을 갖도록 형성되고, 상기 저항 소자(70b)는 상기 제1 폭(W1) 보다 작은 제2 폭(W2)을 갖도록 형성될 수 있다.

도 1 및 도 14h를 참조하면, 상기 보호 패턴(70a) 및 상기 저항 소자(70b)을 갖는 기판 상에 상부 절연 막(80)을 형성할 수 있다. 상기 상부 절연 막(80)은 단일막 또는 적층 막일 수 있다. 상기 상부 절연 막(80)은 플라즈마를 이용하여 형성된 산화물을 포함할 수 있다. 예를 들어, 상기 보호 패턴(70a) 및 상기 저항 소자(70b)을 갖는 기판 상에 플라즈마를 이용하여 산화물을 형성하는 반도체 공정을 진행하여, 상기 보호 패턴(70a) 및 상기 저항 소자(70b)를 갖는 기판 상에 고밀도 플라즈마 산화물(High density plasma oxide)을 형성할 수 있다.

상기 보호 패턴(70a)은 상기 고밀도 플라즈마 산화물 형성을 위한 플라즈마로부터 발생하는 자외선으로부터 상기 유전체(10)를 보호할 수 있다. 상기 보호 패턴(70a)은 플라즈마에 의해 발생된 차지(charge)가 상기 도전성 패턴(48)에 축적되는 것을 대부분 방지할 수 있다. 따라서, 상기 도전성 패턴(48)에 축적되는 차지(charge)의 양은 상기 유전체(10)를 손상시킬 수 없는 수준일 수 있다.

이어서, 도 1 및 도 2a에 도시된 바와 같이, 콘택 플러그들을 형성할 수 있다. 상기 콘택 플러그들은 제1 내지 제3 콘택 플러그들(90, 91, 92)을 포함할 수 있다. 상기 제1 콘택 플러그(90)는 상기 상부 절연 막(80), 상기 하부 절연 막(68) 및 상기 캐핑 패턴(50')를 관통하며 상기 상부 도전성 패턴(47)과 전기적으로 연결되도록 형성될 수 있다. 상기 제1 콘택 플러그(90)는 상기 상부 도전성 패턴(47)과 접촉할 수 있다. 상기 제2 콘택 플러그(91)는 상기 상부 절연 막(80) 및 상기 하부 절연 막(68)을 관통하며 상기 불순물 영역(60)과 전기적으로 연결되도록 형성될 수 있다. 상기 제2 콘택 플러그(91)는 상기 불순물 영역(60)과 접촉할 수 있다. 상기 제3 콘택 플러그들(92)은 상기 상부 절연 막(80)을 관통하며 상기 저항 소자(70b)와 전기적으로 연결되도록 형성될 수 있다. 상기 제3 콘택 플러그들(92)은 상기 저항 소자(70b)의 양 끝부분들과 접촉하면서 상기 저항 소자(70b)와 전기적으로 연결될 수 있다.

상기 상부 절연 막(80) 상에 배선들을 형성할 수 있다. 상기 배선들은 제1 내지 제3 배선들(95, 96, 97)을 포함할 수 있다.

상기 제1 배선(95)은 상기 제1 콘택 플러그(90)를 덮으며 상기 제1 콘택 플러그(90)와 전기적으로 연결될 수 있고, 상기 제2 배선(96)은 상기 제2 콘택 플러그(91)을 덮으며 상기 제2 콘택 플러그(91)와 전기적으로 연결될 수 있다. 상기 제3 배선들(97)은 상기 제3 콘택 플러그들(92)을 덮으며 상기 제3 콘택 플러그들(92)과 전기적으로 연결될 수 있다.

한편, 도 15에서와 같이, 상기 상부 절연 막(80)을 형성하기 전에, 버퍼 절연 막(75)을 형성할 수 있다. 상기 버퍼 절연 막(75)은 비-플라즈마 증착 방법을 이용하여 형성된 실리콘 산화물을 포함할 수 있다. 예를 들어, 상기 버퍼 절연 막(75)은 USG(undoped silicate galss) 등과 같은 산화물로 형성될 수 있다.

다음으로, 도 16a 및 도 16b를 참조하여 본 발명의 기술적 사상의 일 실시예의 일 변형 예에 따른 반도체 소자의 제조방법에 대하여 설명하기로 한다. 도 16a 및 도 16b는 도 2c에서 설명한 반도체 소자에 대한 제조 방법을 설명하기 위한 단면도이다.

도 16a를 참조하면, 도 14a 내지 도 14e에서 설명한 것과 같은 기판이 제공될 수 있다. 예를 들어, 상기 반도체 기판(1) 상에, 도 14e에서 설명한 것과 같이, 차례로 적층된 상기 도전성 패턴(48) 및 상기 캐핑 패턴(50')까지 형성된 기판을 준비할 수 있다. 상기 도전성 패턴(48) 및 상기 캐핑 패턴(50')의 측면 상에 스페이서(55)를 형성할 수 있다.

상기 스페이서(55)를 갖는 기판 상에 하부 절연 막(168)을 형성할 수 있다. 상기 하부 절연 막(168)은 복수의 층으로 형성될 수 있다. 예를 들어, 상기 하부 절연 막(168)은 제1 절연 막(162), 제2 절연 막(164) 및 제3 절연 막(166)을 포함할 수 있다. 상기 제1 절연 막(162)은 상기 스페이서(55)를 갖는 기판 상에 콘포멀하게 형성될 수 있고, 상기 제2 절연 막(164)은 상기 제1 절연 막(162) 상에 콘포멀하게 형성될 수 있다. 상기 제3 절연 막(166)은 상기 제2 절연 막(164)을 갖는 기판 상에 형성되며 평탄한 상부면을 갖도록 형성될 수 있다. 상기 제1 절연 막(162)은 실리콘 산화물로 형성될 수 있고, 상기 제2 절연 막(164)은 실리콘 질화물로 형성될 수 있고, 상기 제3 절연 막(166)은 실리콘 산화물로 형성될 수 있다.

상기 하부 절연 막(168) 상에 실리콘 막(170)을 형성할 수 있다. 상기 실리콘 막(170)은 일정한 두께를 갖도록 형성될 수 있다. 상기 실리콘 막(170)은 결정질 실리콘, 예를 들어 폴리 실리콘일 수 있다.

도 16b를 참조하면, 사진 및 식각 공정으로 상기 실리콘 막(170)을 패터닝하여, 보호 패턴(170a) 및 저항 소자(170b)를 형성할 수 있다. 상기 보호 패턴(170a) 및 상기 저항 소자(170b)은 실질적으로 동일한 레벨에 위치할 수 있다. 상기 보호 패턴(170a) 및 상기 저항 소자(170b)를 갖는 기판 상에 상부 절연 막(180)을 형성할 수 있다.

이어서, 도 1 및 도 2a를 참조하여 설명한 것과 같이, 상기 상부 절연 막(180) 및 상기 하부 절연 막(168)을 관통하는 플러그들(90, 91, 92)을 형성하고, 상기 플러그들(90, 91, 92) 상에 배선들(95, 96, 97)을 형성할 수 있다.

다음으로, 도 17을 참조하여 본 발명의 기술적 사상의 일 실시예의 다른 변형 예에 따른 반도체 소자의 제조방법에 대하여 설명하기로 한다. 도 17은 도 4a에서 설명한 반도체 소자에 대한 제조 방법을 설명하기 위한 단면도이다.

도 17을 참조하면, 도 14f에서와 같은 실리콘 막(70)이 형성된 기판을 준비할 수 있다. 상기 실리콘 막(70)을 패터닝하여, 보호 패턴(270a) 및 저항 소자(270b)를 형성할 수 있다.

상기 보호 패턴(270a)은 상기 도전성 패턴(48)의 상부면과 수직적으로 중첩하면서 상기 절연성 패턴(25s") 상으로 연장될 수 있다. 예를 들어, 상기 보호 패턴(270a)은 상기 도전성 패턴(48)의 상부면과 수직적으로 중첩하는 제1 부분(270a_1), 상기 제1 부분(270a_1)으로부터 연장되어 상기 도전성 패턴(48)의 측면과 수직적으로 중첩하는 제2 부분(270b_2) 및 상기 제2 부분(270a_2)으로부터 연장되어 상기 도전성 패턴(48)에 인접하는 상기 절연성 패턴(25s") 상으로 연장된 제3 부분(270z_3)을 포함할 수 있다. 상기 저항 소자(270b)는 상기 저항 영역(RR)의 상기 하부 절연 막(68) 상에 형성될 수 있다. 상기 보호 패턴(270a) 및 상기 저항 소자(270b)를 갖는 기판 상에 상부 절연 막(80)을 형성할 수 있다.

이어서, 도 4a에 도시된 바와 같이, 상기 상부 절연 막(180) 및 상기 하부 절연 막(168)을 관통하는 플러그들(90, 91, 92)을 형성하고, 상기 플러그들(90, 91, 92) 상에 배선들(95, 96, 97)을 형성할 수 있다.

다음으로, 도 18을 참조하여 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조방법에 대하여 설명하기로 한다. 도 18은 도 4b에서 설명한 반도체 소자에 대한 제조 방법을 설명하기 위한 단면도이다.

도 18을 참조하면, 도 16a에서와 같은 실리콘 막(170)을 갖는 기판을 준비할 수 있다. 상기 실리콘 막(170)을 패터닝하여, 상기 도전성 패턴(48)의 상부면을 덮으며 상기 절연성 패턴(25s") 상으로 연장된 보호 패턴(370a)을 형성함과 아울러, 상기 저항 영역(RR) 상에 저항 소자(370b)를 형성할 수 있다. 상기 보호 패턴(370a)은 상기 도전성 패턴(48)의 상부면과 수직적으로 중첩하는 제1 부분(370a_1) 및 상기 절연성 패턴(25s")의 상기 제2 상부면(25s2)과 수직적으로 중첩하는 제2 부분(370a_2)을 포함할 수 있다.

상기 보호 패턴(370a) 및 상기 저항 소자(370b)를 갖는 기판 상에 상부 절연 막(80)을 형성할 수 있다.

이어서, 도 4b에 도시된 바와 같이, 상기 상부 절연 막(180) 및 상기 하부 절연 막(168)을 관통하는 플러그들(90, 91, 92)을 형성하고, 상기 플러그들(90, 91, 92) 상에 배선들(95, 96, 97)을 형성할 수 있다.

다음으로, 도 19를 참조하여 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조방법에 대하여 설명하기로 한다. 도 19는 도 6a에서 설명한 반도체 소자에 대한 제조 방법을 설명하기 위한 단면도이다.

도 19를 참조하면, 도 14f에서와 같은 실리콘 막(70)이 형성된 기판을 준비할 수 있다. 상기 실리콘 막(70)을 패터닝하여, 상기 커패시터 영역(CR) 상에 보호 패턴(470a)을 형성함과 아울러, 상기 저항 영역(RR) 상에 저항 소자(470b)를 형성할 수 있다.

상기 제1 패턴(470a_1)은 상기 도전성 패턴(48)의 가운데 부분을 가로지르고, 상기 제2 및 제3 패턴들(470a_2, 470a_3)은 상기 제1 패턴(470a_1)을 사이에 두고 서로 마주보도록 배치되며 상기 도전성 패턴(48)의 모서리 부분을 덮을 수 있다.

상기 제1 내지 제3 패턴들(470a_1, 470a_2, 470a_3)을 갖는 상기 보호 패턴(470a) 및 상기 저항 소자(470b)를 갖는 기판 상에 상부 절연 막(80)을 형성할 수 있다.

이어서, 도 6a에 도시된 바와 같이, 상기 상부 절연 막(80) 및 상기 하부 절연 막(68)을 관통하는 플러그들(90, 91, 92)을 형성하고, 상기 플러그들(90, 91, 92) 상에 배선들(95, 96, 97)을 형성할 수 있다.

다음으로, 도 20을 참조하여 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조방법에 대하여 설명하기로 한다. 도 20은 도 6b에서 설명한 반도체 소자에 대한 제조 방법을 설명하기 위한 단면도이다.

도 20을 참조하면, 도 16a에서와 같은 실리콘 막(170)을 갖는 기판을 준비할 수 있다. 상기 실리콘 막(70)을 패터닝하여, 상기 커패시터 영역(CR) 상에 보호 패턴(570a) 을 형성함과 아울러, 상기 저항 영역(RR) 상에 저항 소자(570b)를 형성할 수 있다.

상기 보호 패턴(570a)은 평면 형상은 도 19에서 설명한 상기 보호 패턴(470a)과 실질적으로 동일할 수 있다. 상기 보호 패턴(570)은 상기 저항 소자(570b)와 실질적으로 동일한 레벨에 형성될 수 있다. 상기 보호 패턴(570a) 및 상기 저항 소자를 갖는 기판 상에 상부 절연 막(180)을 형성할 수 있다.

이어서, 도 6b에 도시된 바와 같이, 상기 상부 절연 막(180) 및 상기 하부 절연 막(168)을 관통하는 플러그들(90, 91, 92)을 형성하고, 상기 플러그들(90, 91, 92) 상에 배선들(95, 96, 97)을 형성할 수 있다.

다음으로, 도 21a 내지 도 21c를 참조하여 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조방법에 대하여 설명하기로 한다. 도 21a 내지 도 21c는 도 9a에서 설명한 반도체 소자에 대한 제조 방법을 설명하기 위한 단면도이다.

도 21a를 참조하면, 제1 영역(CR) 및 제2 영역(RR)을 갖는 기판(600)을 준비할 수 있다. 상기 기판(600)은 반도체 기판일 수 있다. 상기 제1 영역(CR)은 커패시터 영역 및/또는 모스 트랜지스터 영역일 수 있고, 상기 제2 영역(RR)은 저항 소자 영역일 수 있다. 상기 기판(600) 내에 웰 영역(605)을 형성할 수 있다. 상기 웰 영역(605)은 N형의 도전형 또는 P형의 도전형일 수 있다.

상기 기판(600) 내에 절연성 패턴(610s)을 형성할 수 있다. 상기 절연성 패턴(610s)은 상기 제1 영역(CR) 내에서 제1 활성 영역(610a) 및 제2 활성 영역(610b)을 정의할 수 있다. 상기 절연성 패턴(610s)을 형성하는 것은 상기 기판(600) 내에 트렌치를 형성하고, 상기 트렌치를 채우는 절연성 물질막을 형성하는 것을 포함할 수 있다. 상기 트렌치 내의 절연성 물질 막은 상기 절연성 패턴(610s)으로 정의될 수 있다.

상기 절연성 패턴(610s)을 갖는 기판 상에 유전체를 형성하고, 상기 유전체 상에 차례로 적층된 도전 막 및 캐핑 패턴(630)을 형성하고, 상기 캐핑 패턴(630) 하부의 상기 도전 막을 패터닝하여 도전성 패턴(627)을 형성할 수 있다. 따라서, 상기 제1 활성 영역(610a) 상에 차례로 적층된 유전체(615), 도전성 패턴(627) 및 캐핑 패턴(630)을 형성할 수 있다. 상기 도전성 패턴(627)은 차례로 적층된 제1 도전성 패턴(620) 및 제2 도전성 패턴(625)을 포함할 수 있다. 상기 제2 도전성 패턴(625)은 상기 제1 도전성 패턴(620) 보다 낮은 비저항을 갖는 물질로 형성될 수 있다. 예를 들어, 상기 제1 도전성 패턴(620)은 폴리 실리콘으로 형성되고, 상기 제2 도전성 패턴(625)은 텅스텐 등과 같은 금속 물질을 포함할 수 있다.

상기 도전성 패턴(627) 및 상기 캐핑 패턴(630)의 측면 상에 스페이서(635)를 형성할 수 있다. 상기 스페이서(635)는 실리콘 산화물 및/또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.

상기 스페이서(635)를 갖는 기판 상에 하부 절연 막(648)을 형성할 수 있다. 상기 하부 절연 막(648)은 차례로 적층된 제1 절연 막(642), 제2 절연 막(644) 및 제3 절연 막(646)을 포함할 수 있다. 상기 제2 절연 막(644)은 실리콘 질화물로 형성되고 상기 제1 및 제3 절연 막들(642, 646)은 실리콘 산화물로 형성될 수 있다.

상기 스페이서(635)를 갖는 기판에 대하여 이온 주입 공정을 진행하여, 상기 도전성 패턴(627)에 인접하는 상기 제1 활성 영역(610a) 내에 제1 불순물 영역(640a)을 형성할 수 있다. 또한, 상기 제2 활성 영역(610b) 내에 제2 불순물 영역(640b)을 형성할 수 있다.

상기 제1 영역(CR)이 커패시터 영역이면서 상기 도전성 패턴(627)이 커패시터의 상부 전극으로 이용되는 경우에, 상기 제1 불순물 영역(640a) 및 상기 제2 불순물 영역(640b)은 상기 웰 영역(605)과 동일한 도전형이면서 상기 웰 영역(605) 보다 높은 불순물 농도를 가질 수 있다. 이와는 달리, 상기 제1 영역(CR)이 트랜지스터 영역이면서 상기 도전성 패턴(627)이 트랜지스터의 게이트 전극으로 이용되는 경우에, 상기 제1 불순물 영역(640a)은 상기 웰 영역(605)과 다른 도전형이고, 상기 제2 불순물 영역(640b)은 상기 웰 영역(605)과 동일한 도전형일 수 있다.

도 21b를 참조하면, 상기 하부 절연 막(648)을 갖는 기판 상에 실리콘 막(655)을 형성할 수 있다. 상기 실리콘 막(655)은 상기 도전성 패턴(627)의 상부면 상에 위치하는 부분에서의 두께와 상기 절연성 패턴(610s) 상에 위치하는 부분에서의 두께가 실질적으로 동일할 수 있다.

도 21c를 참조하면, 상기 실리콘 막(655)을 패터닝하여, 상기 제1 영역(CR)에 위치하며 상기 도전성 패턴(627)의 상부면과 중첩하는 제1 실리콘 패턴(655a)을 형성함과 아울러, 상기 제2 영역(RR)에 위치하는 제2 실리콘 패턴(655b)을 형성할 수 있다.

상기 제1 실리콘 패턴(655a) 및 상기 제2 실리콘 패턴(655b)은 상기 반도체 기판(600)의 표면에 대하여 수직한 방향에서 실질적으로 동일한 두께를 가질 수 있다. 상기 제1 실리콘 패턴(655a)은 플로팅 패턴일 수 있다. 상기 제2 실리콘 패턴(655b)은 저항 소자일 수 있다.

상기 제1 및 제2 실리콘 패턴들(655a, 655b)을 갖는 기판 상에 상부 절연 막(680)을 형성할 수 있다. 상기 상부 절연 막(680)은 플라즈마를 이용하여 형성되는 산화물(ex, HDP oxide 등)을 포함할 수 있다. 상기 제1 실리콘 패턴(655a)은 상기 유전체(615)가 플라즈마 공정 진행 중 발생하는 자외선(UV) 또는 차지(charge)로 인하여 손상되는 것을 방지할 수 있다.

이어서, 도 9a에 도시된 바와 같은 플러그들 및 배선들을 형성하기 위한 공정을 진행할 수 있다. 즉, 상기 상부 절연 막(680), 상기 하부 절연 막(648) 및 상기 캐핑 패턴(630)를 관통하며 상기 상부 도전성 패턴(627)과 전기적으로 연결된 제1 콘택 플러그(690), 상기 상부 절연 막(680) 및 상기 하부 절연 막(648)을 관통하며 상기 제2 불순물 영역(640b)과 전기적으로 연결된 제2 콘택 플러그(691), 및 상기 상부 절연 막(680)을 관통하며 상기 제2 실리콘 패턴(655b)과 전기적으로 연결된 제3 콘택 플러그들(692)을 형성할 수 있다. 상기 제3 콘택 플러그들(692)은 상기 저항 소자(655b)의 양 끝부분들과 접촉하면서 상기 저항 소자(655b)와 전기적으로 연결될 수 있다.

상기 상부 절연 막(680) 상에 제1 내지 제3 배선들(695, 696, 697)을 형성할 수 있다. 상기 제1 배선(695)은 상기 제1 콘택 플러그(690)를 덮으며 상기 제1 콘택 플러그(690)와 전기적으로 연결될 수 있고, 상기 제2 배선(696)은 상기 제2 콘택 플러그(691)을 덮으며 상기 제2 콘택 플러그(691)와 전기적으로 연결될 수 있다. 상기 제3 배선들(697)은 상기 제3 콘택 플러그들(692)을 덮으며 상기 제3 콘택 플러그들(692)과 전기적으로 연결될 수 있다.

상기 제1 실리콘 패턴(655a)은 상기 하부 절연 막(648) 및 상기 상부 절연 막(680)에 의해 둘러싸이며 플로팅될 수 있다. 상기 제1 실리콘 패턴(655a)은 하부 면은 상기 하부 절연 막(648)에 의해 덮이고, 상부면 및 측면은 상기 상부 절연 막(680)에 의해 덮일 수 있다. 따라서, 상기 하부 절연 막(648) 및 상기 상부 절연 막(680)에 의해 둘러싸이며 전기적으로 플로팅될 수 있다.

상기 플로팅된 상기 제1 실리콘 패턴(655a)은 상기 제1 내지 제3 배선들(695, 696, 697)을 형성하기 위한 공정 동안에 발생하는 플라즈마로부터 상기 유전체(615)를 보호할 수 있다. 상기 유전체(615)는 커패시터의 커패시터 유전체 또는 모스 트랜지스터의 게이트 산화막일 수 있다. 따라서, 상기 제1 실리콘 패턴(665a)은 상기 플라즈마로부터 커패시터 및/또는 모스 트랜지스터를 보호할 수 있다.

다음으로, 도 22a 및 도 22b를 참조하여 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조방법에 대하여 설명하기로 한다. 도 22a 및 도 22b는 도 9b에서 설명한 반도체 소자에 대한 제조 방법을 설명하기 위한 단면도이다.

도 22a를 참조하면, 도 21a에서 설명한 상기 도전성 패턴(627), 상기 캐핑 패턴(630), 상기 스페이서(635) 및 상기 불순물 영역들(640a, 640b)을 갖는 기판을 준비할 수 있다. 이러한 기판 상에 하부 절연 막(748)을 형성할 수 있다. 상기 하부 절연 막(748)은 상기 스페이서(635) 및 상기 불순물 영역들(640a, 640b)을 갖는 기판 상에 콘포멀하게 형성된 제1 절연 막(742), 상기 제1 절연 막(742) 상에 콘포멀하게 형성된 제2 절연 막(744) 및 상기 제2 절연 막(746) 상에 실질적으로 평탄한 상부면을 갖는 제3 절연 막(746)을 포함할 수 있다. 상기 제2 절연 막(744)은 실리콘 질화물을 포함할 수 있고, 상기 제1 및 제3 절연 막들(742, 746)은 실리콘 산화물을 포함할 수 있다. 상기 제3 절연 막(746)은 비-플라즈마 공정에 의하여 형성된 산화물일 수 있다. 예를 들어, 상기 제3 절연 막(746)은 USG 막을 포함할 수 있다. 상기 하부 절연 막(748) 상에 실리콘 막(755)을 형성할 수 있다.

도 22b를 참조하면, 상기 실리콘 막(755)을 패터닝하여, 상기 제1 영역(CR) 상에 제1 실리콘 패턴(755a)을 형성하고, 상기 제2 영역(RR)에 제2 실리콘 패턴(755b)을 형성할 수 있다. 상기 제1 실리콘 패턴(755a) 및 상기 제2 실리콘 패턴(755b)은 실질적으로 동일한 수직 두께를 가질 수 있다. 상기 제1 실리콘 패턴(755a) 및 상기 제2 실리콘 패턴(755b)은 실질적으로 동일한 레벨에 형성될 수 있다. 도 24c에서 설명한 것과 마찬가지로, 상기 제1 실리콘 패턴(755a)은 상기 유전체(615)을 보호하기 위한 패턴일 수 있고, 상기 제2 실리콘 패턴(755b)은 저항 소자일 수 있다. 상기 제1 실리콘 패턴(755a)은 전기적으로 플로팅될 수 있다. 상기 제1 및 제2 실리콘 패턴들(755a, 755b)을 갖는 기판 상에 상부 절연 막(780)을 형성할 수 있다.

이어서, 도 9b에 도시된 바와 같은 플러그들 및 배선들을 형성하기 위한 공정을 진행할 수 있다. 즉, 상기 상부 절연 막(780), 상기 하부 절연 막(748) 및 상기 캐핑 패턴(630)를 관통하며 상기 상부 도전성 패턴(627)과 전기적으로 연결된 제1 콘택 플러그(690), 상기 상부 절연 막(780) 및 상기 하부 절연 막(748)을 관통하며 상기 제2 불순물 영역(640b)과 전기적으로 연결된 제2 콘택 플러그(691), 및 상기 상부 절연 막(780)을 관통하며 상기 제2 실리콘 패턴(755b)과 전기적으로 연결된 제3 콘택 플러그들(692)을 형성할 수 있다. 상기 상부 절연 막(780) 상에 제1 내지 제3 배선들(695, 696, 697)을 형성할 수 있다. 상기 제1 배선(695)은 상기 제1 콘택 플러그(690)를 덮으며 상기 제1 콘택 플러그(690)와 전기적으로 연결될 수 있고, 상기 제2 배선(696)은 상기 제2 콘택 플러그(691)을 덮으며 상기 제2 콘택 플러그(691)와 전기적으로 연결될 수 있다. 상기 제3 배선들(697)은 상기 제3 콘택 플러그들(692)을 덮으며 상기 제3 콘택 플러그들(692)과 전기적으로 연결될 수 있다.

다음으로, 도 23을 참조하여 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조방법에 대하여 설명하기로 한다. 도 23은 도 11a에서 설명한 반도체 소자에 대한 제조 방법을 설명하기 위한 단면도이다.

도 23을 참조하면, 도 21b에서 설명한 것과 같은 실리콘 막(655)까지 형성된 기판을 준비할 수 있다. 이어서, 상기 실리콘 막(655)을 패터닝하여, 상기 제1 영역(CR)에 제1 실리콘 패턴(855a)을 형성함과 아울러, 상기 제 2 영역(RR)에 제2 실리콘 패턴(855b)을 형성할 수 있다. 상기 제1 실리콘 패턴(855a)은 전기적으로 플로팅될 수 있다. 상기 제1 실리콘 패턴(855a)은 보호 패턴일 수 있고, 상기 제2 실리콘 패턴(855b)은 저항 소자일 수 있다.

상기 제1 실리콘 패턴(855a)은 상기 도전성 패턴(627)의 상부면과 수직적으로 중첩하는 제1 부분(855a_1), 상기 제1 부분(855a_1)으로부터 연장되며 상기 도전성 패턴(627)의 측면과 수평적으로 중첩하는 제2 부분(855a_2)을 포함할 수 있다. 더 나아가, 상기 제1 실리콘 패턴(855a)은 상기 제2 부분(855a_2)으로부터 연장되어 상기 제1 활성 영역(610a)의 상부면 및/또는 상기 절연성 패턴(610s)의 상부면 상으로 연장된 제3 부분(855a_3)을 포함할 수 있다.

상기 제1 실리콘 패턴(855a)의 상기 제3 부분(855a_3)은 상기 제2 실리콘 패턴(855b)과 실질적으로 동일한 레벨에 위치할 수 있다. 상기 제1 실리콘 패턴(855a)의 상기 제1 부분(855a_1)은 상기 제2 실리콘 패턴(855b) 보다 높은 레벨에 위치할 수 있다.

상기 제1 및 제2 실리콘 패턴들(855a, 855b)을 갖는 기판 상에 상부 절연 막(680)을 형성할 수 있다.

이어서, 도 11a에 도시된 바와 같이, 상기 도전성 패턴(627), 상기 제2 불순물 영역(640b) 및 상기 제2 실리콘 패턴(855b)에 전기적으로 연결된 플러그들(690, 691, 692) 및 배선들(695, 696, 697)을 형성할 수 있다.

다음으로, 도 24를 참조하여 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조방법에 대하여 설명하기로 한다. 도 17은 도 11b에서 설명한 반도체 소자에 대한 제조 방법을 설명하기 위한 단면도이다.

도 24를 참조하면, 도 22a에서와 같은 실리콘 막(755)까지 형성된 기판을 준비할 수 있다. 상기 실리콘 막(755)을 패터닝하여, 상기 제1 영역(CR) 내에 상기 도전성 패턴(627)의 상부면과 수직적으로 중첩하는 제1 부분(955a_1) 및 상기 제1 부분(955a_1)으로부터 연장되며 상기 도전성 패턴(627)의 상부면과 수직적으로 중첩하지 않는 제2 부분(955a_2)을 포함하는 제1 실리콘 패턴(955a)을 형성함과 아울러, 상기 제2 영역(RR) 내에 제2 실리콘 패턴(955b)을 형성할 수 있다. 상기 제1 실리콘 패턴(955a)은 상기 유전체(615)를 보호하기 위한 보호 패턴일 수 있고, 상기 제2 실리콘 패턴(955b)은 저항 소자일 수 있다. 이어서, 상기 제1 및 제2 실리콘 패턴들(955a, 955b)을 갖는 기판 상에 상부 절연 막(780)을 형성할 수 있다.

도 11b에서와 같이, 상기 도전성 패턴(627), 상기 제2 불순물 영역(640b) 및 상기 제2 실리콘 패턴(955b)에 전기적으로 연결된 플러그들(690, 691, 692) 및 배선들(695, 696, 697)을 형성할 수 있다.

다음으로, 도 25를 참조하여 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조방법에 대하여 설명하기로 한다. 도 25는 도 13a에서 설명한 반도체 소자에 대한 제조 방법을 설명하기 위한 단면도이다.

도 25를 참조하면, 도 21b에서 설명한 것과 같은 실리콘 막(655)까지 형성된 기판을 준비할 수 있다. 이어서, 상기 실리콘 막(655)을 패터닝하여, 상기 제1 영역(CR) 내에 제1 실리콘 패턴(1055a)을 형성함과 아울러, 상기 제2 영역(RR) 내에 제2 실리콘 패턴(1055b)을 형성할 수 있다.

상기 제1 실리콘 패턴(1055a)은 제1 패턴(1055a_1), 제2 패턴(1055a_2) 및 제3 패턴(1055a_3)을 포함할 수 있다.

평면상에서, 상기 제1 패턴(1055a_1)은 상기 도전성 패턴(627)의 가운데 부분을 가로지를 수 있고, 상기 제2 및 제3 패턴들(1055a_2, 1055a_3)은 상기 도전성 패턴(627)의 모서리 부분을 덮도록 형성될 수 있다.

평면상에서, 상기 제1 내지 제3 패턴들(1055a_1, 1055a_2, 1055a_3)의 모양 및 배치 관계는 도 19에서 설명한 상기 제1 내지 제3 패턴들(470a_1, 470a_2, 470a_3)과 실질적으로 동일하므로 여기서 자세한 설명은 생략하기로 한다.

이어서, 도 13a에 도시된 바와 같이, 상기 도전성 패턴(627), 상기 제2 불순물 영역(640b) 및 상기 제2 실리콘 패턴(1055b)에 전기적으로 연결된 플러그들(690, 691, 692) 및 배선들(695, 696, 697)을 형성할 수 있다.

다음으로, 도 26을 참조하여 본 발명의 기술적 사상의 일 실시예의 또 다른 변형 예에 따른 반도체 소자의 제조방법에 대하여 설명하기로 한다. 도 26은 도 13b에서 설명한 반도체 소자에 대한 제조 방법을 설명하기 위한 단면도이다.

도 26을 참조하면, 도 22a에서와 같은 실리콘 막(755)까지 형성된 기판을 준비할 수 있다. 상기 실리콘 막(755)을 패터닝하여, 상기 제1 영역(CR) 내에 제1 실리콘 패턴(1155a)을 형성함과 아울러, 상기 제2 영역(RR) 내에 제2 실리콘 패턴(1155b)을 형성할 수 있다. 상기 제1 실리콘 패턴(1155a) 및 상기 제2 실리콘 패턴(1155b)은 실질적으로 동일한 레벨에 위치하며 동일한 두께를 가질 수 있다.

평면상에서, 상기 제1 실리콘 패턴(1155a)은 도 13a에서 설명한 상기 제1 내지 제3 패턴들(1055a_1, 1055a_2, 1055a_3)과 실질적으로 동일한 평면 모양 및 평면 배치 관계를 갖는 제1 내지 제3 패턴들을 포함할 수 있다. 상기 제1 실리콘 패턴(1155a)의 평면 모양 및 평면 배치 관계는 도 13a에서 설명한 상기 제1 실리콘 패턴(1055a)과 실질적으로 동일하므로 자세한 설명은 생략하기로 한다.

상기 제1 실리콘 패턴(1155a) 및 상기 제2 실리콘 패턴(1155b)을 갖는 기판 상에 상부 절연 막(780)을 형성할 수 있다.

이어서, 도 13b에 도시된 바와 같이, 상기 도전성 패턴(627), 상기 제2 불순물 영역(640b) 및 상기 제2 실리콘 패턴(1155b)에 전기적으로 연결된 플러그들(690, 691, 692) 및 배선들(695, 696, 697)을 형성할 수 있다.

도 27은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 갖는 메모리 카드를 개략적으로 나타낸 도면이다.

도 27을 참조하면, 메모리 카드(800)는 카드 기판(810), 상기 카드 기판(810) 상에 배치된 하나 또는 복수 개의 반도체 소자(830), 상기 카드 기판(810)의 한 모서리(edge)에 나란히 형성되고 상기 반도체 소자들(830)과 전기적으로 각각 연결되는 접촉 단자들(820)을 포함한다. 여기서, 상기 반도체 소자(830)는 앞에서 설명한 본 발명의 기술적 사상의 일 실시예 및 그 변형 예들에 따른 반도체 소자를 포함하는 메모리 칩 또는 반도체 패키지 일 수 있다. 상기 메모리 카드(800)는 전자 장치, 예를 들어 디지털 카메라, 컴퓨터, 휴대용 저장 장치 등과 같은 장치에 사용되기 위한 메모리 카드일 수 있다.

상기 카드 기판(810)은 인쇄 회로 기판(PCB, printed circuit board)일 수 있다. 상기 카드 기판(810)의 양면이 모두 사용될 수 있다. 즉, 상기 카드 기판(810)의 앞면 및 뒷면에 모두 반도체 소자들(830)이 배치될 수 있다. 상기 카드 기판(810)의 앞면 및/또는 뒷면에 상기 반도체 소자(830)가 상기 카드 기판(810)에 전기적 및 기계적으로 연결될 수 있다.

상기 접촉 단자들(820)은 금속으로 형성될 수 있고, 내산화성을 가질 수 있다. 상기 접촉 단자들(820)은 상기 메모리 카드(800)의 종류 및 표준 규격에 따라 다양하게 설정될 수 있다. 그러므로, 도시된 접촉 단자들(820)의 개수는 특별한 의미를 갖지 않는다.

도 28은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 갖는 전자 시스템을 나타낸 블록도이다.

도 28을 참조하면, 전자장치(900)가 제공될 수 있다. 상기 전자 장치(900)는 프로세서(910), 메모리(920) 및 입출력 장치(I/O, 930)를 포함할 수 있다. 상기 프로세서(910), 메모리(920) 및 입출력 장치(930)는 버스(946)를 통하여 연결될 수 있다.

상기 메모리(920)는 상기 프로세서(910)로부터, RAS*, WE*, CAS* 등의 제어 신호를 받을 수 있다. 상기 메모리(920)는 프로세서(910)의 동작을 위한 코드 및 데이트를 저장할 수 있다. 상기 메모리(920)는 버스(946)를 통하여 억세스 되는 데이터를 저장하도록 사용될 수 있다.

상기 메모리(920)는 본 발명의 일 실시예 및 그 변형 예들에 따른 반도체 소자들 중 어느 하나를 갖는 메모리 소자를 포함할 수 있다. 발명의 구체적인 실현 및 변형을 위하여, 추가적인 회로 및 제어 신호들이 제공될 수 있다.

상기 전자 장치(900)는 상기 메모리(920)을 필요로 하는 다양한 전자 제어 장치를 구성할 수 있다. 예를 들어, 상기 전자 장치(900)는 컴퓨터 시스템, 무선통신 장치 예를 들어, PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), MP3 플레이어, 네비게이션, 솔리드 스테이트 디스크(solid state disk: SSD), 가전제품(household appliance), 또는 정보를 무선환경에서 송수신할 수 있는 모든 소자에 사용될 수 있다.

상기 전자 장치(900)의 보다 구체적인 실현 및 변형된 예에 대하여 도 29 및 도 30을 참조하여 설명하기로 한다.

도 29는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 갖는 데이터 저장 장치를 나타낸 블록도이다.

도 29를 참조하면, 전자 장치는 솔리드 스테이트 디스크(Solid State Disk; SSD; 1011)와 같은 데이터 저장장치일 수 있다. 상기 솔리드 스테이트 디스크(SSD; 1011)는 인터페이스(1013), 제어기(controller; 1015), 비-휘발성 메모리(non-volatile memory; 1018), 및 버퍼 메모리(buffer memory; 1019)를 포함할 수 있다.

상기 솔리드 스테이트 디스크(1011)는 반도체 소자를 이용하여 정보를 저장하는 장치일 수 있다. 상기 솔리드 스테이트 디스크(1011)는 하드 디스크 드라이브(Hard Disk Drive; HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열 및 소음도 적으며, 소형화/경량화할 수 있다. 상기 솔리드 스테이트 디스크(1011)는 노트북PC, 넷북, 데스크톱PC, MP3 플레이어, 또는 휴대용 저장장치에 널리 사용될 수 있다.

상기 제어기(1015)는 상기 인터페이스(1013)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(1015)는 메모리 제어기 및 버퍼 제어기를 포함하는 마이크로프로세서(microprocessor)일 수 있다. 상기 비-휘발성 메모리(1018)는 상기 제어기(1015)에 인접하게 형성되고 접속 터미널(T)을 경유하여 상기 제어기(1015)에 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 디스크(1011)의 데이터 저장용량은 상기 비-휘발성 메모리(1018)에 대응할 수 있다. 상기 버퍼 메모리(1019)는 상기 제어기(1015)에 인접하게 형성되고 전기적으로 접속될 수 있다.

상기 인터페이스(1013)는 호스트(Host; 1002)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(1013)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비-휘발성 메모리(1018)는 상기 제어기(1015)를 경유하여 상기 인터페이스(1013)에 접속될 수 있다.

상기 비-휘발성 메모리(1018)는 상기 인터페이스(1013)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다. 상기 비-휘발성 메모리(non-volatile memory; 1018)는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 포함할 수 있다.

상기 솔리드 스테이트 디스크(1011)에 전원공급이 차단된다 할지라도, 상기 비-휘발성 메모리(1018)에 저장된 데이터는 보존되는 특성이 있다.

상기 버퍼 메모리(1019)는 휘발성 메모리(volatile memory)를 포함할 수 있다. 상기 휘발성 메모리는 디램(Dynamic Random Access Memory; DRAM), 및/또는 에스램(Static Random Access Memory; SRAM)일 수 있다. 상기 버퍼 메모리(1019)는 상기 비-휘발성 메모리(1018)에 비하여 상대적으로 빠른 동작속도를 보인다.

상기 인터페이스(1013)의 데이터 처리속도는 상기 비-휘발성 메모리(1018)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(1019)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(1013)를 통하여 수신된 데이터는, 상기 제어기(1015)를 경유하여 상기 버퍼 메모리(1019)에 임시 저장된 후, 상기 비-휘발성 메모리(1018)의 데이터 기록(write) 속도에 맞추어 상기 비-휘발성 메모리(1018)에 영구 저장될 수 있다. 또한, 상기 비-휘발성 메모리(1018)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 읽기(read) 하여 상기 버퍼 메모리(1019)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(1019)는 상기 솔리드 스테이트 디스크(1011)의 유효 동작속도를 증가시키고 에러(error) 발생률을 감소하는 역할을 할 수 있다.

도 30은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 갖는 전자 장치를 나타낸 시스템 블록도이다.

도 30을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자가 전자 시스템(1100)에 적용될 수 있다. 상기 전자 시스템(1100)은 바디(Body; 1110), 마이크로 프로세서 유닛(Micro Processor Unit; 1120), 파워 유닛(Power Unit; 1130), 기능 유닛(Function Unit; 1140), 및 디스플레이 컨트롤러 유닛(Display Controller Unit; 1150)을 포함할 수 있다. 상기 바디(1110)는 인쇄 회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(1120), 상기 파워 유닛(1130), 상기 기능 유닛(1140), 및 상기 디스플레이 컨트롤러 유닛(1150)은 상기 바디(1110)에 장착될 수 있다. 상기 바디(1110)의 내부 혹은 상기 바디(1110)의 외부에 디스플레이 유닛(1160)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(1160)은 상기 바디(1110)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(1150)에 의해 프로세스 된 이미지를 표시할 수 있다.

상기 파워 유닛(1130)은 외부 배터리(도시하지 않음) 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(1120), 상기 기능 유닛(1140), 상기 디스플레이 컨트롤러 유닛(1150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(1120)은 상기 파워 유닛(1130)으로부터 전압을 공급받아 상기 기능 유닛(1140)과 상기 디스플레이 유닛(1160)을 제어할 수 있다. 상기 기능 유닛(1140)은 다양한 전자 시스템(1100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(1100)이 휴대폰인 경우 상기 기능 유닛(1140)은 다이얼링, 또는 외부 장치(External Apparatus; 1170)와의 교신으로 상기 디스플레이 유닛(1160)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.

응용 실시 예에서, 상기 전자 시스템(1100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(1140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(1140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 1180)을 통해 상기 외부 장치(1170)와 신호를 주고 받을 수 있다. 더 나아가서, 상기 전자 시스템(1100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(1140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 상기 마이크로 프로세서 유닛(1120) 및 상기 기능 유닛(1140) 중 적어도 어느 하나에 적용될 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.

Claims

커패시터 영역 및 저항 영역을 갖는 반도체 기판;
상기 반도체 기판의 상기 커패시터 영역의 활성 영역 상에 차례로 적층된 커패시터 유전체 및 커패시터 전극;
상기 반도체 기판의 상기 저항 영역 상에 제공된 저항 소자; 및
상기 커패시터 전극의 상부면 상에 제공되며 상기 커패시터 전극과 이격된 보호 패턴을 포함하되,
상기 보호 패턴과 상기 저항 소자는 동일한 물질을 포함하고 상기 반도체 기판의 표면에 수직한 방향에서 동일한 두께를 갖는 반도체 소자.
제 1 항에 있어서,
상기 커패시터 전극을 덮으며 상기 보호 패턴과 상기 저항 소자 하부에 위치하는 하부 절연 막; 및
상기 하부 절연 막 상에 제공되며 상기 보호 패턴 및 상기 저항 소자를 덮는 상부 절연 막을 더 포함하는 반도체 소자.
제 2 항에 있어서,
상기 보호 패턴은 전기적으로 플로팅 되도록 바닥면이 상기 하부 절연 막에 의해 덮이고, 상부면 및 측면은 상기 상부 절연 막에 의해 덮이는 반도체 소자.
제 1 항에 있어서,
상기 저항 소자는 상기 커패시터 전극의 상부면 보다 낮은 레벨에 위치하는 반도체 소자.
제 1 항에 있어서,
상기 보호 패턴은 상기 저항 소자보다 큰 폭을 갖는 반도체 소자.
제 1 항에 있어서,
상기 보호 패턴은 상기 커패시터 전극의 상부면을 덮는 제1 부분 및 상기 제1 부분으로부터 상기 커패시터 전극에 인접하는 상기 반도체 기판 상으로 연장된 제2 부분을 포함하는 반도체 소자.
제 1 항에 있어서,
상기 보호 패턴은 상기 커패시터 전극의 상부면과 수직적으로 중첩하는 제1 부분, 상기 커패시터 전극에 인접하는 상기 반도체 기판 상의 제2 부분 및 상기 제1 및 제2 부분을 연결하며 상기 커패시터 전극의 측면과 수평적으로 중첩하는 제3 부분을 포함하는 반도체 소자.
제 1 항에 있어서,
상기 커패시터 영역 및 상기 저항 영역을 갖는 반도체 기판 내에 제공된 절연성 패턴을 더 포함하되,
상기 절연성 패턴은 상기 커패시터 영역에서 상기 커패시터 영역의 상기 활성 영역을 정의하고 상기 저항 영역에서 상기 저항 소자 하부에 형성된 반도체 소자.
반도체 기판 내에 제공되며 활성 영역을 한정하는 절연성 패턴;
상기 활성 영역 상에 차례로 적층된 유전체 및 도전성 패턴;
상기 절연성 패턴 및 상기 도전성 패턴을 갖는 기판 상의 하부 절연 막;
상기 하부 절연 막 상에 제공되며 상기 도전성 패턴의 상부면과 수직적으로 중첩하는 제1 실리콘 패턴;
상기 하부 절연 막 상에 제공되며 상기 제1 실리콘 패턴과 이격된 제2 실리콘 패턴;
상기 하부 절연 막 상에 제공되며 상기 제1 및 제2 실리콘 패턴들을 덮는 상부 절연 막;
상기 상부 절연 막 상에 제공되며 상기 도전성 패턴과 전기적으로 연결된 제1 배선; 및
상기 상부 절연 막 상에 제공되며 상기 제2 실리콘 패턴과 전기적으로 연결된 제2 배선을 포함하되,
상기 제1 실리콘 패턴과 상기 제2 실리콘 패턴은 상기 반도체 기판의 표면에 대하여 수직한 방향에서 동일한 두께를 갖는 반도체 소자.
제 9 항에 있어서,
상기 하부 절연 막은 비-플라즈마 산화물을 포함하고, 상기 상부 절연 막은 플라즈마 산화물을 포함하는 반도체 소자.