JPH1115739A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1115739A JPH1115739A JP16363597A JP16363597A JPH1115739A JP H1115739 A JPH1115739 A JP H1115739A JP 16363597 A JP16363597 A JP 16363597A JP 16363597 A JP16363597 A JP 16363597A JP H1115739 A JPH1115739 A JP H1115739A
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Abstract
(57)【要約】
【課題】 通常動作によってメモリセルに記憶されたデ
ータが読出すことができなくなった場合でも、強制的に
メモリセルに残存するデータを外部に読出すことのでき
る半導体記憶装置を提供する。 【解決手段】 供給される外部制御信号／ＣＡＳ，／Ｒ
ＡＳ，／ＯＥ，／ＰＯＲがすべて活性化されたとき強制
的読出信号をセンスアンプ制御回路１５とメインアンプ
制御回路１９およびカウンタ回路２１へ供給して通常動
作モードから強制的読出モードへ切換える強制的読出モ
ード発生回路１７と、供給された強制的読出信号に応答
して内部アドレス信号を生成しコラムデコーダ３および
ロウデコーダ５へ供給するカウンタ回路２１とを備え
る。
ータが読出すことができなくなった場合でも、強制的に
メモリセルに残存するデータを外部に読出すことのでき
る半導体記憶装置を提供する。 【解決手段】 供給される外部制御信号／ＣＡＳ，／Ｒ
ＡＳ，／ＯＥ，／ＰＯＲがすべて活性化されたとき強制
的読出信号をセンスアンプ制御回路１５とメインアンプ
制御回路１９およびカウンタ回路２１へ供給して通常動
作モードから強制的読出モードへ切換える強制的読出モ
ード発生回路１７と、供給された強制的読出信号に応答
して内部アドレス信号を生成しコラムデコーダ３および
ロウデコーダ５へ供給するカウンタ回路２１とを備え
る。
Description
【０００１】
【発明の属する技術分野】本発明は、データを記憶する
半導体記憶装置に関するものである。
半導体記憶装置に関するものである。
【０００２】
【従来の技術】近年、半導体記憶装置の記憶容量の大容
量化に伴い、必要なデータを半導体記憶装置に記憶させ
る機会が増えてきている。この半導体記憶装置の代表例
の１つとして、フラッシュメモリがあり、フラッシュメ
モリは電源を切っても記憶されているデータが消えない
という特性を有するため、携帯電話などの様々な製品に
使用されている。
量化に伴い、必要なデータを半導体記憶装置に記憶させ
る機会が増えてきている。この半導体記憶装置の代表例
の１つとして、フラッシュメモリがあり、フラッシュメ
モリは電源を切っても記憶されているデータが消えない
という特性を有するため、携帯電話などの様々な製品に
使用されている。
【０００３】
【発明が解決しようとする課題】しかしながら、半導体
記憶装置が形成されるチップの一部分、たとえば内部信
号を生成する回路やセンスアンプ制御回路などのデータ
読出制御回路が、電源投入時に生ずるノイズなどの外的
要因により破壊されてしまうと、記憶されていたデータ
の一部または全部が、メモリセルには残っているにもか
かわらずその読出ができなくなるという問題を生じる場
合がある。
記憶装置が形成されるチップの一部分、たとえば内部信
号を生成する回路やセンスアンプ制御回路などのデータ
読出制御回路が、電源投入時に生ずるノイズなどの外的
要因により破壊されてしまうと、記憶されていたデータ
の一部または全部が、メモリセルには残っているにもか
かわらずその読出ができなくなるという問題を生じる場
合がある。
【０００４】本発明は、このような問題を解消するため
になされたもので、通常動作によってメモリセルに記憶
されたデータが読出せなくなった場合であっても、強制
的にメモリセルに残存するデータを外部に読出すことの
できる半導体記憶装置を提供することを目的とする。
になされたもので、通常動作によってメモリセルに記憶
されたデータが読出せなくなった場合であっても、強制
的にメモリセルに残存するデータを外部に読出すことの
できる半導体記憶装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、通常動作モードと強制的読出モードとを有す
るものであって、データを記憶する記憶手段と、通常動
作モードでは、供給される外部制御信号に応答して活性
化され、供給されるアドレスデータに応じたデータを記
憶手段から読出すデータ読出手段と、供給される外部制
御信号に応答してデータ読出手段を活性化させるととも
に強制的読出信号を出力することにより、通常動作モー
ドを強制的読出モードへ切換えるモード切換手段と、供
給された強制的読出信号に応答して、アドレスデータを
生成しデータ読出手段へ供給するアドレス供給手段とを
備えるものである。
憶装置は、通常動作モードと強制的読出モードとを有す
るものであって、データを記憶する記憶手段と、通常動
作モードでは、供給される外部制御信号に応答して活性
化され、供給されるアドレスデータに応じたデータを記
憶手段から読出すデータ読出手段と、供給される外部制
御信号に応答してデータ読出手段を活性化させるととも
に強制的読出信号を出力することにより、通常動作モー
ドを強制的読出モードへ切換えるモード切換手段と、供
給された強制的読出信号に応答して、アドレスデータを
生成しデータ読出手段へ供給するアドレス供給手段とを
備えるものである。
【０００６】請求項２に係る半導体記憶装置は、通常動
作モードと強制的読出モードとを有するものであって、
データを記憶するメモリセルアレイと、供給される行ア
ドレスに応答して、メモリセルアレイの中からデータを
読出す行を選択するロウデコーダと、供給される列アド
レスに応答して、メモリセルアレイの中からデータを読
出す列を選択するコラムデコーダと、メモリセルアレイ
から読出されたデータを増幅する増幅手段と、供給され
る外部制御信号に応答して、増幅手段を活性化させると
ともに強制読出信号を出力することにより、通常動作モ
ードを強制的読出モードへ切換えるモード切換手段と、
供給される強制読出信号に応答して、行アドレスと列ア
ドレスを生成し、生成された行アドレスをロウデコーダ
へ供給するとともに、生成された列アドレスをコラムデ
コーダへ供給するアドレス生成手段とを備えるものであ
る。
作モードと強制的読出モードとを有するものであって、
データを記憶するメモリセルアレイと、供給される行ア
ドレスに応答して、メモリセルアレイの中からデータを
読出す行を選択するロウデコーダと、供給される列アド
レスに応答して、メモリセルアレイの中からデータを読
出す列を選択するコラムデコーダと、メモリセルアレイ
から読出されたデータを増幅する増幅手段と、供給され
る外部制御信号に応答して、増幅手段を活性化させると
ともに強制読出信号を出力することにより、通常動作モ
ードを強制的読出モードへ切換えるモード切換手段と、
供給される強制読出信号に応答して、行アドレスと列ア
ドレスを生成し、生成された行アドレスをロウデコーダ
へ供給するとともに、生成された列アドレスをコラムデ
コーダへ供給するアドレス生成手段とを備えるものであ
る。
【０００７】
【発明の実施の形態】図１は、本発明の実施の形態に係
る半導体記憶装置の全体構成を示すブロック図である。
る半導体記憶装置の全体構成を示すブロック図である。
【０００８】この半導体記憶装置１は、通常動作モード
と強制的読出モードとを有し、図１に示されるように、
データ入出力端子２３と、データ入出力端子２３から入
力されたデータＤＱを記憶するメモリセルアレイ７と、
ロウアドレスストローブ信号入力端子２９と、アドレス
信号入力端子２７と、ロウアドレスストローブ信号入力
端子２９およびアドレス信号入力端子２７に接続され、
デコードされた行アドレスによってメモリセルアレイ７
からデータを読出す行を選択するロウデコーダ５と、コ
ラムアドレスストローブ信号入力端子２５と、コラムア
ドレスストローブ信号入力端子２５およびアドレス信号
入力端子２７に接続され、デコードされた列アドレスに
よってメモリセルアレイ７からデータを読出す列を選択
するコラムデコーダ３と、コラムアドレスストローブ信
号入力端子２５およびロウアドレスストローブ信号入力
端子２９に接続されるモードデコード回路１３と、モー
ドデコード回路１３に接続されるセンスアンプ制御回路
１５と、メモリセルアレイ７に接続されセンスアンプ制
御回路１５によってその活性・不活性が制御されるセン
スアンプ９と、出力イネーブル信号入力端子３１と、パ
ワーオンリセット信号入力端子３３と、出力イネーブル
信号入力端子３１およびパワーオンリセット信号入力端
子３３に接続されるメインアンプ制御回路１９と、セン
スアンプ９に接続されメインアンプ制御回路１９によっ
てその活性・不活性が制御されるとともに、データ入出
力端子２３からデータＤＱを入力し、かつ、データ入出
力端子２３へデータＤＱを出力するメインアンプ１１
と、コラムアドレスストローブ信号入力端子２５、ロウ
アドレスストローブ信号入力端子２９、出力イネーブル
信号入力端子３１およびパワーオンリセット信号入力端
子３３に接続され、所定の場合には強制的読出信号をセ
ンスアンプ制御回路１５、メインアンプ制御回路１９お
よびカウンタ回路２１へ供給する強制的読出モード発生
回路１７と、強制的読出モード発生回路１７から供給さ
れた強制的読出信号に応答して内部アドレス信号を生成
し、内部行アドレス信号をロウデコーダ５へ、内部列ア
ドレス信号をコラムデコーダ３へそれぞれ供給するカウ
ンタ回路２１とを備える。
と強制的読出モードとを有し、図１に示されるように、
データ入出力端子２３と、データ入出力端子２３から入
力されたデータＤＱを記憶するメモリセルアレイ７と、
ロウアドレスストローブ信号入力端子２９と、アドレス
信号入力端子２７と、ロウアドレスストローブ信号入力
端子２９およびアドレス信号入力端子２７に接続され、
デコードされた行アドレスによってメモリセルアレイ７
からデータを読出す行を選択するロウデコーダ５と、コ
ラムアドレスストローブ信号入力端子２５と、コラムア
ドレスストローブ信号入力端子２５およびアドレス信号
入力端子２７に接続され、デコードされた列アドレスに
よってメモリセルアレイ７からデータを読出す列を選択
するコラムデコーダ３と、コラムアドレスストローブ信
号入力端子２５およびロウアドレスストローブ信号入力
端子２９に接続されるモードデコード回路１３と、モー
ドデコード回路１３に接続されるセンスアンプ制御回路
１５と、メモリセルアレイ７に接続されセンスアンプ制
御回路１５によってその活性・不活性が制御されるセン
スアンプ９と、出力イネーブル信号入力端子３１と、パ
ワーオンリセット信号入力端子３３と、出力イネーブル
信号入力端子３１およびパワーオンリセット信号入力端
子３３に接続されるメインアンプ制御回路１９と、セン
スアンプ９に接続されメインアンプ制御回路１９によっ
てその活性・不活性が制御されるとともに、データ入出
力端子２３からデータＤＱを入力し、かつ、データ入出
力端子２３へデータＤＱを出力するメインアンプ１１
と、コラムアドレスストローブ信号入力端子２５、ロウ
アドレスストローブ信号入力端子２９、出力イネーブル
信号入力端子３１およびパワーオンリセット信号入力端
子３３に接続され、所定の場合には強制的読出信号をセ
ンスアンプ制御回路１５、メインアンプ制御回路１９お
よびカウンタ回路２１へ供給する強制的読出モード発生
回路１７と、強制的読出モード発生回路１７から供給さ
れた強制的読出信号に応答して内部アドレス信号を生成
し、内部行アドレス信号をロウデコーダ５へ、内部列ア
ドレス信号をコラムデコーダ３へそれぞれ供給するカウ
ンタ回路２１とを備える。
【０００９】次に、上記半導体記憶装置１の通常動作モ
ードにおけるデータ読出動作を、図２のタイミング図を
参照して説明する。
ードにおけるデータ読出動作を、図２のタイミング図を
参照して説明する。
【００１０】図２（ａ）〜（ｃ）に示されるように、ロ
ウアドレスストローブ信号入力端子２９に供給されるロ
ウアドレスストローブ信号／ＲＡＳが活性化される時点
Ｔ１で、ロウデコーダ５はアドレス信号入力端子２７に
供給される行アドレス信号を取込みこれをデコードする
ことによって、メモリセルアレイ７の中でデータを読出
す行を選択する。そして、コラムアドレスストローブ信
号入力端子２５に供給されるコラムアドレスストローブ
信号／ＣＡＳが活性化される時点Ｔ２で、コラムデコー
ダ３はアドレス信号入力端子２７に供給される列アドレ
ス信号を取込みこれをデコードすることによって、メモ
リセルアレイ７の中でデータを読出す列を選択する。
ウアドレスストローブ信号入力端子２９に供給されるロ
ウアドレスストローブ信号／ＲＡＳが活性化される時点
Ｔ１で、ロウデコーダ５はアドレス信号入力端子２７に
供給される行アドレス信号を取込みこれをデコードする
ことによって、メモリセルアレイ７の中でデータを読出
す行を選択する。そして、コラムアドレスストローブ信
号入力端子２５に供給されるコラムアドレスストローブ
信号／ＣＡＳが活性化される時点Ｔ２で、コラムデコー
ダ３はアドレス信号入力端子２７に供給される列アドレ
ス信号を取込みこれをデコードすることによって、メモ
リセルアレイ７の中でデータを読出す列を選択する。
【００１１】一方、モードデコード回路１３は、入力さ
れるロウアドレスストローブ信号／ＲＡＳおよびコラム
アドレスストローブ信号／ＣＡＳのそれぞれが活性化さ
れるタイミングに応じて所定のスペックにより定められ
たタイミングで制御信号をセンスアンプ制御回路１５へ
供給し、センスアンプ制御回路１５は入力された制御信
号に応じてセンスアンプ９を活性化させる。
れるロウアドレスストローブ信号／ＲＡＳおよびコラム
アドレスストローブ信号／ＣＡＳのそれぞれが活性化さ
れるタイミングに応じて所定のスペックにより定められ
たタイミングで制御信号をセンスアンプ制御回路１５へ
供給し、センスアンプ制御回路１５は入力された制御信
号に応じてセンスアンプ９を活性化させる。
【００１２】また、メインアンプ制御回路１９は、入力
されるパワーオンリセット信号／ＰＯＲおよび出力イネ
ーブル信号／ＯＥが活性化された時点でメインアンプ１
１を活性化させる制御信号をメインアンプ１１へ供給す
る。
されるパワーオンリセット信号／ＰＯＲおよび出力イネ
ーブル信号／ＯＥが活性化された時点でメインアンプ１
１を活性化させる制御信号をメインアンプ１１へ供給す
る。
【００１３】これにより、図２（ｄ），（ｅ）に示され
るようなタイミングで、メモリセルアレイ７の中で選択
されたデータＤＱがセンスアンプ９およびメインアンプ
１１で増幅され、データ入出力端子２３から出力され
る。
るようなタイミングで、メモリセルアレイ７の中で選択
されたデータＤＱがセンスアンプ９およびメインアンプ
１１で増幅され、データ入出力端子２３から出力され
る。
【００１４】次に、本実施の形態に係る半導体記憶装置
１の強制的読出モードにおける動作を、図３のタイミン
グ図を参照して説明する。
１の強制的読出モードにおける動作を、図３のタイミン
グ図を参照して説明する。
【００１５】図３（ａ）〜（ｄ）に示されるように、電
源投入により、パワーオンリセット信号入力端子３３に
供給されるパワーオンリセット信号／ＰＯＲが活性化さ
れ、ロウアドレスストローブ信号入力端子２９に供給さ
れるロウアドレスストローブ信号／ＲＡＳ、コラムアド
レスストローブ信号入力端子２５に供給されるコラムア
ドレスストローブ信号／ＣＡＳおよび出力イネーブル信
号入力端子３１に供給される出力イネーブル信号／ＯＥ
がすべて活性化される時点Ｔ３で、半導体記憶装置１は
通常動作モードから強制的読出モードへ切換わり、強制
的読出モード発生回路１７は強制的読出信号をセンスア
ンプ制御回路１５、メインアンプ制御回路１９およびカ
ウンタ回路２１へ供給する。これにより、センスアンプ
制御回路１５はセンスアンプ９を、メインアンプ制御回
路１９はメインアンプ１１をそれぞれ活性化させる。
源投入により、パワーオンリセット信号入力端子３３に
供給されるパワーオンリセット信号／ＰＯＲが活性化さ
れ、ロウアドレスストローブ信号入力端子２９に供給さ
れるロウアドレスストローブ信号／ＲＡＳ、コラムアド
レスストローブ信号入力端子２５に供給されるコラムア
ドレスストローブ信号／ＣＡＳおよび出力イネーブル信
号入力端子３１に供給される出力イネーブル信号／ＯＥ
がすべて活性化される時点Ｔ３で、半導体記憶装置１は
通常動作モードから強制的読出モードへ切換わり、強制
的読出モード発生回路１７は強制的読出信号をセンスア
ンプ制御回路１５、メインアンプ制御回路１９およびカ
ウンタ回路２１へ供給する。これにより、センスアンプ
制御回路１５はセンスアンプ９を、メインアンプ制御回
路１９はメインアンプ１１をそれぞれ活性化させる。
【００１６】また、カウンタ回路２１は、供給された強
制的読出信号に応答して、図３（ｅ）に示されるよう
に、０番目から順次インクリメントされる内部行アドレ
ス信号Ｉｎｔ．Ａｄをロウデコーダ５へ、同じく０番目
から順次インクリメントされる内部列アドレス信号Ｉｎ
ｔ．Ａｄをコラムデコーダ３へそれぞれ供給する。
制的読出信号に応答して、図３（ｅ）に示されるよう
に、０番目から順次インクリメントされる内部行アドレ
ス信号Ｉｎｔ．Ａｄをロウデコーダ５へ、同じく０番目
から順次インクリメントされる内部列アドレス信号Ｉｎ
ｔ．Ａｄをコラムデコーダ３へそれぞれ供給する。
【００１７】これにより、ロウデコーダ５とコラムデコ
ーダ３によって、メモリセルアレイ７のすべての番地の
メモリセルが順次選択され、選択されたメモリセルに残
存しているデータＤＱが、センスアンプ９およびメイン
アンプ１１で増幅されて、図３（ｆ）に示されるよう
に、データ入出力端子２３から連続的に出力される。
ーダ３によって、メモリセルアレイ７のすべての番地の
メモリセルが順次選択され、選択されたメモリセルに残
存しているデータＤＱが、センスアンプ９およびメイン
アンプ１１で増幅されて、図３（ｆ）に示されるよう
に、データ入出力端子２３から連続的に出力される。
【００１８】なお、上記カウンタ回路２１は、強制的読
出モード発生回路１７から強制的読出信号が供給された
ときアドレス信号入力端子２７に入力されるアドレス信
号Ａｄを取込んで、そのアドレス信号Ａｄに応じてイン
クリメントまたはデクリメントした内部行アドレス信
号、内部列アドレス信号を順次生成するものであっても
よい。
出モード発生回路１７から強制的読出信号が供給された
ときアドレス信号入力端子２７に入力されるアドレス信
号Ａｄを取込んで、そのアドレス信号Ａｄに応じてイン
クリメントまたはデクリメントした内部行アドレス信
号、内部列アドレス信号を順次生成するものであっても
よい。
【００１９】また、上記実施の形態に係る半導体記憶装
置１は、供給されるパワーオンリセット信号／ＰＯＲ、
ロウアドレスストローブ信号／ＲＡＳ、コラムアドレス
ストローブ信号／ＣＡＳ、および出力イネーブル信号／
ＯＥがすべて活性化されたときに、通常動作モードから
強制的読出モードへ切換わるものであるが、これ以外の
条件によりモード切換がなされる装置も同様に考えるこ
とができる。
置１は、供給されるパワーオンリセット信号／ＰＯＲ、
ロウアドレスストローブ信号／ＲＡＳ、コラムアドレス
ストローブ信号／ＣＡＳ、および出力イネーブル信号／
ＯＥがすべて活性化されたときに、通常動作モードから
強制的読出モードへ切換わるものであるが、これ以外の
条件によりモード切換がなされる装置も同様に考えるこ
とができる。
【００２０】以上より、本実施の形態に係る半導体記憶
装置１によれば、通常動作モードにおいて供給される外
部制御信号の活性化されるタイミングや、通常動作モー
ドにおいて供給されるアドレスＡｄによらず、メモリセ
ルアレイ７に記憶されたデータを強制的に読出すことが
できるため、回路が一部損傷することなどにより通常動
作モードでデータを読出すことができなくなった場合で
あっても、メモリセルアレイ７に残存するデータを外部
へ出力することができる。
装置１によれば、通常動作モードにおいて供給される外
部制御信号の活性化されるタイミングや、通常動作モー
ドにおいて供給されるアドレスＡｄによらず、メモリセ
ルアレイ７に記憶されたデータを強制的に読出すことが
できるため、回路が一部損傷することなどにより通常動
作モードでデータを読出すことができなくなった場合で
あっても、メモリセルアレイ７に残存するデータを外部
へ出力することができる。
【００２１】
【発明の効果】請求項１および２に係る半導体記憶装置
によれば、通常動作モードにおいて記憶手段に記憶され
たデータを読出すことができなくなった場合でも、強制
的読出モードにおいてデータの読出をすることができ
る。
によれば、通常動作モードにおいて記憶手段に記憶され
たデータを読出すことができなくなった場合でも、強制
的読出モードにおいてデータの読出をすることができ
る。
【図１】 本発明の実施の形態に係る半導体記憶装置の
全体構成を示すブロック図である。
全体構成を示すブロック図である。
【図２】 図１に示される半導体記憶装置の通常動作モ
ードにおける動作を説明するためのタイミング図であ
る。
ードにおける動作を説明するためのタイミング図であ
る。
【図３】 図１に示される半導体記憶装置の強制的読出
モードにおける動作を説明するためのタイミング図であ
る。
モードにおける動作を説明するためのタイミング図であ
る。
３ コラムデコーダ、５ ロウデコーダ、７ メモリセ
ルアレイ、９ センスアンプ、１１ メインアンプ、１
３ モードデコード回路、１５ センスアンプ制御回
路、１７ 強制的読出モード発生回路、１９ メインア
ンプ制御回路、２１ カウンタ回路。
ルアレイ、９ センスアンプ、１１ メインアンプ、１
３ モードデコード回路、１５ センスアンプ制御回
路、１７ 強制的読出モード発生回路、１９ メインア
ンプ制御回路、２１ カウンタ回路。
Claims (2)
- 【請求項１】 通常動作モードと強制的読出モードとを
有する半導体記憶装置であって、 データを記憶する記憶手段と、 前記通常動作モードでは、供給される外部制御信号に応
答して活性化され、供給されるアドレスデータに応じた
前記データを前記記憶手段から読出すデータ読出手段
と、 供給される外部制御信号に応答して前記データ読出手段
を活性化させるとともに強制的読出信号を出力すること
により、前記通常動作モードを前記強制的読出モードへ
切換えるモード切換手段と、 供給された前記強制的読出信号に応答して、前記アドレ
スデータを生成し、前記データ読出手段へ供給するアド
レス供給手段とを備える半導体記憶装置。 - 【請求項２】 通常動作モードと強制的読出モードとを
有する半導体記憶装置であって、 データを記憶するメモリセルアレイと、 供給される行アドレスに応答して、前記メモリセルアレ
イの中から前記データを読出す行を選択するロウデコー
ダと、 供給される列アドレスに応答して、前記メモリセルアレ
イの中から前記データを読出す列を選択するコラムデコ
ーダと、 前記メモリセルアレイから読出された前記データを増幅
する増幅手段と、 供給される外部制御信号に応答して、前記増幅手段を活
性化させるとともに強制読出信号を出力することによ
り、前記通常動作モードを前記強制的読出モードへ切換
えるモード切換手段と、 供給される前記強制読出信号に応答して、前記行アドレ
スと前記列アドレスを生成し、生成された前記行アドレ
スを前記ロウデコーダへ供給するとともに、生成された
前記列アドレスを前記コラムデコーダへ供給するアドレ
ス生成手段とを備える半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16363597A JPH1115739A (ja) | 1997-06-20 | 1997-06-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16363597A JPH1115739A (ja) | 1997-06-20 | 1997-06-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1115739A true JPH1115739A (ja) | 1999-01-22 |
Family
ID=15777689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16363597A Withdrawn JPH1115739A (ja) | 1997-06-20 | 1997-06-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1115739A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003091995A (ja) * | 2001-09-19 | 2003-03-28 | Denso Corp | 半導体記憶装置およびそのデータ読み出し方法 |
-
1997
- 1997-06-20 JP JP16363597A patent/JPH1115739A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003091995A (ja) * | 2001-09-19 | 2003-03-28 | Denso Corp | 半導体記憶装置およびそのデータ読み出し方法 |
| JP4604436B2 (ja) * | 2001-09-19 | 2011-01-05 | 株式会社デンソー | 半導体記憶装置およびそのデータ読み出し方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040907 |