CN110416217A - 三维半导体存储器件 - Google Patents

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Abstract

一种三维(3D)半导体存储器件包括：源极结构，设置在水平半导体层上，并包括顺序地堆叠在水平半导体层上的第一源极导电图案和第二源极导电图案；电极结构，包括垂直堆叠在源极结构上的多个电极；以及穿透电极结构和源极结构的垂直半导体图案，其中垂直半导体图案的侧壁的一部分与源极结构接触。第一源极导电图案包括不连续界面，不连续界面在水平半导体层的顶表面与第二源极导电图案的底表面之间的水平处。

Description

三维半导体存储器件
技术领域
本发明构思的实施方式涉及三维(3D)半导体存储器件，更具体地，涉及具有提高的可靠性和集成密度的3D半导体存储器件。
背景技术
半导体器件已被高度集成以提供优异性能和低制造成本。半导体器件的集成密度直接影响半导体器件的成本，从而导致对高度集成的半导体器件的需求。二维(2D)或平面半导体器件的集成密度可以主要由单位存储单元占据的面积确定。因此，2D或平面半导体器件的集成密度会极大地受到形成精细图案的技术影响。然而，因为需要相对高价的设备来形成精细图案，所以2D半导体器件的集成密度持续增大但仍然受到限制。因此，已经开发了三维(3D)半导体存储器件来克服上述限制。3D半导体存储器件可以包括三维布置的存储单元。
发明内容
本发明构思的实施方式可以提供能够提高可靠性和集成密度的三维(3D)半导体存储器件。
在一方面，一种3D半导体存储器件可以包括：在水平半导体层上的源极结构，该源极结构包括顺序地堆叠在水平半导体层上的第一源极导电图案和第二源极导电图案；电极结构，包括垂直堆叠在源极结构上的多个电极；以及穿透电极结构和源极结构的垂直半导体图案，其中垂直半导体图案的侧壁的一部分与源极结构接触。第一源极导电图案可以包括不连续界面，该不连续界面在水平半导体层的顶表面与第二源极导电图案的底表面之间的水平处。
在一方面，一种3D半导体存储器件可以包括：在水平半导体层上的源极结构，该源极结构包括顺序地堆叠在水平半导体层上的第一源极导电图案和第二源极导电图案；电极结构，包括堆叠在源极结构上的多个电极；以及垂直半导体图案，在与水平半导体层的顶表面垂直的方向上穿透电极结构和源极结构，其中垂直半导体图案的侧壁的一部分与源极结构接触。第一源极导电图案可以包括与水平半导体层的顶表面相邻的下部、以及与第二源极导电图案的底表面相邻的上部。所述上部与所述下部可以具有彼此不同的晶体结构。
附图说明
本发明构思将由附图及随附的详细描述变得更加明显。
图1是示出根据本发明构思的一些实施方式的三维(3D)半导体存储器件的单元阵列的示意电路图。
图2是示出根据本发明构思的一些实施方式的3D半导体存储器件的俯视图。
图3是沿图2的线I-I'截取的剖视图，以示出根据本发明构思的一些实施方式的3D半导体存储器件。
图4A至4E是图3的部分“A”的放大图。
图5和6是示出根据本发明构思的一些实施方式的3D半导体存储器件的剖视图。
图7至12是沿图2的线I-I'截取的剖视图，以示出根据本发明构思的一些实施方式的制造3D半导体存储器件的方法。
图13A至21A是示出根据本发明构思的一些实施方式的形成3D半导体存储器件的源极结构的方法的剖视图。
图13B至21B分别是图13A至21A的部分“A”的放大图。
图18C、18D、19C和21C是图18A、19A和21A的部分“A”的放大图。
具体实施方式
在下文中将参照附图详细描述本发明构思的实施方式。
图1是示出根据本发明构思的一些实施方式的三维(3D)半导体存储器件的单元阵列的示意电路图。
参照图1，3D半导体存储器件的单元阵列可以包括公共源极线CSL、多个位线BL0、BL1、BL2、以及提供在公共源极线CSL与位线BL0至BL2之间的多个单元串CSTR。每个单元串CSTR可以形成为包括串联连接的多个存储单元MCT(例如存储单元晶体管)的NAND单元串。
单元串CSTR可以沿第一方向D1和第二方向D2二维地布置，并且可以沿第三方向D3延伸，第三方向D3从与第一方向D1和第二方向D2平行的平面延伸。第一方向D1、第二方向D2和第三方向D3的每个可以彼此垂直。位线BL0至BL2可以在第一方向D1上彼此间隔开，并且可以沿第二方向D2延伸。
多个单元串CSTR可以并联连接到位线BL0至BL2的每个。单元串CSTR可以共同连接到公共源极线CSL。例如，多个单元串CSTR可以设置在多个位线BL0至BL2中的相应一个与相同的公共源极线CSL之间。在一些实施方式中，公共源极线CSL可以被提供成多个，并且该多个公共源极线CSL可以被二维地布置。在一些实施方式中，相同的电压可以施加到多个公共源极线CSL。在一些示例性实施方式中，多个公共源极线CSL的每个可以被供给电压，并且公共源极线CSL可以彼此独立地被电控制。
在一些实施方式中，每个单元串CSTR可以包括彼此串联连接的串选择晶体管SST1和SST2、彼此串联连接的存储单元晶体管MCT、地选择晶体管GST和擦除控制晶体管ECT。每个存储单元晶体管MCT可以是存储单元晶体管并包括数据存储元件。
例如，每个单元串CSTR可以包括彼此串联连接的第一串选择晶体管SST1和第二串选择晶体管SST2，第二串选择晶体管SST2可以连接到位线BL0至BL2中的一个。根据备选示例性实施方式，每个单元串CSTR可以包括单个串选择晶体管。根据一些示例性实施方式，在每个单元串CSTR中，与第一串选择晶体管SST1和第二串选择晶体管SST2类似，地选择晶体管GST可以包括彼此串联连接的多个MOS晶体管。
每个单元串CSTR可以包括分别设置在离公共源极线CSL不同距离处的多个存储单元晶体管MCT。存储单元晶体管MCT可以串联连接在第一串选择晶体管SST1与地选择晶体管GST之间。擦除控制晶体管ECT可以连接在地选择晶体管GST与公共源极线CSL之间。此外，每个单元串CSTR还可以包括虚设单元晶体管DMC，其分别连接在第一串选择晶体管SST1与存储单元晶体管MCT中最上面的存储单元晶体管之间、以及在地选择晶体管GST与存储单元晶体管MCT中最下面的存储单元晶体管之间。
在一些实施方式中，第一串选择晶体管SST1可以由第一串选择线SSL1控制，第二串选择晶体管SST2可以由第二串选择线SSL2控制。存储单元晶体管MCT可以分别由字线WL0至WLn-1、WLn控制。虚设单元晶体管DMC可以分别由虚设字线DWL控制。地选择晶体管GST可以由地选择线GSL0、GSL1或GSL2控制，擦除控制晶体管ECT可以由擦除控制线ECL控制。公共源极线CSL可以共同连接到擦除控制晶体管ECT的源极。
设置在离公共源极线CSL基本相同的水平(或距离)处的存储单元晶体管MCT(或虚设单元晶体管DMC)的栅电极可以共同连接到字线WL0至WLn和DWL中的一个，从而处于等电位状态。根据备选示例性实施方式，即使存储单元晶体管MCT的栅电极设置在离公共源极线CSL基本相同的水平处，设置在一行(或一列)中的栅电极也可以与设置在另一行(或另一列)中的栅电极相独立地被控制。
当涉及取向、布局、位置、形状、尺寸、量或其它度量时，这里使用的诸如“相同”、“相等”、“平面”或“共面”的术语不一定意思是完全相同的取向、布局、位置、形状、尺寸、量或其它度量，而旨在涵盖在可能例如由于制造工艺而发生的可接受变化内的几乎相同的取向、布局、位置、形状、尺寸、量或其它度量。术语“基本上”可以在此用于强调该含义，除非上下文或其它陈述另行指示。例如，描述为“基本上相同”、“基本上相等”或“基本上平面”的项目可以完全相同、相等或是平面的，或者可以在可能例如由于制造工艺而发生的可接受变化内相同、相等或是平面的。
地选择线GSL0至GSL2以及串选择线SSL1和SSL2可以沿第一方向D1延伸，并且可以在第二方向D2上彼此间隔开。根据示例性实施方式，地选择线GSL0至GSL2可以位于彼此相同的水平处，串选择线SSL1可以位于彼此相同的水平，串选择线SSL2可以位于彼此相同的水平处，并且这些线的每个可以彼此电绝缘并构成单独的电节点。此外，彼此不同的单元串CSTR的擦除控制晶体管ECT可以通过擦除控制线ECL被共同控制。擦除控制晶体管ECT可以在单元阵列的擦除操作中产生栅诱导漏极泄漏(GIDL)电流。根据一些示例性实施方式，在单元阵列的擦除操作中，擦除电压可以施加到位线和/或公共源极线CSL，并且在串选择晶体管SST2和/或擦除控制晶体管ECT处可以产生GIDL电流。
根据示例性实施方式，虚设单元晶体管DMC可以是与未被电激活以接收读取和/或写入电压的字线连接的存储单元，和/或可以是其数据被存储控制器忽略(例如，与不是虚设存储单元的存储单元MCT相比，不从存储单元读出到页缓冲器中)的存储单元。这样，无论数据是否存储在虚设单元晶体管DMC中，虚设单元晶体管DMC可以不用于使这种虚设单元晶体管DMC中的任何数据通信至半导体存储器件外部的源。
图2是示出根据本发明构思的一些实施方式的3D半导体存储器件的俯视图。图3是沿图2的线I-I'截取的剖视图，以示出根据本发明构思的一些实施方式的3D半导体存储器件。图4A至4E是图3的部分“A”的放大图。
参照图2和3，根据一些实施方式的3D半导体存储器件可以包括外围逻辑结构PS和设置在外围逻辑结构PS上的单元阵列结构CS。
外围逻辑结构PS可以包括集成在半导体基板10上的外围逻辑电路PTR和覆盖外围逻辑电路PTR的下绝缘层50。
半导体基板10可以由晶体半导体材料形成，并且可以包括硅基板、硅-锗基板、锗基板、或生长在单晶硅基板上的单晶外延层。半导体基板10可以包括由器件隔离层13限定的有源区。器件隔离层13可以形成在半导体基板10的沟槽中。每个有源区可以通过将电荷载流子杂质掺杂到半导体基板10中而形成。器件隔离层13可以包括诸如硅氧化物层的绝缘材料。
外围逻辑电路PTR可以包括行解码器和列解码器、页缓冲器和/或控制电路。更详细地，外围逻辑电路PTR可以包括在半导体基板10上的外围栅极绝缘层21、在外围栅极绝缘层21上的外围栅电极23、以及设置在外围栅电极23两侧的有源区中的源极/漏极区25。
外围电路互连线33可以通过外围接触插塞31电连接到外围逻辑电路PTR。例如，外围接触插塞31和外围电路互连线33可以连接到NMOS和PMOS晶体管。
下绝缘层50可以提供在半导体基板10的整个顶表面上。下绝缘层50可以覆盖半导体基板10上的外围逻辑电路PTR、外围接触插塞31和外围电路互连线33。下绝缘层50可以包括多个堆叠的绝缘层。例如，下绝缘层50可以包括硅氧化物层、硅氮化物层、硅氮氧化物层和低k电介质层中的至少一种。
单元阵列结构CS可以设置在下绝缘层50上。单元阵列结构CS可以包括水平半导体层100、源极结构SC、电极结构ST、垂直半导体图案VS和数据存储图案DSP。在一些实施方式中，图1所示的单元串CSTR可以集成在水平半导体层100上。电极结构ST、垂直半导体图案VS和数据存储图案DSP可以构成图1所示的单元串CSTR。
更详细地，水平半导体层100可以设置在下绝缘层50的顶表面上。水平半导体层100可以由晶体半导体材料形成，或者包括晶体半导体材料。例如，水平半导体层100可以包括硅(Si)、锗(Ge)、硅-锗(SiGe)、镓-砷(GaAs)、铟-镓-砷(InGaAs)和铝-镓-砷(AlGaAs)中的至少一种或者其组合。水平半导体层100可以包括掺杂有电荷载流子杂质(例如第一导电类型(例如N型)的掺杂剂)的半导体材料和/或可以包括没有掺杂的电荷载流子杂质的本征半导体材料。水平半导体层100可以具有包括单晶结构、非晶结构和/或多晶结构的晶体结构。
根据示例性实施方式，半导体基板10和水平半导体层100以及形成在其上的元件的每个可以是半导体芯片，并且可以从晶片形成和切割。此外，根据示例性实施方式，这些基板/芯片的接合可在晶片级进行(例如，将具有半导体基板10的晶片A与具有水平半导体层100的晶片B接合)，然后切割接合的晶片。
源极结构SC可以设置在每个电极结构ST与水平半导体层100之间。源极结构SC可以平行于水平半导体层100的顶表面，并且可以平行于电极结构ST沿第一方向D1延伸。源极结构SC可以包括顺序堆叠的第一源极导电图案SCP1和第二源极导电图案SCP2。第一源极导电图案SCP1的厚度可以小于第二源极导电图案SCP2的厚度。例如，第一源极导电图案SCP1在与水平半导体层100的顶表面垂直的方向上的最大厚度可以小于第二源极导电图案SCP2在与水平半导体层100的顶表面垂直的方向上的最大厚度。第一源极导电图案SCP1可以与水平半导体层100接触，第二源极导电图案SCP2可以接触第一源极导电图案SCP1的顶表面。将理解，当一元件被称为接触另一元件时，在接触点处不存在居间元件。在某些实施方式中，绝缘层(未示出)可以设置在第一源极导电图案SCP1与水平半导体层100之间。
第一源极导电图案SCP1和第二源极导电图案SCP2可以由掺杂有具有第一导电类型的掺杂剂(例如磷(P)或砷(As))的半导体材料形成。在一些实施方式中，第一源极导电图案SCP1和第二源极导电图案SCP2可以由掺杂有N型掺杂剂的半导体材料形成，并且第一源极导电图案SCP1中的N型掺杂剂的浓度可以大于第二源极导电图案SCP2中的N型掺杂剂的浓度。
第一源极导电图案SCP1可以在其部分处具有凹入侧壁SW。第一源极导电图案SCP1的凹入侧壁SW可以在第一方向D1上彼此间隔开。第一源极导电图案SCP1可以包括第一部分和第二部分，第一部分在与第一方向D1交叉的第二方向D2上具有第一宽度，第二部分在第二方向D2上具有第二宽度。在该示例性实施方式中，第二宽度可以大于第一宽度。第二源极导电图案SCP2可以从第一源极导电图案SCP1的顶表面延伸到第一源极导电图案SCP1的凹入侧壁SW上。第二源极导电图案SCP2的一部分可以具有比第一源极导电图案SCP1的底表面低的底表面。绝缘层可以设置在第二源极导电图案SCP2的该部分与水平半导体层100之间。根据备选实施方式，当第二源极导电图案SCP2的该部分与水平半导体层100之间没有形成绝缘层时，第二源极导电图案SCP2的该部分可以接触水平半导体层100。
电极结构ST可以设置在源极结构SC上。电极结构ST可以沿第一方向D1延伸，并且可以设置在沿第一方向D1延伸的一对公共源极插塞CPLG之间。由绝缘材料形成的绝缘间隔物SS可以设置在电极结构ST与公共源极插塞CPLG之间。
电极结构ST可以包括在与第一方向D1和第二方向D2垂直的第三方向D3(即垂直方向)上交替堆叠的绝缘层ILD以及电极EGE、GGE、CGE和SGE。例如，电极EGE、GGE、CGE和SGE可以包括掺杂半导体材料(例如掺杂硅)、金属(例如钨、铜或铝)、导电金属氮化物(例如钛氮化物或钽氮化物)和过渡金属(例如钛或钽)中的至少一种。每个绝缘层ILD可以包括硅氧化物层和/或低k电介质层。在一些实施方式中，电极EGE、GGE、CGE和SGE可以包括与源极结构SC相邻的擦除控制栅电极EGE、在擦除控制栅电极EGE上的地选择栅电极GGE、顺序堆叠在地选择栅电极GGE上的多个单元栅电极CGE、以及在单元栅电极CGE中最上面的单元栅电极上的串选择栅电极SGE。
擦除控制栅电极EGE可以与源极结构SC相邻，并且可以用作控制存储单元阵列的擦除操作的擦除控制晶体管ECT(参见图1)的栅电极。擦除控制栅电极EGE可以用作用于产生栅诱导漏极泄漏(GIDL)电流的擦除控制晶体管ECT(参见图1)的栅电极。地选择栅电极GGE可以用作控制公共源极线CSL(参见图1)与垂直半导体图案VS之间的电连接的地选择晶体管GST(参见图1)的栅电极。单元栅电极CGE可以用作图1的存储单元晶体管MCT和虚设单元晶体管DMC的控制栅电极(例如图1的WL0至WLn和DWL)。与电极EGE、GGE、CGE和SGE中最上面的电极对应的串选择栅电极SGE可以用作控制位线BL与垂直半导体图案VS之间的电连接的串选择晶体管SST2(参见图1)的栅电极。在该示例性实施方式中，图1的第一串选择晶体管SST1被省略。根据备选实施方式，电极结构ST还可以包括用作图1的第一串选择晶体管SST1的栅电极的额外串选择栅电极。在一些实施方式中，绝缘层ILD在单元栅电极CGE之间在与水平半导体层100的顶表面垂直的方向上的厚度可以基本上彼此相等。根据示例性实施方式，在地选择栅电极GGE与单元栅电极CGE中最下面的单元栅电极之间的绝缘层ILD在与水平半导体层100的顶表面垂直的方向上的厚度可以比其它绝缘层ILD在与水平半导体层100的顶表面垂直的方向上的厚度的更厚。
垂直半导体图案VS可以穿透电极结构ST和源极结构SC在基本上垂直于水平半导体层100的顶表面的第三方向D3上延伸。垂直半导体图案VS的侧壁的部分可以与源极结构SC接触，因而垂直半导体图案VS可以电连接到源极结构SC。当在此使用时，并且除非另有说明，描述为“电连接”的项目被配置为使得电信号能从一个项目传递到另一项目。垂直半导体图案VS的底表面可以设置在比第一源极导电图案SCP1的底表面低的水平处。
当在俯视图中被观察时，垂直半导体图案VS可以在一个方向上布置成排或者成Z字形形式。每个垂直半导体图案VS可以具有其底端闭合的管形状或通心粉形状。垂直半导体图案VS可以包括诸如硅(Si)、锗(Ge)或其组合的半导体材料。此外，垂直半导体图案VS可以包括掺杂有电荷载流子杂质的半导体材料或没有掺杂的电荷载流子杂质的本征半导体材料。垂直半导体图案VS可以包括多晶半导体材料。包括半导体材料的垂直半导体图案VS可以用作参照图1描述的擦除控制晶体管ECT、串选择晶体管SST2、地选择晶体管GST和存储单元晶体管MCT的沟道区。
位线导电垫PAD可以形成在每个垂直半导体图案VS的顶端上。位线导电垫PAD可以是掺杂有掺杂剂的掺杂剂区，或者可以由导电材料形成。
数据存储图案DSP可以设置在电极结构ST与每个垂直半导体图案VS之间。数据存储图案DSP可以沿第三方向D3延伸，并且可以围绕每个垂直半导体图案VS的侧壁。例如，数据存储图案DSP可以具有其顶端和底端敞开的管形状或通心粉形状。在一些实施方式中，数据存储图案DSP可以设置在源极结构SC上。
虚设数据存储图案DSPa可以与数据存储图案DSP垂直间隔开，并且可以设置在水平半导体层100中。虚设数据存储图案DSPa可以具有拥有大致U形的剖面，并且垂直半导体图案VS可以通过虚设数据存储图案DSPa与水平半导体层100间隔开。
第一层间绝缘层121可以设置在电极结构ST上。公共源极插塞CPLG可以穿透第一层间绝缘层121，并且可以设置在电极结构ST的两个侧壁和源极结构CS的两个侧壁上。每个公共源极区CSR可以在彼此相邻的电极结构ST之间提供在水平半导体层100中。公共源极区CSR可以包括N型掺杂剂，并且可以沿第一方向D1平行于电极结构ST延伸。在一些实施方式中，公共源极区CSR可以被省略。
公共源极插塞CPLG可以连接到电极结构ST之间的公共源极区CSR。公共源极插塞CPLG可以电连接到源极结构SC。例如，公共源极插塞CPLG可以包括金属(例如钨、铜或铝)、导电金属氮化物(例如钛氮化物或钽氮化物)和过渡金属(例如钛或钽)中的至少一种。在一些实施方式中，公共源极插塞CPLG可以具有基本均匀的上部宽度，并且可以沿第一方向D1延伸。由绝缘材料形成的绝缘间隔物SS可以设置在电极结构ST与公共源极插塞CPLG之间。
第二层间绝缘层123可以设置在第一层间绝缘层121上，并且可以覆盖公共源极插塞CPLG的顶表面。位线BL可以设置在第二层间绝缘层123上，并且可以沿第二方向D2延伸。位线BL可以通过位线接触插塞BPLG电连接到位线导电垫PAD。
参照图2、3和4A至4E，在一些实施方式中，第一源极导电图案SCP1可以接触垂直半导体图案VS的侧壁的部分。第一源极导电图案SCP1可以包括水平部分HP和侧壁部分SP。水平部分HP可以在电极结构ST下方基本上平行于水平半导体层100的顶表面，并且可以平行于电极结构ST沿第一方向D1延伸。侧壁部分SP可以沿垂直于水平半导体层100的顶表面的第三方向D3从水平部分HP延伸，并且可以围绕每个垂直半导体图案VS的侧壁的所述部分。
第一源极导电图案SCP1的水平部分HP的顶表面可以与第二源极导电图案SCP2的底表面接触，并且第一源极导电图案SCP1的水平部分HP的底表面可以与水平半导体层100接触。第一源极导电图案SCP1的侧壁部分SP可以覆盖第二源极导电图案SCP2的侧壁的一部分和水平半导体层100的侧壁的一部分。此外，第一源极导电图案SCP1的水平部分HP可以包括与水平半导体层100的顶表面相邻的下部LP、以及与第二源极导电图案SCP2的底表面相邻的上部UP。
第一源极导电图案SCP1的侧壁部分SP的顶表面可以位于比擦除控制栅电极EGE的底表面低的水平处。在一些实施方式中，第一源极导电图案SCP1的侧壁部分SP的顶表面可以位于第二源极导电图案SCP2的顶表面和底表面之间的水平处。根据备选示例性实施方式，第一源极导电图案SCP1的侧壁部分SP的顶表面可以位于比第二源极导电图案SCP2的顶表面高的水平处。第一源极导电图案SCP1的侧壁部分SP的底表面可以位于比水平半导体层100的顶表面低且比垂直半导体图案VS的底表面高的水平处。根据一些示例性实施方式，第一源极导电图案SCP1的侧壁部分SP的顶表面和底表面可以为弯曲形状。例如，第一源极导电图案SCP1的侧壁部分SP的弯曲形顶表面的与第二源极导电图案SCP2的侧壁相邻的部分可以位于比第一源极导电图案SCP1的侧壁部分SP的弯曲形顶表面的与垂直半导体图案VS的侧壁相邻的部分高的水平处，并且第一源极导电图案SCP1的侧壁部分SP的弯曲形底表面的与水平半导体层100的侧壁相邻的部分可以位于比第一源极导电图案SCP1的侧壁部分SP的弯曲形底表面的与垂直半导体图案VS的侧壁相邻的部分低的水平处。
根据一些实施方式，第一源极导电图案SCP1的材料可以在水平半导体层100与第二源极导电图案SCP2之间沿第三方向D3不连续。因此，第一源极导电图案SCP1的水平部分HP可以包括在水平半导体层100的顶表面与第二源极导电图案SCP2的底表面之间的不连续界面S。例如，在第一源极导电图案SCP1由晶体结构形成的情况下，水平半导体层100的顶表面与第二源极导电图案SCP2的底表面之间的不连续界面S可以是晶体结构中的断裂或异常。不连续界面S可以意味着与第一源极导电图案SCP1的主要材料的通过分析设备(例如透射电子显微镜(TEM)或扫描电子显微镜(SEM))可检测到的任何差异。例如，不连续界面S可以意味着可由分析设备(例如TEM或SEM)检测到的材料的成分差异、可由分析设备(例如TEM或SEM)检测到的材料的晶粒差异、可由分析设备(例如TEM或SEM)检测到的空隙、和/或可由分析设备(例如TEM或SEM)检测到的可检测的外来材料的存在，该外来材料不同于形成第一源极导电图案SCP1的材料，诸如不同的固体材料、或形成空隙的气体材料。
参照图4A和4E，不连续界面S可以通过材料的晶体结构的差异而形成在下部LP与上部UP之间。不连续界面S可以与水平半导体层100的顶表面和第二源极导电图案SCP2的底表面间隔开。不连续界面S可以与垂直半导体图案VS和绝缘间隔物SS水平间隔开。
参照图4B、4C和4D，第一源极导电图案SCP1的水平部分HP可以包括限定在下部LP与上部UP之间的气隙AG或空隙。气隙AG可以与水平半导体层100的顶表面和第二源极导电图案SCP2的底表面间隔开。气隙AG可以与垂直半导体图案VS和绝缘间隔物SS水平地间隔开。这里讨论的术语“气”可以是指大气或在制造工艺期间可能存在的其它气体。
在一些实施方式中，第一源极导电图案SCP1的上部UP和下部LP可以由具有彼此不同的晶体结构的半导体材料形成。例如，上部UP可以由非晶硅形成，并且下部LP可以由单晶硅或多晶硅形成。又例如，上部UP可以由多晶硅形成，并且下部LP可以由单晶硅或非晶硅形成。再例如，上部UP和下部LP可以由多晶硅形成，并且上部UP的平均晶粒尺寸可以不同于下部LP的平均晶粒尺寸。在某些实施方式中，第一源极导电图案SCP1的上部UP和下部LP可以由具有相同晶体结构的半导体材料形成。例如，上部UP和下部LP两者可以由多晶硅形成，或者可以由非晶硅形成。
不连续界面S或气隙AG可以与水平半导体层100的顶表面垂直间隔开第一距离，并且可以与第二源极导电图案SCP2的底表面垂直间隔开第二距离。这里，第二距离可以基本上等于第一距离或者不同于第一距离。此外，由气隙AG暴露的上部UP的表面粗糙度可以不同于由气隙AG暴露的下部LP的表面粗糙度。根据示例性实施方式，由气隙AG暴露的上部UP的表面粗糙度和由气隙AG暴露的下部LP的表面粗糙度可以被计算为算术平均粗糙度(Ra)。
参照图4D，不连续界面S或气隙AG离水平半导体层100的顶表面可以比离第二源极导电图案SCP2的底表面更近。根据备选示例性实施方式，不连续界面S或气隙AG离第二源极导电图案SCP2的底表面可以比离水平半导体层100的顶表面更近。
参照图4E，水平半导体层100可以在公共源极插塞CPLG下方具有凹陷区RS。凹陷区RS可以由相对于水平半导体层100的顶表面倾斜的侧壁限定。在一些实施方式中，限定凹陷区RS的倾斜侧壁可以具有(100)晶面或(111)晶面。在一些实施方式中，第一源极导电图案SCP1可以完全填充水平半导体层100与第二源极导电图案SCP2之间的空间而没有不连续界面S或气隙AG。
参照图4A至4E，数据存储图案DSP可以设置在第一源极导电图案SCP1的侧壁部分SP上。数据存储图案DSP可以从垂直半导体图案VS与第二源极导电图案SCP2之间延伸到电极结构ST与垂直半导体图案VS之间。垂直半导体图案VS的侧壁上的数据存储图案DSP的厚度可以基本上等于第一源极导电图案SCP1的侧壁部分SP的厚度。数据存储图案DSP的底表面可以设置在第二源极导电图案SCP2的顶表面和底表面之间的水平处。根据备选示例性实施方式，数据存储图案DSP的底表面可以设置在第二源极导电图案SCP2的顶表面与擦除控制栅电极EGE的底表面之间的水平处。
数据存储图案DSP可以包括单层或多个层。在一些实施方式中，数据存储图案DSP可以是NAND闪速存储器件的数据存储层，并且可以包括顺序地堆叠在垂直半导体图案VS的侧壁上的隧道绝缘层TIL、电荷存储层CIL和阻挡绝缘层BLK。例如，电荷存储层CIL可以包括陷阱绝缘层、浮置栅电极和/或包含导电纳米点的绝缘层。更详细地，电荷存储层CIL可以包括硅氮化物层、硅氮氧化物层、富硅氮化物层、纳米晶体硅层和层叠陷阱层中的至少一个。隧道绝缘层TIL可以包括具有比电荷存储层CIL的能带隙大的能带隙的材料中的至少一种，并且阻挡绝缘层BLK可以包括诸如铝氧化物层或铪氧化物层的高k电介质层。根据示例性实施方式，电荷存储层CIL设置在隧道绝缘层TIL与阻挡绝缘层BLK之间。
水平绝缘图案HL可以提供在数据存储图案DSP与电极EGE、GGE、CGE和SGE中的每个的一个侧壁之间。水平绝缘图案HL可以从电极EGE、GGE、CGE和SGE中的每个的所述一个侧壁延伸到电极EGE、GGE、CGE和SGE中的每个的顶表面与底表面上。水平绝缘图案HL可以是NAND闪速存储器件的数据存储层的一部分。例如，水平绝缘图案HL可以包括电荷存储层和/或阻挡绝缘层。
虚设数据存储图案DSPa可以具有与数据存储图案DSP基本相同的层结构。例如，虚设数据存储图案DSPa可以包括顺序地堆叠在垂直半导体图案VS的底表面和侧壁上的虚设隧道绝缘层TILa、虚设电荷存储层CILa和虚设阻挡绝缘层BLKa。
虚设数据存储图案DSPa可以设置在垂直半导体图案VS的底表面与水平半导体层100之间。虚设数据存储图案DSPa的顶表面可以设置在比水平半导体层100的顶表面低的水平处。
参照图4A至4E，第一源极导电图案SCP1的与公共源极插塞CPLG相邻的侧壁可以从擦除控制栅电极EGE的与公共源极插塞CPLG相邻的侧壁横向凹入。公共源极插塞CPLG可以包括与第一源极导电图案SCP1相邻的第一部分以及与电极EGE、GGE、CGE和SGE相邻的第二部分。这里，公共源极插塞CPLG的第一部分的宽度可以大于公共源极插塞CPLG的第二部分的宽度。例如，公共源极插塞CPLG的第一部分在与水平半导体层100的顶表面平行的方向上的最大宽度w1可以大于公共源极插塞CPLG的第二部分在与水平半导体层100的顶表面平行的方向上的最大宽度w2。此外，空隙V可以形成在公共源极插塞CPLG的第一部分中，并且接缝S可以形成在公共源极插塞CPLG的第二部分中。
在根据本发明构思的一些实施方式的3D半导体存储器件的擦除操作中，擦除电压Vera可以施加到第一源极导电图案SCP1，以在擦除控制栅电极EGE与第一源极导电图案SCP1之间产生大电位差。地电压或负电压可以施加到擦除控制栅电极EGE。因此，在第一源极导电图案SCP1的与擦除控制栅电极EGE相邻的侧壁部分SP附近可以产生GIDL现象。例如，在第一源极导电图案SCP1的与擦除控制栅电极EGE相邻的侧壁部分SP附近可以引发耗尽层，并且在耗尽层中可以产生电子-空穴对。因为高擦除电压被施加到第一源极导电图案SCP1，所以电子可以被吸引到第一源极导电图案SCP1，并且空穴可以被提供到垂直半导体图案VS中，从而累积在与电极结构ST相邻的垂直半导体图案VS中。因为空穴累积在垂直半导体图案VS中，所以捕获在存储单元晶体管中的电荷可以被释放到垂直半导体图案VS。结果，存储在存储单元晶体管中的数据可以被擦除。
图5和6是示出根据本发明构思的一些实施方式的3D半导体存储器件的剖视图。为了说明的容易和方便，将省略对与上述实施方式中相同的技术特征的描述，并且在下文中将主要描述本实施方式与上述实施方式之间的不同之处。
参照图5，3D半导体存储器件可以包括外围逻辑结构PS和设置在外围逻辑结构PS上的单元阵列结构CS。单元阵列结构CS可以包括在水平半导体层100上的源极结构SC、在源极结构SC上的第一电极结构ST1、穿透第一电极结构ST1的第一垂直半导体图案VS1、在第一电极结构ST1上的第二电极结构ST2、以及穿透第二电极结构ST2的第二垂直半导体图案VS2。
第一垂直半导体图案VS1可以穿透第一电极结构ST1，从而连接到源极结构SC。第一垂直半导体图案VS1可以具有与上述垂直半导体图案VS基本相同的特征。例如，第一垂直半导体图案VS1的侧壁的部分可以连接到源极结构SC。第一位线导电垫PAD可以提供在第一垂直半导体图案VS1的顶端上。第二垂直半导体图案VS2可以穿透第二电极结构ST2，从而电连接到第一垂直半导体图案VS1。第二垂直半导体图案VS2可以由与第一垂直半导体图案VS1相同的半导体材料成分形成(例如，它们可以由相同材料或相同的材料组合构成)。第二位线导电垫PAD可以提供在第二垂直半导体图案VS2的顶端上。位线BL可以通过位线接触插塞BPLG电连接到第二位线导电垫PAD。
数据存储图案DSP可以设置在第一电极结构ST1与第一垂直半导体图案VS1之间以及在第二电极结构ST2与第二垂直半导体图案VS2之间。
公共源极插塞CPLG可以设置在第一电极结构ST1和第二电极结构ST2的侧壁上，并且可以连接到水平半导体层100。由绝缘材料形成的绝缘间隔物SS可以设置在公共源极插塞CPLG与第一电极结构ST1和第二电极结构ST2的侧壁之间。
参照图6，基板10可以包括单元阵列区CAR和外围电路区PCR。基板10可以包括具有半导体属性的材料(例如硅晶片)、绝缘材料(例如玻璃基板)、或者覆盖有绝缘材料的半导体或导体。
外围逻辑结构可以提供在基板10的外围电路区PCR上。源极结构SC可以设置在基板10的单元阵列区CAR上，电极结构ST可以提供在源极结构SC上。阱掺杂区10w可以提供在基板10的单元阵列区CAR中(即，在源极结构SC下方的基板10中)。根据示例性实施方式，阱掺杂区10w可以包括具有第一导电类型的掺杂剂，例如磷(P)或砷(As)，但本公开不限于此。在一些实施方式中，阱掺杂区10w可以被省略。阱掺杂区10w可以与源极结构SC接触。
垂直半导体图案VS可以穿透基板10的单元阵列区CAR上的电极结构ST，并且可以连接到源极结构SC。数据存储图案DSP可以设置在电极结构ST与每个垂直半导体图案VS之间。
在该示例性实施方式中，器件隔离层13可以设置在基板10的外围电路区PCR中以限定有源区。外围栅极堆叠PGS可以交叉有源区，并且外围栅极绝缘层11a和11b可以设置在基板10与外围栅极堆叠PGS之间。源极和漏极掺杂剂区可以提供在每个外围栅极堆叠PGS两侧的有源区中。每个外围栅极堆叠PGS可以包括顺序地堆叠在外围栅极绝缘层11a和11b的每个上的掺杂有掺杂剂(例如电荷载流子杂质)的外围多晶硅图案PCP、栅极金属图案PMP和外围硬掩模图案PHM。间隔物可以覆盖每个外围栅极堆叠PGS的两个侧壁。
虚设牺牲图案DP可以共形地覆盖外围栅极堆叠PGS和基板10的外围电路区PCR。例如，虚设牺牲图案DP可以由硅氮化物形成。
在一些实施方式中，电极结构ST的绝缘层ILD中的一个可以从单元阵列区CAR延伸到外围电路区PCR上以覆盖外围逻辑结构。例如，电极EGE、GGE、CGE和SGE之间的绝缘层ILD中的一个可以延伸以覆盖虚设牺牲图案DP。厚的平坦化绝缘层120可以提供在外围电路区PCR上。
图7至12是沿图2的线I-I'截取的剖视图，以示出根据本发明构思的一些实施方式的制造3D半导体存储器件的方法。
参照图2和7，外围逻辑结构PS可以形成在半导体基板10上。半导体基板10可以是体硅基板。器件隔离层13可以形成在半导体基板10中以限定有源区。
外围逻辑结构PS的形成可以包括在半导体基板10上形成外围逻辑电路PTR、形成连接到外围逻辑电路PTR的外围互连结构31和33、以及形成下绝缘层50。这里，外围逻辑电路PTR可以包括使用半导体基板10作为沟道的MOS晶体管。例如，外围逻辑电路PTR的形成可以包括在半导体基板10中形成限定有源区的器件隔离层13、形成顺序地堆叠在半导体基板10上的外围栅极绝缘层21和外围栅电极23、以及通过将掺杂剂注入到外围栅电极23两侧的半导体基板10中而形成源极/漏极区25。外围栅极间隔物可以形成在外围栅电极23的两个侧壁上。
下绝缘层50可以包括覆盖外围逻辑电路PTR的一个绝缘层或多个堆叠的绝缘层。例如，下绝缘层50可以包括硅氧化物层、硅氮化物层、硅氮氧化物层和低k电介质层中的至少一种。
外围互连结构31和33的形成可以包括形成穿透下绝缘层50的部分的外围接触插塞31、以及形成连接到外围接触插塞31的外围电路互连线33。
水平半导体层100可以通过在下绝缘层50上沉积半导体材料而形成。水平半导体层100可以由半导体材料形成。例如，水平半导体层100可以包括硅(Si)、锗(Ge)、硅-锗(SiGe)、镓-砷(GaAs)、铟-镓-砷(InGaAs)和铝-镓-砷(AlGaAs)中的至少一种或者其组合。水平半导体层100可以包括掺杂有电荷载流子杂质(例如第一导电类型(例如N型)的掺杂剂)的半导体材料和/或没有掺杂的电荷载流子杂质的本征半导体材料。水平半导体层100可以具有包括单晶结构、非晶结构和/或多晶结构的晶体结构。
第一缓冲绝缘层11可以形成在水平半导体层100上，下牺牲层LSL可以形成在第一缓冲绝缘层11上。第一缓冲绝缘层11可以通过热氧化水平半导体层100的表面而形成，或者可以通过沉积硅氧化物层而形成。
下牺牲层LSL可以具有暴露第一缓冲绝缘层11的部分或水平半导体层100的部分的开口OP。开口OP可以沿多个列布置。下牺牲层LSL可以由相对于第一缓冲绝缘层11具有蚀刻选择性的材料形成。例如，下牺牲层LSL可以由硅氮化物层、硅氮氧化物层、硅碳化物层和硅-锗层中的至少一个形成。
下牺牲层LSL的形成可以包括在水平半导体层100的整个顶表面上沉积下牺牲层、形成暴露沉积的下牺牲层的部分的第一掩模图案(未示出)、以及使用第一掩模图案作为蚀刻掩模蚀刻沉积的下牺牲层以暴露第一缓冲绝缘层11或水平半导体层100。
接着，第二缓冲绝缘层12和源极导电层SCP可以在具有开口OP的下牺牲层LSL上以基本均匀的厚度顺序地沉积。在某些实施方式中，第二缓冲绝缘层12可以被省略，并且源极导电层SCP可以被直接沉积在下牺牲层LSL上。第二缓冲绝缘层12和源极导电层SCP可以填充下牺牲层LSL的开口OP。当开口OP暴露水平半导体层100并且第二缓冲绝缘层12被省略时，源极导电层SCP可以在开口OP中接触水平半导体层100。例如，第二缓冲绝缘层12可以是硅氧化物层，并且源极导电层SCP可以是掺杂有N型掺杂剂和/或碳(C)的多晶硅层。
参照图2和8，模制结构110可以形成在源极导电层SCP上。模制结构110可以包括在垂直方向上交替堆叠的上牺牲层USL和绝缘层ILD。在模制结构110中，上牺牲层USL可以由相对于绝缘层ILD具有蚀刻选择性的材料形成。例如，上牺牲层USL可以由与绝缘层ILD的绝缘材料不同的绝缘材料形成。上牺牲层USL可以由与下牺牲层LSL相同的材料形成。例如，每个上牺牲层USL可以由硅氮化物层形成，并且每个绝缘层ILD可以由硅氧化物层形成。上牺牲层USL的厚度可以基本上彼此相等，并且绝缘层ILD中的至少一个的厚度可以不同于绝缘层ILD的另一(另外多个)绝缘层的厚度(厚度们)。
参照图2和9，垂直孔VH可以被形成以穿透模制结构110。垂直孔VH可以与形成在下牺牲层LSL中的开口OP间隔开。当在俯视图中被观察时，垂直孔VH可以在一个方向上布置成排或者成Z字形形式。
垂直孔VH的形成可以包括在模制结构110上形成硬掩模图案HMP、以及通过使用硬掩模图案HMP作为蚀刻掩模(例如各向异性地)蚀刻模制结构110、源极导电层SCP和下牺牲层LSL。水平半导体层100的顶表面可以通过用于形成垂直孔VH的各向异性蚀刻工艺的过蚀刻而被蚀刻，因而由垂直孔VH暴露的水平半导体层100的顶表面可以被凹入预定深度。例如，水平半导体层100的顶表面与垂直孔VH的底表面之间的垂直距离可以大于下牺牲层LSL的垂直厚度。此外，垂直孔VH的下部的宽度可以小于垂直孔VH的上部的宽度。
参照图2和10，垂直结构可以分别形成在垂直孔VH中。垂直结构的形成可以包括形成顺序地堆叠在每个垂直孔VH中的数据存储层DSL和垂直半导体图案VS。垂直孔的内侧壁上的数据存储层DSL和垂直半导体图案VS在与水平半导体层100的顶表面平行的方向上的厚度之和可以小于垂直孔在与水平半导体层100的顶表面平行的方向上的顶部宽度的约一半。例如，数据存储层DSL和垂直半导体图案VS可以在每个垂直孔中限定空的空间，并且该空的空间可以用绝缘材料VI填充。
诸如“约”或“近似”的术语可以反映仅以小的有关方式和/或以不显著改变某些元件的操作、功能或结构的方式变化的量、尺寸、取向或布局。例如，从“约0.1至约1”的范围可以涵盖诸如围绕0.1的诸如0％-5％偏差和围绕1的0％至5％偏差的范围，特别是如果这种偏差保持与列出的范围相同的效果。
数据存储层DSL可以具有基本均匀的厚度，并且可以共形地覆盖垂直孔的内侧壁。数据存储层DSL可以包括顺序堆叠的隧道绝缘层、电荷存储层和阻挡绝缘层。垂直半导体层可以通过化学气相沉积(CVD)方法或原子层沉积(ALD)方法在数据存储层DSL上以基本均匀的厚度沉积，并且可以对垂直半导体层执行平坦化工艺以形成垂直半导体图案VS。垂直半导体图案VS可以包括掺杂有掺杂剂(例如电荷载流子杂质)的半导体材料或未掺杂有掺杂剂的本征半导体材料。
随后，位线导电垫PAD可以形成在每个垂直半导体图案VS的顶端上。位线导电垫PAD可以是掺杂有掺杂剂的掺杂剂区，或者可以由导电材料形成。位线导电垫PAD的底表面可以位于比上牺牲层USL中最上面的上牺牲层的顶表面高的水平处。在形成位线导电垫PAD之后，第一层间绝缘层121可以形成在模制结构110上以覆盖位线导电垫PAD。
参照图2和11，源极结构SC可以形成在水平半导体层100与模制结构110之间。形成源极结构SC的工艺可以包括用第一源极导电图案SCP1替换下牺牲层LSL的工艺。如上所述，第一源极导电图案SCP1可以形成为接触垂直半导体图案VS的侧壁的部分。当形成第一源极导电图案SCP1时，第一缓冲绝缘层11的在下牺牲层LSL下方的部分可以被去除，因而第一源极导电图案SCP1可以与水平半导体层100接触。根据备选示例性实施方式，在形成第一源极导电图案SCP1之后，第一缓冲绝缘层11可以留在水平半导体层100上。此外，形成源极结构SC的工艺可以包括形成栅极隔离区GIR的工艺。栅极隔离区GIR可以具有沿第一方向D1延伸的线形，并且可以暴露水平半导体层100的顶表面。此外，栅极隔离区GIR可以穿透第二源极导电图案SCP2(即源极导电层SCP)的填充开口OP的部分。
稍后将参照图13A至21A和13B至21B更详细地描述根据本发明构思的一些实施方式的形成源极结构SC的方法。
参照图2和12，在形成源极结构SC之后，可以执行用电极EGE、GGE、CGE和SGE替换上牺牲层USL的工艺，以形成上述电极结构ST。稍后将参照图20A、20B、21A和21B更详细地描述形成电极结构ST的方法。
再次参照图2和3，在形成电极结构ST之后，绝缘间隔物SS和公共源极插塞CPLG可以形成在栅极隔离区GIR中。在一些实施方式中，绝缘间隔物SS的形成可以包括在其上形成电极结构ST的水平半导体层100上以均匀的厚度沉积间隔物层、以及对间隔物层执行回蚀刻工艺以暴露第一源极导电图案SCP1或水平半导体层100。随后，导电层可以被沉积以填充具有绝缘间隔物SS的栅极隔离区GIR，并且沉积的导电层可以被平坦化直到暴露第一层间绝缘层121的顶表面，从而形成公共源极插塞CPLG。公共源极插塞CPLG可以连接到水平半导体层100或第一源极导电图案SCP1。
此后，第二层间绝缘层123可以形成在第一层间绝缘层121上，以覆盖公共源极插塞CPLG的顶表面。位线接触插塞BPLG可以被形成以穿透第二层间绝缘层123和第一层间绝缘层121。位线接触插塞BPLG可以连接到位线导电垫PAD。上述位线BL可以形成在第二层间绝缘层123上。
图13A至21A是示出根据本发明构思的一些实施方式的形成3D半导体存储器件的源极结构的方法的剖视图。图13B至21B分别是图13A至21A的部分“A”的放大图。图18C、18D、19C和21C是图18A、19A和21A的部分“A”的放大图。
参照图2、13A和13B，垂直半导体图案VS可以如参照图10所述那样形成，然后，沟槽T可以被形成以穿透模制结构110。沟槽T可以与垂直半导体图案VS间隔开。沟槽T可以具有沿第一方向D1延伸的线形，并且可以在第二方向D2上彼此间隔开。
沟槽T的形成可以包括形成覆盖垂直半导体图案VS的第一层间绝缘层121、在第一层间绝缘层121上形成限定沟槽T的平面位置的掩模图案(未示出)、以及使用掩模图案作为蚀刻掩模各向异性地蚀刻模制结构110。上牺牲层USL的侧壁和绝缘层ILD的侧壁可以通过沟槽T暴露。源极导电层SCP可以在用于形成沟槽T的各向异性蚀刻工艺中用作蚀刻停止层，并且沟槽T可以暴露源极导电层SCP的部分。
参照图2、14A和14B，牺牲间隔物层130可以形成在沟槽T的内表面上。牺牲间隔物层130可以共形地覆盖沟槽T的侧壁和底表面。例如，牺牲间隔物层130可以覆盖由沟槽T暴露的上牺牲层USL的侧壁、绝缘层ILD的侧壁以及源极导电层SCP的顶表面。牺牲间隔物层130可以由相对于模制结构110和下牺牲层LSL具有蚀刻选择性的材料形成。例如，牺牲间隔物层130可以由多晶硅层形成。牺牲间隔物层130的厚度可以小于沟槽T的宽度的约一半，并且牺牲间隔物层130可以通过沉积工艺以基本均匀的厚度沉积。
参照图2、15A和15B，可以对牺牲间隔物层130执行各向异性蚀刻工艺，以形成覆盖沟槽T的侧壁(即模制结构110的侧壁)的牺牲间隔物131。在用于形成牺牲间隔物131的各向异性蚀刻工艺期间，沟槽T下方的源极导电层SCP可以被蚀刻。因此，通孔H可以形成在沟槽T下方。通孔H可以穿透源极导电层SCP以暴露下牺牲层LSL。与下牺牲层LSL的开口OP重叠的通孔H可以暴露水平半导体层100在开口OP下方的部分。
参照图2、16A和16B，可以对由通孔H暴露的下牺牲层LSL执行各向同性蚀刻工艺，以形成暴露数据存储层DSL的部分的水平凹陷区HR。在各向同性蚀刻工艺中，水平凹陷区HR可以使用相对于牺牲间隔物131、第一缓冲绝缘层11和第二缓冲绝缘层12以及数据存储层DSL具有蚀刻选择性的蚀刻配方被形成。当下牺牲层LSL包括硅氮化物层或硅氮氧化物层时，对下牺牲层LSL执行的各向同性蚀刻工艺可以使用包括磷酸的蚀刻溶液。
水平凹陷区HR可以从通孔H横向延伸到源极导电层SCP与水平半导体层100之间。例如，水平凹陷区HR可以是源极导电层SCP与水平半导体层100之间的空的空间。水平凹陷区HR可以暴露数据存储层DSL的在源极导电层SCP与水平半导体层100之间的部分。当形成水平凹陷区HR时，源极导电层SCP的填充下牺牲层LSL的开口OP的部分可以用作防止模制结构110倒塌的支撑件。
参照图2、17A和17B，数据存储层DSL的由水平凹陷区HR暴露的部分可以被各向同性地蚀刻，以形成暴露垂直半导体图案VS的部分的底切区UC。底切区UC可以是从水平凹陷区HR垂直延伸的空的空间，并且可以被限定在源极导电层SCP的侧壁与垂直半导体图案VS之间。
因为对围绕每个垂直半导体图案VS的数据存储层DSL执行各向同性蚀刻工艺，所以数据存储层DSL可以被划分为彼此垂直间隔开的数据存储图案DSP和虚设数据存储图案DSPa。对数据存储层DSL执行的各向同性蚀刻工艺可以使用相对于水平半导体层100、源极导电层SCP、垂直半导体图案VS和牺牲间隔物131具有蚀刻选择性的蚀刻配方。
数据存储层DSL的各向同性蚀刻可以包括顺序地且各向同性地蚀刻由水平凹陷区HR暴露的阻挡绝缘层BLK、电荷存储层CIL和隧道绝缘层TIL。更详细地，用于形成底切区UC的各向同性蚀刻工艺可以包括用于蚀刻阻挡绝缘层BLK的一部分的第一蚀刻工艺、用于蚀刻电荷存储层CIL的一部分的第二蚀刻工艺、以及用于蚀刻隧道绝缘层TIL的一部分的第三蚀刻工艺。第一蚀刻工艺、第二蚀刻工艺和第三蚀刻工艺可以被顺序地执行。这里，第一蚀刻工艺和第三蚀刻工艺可以使用包括氢氟酸或硫酸的蚀刻溶液，第二蚀刻工艺可以使用包括磷酸的蚀刻溶液。
数据存储图案DSP的底表面和虚设数据存储图案DSPa的顶表面可以通过形成底切区UC而被限定。数据存储图案DSP的底表面和虚设数据存储图案DSPa的顶表面可以具有锥形形状。此外，数据存储图案DSP的底表面的水平和虚设数据存储图案DSPa的顶表面的水平可以通过数据存储层DSL的各向同性蚀刻工艺而被改变。因为对数据存储层DSL执行第一蚀刻工艺、第二蚀刻工艺和第三蚀刻工艺以形成底切区UC，所以数据存储图案DSP的底表面和虚设数据存储图案DSPa的顶表面可以具有弯曲或弯折的表面。
此外，在数据存储层DSL的各向同性蚀刻工艺期间，由水平凹陷区HR暴露的第一缓冲绝缘层11和第二缓冲绝缘层12可以被蚀刻，以通过水平凹陷区HR暴露源极导电层SCP的底表面和水平半导体层100的顶表面。
在形成底切区UC之后，水平凹陷区HR的高度(即水平半导体层100的顶表面与源极导电层SCP的底表面之间的距离)可以小于通孔H的宽度。
参照图2、18A、18B、18C和18D，侧壁接触层SCL可以形成在底切区UC、水平凹陷区HR、通孔H和沟槽T中。侧壁接触层SCL可以使用化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺形成。侧壁接触层SCL可以是掺杂有掺杂剂例如N型掺杂剂的半导体层。
侧壁接触层SCL可以覆盖底切区UC、水平凹陷区HR和通孔H的内表面。侧壁接触层SCL可以不完全填充通孔H，并且可以限定间隙区G。侧壁接触层SCL可以接触垂直半导体图案VS的在源极导电层SCP下方的部分。
更详细地，在用于形成侧壁接触层SCL的沉积工艺中，半导体源气体可以被供应到底切区UC、水平凹陷区HR和通孔H中，因而半导体材料可以从底切区UC、水平凹陷区HR和通孔H的内表面起被沉积。
当形成侧壁接触层SCL时，半导体材料可以从水平半导体层100的顶表面和源极导电层SCP的底表面起被垂直沉积，因而不连续界面S和/或气隙AG可以形成在水平半导体层100的顶表面与源极导电层SCP的底表面之间的水平处。不连续界面S或气隙AG可以与通孔H水平间隔开。此外，当形成侧壁接触层SCL时，半导体材料可以在水平方向上从通孔H的侧壁和经底切区UC暴露的垂直半导体图案VS的侧壁起被沉积，因而不连续界面S和/或气隙AG可以与垂直半导体图案VS水平间隔开。
在一些实施方式中，当形成侧壁接触层SCL时，半导体材料可以从水平半导体层100的顶表面、源极导电层SCP的底表面和通孔H的侧壁起被沉积，因而如图18B所示，侧壁接触层SCL可以在水平凹陷区HR中的与通孔H的中心重叠的位置处限定气隙AG。
当形成侧壁接触层SCL时，半导体材料的沉积速率可以取决于由水平凹陷区HR暴露的表面的特性而改变。例如，水平半导体层100的顶表面上的半导体材料的沉积速率可以不同于源极导电层SCP的底表面上的半导体材料的沉积速率。此外，当形成侧壁接触层SCL时，半导体材料的晶体结构可以取决于由水平凹陷区HR暴露的表面的晶体结构确定。在一些实施方式中，如图18B所示，沉积在水平半导体层100的顶表面上的半导体材料的厚度Ta可以小于沉积在源极导电层SCP的底表面上的半导体材料的厚度Tb。根据备选示例性实施方式，沉积在水平半导体层100的顶表面上的半导体材料的厚度可以基本上等于沉积在源极导电层SCP的底表面上的半导体材料的厚度。沉积在牺牲间隔物131的侧壁上的侧壁接触层SCL可以比牺牲间隔物131更厚。
在一些实施方式中，当水平半导体层100是单晶硅层并且源极导电层SCP是多晶硅层时，由侧壁接触层SCL形成的不连续界面S或气隙AG离水平半导体层100的顶表面可以比离源极导电层SCP的底表面更近，如图18B和18C所示。此外，单晶硅可以沉积在水平半导体层100的顶表面上，并且非晶硅可以沉积在源极导电层SCP的底表面上。根据备选示例性实施方式，非晶硅或多晶硅可以沉积在水平半导体层100的顶表面和源极导电层SCP的底表面上。在某些实施方式中，当水平半导体层100和源极导电层SCP两者都由多晶硅形成时，不连续界面S(例如接缝)或气隙AG(例如空隙)可以形成在离水平半导体层100的顶表面和源极导电层SCP的底表面基本上相等的距离处。
参照图18C，由侧壁接触层SCL限定的间隙区G的底端可以低于源极导电层SCP的底表面。根据备选示例性实施方式，参照图18D，侧壁接触层SCL可以被沉积以填充通孔H的下部。例如，由侧壁接触层SCL限定在通孔H中的间隙区G的底端可以位于比源极导电层SCP的底表面高的水平处。
参照图2、19A和19B，可以对侧壁接触层SCL执行各向同性蚀刻工艺以形成第一源极导电图案SCP1。第一源极导电图案SCP1可以形成在底切区UC和水平凹陷区HR中。
此外，在侧壁接触层SCL的各向同性蚀刻工艺中还可以蚀刻牺牲间隔物131，以形成暴露模制结构110的上牺牲层USL和绝缘层ILD的侧壁的栅极隔离区GIR。侧壁接触层SCL和牺牲间隔物131的各向同性蚀刻工艺可以使用相对于模制结构110具有蚀刻选择性的蚀刻配方。侧壁接触层SCL和牺牲间隔物131的各向同性蚀刻工艺可以是使用标准清洁1(SC1)溶液、氨(NH4OH)水、氢氧化钾(KOH)或乙二胺邻苯二酚(EDP)的湿蚀刻工艺。
模制结构110的侧壁可以通过侧壁接触层SCL和牺牲间隔物131的各向同性蚀刻工艺被暴露。在一些实施方式中，因为不连续界面S或气隙AG与通孔H水平间隔开，所以S或AG在各向同性蚀刻工艺期间可以不被暴露。
例如，栅极隔离区GIR可以限定第一源极导电图案SCP1的侧壁，并且可以暴露水平半导体层100。在一些实施方式中，当形成栅极隔离区GIR时，第一源极导电图案SCP1的侧壁可以横向凹入。根据某些实施方式，如图19C所示，在侧壁接触层SCL和牺牲间隔物131的各向同性蚀刻工艺中，水平半导体层100的由栅极隔离区GIR暴露的部分可以被蚀刻以形成凹陷区RS。这里，凹陷区RS可以由相对于水平半导体层100的顶表面倾斜的侧壁限定。
参照图2、20A和20B，由栅极隔离区GIR暴露的上牺牲层USL可以被去除，以在绝缘层ILD之间形成栅极区GR。上牺牲层USL可以使用相对于绝缘层ILD、数据存储图案DSP以及第一源极导电图案SCP1和第二源极导电图案SCP2具有蚀刻选择性的蚀刻配方被各向同性地蚀刻，从而形成栅极区GR。栅极区GR可以从栅极隔离区GIR横向延伸，并且可以分别暴露数据存储图案DSP的侧壁的部分。
参照图2、21A、21B和21C，水平绝缘图案HL可以被形成以共形地覆盖栅极区GR的内表面。水平绝缘图案HL可以形成为在栅极区GR的内表面上具有基本均匀的厚度。
电极EGE、GGE、CGE和SGE可以被形成以分别填充具有水平绝缘图案HL的栅极区GR。电极EGE、GGE、CGE和SGE可以部分填充栅极区GR或者可以完全填充栅极区GR。在一些实施方式中，电极EGE、GGE、CGE和SGE的形成可以包括顺序地沉积金属氮化物层(例如TiN、TaN或WN)和金属层(例如W、Al、Ti、Ta、Co或Cu)。随后，设置在栅极隔离区GIR中的金属氮化物层和金属层可以被去除，以分别在栅极区GR中局部地形成电极EGE、GGE、CGE和SGE。
在根据本发明构思的一些实施方式的3D半导体存储器件中，电极结构可以设置在与水平半导体层的顶表面平行的源极结构上，并且源极结构可以接触用作存储单元晶体管的沟道的垂直半导体图案的侧壁的下部。因此，用于垂直半导体图案与源极结构之间的电连接的工艺可以被省略。
源极结构的第一源极导电图案的一部分可以在与水平半导体层的顶表面垂直的方向上突出，以优化第一源极导电图案和擦除控制栅电极(其与电极结构的最下层对应)之间的距离。因此，在存储单元阵列的擦除操作中可以优化栅诱导漏极泄漏(GIDL)电流的发生，因而可以改善3D半导体存储器件的操作特性。
第一源极导电图案可以包括不连续界面(例如接缝)或气隙。因为不连续界面(例如接缝)或气隙与公共源极插塞横向间隔开，所以可以防止制造3D半导体存储器件的工艺中第一源极导电图案的损失。
虽然已经参照示例实施方式描述了本发明构思，但是对本领域技术人员将明显的是，可以进行各种改变和修改而不背离本发明构思的精神和范围。因此，应理解，上述实施方式不是限制性的，而是说明性的。因此，本发明构思的范围将由所附权利要求及其等同物的最宽的可允许解释确定，而不应受前面描述的约束或限制。
本申请要求享有2018年4月30日向韩国知识产权局提交的韩国专利申请第10-2018-0050096号的优先权，其公开通过引用全文在此合并。

Claims (25)

1.一种三维(3D)半导体存储器件，包括：
在水平半导体层上的源极结构，所述源极结构包括顺序地堆叠在所述水平半导体层上的第一源极导电图案和第二源极导电图案；
电极结构，包括垂直地堆叠在所述源极结构上的多个电极；以及
垂直半导体图案，穿透所述电极结构和所述源极结构，其中所述垂直半导体图案的侧壁的一部分与所述源极结构接触，
其中所述第一源极导电图案包括不连续界面，所述不连续界面在所述水平半导体层的顶表面与所述第二源极导电图案的底表面之间的水平处。
2.根据权利要求1所述的三维半导体存储器件，其中所述不连续界面与所述水平半导体层的所述顶表面间隔开第一距离，并且与所述第二源极导电图案的所述底表面间隔开第二距离，所述第二距离不同于所述第一距离。
3.根据权利要求1所述的三维半导体存储器件，其中所述不连续界面离所述水平半导体层的所述顶表面比离所述第二源极导电图案的所述底表面更近。
4.根据权利要求1所述的三维半导体存储器件，其中所述水平半导体层的所述顶表面与所述不连续界面之间的距离等于所述第二源极导电图案的所述底表面与所述不连续界面之间的距离。
5.根据权利要求1所述的三维半导体存储器件，其中所述不连续界面与所述垂直半导体图案横向间隔开。
6.根据权利要求1所述的三维半导体存储器件，其中所述第一源极导电图案包括与所述水平半导体层的所述顶表面相邻的下部、与所述第二源极导电图案的所述底表面相邻的上部、以及侧壁部分，所述侧壁部分围绕所述垂直半导体图案的所述侧壁的所述部分并且在所述第二源极导电图案与所述垂直半导体图案之间延伸。
7.根据权利要求6所述的三维半导体存储器件，其中所述第一源极导电图案包括掺杂有电荷载流子杂质的半导体材料，以及
其中所述下部和所述上部在所述第一源极导电图案中具有彼此不同的晶体结构。
8.根据权利要求6所述的三维半导体存储器件，其中所述第一源极导电图案包括掺杂有电荷载流子杂质的半导体材料，以及
其中所述下部和所述上部在所述第一源极导电图案中具有相同的晶体结构。
9.根据权利要求6所述的三维半导体存储器件，其中所述水平半导体层包括单晶硅或多晶硅，以及
其中所述第一源极导电图案的所述下部包括非晶硅或单晶硅。
10.根据权利要求6所述的三维半导体存储器件，其中所述第一源极导电图案的所述上部包括非晶硅或多晶硅，以及
其中所述第二源极导电图案包括多晶硅。
11.根据权利要求6所述的三维半导体存储器件，其中所述第二源极导电图案的所述底表面与所述水平半导体层的所述顶表面垂直间隔开第一距离，以及
其中所述第二源极导电图案的一个侧壁与所述垂直半导体图案的一个侧壁水平间隔开第二距离，所述第二距离小于所述第一距离。
12.根据权利要求1所述的三维半导体存储器件，其中所述第一源极导电图案和所述第二源极导电图案包括掺杂有具有第一导电类型的电荷载流子杂质的半导体材料，以及
其中所述第一源极导电图案中的所述电荷载流子杂质的浓度大于所述第二源极导电图案中的所述电荷载流子杂质的浓度。
13.根据权利要求1所述的三维半导体存储器件，还包括：
源极插塞，设置在所述电极结构和所述源极结构的侧壁上并且连接到所述水平半导体层；以及
绝缘间隔物，设置在所述源极插塞与所述电极结构之间，
其中所述不连续界面与所述垂直半导体图案和所述源极插塞横向间隔开。
14.根据权利要求1所述的三维半导体存储器件，还包括：
数据存储图案，在所述垂直半导体图案与所述电极结构之间垂直延伸，
其中所述数据存储图案的底表面与所述第一源极导电图案的一部分接触。
15.根据权利要求14所述的三维半导体存储器件，其中所述数据存储图案的所述底表面位于所述多个电极中最下面的电极的底表面与所述第二源极导电图案的所述底表面之间的水平处。
16.一种三维(3D)半导体存储器件，包括：
在水平半导体层上的源极结构，所述源极结构包括顺序地堆叠在所述水平半导体层上的第一源极导电图案和第二源极导电图案；
电极结构，包括堆叠在所述源极结构上的多个电极；以及
垂直半导体图案，在与所述水平半导体层的顶表面垂直的方向上穿透所述电极结构和所述源极结构，其中所述垂直半导体图案的侧壁的一部分与所述源极结构接触，
其中所述第一源极导电图案包括与所述水平半导体层的顶表面相邻的下部、以及与所述第二源极导电图案的底表面相邻的上部，所述上部和所述下部具有彼此不同的晶体结构。
17.根据权利要求16所述的三维半导体存储器件，其中所述第一源极导电图案还包括侧壁部分，所述侧壁部分在与所述水平半导体层的所述顶表面垂直的所述方向上从所述上部和所述下部延伸并且围绕所述垂直半导体图案的所述侧壁的所述部分。
18.根据权利要求17所述的三维半导体存储器件，其中所述侧壁部分的顶表面位于所述多个电极中最下面的电极的底表面与所述第一源极导电图案的顶表面之间的水平处，以及
其中所述侧壁部分的底表面位于所述垂直半导体图案的底表面与所述水平半导体层的所述顶表面之间的水平处。
19.根据权利要求16所述的三维半导体存储器件，其中所述第一源极导电图案的所述上部包括非晶硅或多晶硅，所述第一源极导电图案的所述下部包括单晶硅。
20.根据权利要求16所述的三维半导体存储器件，其中所述第一源极导电图案的所述上部包括非晶硅，所述第一源极导电图案的所述下部包括多晶硅。
21.根据权利要求16所述的三维半导体存储器件，其中所述第一源极导电图案包括在所述下部与所述上部之间的接缝或气隙。
22.根据权利要求21所述的三维半导体存储器件，其中所述接缝或所述气隙与所述水平半导体层的所述顶表面间隔开第一距离，并且与所述第二源极导电图案的所述底表面间隔开第二距离，所述第二距离不同于所述第一距离。
23.根据权利要求22所述的三维半导体存储器件，还包括：
公共源极插塞，设置在所述电极结构和所述源极结构的侧壁上并且连接到所述水平半导体层；以及
绝缘间隔物，设置在所述电极结构与所述公共源极插塞之间，
其中所述接缝或所述气隙与所述绝缘间隔物水平间隔开。
24.根据权利要求16所述的三维半导体存储器件，其中所述第一源极导电图案和所述第二源极导电图案包括掺杂有第一导电类型的电荷载流子杂质的半导体材料，所述第一源极导电图案中的所述电荷载流子杂质的浓度不同于所述第二源极导电图案中的所述电荷载流子杂质的浓度。
25.根据权利要求16所述的三维半导体存储器件，还包括：
数据存储图案，设置在所述垂直半导体图案与所述电极结构之间，
其中所述数据存储图案的底表面位于比所述第二源极导电图案的所述底表面高的水平处。
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