KR20140067240A - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

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Abstract

반도체 소자 및 그 제조 방법에서, 제1 영역의 기판 상에는 상기 기판 표면 일부를 노출하는 콘택홀들을 포함하는 층간 절연막이 구비된다. 상기 콘택홀들 내부에는 제1 베리어 금속막 패턴, 제1 금속막 패턴이 적층된 콘택 플러그들이 구비된다. 상기 콘택 플러그들 및 층간 절연막 상부면과 직접 접촉하고, 금속 물질만으로 이루어지는 제2 금속막 패턴들이 구비된다. 상기 반도체 소자는 배선 구조의 높이가 낮으므로, 기생 커패시턴스가 감소된다.

Description

반도체 소자 및 이의 제조 방법{A SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것이다. 보다 상세하게는, 고집적화된 디램 소자의 제조 방법에 관한 것이다.
최근의 디램 등의 반도체 소자가 고집적화되고 있다. 이러한 집적도의 증가로 인해, 반도체 소자에 포함되는 배선들을 형성하는 것과, 우수한 성능의 스위칭 소자를 형성하는 것이 용이하지 않다. 그러므로, 저저항을 가지면서 이웃하는 배선 간의 기생 커패시턴스가 감소되는 배선 구조와 우수한 특성을 갖는 스위칭 소자를 포함하는 반도체 소자 및 그 제조 방법이 요구되고 있다.
본 발명의 목적은 배선 구조를 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 목적은 상기한 반도체 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 제1 영역의 기판 상에는 상기 기판 표면 일부를 노출하는 콘택홀들을 포함하는 층간 절연막이 구비된다. 상기 콘택홀들 내부에는 제1 베리어 금속막 패턴 및 제1 금속막 패턴이 적층된 콘택 플러그들이 구비된다. 상기 콘택 플러그들 및 층간 절연막 상부면과 직접 접촉하고, 금속 물질만으로 이루어지는 제2 금속막 패턴들이 구비된다.
본 발명의 일 실시예에서, 제2 영역의 기판 상에 구비되는 게이트 절연막이 구비될 수 있다. 또한, 상기 게이트 절연막 상에 하부 게이트 패턴, 상기 제2 베리어 금속막 패턴, 상기 제3 금속막 패턴 및 상기 제4 금속막 패턴이 적층되는 구조의 게이트 전극 구조물이 더 포함될 수 있다.
상기 제1 및 제2 베리어 금속막 패턴은 동일한 물질을 포함할 수 있다.
상기 제2 및 제4 금속막 패턴은 동일한 금속 물질을 포함할 수 있다.
상기 제2 금속막 패턴은 상기 제3 및 제4 금속막 패턴이 적층된 구조에 비해 낮은 높이를 가질 수 있다.
상기 제2 금속막 패턴과 제4 금속막 패턴은 실질적으로 동일한 높이를 가질 수 있다.
본 발명의 일 실시예에서, 상기 제2 금속막 패턴은 라인 형상을 가질 수 있다.
본 발명의 일 실시예에서, 상기 제2 금속막 패턴은 각각의 상기 콘택 플러그들및 층간 절연막과 접촉되는 고립된 섬 형상을 가질 수 있다.
본 발명의 일 실시예에서, 상기 하부 게이트 패턴은 폴리실리콘을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제2 금속막 패턴의 저면은 상기 콘택 플러그들과 직접 접촉되는 영역과 상기 층간 절연막과 직접 접촉되는 영역을 각각 포함할 수 있다.
본 발명의 일 실시예에서, 상기 하나의 제2 금속막 패턴의 저면에서 상기 콘택 플러그들과 직접 접촉되는 영역의 면적은 상기 하나의 제2 금속막 패턴 저면 전체 면적의 30% 내지 70%일 수 있다.
본 발명의 일 실시예에서, 상기 콘택홀들의 측벽에 절연 물질을 포함하는 이너 스페이서가 구비될 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 셀 영역의 기판 상에 층간 절연막을 형성한다. 코어 페리 영역의 기판 상에 게이트 절연막 및 하부 게이트 전극막을 형성한다. 상기 층간 절연막을 식각하여 상기 셀 영역의 기판 표면의 일부를 노출하는 콘택홀들을 형성한다. 상기 층간 절연막 상부면, 상기 콘택홀들의 내부 및 상기 하부 게이트 전극막 상에 베리어 금속막 및 제1 금속막을 순차적으로 형성한다. 상기 코어 페리 영역의 제1 금속막은 그대로 남기면서, 상기 셀 영역의 베리어 금속막 및 제1 금속막을 평탄화하여, 상기 콘택홀들 내부에 베리어 금속막 패턴 및 제1 금속막 패턴을 포함하는 콘택 플러그들을 형성한다. 상기 층간 절연막, 콘택 플러그들 및 코어 페리 영역의 제1 금속막 상에 제2 금속막을 형성한다. 상기 제2 금속막을 패터닝하여, 셀 영역에 상기 콘택 플러그들 및 층간 절연막과 직접 접촉하는 라인 형상의 제2 금속막 패턴을 형성하고, 코어 페리 영역에 제4 금속막 패턴을 형성한다. 또한, 상기 코어 페리 영역의 제1 금속막, 베리어 금속막 및 하부 전극막을 순차적으로 패터닝하여 하부 게이트 패턴, 제2 베리어 금속막 패턴, 제3 금속막 패턴 및 상기 제4 금속막 패턴이 적층되는 구조의 게이트 전극 구조물을 형성한다.
본 발명의 일 실시예에서, 상기 콘택홀들을 형성한 다음, 상기 콘택홀들의 측벽에 절연 물질을 포함하는 이너 스페이서를 더 형성할 수 있다.
본 발명의 일 실시예에서, 상기 하부 게이트 전극막은 폴리실리콘을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제2 금속막은 상기 제1 금속막과 동일한 금속 물질을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 베리어 금속막은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 포함하는 군에서 어느 선택된 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제1 및 제2 금속막은 텅스텐, 알루미늄 및 구리를 포함하는 군에서 어느 선택된 적어도 하나를 포함할 수 있다.
본 발명에 따른 반도체 소자는 셀 영역에 형성되는 배선 구조물의 높이가 감소된다. 그러므로, 상기 배선 구조물들 간의 기생 커패시턴스가 감소된다. 또한, 코어 페리 영역의 기판에는 금속 게이트를 포함하는 트랜지스터가 포함된다. 그러므로, 상기 반도체 소자는 고집적화되면서 고성능을 갖는다.
도 1은 본 발명의 실시예 1에 따른 반도체 소자의 배선 구조물을 나타내는 사시도이다.
도 2 내지 도 5는 도 1에 도시된 배선 구조물의 형성 방법을 나타내는 사시도들이다.
도 6은 본 발명의 실시예 2에 따른 반도체 소자의 셀 영역을 나타내는 평면도이다.
도 7은 본 발명의 실시예 2에 따른 반도체 소자의 단면도이다.
도 8은 도 7에서 비트 라인 구조물 및 게이트 구조물 부분을 나타내는 단면도이다.
도 9 내지 도 19는 도 7에 도시된 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 20 내지 도 22는 각 단면도에 대응하는 평면도들이다.
도 23은 본 발명의 실시예 3에 따른 반도체 소자의 배선 구조물을 나타내는 사시도이다.
도 24는 도 23에 도시된 반도체 소자의 배선 구조물의 제조 방법을 나타내는 사시도이다.
도 25는 본 발명의 실시예 4에 따른 반도체 소자의 단면도이다.
도 26 내지 도 29는 도 25에 도시된 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 30은 예시적인 실시예들에 따른 컴퓨팅 시스템의 개략적인 구성을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
배선 구조물
도 1은 본 발명의 실시예 1에 따른 반도체 소자의 배선 구조물을 나타내는 사시도이다.
도 1을 참조하면, 반도체 물질을 포함하는 기판(10)이 포함된다. 상기 기판(10)에는 트랜지스터와 같은 소자들이 형성되어 있을 수 있다.
상기 기판(10) 상에는 층간 절연막(12)이 구비된다. 상기 층간 절연막(12)은 실리콘 산화물을 포함할 수 있다. 상기 층간 절연막(12)에는 상기 기판(10) 표면 일부를 노출하는 콘택홀들(14)이 포함되어 있다. 상기 콘택홀들(14)은 기판(10) 표면 일부를 노출하는 형상으로 도시되어 있으나, 폴리실리콘 패턴과 같은 반도체 물질을 노출하는 형상을 가질 수도 있다.
상기 콘택홀들(14)의 내벽에는 절연 물질로 형성되는 이너 스페이서(16)가 구비될 수 있다. 상기 이너 스페이서(16)는 층간 절연막(12)과의 식각 선택비가 높은 절연 물질을 포함할 수 있다. 예를들어, 상기 이너 스페이서(16)는 실리콘 질화물을 포함할 수 있다. 그러나, 상기 이너 스페이서(16)는 필수적인 요소는 아니기 때문에, 상기 이너 스페이서(16)가 구비되지 않을 수도 있다.
상기 이너 스페이서(16)를 포함하고 있는 각각의 콘택홀들(14)의 내부에는 콘택 플러그(23)가 구비된다. 상기 콘택 플러그(23)들은 베리어 금속막 패턴(20a) 및 제1 금속막 패턴(22a)을 포함한다.
상기 베리어 금속막 패턴(20a)은 상기 콘택홀들(14)의 측벽 및 저면을 따라 형성된다. 상기 베리어 금속막 패턴(20a)은 상기 콘택홀들(14)에 의해 노출되는 기판(10) 표면과 직접 접촉되는 형상을 갖는다. 상기 베리어 금속막 패턴(20a)이 구비됨으로써, 상기 콘택 플러그(23)는 상기 기판(10)과 오믹 콘택이 될 수 있다. 상기 베리어 금속막 패턴(20a)으로 사용될 수 있는 물질의 예로는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 들 수 있다. 이들은 단독 또는 2 이상을 적층된 형상을 가질 수 있다. 예를들어, 상기 베리어 금속막 패턴(20a)은 티타늄막 및 티타늄 질화막을 적층된 형상을 가질 수 있다.
상기 제1 금속막 패턴(22a)은 상기 베리어 금속막 패턴(20a) 상에 구비된다. 상기 제1 금속막 패턴(22a)은 상기 콘택홀들(14) 내부에만 위치하게 되며, 상기 콘택홀들(14) 내부를 완전하게 채우는 형상을 갖는다. 또한, 상기 제1 금속막 패턴(22a)의 상부면은 상기 층간 절연막(12)의 상부면과 동일한 평면에 위치하면서 평탄한 형상을 가질 수 있다. 상기 제1 금속막 패턴(22a)으로 사용될 수 있는 금속 물질의 예로는 텅스텐, 알루미늄, 구리 등을 들 수 있다. 이들은 단독으로 사용되는 것이 바람직하지만, 2 이상이 적층되는 구조를 가질 수도 있다. 일 예로, 상기 제1 금속막 패턴(22a)은 텅스텐을 포함할 수 있다.
상기 층간 절연막(12) 상에 상기 제1 금속막 패턴(22a)과 접촉하면서 연장되는 라인 형상의 제2 금속막 패턴(24a)이 구비된다. 상기 제2 금속막 패턴(24a)으로 사용될 수 있는 금속 물질의 예로는 텅스텐, 알루미늄, 구리 등을 들 수 있다. 이들은 단독으로 사용되는 것이 바람직하지만, 2 이상이 적층되는 구조를 가질 수도 있다. 일 예로, 상기 제2 금속막 패턴(24a)은 텅스텐을 포함할 수 있다.
상기 제1 및 제2 금속막 패턴(22a, 24a)의 접착 특성이 양호하게 되도록 하기 위하여, 상기 제2 금속막 패턴(24a)은 상기 제1 금속막 패턴(22a)과 동일한 금속 물질로 형성되는 것이 바람직하다. 그러나, 다른 예로, 상기 제2 금속막 패턴(24a)은 상기 제1 금속막 패턴(22a)과 다른 금속 물질로 형성될 수도 있다.
또한, 상기 제2 금속막 패턴(24a)의 접착 특성이 양호해지기 위하여, 상기 제2 금속막 패턴(24a)과 상기 베리어 금속막 패턴(20a)을 포함하고 있는 콘택 플러그(23)와의 접촉 면적이 증가되는 것이 바람직하다. 그러므로, 상기 하나의 라인 형상의 제2 금속막 패턴(22a) 저면에서 상기 콘택 플러그들(23)과 직접 접촉되는 영역의 면적은 상기 하나의 제2 금속막 패턴(22a) 저면 전체 면적의 30% 내지 70%인 것이 바람직하다.
도시된 것과 같이, 상기 제1 및 제2 금속막 패턴(22a, 24a) 사이에는 베리어 금속막이 구비되지 않는다. 또한, 상기 제2 금속막 패턴(24a) 및 층간 절연막(12) 사이에는 베리어 금속막이 구비되지 않는다. 즉, 상기 제1 및 제2 금속막 패턴(22a, 24a)은 직접 접촉되는 형상을 갖는다. 또한, 상기 제2 금속막 패턴(24a)과 상기 층간 절연막(12) 상부면과 직접 접촉되는 형상을 갖는다.
상기 제2 금속막 패턴(24a) 상에는 하드 마스크 패턴(26a)이 구비될 수 있다. 상기 하드 마스크 패턴(26a)은 실리콘 질화물을 포함할 수 있다.
설명한 것과 같이, 상기 제1 및 제2 금속막 패턴(22a, 24a) 사이와, 상기 제2 금속막 패턴(24a) 및 층간 절연막(12) 사이에는 베리어 금속막이 구비되지 않기 때문에, 상기 베리어 금속막이 형성되어야 할 높이만큼 전체 금속 배선의 높이가 감소될 수 있다. 이와같이, 금속 배선의 높이가 감소됨으로써, 상기 제2 금속막 패턴(24a) 사이에서 발생되는 기생 커패시턴스도 감소될 수 있다.
도 2 내지 도 5는 도 1에 도시된 배선 구조물의 형성 방법을 나타내는 사시도들이다.
도 2를 참조하면, 기판(10) 상에 층간 절연막(12)을 형성한다. 상기 층간 절연막(12)은 실리콘 산화물을 포함할 수 있다. 상기 층간 절연막(12)의 일부를 식각하여 상기 기판(10) 표면의 일부 영역을 노출하는 콘택홀들(14)을 형성한다.
상기 콘택홀들(14) 내벽 및 저면과 상기 층간 절연막(12) 상에 절연 물질로 이루어지는 스페이서막(도시안됨)을 형성한다. 상기 스페이서막은 상기 층간 절연막과의 식각 선택비가 높은 물질을 포함할 수 있다. 예를들어, 상기 스페이서막은 실리콘 질화물을 포함할 수 있다. 이 후, 상기 스페이서막을 이방성 식각하여 상기 콘택홀들(14)의 내벽에 이너 스페이서(16)를 형성한다. 다른 실시예로, 상기 이너 스페이서(16)는 형성되지 않을 수도 있으며, 이 경우 상기 이너 스페이서(16)를 형성하는 공정들은 생략될 수도 있다.
도 3을 참조하면, 상기 층간 절연막(12) 상부면과 이너 스페이서(16)를 포함하고 있는 콘택홀들(14)의 내벽 및 기판 표면 부위를 따라 베리어 금속막(20)을 형성한다. 상기 베리어 금속막(20)은 상기 콘택홀들(14)의 일부만 채우면서 상기 콘택홀들(14)의 내부의 표면 프로파일을 따라 형성될 수 있다.
상기 베리어 금속막(20)은 상기 콘택홀들(14) 내의 기판(10) 표면과 직접 접촉하는 형상을 갖는다. 상기 베리어 금속막(20)으로 사용될 수 있는 물질의 예로는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 들 수 있다. 이들은 단독 또는 2 이상을 적층하여 형성할 수 있다. 예를들어, 상기 베리어 금속막(20)은 티타늄막 및 티타늄 질화막을 적층하여 형성할 수 있다.
상기 베리어 금속막(20) 상에 제1 금속막(22)을 형성한다. 상기 제1 금속막(22)으로 사용될 수 있는 금속 물질의 예로는 텅스텐, 알루미늄, 구리 등을 들 수 있다. 이들은 단독으로 사용되는 것이 바람직하지만, 2 이상이 적층되는 구조를 가질 수도 있다. 일 예로, 상기 제1 금속막(22)은 텅스텐을 포함할 수 있다. 상기 제1 금속막(22)은 상기 콘택홀들(14)의 내부를 완전히 채울 수 있는 두께로 형성될 수 있다.
도 4를 참조하면, 상기 층간 절연막(12) 상에 형성되어 있는 상기 제1 금속막(22) 및 베리어 금속막(20)을 제거한다. 상기 제거 공정은 화학 기계적 연마 공정을 통해 수행할 수 있다.
상기 화학 기계적 연마 공정을 수행하면, 상기 콘택홀들(14)의 내부에 제1 금속막(22) 및 베리어 금속막(20)이 남아있게 된다. 따라서, 상기 콘택홀들(14) 내부에는 베리어 금속막 패턴(20a) 및 제1 금속막 패턴(22a)이 적층되는 콘택 플러그들(23)이 형성된다. 또한, 상기 층간 절연막(12)의 상부면이 노출된다.
도 5를 참조하면, 상기 콘택 플러그들(23) 및 층간 절연막(12) 상에 제2 금속막(24)을 형성한다. 상기 제2 금속막(24)은 화학 기상 증착 공정 또는 물리 기상 증착 공정을 통해 형성할 수 있다. 상기 제2 금속막(24)으로 사용될 수 있는 금속 물질의 예로는 텅스텐, 알루미늄, 구리 등을 들 수 있다. 이들은 단독으로 사용되는 것이 바람직하지만, 2 이상이 적층되는 구조를 가질 수도 있다. 일 예로, 상기 제2 금속막(24)은 텅스텐을 포함할 수 있다.
상기 제1 및 제2 금속막(22a, 24)의 접착 특성이 양호하게 되도록 하기 위하여, 상기 제2 금속막(24)은 상기 제1 금속막 패턴(22a)과 동일한 금속 물질로 형성되는 것이 바람직하다. 그러나, 다른 예로, 상기 제2 금속막(24)은 상기 제1 금속막 패턴(22a)과 다른 금속 물질로 형성될 수도 있다.
도시된 것과 같이, 상기 층간 절연막(12) 및 제1 금속막 패턴(22a)의 상부면에 상기 제2 금속막(24)이 직접 접촉되어 있다. 즉, 상기 층간 절연막(12)과 제2 금속막(24) 사이에는 베리어 금속막이 형성되어 있지 않다. 또한, 상기 제1 금속막 패턴(22a)과 제2 금속막(24) 사이에도 베리어 금속막이 형성되어 있지 않다.
상기 제2 금속막(24) 상에 하드 마스크막(26)을 형성한다. 상기 하드 마스크막(26)은 실리콘 질화물을 포함할 수 있다.
다시, 도 1을 참조하면, 상기 하드 마스크막(26)을 패터닝하여 하드 마스크 패턴(26a)을 형성한다. 상기 하드 마스크 패턴(26a)은 상기 콘택 플러그들(23) 상에 위치는 라인 형상을 가질 수 있다.
상기 하드 마스크 패턴(26a)을 식각 마스크로 사용하여 상기 제2 금속막(24)을 식각한다. 상기 식각 공정에 의해 상기 콘택 플러그들(23)과 접촉하면서 연장되는 라인 형상의 제2 금속막 패턴(24a)이 형성된다. 이 때, 상기 하나의 라인 형상의 제2 금속막 패턴(22a) 저면에서 상기 콘택 플러그들(23)과 직접 접촉되는 영역의 면적은 상기 하나의 제2 금속막 패턴(22a) 저면 전체 면적의 30% 내지 70%인 것이 바람직하다.
상기에서 설명한 것과 같이, 상기 제1 및 제2 금속막 패턴(22a, 24a) 사이에는 베리어 금속막이 구비되지 않는다. 또한, 상기 제2 금속막 패턴(24a) 및 층간 절연막(12) 사이에는 베리어 금속막이 구비되지 않는다. 때문에, 상기 베리어 금속막이 형성되어야 할 높이만큼 전체 금속 배선의 높이가 감소될 수 있다. 이와같이, 금속 배선의 높이가 감소됨으로써, 상기 제2 금속막 패턴 사이에서 발생되는 기생 커패시턴스도 감소될 수 있다.
반도체 소자
도 1에 도시된 배선 구조물은 다양한 반도체 소자에 사용될 수 있다. 이하에서는, 상기 배선 구조물을 포함하는 디램 소자에 대해 설명한다.
도 6은 본 발명의 실시예 2에 따른 반도체 소자의 셀 영역을 나타내는 평면도이다. 도 7은 본 발명의 실시예 2에 따른 반도체 소자의 단면도이다. 도 8은 도 7에서 비트 라인 구조물 및 게이트 구조물 부분을 나타내는 단면도이다.
이하에서 설명하는 각 단면도들은 도 6의 A-A'부위, B-B'부위, C-C'부위 및 D-D' 부위와, 코어 페리 영역을 절단한 것이다. 이하의 설명에서, 액티브 영역들의 길이 방향을 제1 방향이라 하고, 매립 게이트 구조물이 연장되는 방향을 제2 방향이라 하고, 상기 제2 방향과 수직한 방향을 제3 방향이라 하면서 설명한다.
도 6 내지 도 8을 참조하면, 셀 영역 및 페리 회로 영역으로 구분되고 반도체 물질을 포함하는 기판(100)이 마련된다. 상기 기판(100)에는 소자 분리막 패턴들(106)이 형성되어 있어서, 상기 기판(100) 표면은 액티브 영역(100a) 및 필드 영역으로 각각 구분된다.
이하에서, 셀 영역의 기판(100) 상에 구비되는 소자들을 먼저 설명한다.
셀 영역에 포함되는 액티브 영역들(100a)은 제1 방향을 길이 방향으로 하는 고립된 섬 형상을 가지면서, 상기 제1 방향으로 나란하게 배치될 수 있다. 상기 셀 영역의 기판(100)에는 게이트용 트렌치들이 생성되어 있다. 상기 게이트용 트렌치 내부에는 상기 제2 방향으로 연장되는 라인 형상을 갖는 매립 게이트 구조물들(114)이 구비된다.
상기 각 액티브 영역들(100a)은 중심 부위의 상부면에 제1 콘택 형성 영역과 양 가장자리의 상부면에 각각 제2 및 제3 콘택 형성 영역을 포함한다. 상기 제1 내지 제3 콘택 형성 영역들은 매립 게이트 구조물들(114)에 의해 영역이 각각 구분될 수 있다.
상기 액티브 영역(100a)의 길이 방향인 상기 제1 방향은 상기 제2 방향과 수직하지 않는 방향일 수 있다. 즉, 상기 제1 방향은 상기 제2 방향에 대해 사선 방향일 수 있다. 또한, 상기 액티브 영역들(100a)은 상기 제1 방향으로 나란하게 일렬 배치될 수 있다.
상기 게이트용 트렌치는 일정 간격으로 이격되면서 서로 평행하게 각각 배치될 수 있다. 상기 매립 게이트 구조물(114)은 제1 게이트 절연막(108), 매립 게이트 전극(110) 및 절연막 패턴(112)을 포함할 수 있다. 상기 제1 게이트 절연막(108)은 상기 게이트용 트렌치의 내벽 상에 구비될 수 있다. 상기 매립 게이트 전극(110)은 금속 물질 또는 폴리실리콘 물질을 포함할 수 있다. 예를들어, 상기 매립 게이트 전극(110)은 베리어 금속막 및 금속막의 적층 구조를 가질 수 있다. 상기 절연막 패턴(112)은 상기 매립 게이트 전극(110) 상에 구비되어 상기 게이트용 트렌치의 상부를 채우는 형상을 갖는다. 상기 절연막 패턴(112)은 질화막으로 형성될 수 있다.
내부에 매립 게이트 전극(110)을 포함하는 상기 셀 영역의 기판(100) 상에는 제1 층간 절연막(120)이 구비된다. 상기 제1 층간 절연막(120)은 실리콘 산화물을 포함할 수 있다. 상기 제1 층간 절연막(120)에는 상기 제1 콘택 형성 영역의 기판(100) 표면을 노출하는 제1 콘택홀들(122)이 포함되어 있다.
상기 제1 콘택홀(122)의 내벽에는 절연 물질로 형성되는 이너 스페이서(124)가 구비된다. 상기 이너 스페이서(124)는 제1 층간 절연막과의 식각 선택비가 높은 절연 물질을 포함할 수 있다. 예를들어, 상기 이너 스페이서(124)는 실리콘 질화물을 포함할 수 있다.
상기 이너 스페이서(124)의 표면 및 상기 제1 콘택 형성 영역의 기판(100)과 접촉하는 제1 베리어 금속막 패턴(126a)이 구비된다. 상기 제1 베리어 금속막 패턴(126a)은 상기 제1 콘택홀들(122) 내부에만 위치한다. 상기 제1 베리어 금속막 패턴(126a)으로 사용될 수 있는 물질의 예로는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 들 수 있다. 이들은 단독 또는 2 이상을 적층된 형상을 가질 수 있다. 예를들어, 상기 제1 베리어 금속막 패턴(126a)은 티타늄막 및 티타늄 질화막을 적층된 형상을 가질 수 있다.
상기 제1 베리어 금속막 패턴(126a) 상에 제1 금속막 패턴(128a)이 구비된다. 상기 제1 금속막 패턴(128a)은 상기 제1 콘택홀들(122) 내부에만 위치하며, 상기 제1 콘택홀들(122) 내부를 완전하게 채우는 형상을 갖는다. 또한, 상기 제1 금속막 패턴(128a)의 상부면은 상기 제1 층간 절연막(120)의 상부면과 동일한 평면에 위치하면서 평탄한 형상을 가질 수 있다. 상기 제1 금속막 패턴(128a)으로 사용될 수 있는 금속 물질의 예로는 텅스텐, 알루미늄, 구리 등을 들 수 있다. 이들은 단독으로 사용되는 것이 바람직하지만, 2 이상이 적층되는 구조를 가질 수도 있다. 일 예로, 상기 제1 금속막 패턴(128a)은 텅스텐을 포함할 수 있다.
상기 제1 콘택홀들(122) 내부에 위치하는 상기 제1 베리어 금속막 패턴(126a) 및 제1 금속막 패턴(128a)은 비트 라인 콘택(132)으로 제공된다. 상기 제1 베리어 금속막 패턴(126a)이 상기 기판(100) 표면과 직접 접촉하는 형상을 가지기 때문에, 상기 비트 라인 콘택(132)은 오믹 콘택이 된다. 또한, 상기 제1 베리어 금속막 패턴(126a)이 구비됨으로써, 상기 제1 금속막 패턴(128a)이 강하게 접착될 수 있다.
상기 제1 층간 절연막(120) 상에 상기 제1 금속막 패턴(128a)과 접촉하면서 상기 제3 방향으로 연장되는 라인 형상의 제2 금속막 패턴(136a)이 구비된다. 상기 제2 금속막 패턴(136a)으로 사용될 수 있는 금속 물질의 예로는 텅스텐, 알루미늄, 구리 등을 들 수 있다. 이들은 단독으로 사용되는 것이 바람직하지만, 2 이상이 적층되는 구조를 가질 수도 있다. 일 예로, 상기 제2 금속막 패턴(136a)은 텅스텐을 포함할 수 있다.
상기 제1 및 제2 금속막 패턴(128a, 136a)의 접착 특성이 양호하게 되도록 하기 위하여, 상기 제2 금속막 패턴(136a)은 상기 제1 금속막 패턴(128a)과 동일한 금속 물질로 형성되는 것이 바람직하다. 그러나, 다른 예로, 상기 제2 금속막 패턴(136a)은 상기 제1 금속막 패턴(128a)과 다른 금속 물질로 형성될 수도 있다. 상기 제2 금속막 패턴(136a)은 비트 라인으로 제공될 수 있다.
상기 제1 및 제2 금속막 패턴(128a, 136a) 사이에는 베리어 금속막이 구비되지 않는다. 또한, 상기 제2 금속막 패턴(136a) 및 제1 층간 절연막(120) 사이에는 베리어 금속막이 구비되지 않는다. 즉, 상기 제1 및 제2 금속막 패턴(128a, 136a)은 직접 접촉되는 형상을 갖는다. 또한, 상기 제2 금속막 패턴(136a)과 상기 제1 층간 절연막(120)의 상부면은 직접 접촉되는 형상을 갖는다.
상기 하나의 비트 라인으로 제공되는 상기 제2 금속막 패턴(136a)의 저면은 상기 비트 라인 콘택들(132)과 직접 접촉되는 영역과 상기 제1 층간 절연막(120)과 직접 접촉되는 영역을 각각 포함할 수 있다. 상기 비트 라인(136a)은 상기 제1 층간 절연막(120) 상부면에서보다 상기 비트 라인 콘택들(132) 상부면에서 더 강하게 접착된다. 그러므로, 상기 비트 라인(136a) 저면과 상기 비트 라인 콘택들(132)이 접촉되는 영역의 면적이 증가될수록 금속 리프팅 불량이 감소될 수 있다. 상기 금속 리프팅 불량 감소를 위하여, 상기 하나의 비트 라인(136a) 저면에서 상기 비트 라인 콘택들(132)과 직접 접촉되는 영역의 면적은 상기 하나의 비트 라인(136a) 저면 전체 면적의 30% 이상인 것이 바람직하다. 일 예로, 상기 하나의 비트 라인(136a) 저면에서 상기 비트 라인 콘택들(132)과 직접 접촉되는 영역의 면적은 상기 하나의 비트 라인(136a) 저면 전체 면적의 30% 내지 70%일 수 있다.
상기 제2 금속막 패턴(136a) 상에는 하드 마스크 패턴(138a)이 구비된다. 상기 하드 마스크 패턴(138a)은 실리콘 질화물을 포함할 수 있다.
이와같이, 상기 비트 라인(136a)은 베리어 금속막 패턴이 포함되지 않으며 제2 금속막 패턴(136a)으로만 구성된다. 그러므로, 상기 비트 라인(136a)은 베리어 금속막 패턴이 형성되어야 하는 두께만큼 배선 구조물의 높이가 낮아지게 된다. 이와같이 상기 비트 라인(136a)의 높이가 낮아짐에 따라, 상기 비트 라인들(136a) 사이에 발생되는 기생 커패시턴스도 크게 감소된다.
상기 비트 라인(136a) 및 하드 마스크 패턴(138a)의 양 측벽에는 절연 스페이서(148)가 구비될 수 있다. 상기 비트 라인들(136a) 사이의 갭을 채우는 제2 층간 절연막(150)이 구비될 수 있다. 또한, 상기 제2 층간 절연막(150)은 상기 코어 페리 영역에 형성되는 게이트 전극 구조물을 덮는 형상을 가질 수 있다.
상기 제2 층간 절연막(150) 및 제1 층간 절연막(120)을 관통하여 상기 제2 및 제3 콘택 형성 영역의 기판과 각각 접촉하는 스토리지 노드 콘택들(152)이 구비될 수 있다. 상기 스토리지 노드 콘택들(152) 상에는 각각 커패시터들(154)이 구비될 수 있다.
한편, 코어 페리 영역의 기판(100) 상에는 MOS 트랜지스터를 포함하는 주변 회로들이 구비될 수 있다. 이하에서, 코어 페리 영역의 기판(100) 상에 구비되는 소자들에 대해 설명한다.
도 7 및 도 8에 도시된 것과 같이, 코어 페리 영역에 포함되는 액티브 영역들의 기판(100) 상에 제2 게이트 절연막(116)이 구비된다. 상기 제2 게이트 절연막(116)은 실리콘 산화물을 포함할 수 있다.
상기 제2 게이트 절연막(116) 상에는 하부 게이트 패턴(118a), 제2 베리어 금속막 패턴(126b), 제3 금속막 패턴(128b) 및 제4 금속막 패턴(136b)이 적층된 게이트 전극 구조물(140)이 구비된다. 상기 하부 게이트 패턴(118a)은 폴리실리콘을 포함할 수 있다. 상기 제2 베리어 금속막 패턴(126b)은 상기 제1 베리어 금속막 패턴(126a)과 동일한 물질로 형성되고, 상기 제3 금속막 패턴(128b)은 상기 제1 금속막 패턴(128a)과 동일한 물질로 형성되고, 상기 제4 금속막 패턴(136b)은 상기 제2 금속막 패턴(136a)과 동일한 물질로 형성된다. 상기 게이트 전극 구조물(140) 상에는 상기 하드 마스크 패턴(138a)이 구비된다. 상기 제4 금속막 패턴(136b)은 상기 제2 금속막 패턴(136a)과 실질적으로 동일한 높이를 가질 수 있다.
이와같이, 상기 게이트 전극 구조물(140)은 제3 및 제4 금속막 패턴(128b, 136b)이 적층되는 형상을 갖기 때문에, 상기 제2 금속막 패턴(136a)만으로 형성되는 셀 영역의 비트 라인(136a)보다 두께가 더 두껍다.
설명한 것과 같이, 본 실시예에 따른 반도체 소자는 비트 라인의 높이가 감소된다. 그러므로, 비트 라인들 사이의 기생 커패시턴스가 감소된다. 또한, 코어 페리 영역의 기판에는 비트 라인보다 두꺼운 금속 게이트를 포함하는 트랜지스터가 구비될 수 있다. 따라서, 본 실시예에 따른 반도체 소자는 고성능을 가질 수 있다.
도 9 내지 도 19는 도 7에 도시된 반도체 소자의 제조방법을 설명하기 위한 단면도들이다. 도 20 내지 도 22는 각 단면도에 대응하는 평면도들이다.
도 9 내지 도 19의 단면도들은 각 평면도들의 A-A'부위, B-B'부위, C-C'부위 및 D-D' 부위와 코어 페리 영역을 절단한 것이다.
도 9 및 도 20을 참조하면, 반도체 물질을 포함하고, 셀 영역 및 페리/코어 영역으로 구분되는 기판(100)을 마련한다. 상기 기판(100) 상에 소자 분리용 트렌치(104)를 형성하기 위한 제1 하드 마스크 패턴(102)을 형성한다. 상기 제1 하드 마스크 패턴(102)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 상기 제1 하드 마스크 패턴(102)을 식각 마스크로 사용하여 상기 기판(100)을 이방성 식각하여 소자 분리용 트렌치(104)를 형성한다. 상기 소자 분리용 트렌치(104)가 형성되어 있지 않은 부위의 기판(100)은 상대적으로 돌출되는 형상을 가질 수 있다. 따라서, 상기 돌출된 부위의 기판(100)의 표면이 액티브 영역(100a)으로 제공된다.
상기 셀 영역에서, 상기 액티브 영역(100a)은 제1 방향을 길이 방향으로 하는 고립된 섬 형상을 가질 수 있다. 또한, 상기 각 액티브 영역들(100a)은 상기 제1 방향으로 나란하게 배치될 수 있다. 상기 제1 방향은 매립 게이트 구조물의 연장 방향인 제2 방향과 수직하지 않는 방향일 수 있다. 또한, 상기 제1 방향은 비트 라인의 연장 방향인 제3 방향과 수직하지 않는 방향일 수 있다. 즉, 상기 제1 방향은 상기 제2 방향 및 제3 방향에 대해 사선 방향일 수 있다.
상기 각 액티브 영역들(100a)은 중심 부위의 상부면에 제1 콘택 형성 영역과 양 가장자리의 상부면에 각각 제2 및 제3 콘택 형성 영역을 포함할 수 있다. 상기 제1 콘택 형성 영역은 비트 라인 구조물과 전기적으로 연결하기 위한 영역이 되고, 상기 제2 및 제3 콘택 형성 영역은 커패시터와 전기적으로 연결하기 위한 영역이 된다.
상기 소자 분리용 트렌치(104) 내부를 채우도록 소자 분리용 절연막을 형성한다. 상기 소자 분리용 절연막은 실리콘 산화물을 포함할 수 있다. 이 후, 상기 소자 분리용 절연막을 평탄화하여 소자 분리막 패턴(106)을 형성한다.
도시하지는 않았지만, 상기 기판(100)에 불순물을 도핑하여 상기 기판 표면 아래에 불순물 영역을 형성한다. 상기 불순물 영역은 매립 트랜지스터의 소오스 및 드레인 영역으로 제공될 수 있다.
도 10 및 도 21을 참조하면, 상기 제1 하드 마스크 패턴(102), 기판(100) 및 소자 분리막 패턴(106)의 일부를 식각하여 상기 제2 방향으로 연장되는 라인 형상의 게이트용 트렌치들을 형성한다. 상기 게이트용 트렌치들은 상기 기판의 셀 영역에 형성된다. 상기 하나의 고립된 액티브 영역(100a) 내에는 2개의 게이트용 트렌치들이 서로 이격되면서 나란하게 배치될 수 있다. 또한, 상기 고립된 액티브 영역의 양 측 가장자리 부위와 이격되어 각각 하나씩의 게이트용 트렌치가 배치될 수 있다.
상기 게이트용 트렌치의 측벽 및 저면을 따라 제1 게이트 절연막(108)을 형성한다. 상기 제1 게이트 절연막(108)은 실리콘 산화물을 포함할 수 있다. 상기 제1 게이트 절연막(108)은 열산화 공정 또는 화학기상 증착 공정을 통해 형성할 수 있다. 상기 제1 게이트 절연막(108) 상에 상기 게이트용 트렌치를 채우도록 도전막(도시안됨)을 형성한다. 일 예로, 상기 도전막은 베리어 금속막 및 금속막을 순차적으로 증착하여 형성할 수 있다. 상기 베리어 금속막으로 사용될 수 있는 물질의 예로는 티타늄, 티타늄질화물, 탄탈륨, 탄탈륨 질화물 등을 들 수 있다. 이들은 단독 또는 2이상 적층하여 사용할 수 있다. 또한, 상기 금속막으로 사용될 수 있는 물질의 예로는 텅스텐을 들 수 있다. 상기 도전막을 화학 기계적 연마 공정을 통해 평탄화한 다음, 에치백 공정을 수행하여 상기 게이트용 트렌치의 일부를 매립하는 매립 게이트 전극(110)을 형성한다. 상기 게이트용 트렌치 내부를 채우면서 상기 매립 게이트 전극(110) 상에 마스크용 절연막을 형성한다. 이 후, 상기 절연막을 평탄화시켜 절연막 패턴(112)을 형성한다. 상기 절연막 패턴(112)은 실리콘 질화막을 포함할 수 있다.
상기 공정을 수행함으로써, 상기 액티브 영역(100a)의 기판 및 소자 분리막 패턴(106) 내부에 상기 제2 방향으로 연장되는 라인 형상의 매립 게이트 구조물(114)이 형성된다. 상기 액티브 영역에서, 상기 매립 게이트 구조물이 형성된 부위에는 절연막 패턴(112) 상부면이 노출된다.
도시하지는 않았지만, 상기 매립 게이트 구조물을 형성한 다음, 상기 제1 하드 마스크 패턴을 제거하고, 상기 제1 하드 마스크 패턴이 제거된 부위에 패드막을 형성할 수도 있다. 예를들어, 상기 패드막은 폴리실리콘으로 형성할 수 있다. 상기 폴리실리콘은 절연 물질로써 제공된다. 또는, 상기 패드막은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 공정 단순화를 위하여, 상기 패드막은 생략될 수도 있다.
이 후, 상기 코어 페리 영역의 기판을 덮고 있는 제1 하드 마스크 패턴(102)을 선택적으로 제거하여, 상기 코어 페리 영역의 기판(100) 표면을 노출시킨다.
도 11을 참조하면, 상기 코어 페리 영역의 기판(100) 표면에 제2 게이트 절연막(116)을 형성한다. 상기 제2 게이트 절연막(116)은 실리콘 산화물로 형성할 수 있다. 상기 제2 게이트 절연막(116)은 열산화 공정을 통해 형성할 수 있다. 이와는 다르게, 상기 제2 게이트 절연막(116)은 화학기상 증착 공정 또는 원자층 적층 공정을 통해 형성할 수도 있다.
상기 제2 게이트 절연막(116) 상에 하부 게이트 전극막(118)을 형성한다. 상기 하부 게이트 전극막(118)은 폴리실리콘 물질을 포함할 수 있다. 이 후, 상기 코어 페리 영역에 형성된 하부 게이트 전극막(118)만을 남기고, 셀 영역에 형성된 하부 게이트 전극막(118)을 제거한다.
상기 매립 게이트 구조물이 형성된 셀 영역의 기판(100)과 상기 하부 게이트 전극막(118) 상에 제1 층간 절연막(120)을 형성한다. 상기 제1 층간 절연막(120)은 실리콘 산화물을 포함할 수 있다.
도 12를 참조하면, 상기 제1 층간 절연막(120) 상에 포토레지스트막을 코팅한다. 상기 포토레지스트막을 사진 공정을 통해 패터닝하여 제1 포토레지스트 패턴(도시안됨)을 형성한다. 상기 제1 포토레지스트 패턴은 상기 제1 콘택 형성 영역의 상부를 노출하는 형상을 가질 수 있다.
상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제1 층간 절연막(120) 및 제1 하드 마스크 패턴(102)을 식각하여 제1 콘택홀들(122)을 형성한다. 상기 제1 콘택홀들(122)의 내부에는 상기 제1 콘택 형성 영역의 기판(100) 표면이 노출된다. 이 후, 상기 제1 포토레지스트 패턴을 에싱 및 스트립 공정을 통해 제거한다.
상기 제1 콘택홀들(122)의 내벽 및 저면과 상기 제1 층간 절연막(120) 상에 스페이서용 절연막(도시안됨)을 형성한다. 상기 스페이서용 절연막은 실리콘 질화물을 포함할 수 있다. 상기 스페이서용 절연막을 이방성 식각 공정을 통해 식각하여, 상기 제1 콘택홀들(122)의 내벽에 이너 스페이서(124)를 형성한다. 상기 이방성 식각 공정에서 상기 제1 콘택홀들(122)의 저면에 형성된 스페이서용 절연막은 모두 제거되도록 한다. 즉, 상기 이너 스페이서(124)는 상기 제1 콘택홀들(122)의 내벽에만 형성되어 상기 제1 콘택홀들(122)의 측벽 부위를 절연시키는 역할을 한다.
도 13을 참조하면, 상기 제1 층간 절연막(120) 상에 포토레지스트막을 코팅한다. 상기 포토레지스트막은 상기 제1 콘택홀들(122)의 내부를 매립하면서 상기 제1 층간 절연막(120)을 덮는 형상을 가질 수 있다. 상기 포토레지스트막을 사진 공정을 통해 패터닝하여 제2 포토레지스트 패턴(125)을 형성한다. 상기 제2 포토레지스트 패턴(125)은 상기 기판의 코어 페리 영역을 모두 노출하고, 상기 셀 영역을 모두 덮는 형상을 갖는다.
상기 제2 포토레지스트 패턴(125)을 식각 마스크로 사용하여 상기 제1 층간 절연막(120)을 식각한다. 상기 공정을 수행하면, 상기 코어 페리 영역에 형성되어 있는 제1 층간 절연막(120)이 선택적으로 식각된다. 따라서, 상기 코어 페리 영역에 형성되어 있는 하부 게이트 전극막(118)의 상부면이 노출된다. 상기 코어 페리 영역의 제1 층간 절연막(120)이 식각됨에 따라, 상기 코어 페리 영역에 형성되어 있는 박막들은 상기 셀 영역에 형성되어 있는 박막들에 비해 낮은 상부면 높이를 갖게된다. 반면에, 상기 셀 영역에는 상기 제1 층간 절연막(120)이 식각되지 않으며, 이 전의 공정과 동일한 구조가 유지된다. 이 후, 상기 제2 포토레지스트 패턴을 에싱 및 스트립 공정을 통해 제거한다.
도 14를 참조하면, 상기 제1 층간 절연막(120), 이너 스페이서(124), 제1 콘택홀들(122) 및 코어 페리 영역의 하부 게이트 전극막(118)의 표면 상에 베리어 금속막(126)을 형성한다. 도시된 것과 같이, 상기 베리어 금속막(126)은 상기 제1 콘택홀들(122)의 일부만 채우면서 상기 제1 콘택홀들(122)의 내부의 표면 프로파일을 따라 형성될 수 있다.
상기 베리어 금속막(126)은 상기 제1 콘택홀들(122) 내에 노출되어 있는 상기 제1 콘택 형성 영역의 기판(100) 표면과 직접 접촉하는 형상을 갖는다. 즉, 반도체 물질로 이루어지는 기판(100) 표면과 상기 베리어 금속막(126)이 직접 접촉하기 때문에, 오믹 콘택이 형성될 수 있다. 상기 베리어 금속막(126)이 구비되지 않은 상태에서 상기 기판(100) 표면과 금속이 직접 접촉되면 쇼트키 콘택이 되어 상기 부위가 다이오드로 작동할 수 있어 바람직하지 않다. 그러므로, 상기 제1 콘택홀들(122) 내에 노출되어 있는 상기 제1 콘택 형성 영역의 기판(100) 표면과 직접 접촉되는 베리어 금속막이 필요하게 된다.
상기 베리어 금속막(126)으로 사용될 수 있는 물질의 예로는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 들 수 있다. 이들은 단독 또는 2 이상을 적층된 형상을 가질 수 있다. 예를들어, 상기 베리어 금속막(126)은 티타늄막 및 티타늄 질화막을 적층된 형상을 가질 수 있다.
상기 베리어 금속막(126) 상에 제1 금속막(128)을 형성한다. 상기 제1 금속막(128)으로 사용될 수 있는 금속 물질의 예로는 텅스텐, 알루미늄, 구리 등을 들 수 있다. 이들은 단독으로 사용되는 것이 바람직하지만, 2 이상이 적층되는 구조를 가질 수도 있다. 일 예로, 상기 제1 금속막(128)은 텅스텐을 포함할 수 있다. 상기 제1 금속막(128)은 상기 제1 콘택홀들(122)의 내부를 완전히 채울 수 있는 두께로 형성될 수 있다. 후속 공정에서, 상기 셀 영역에 형성된 제1 금속막(128) 중에서 상기 제1 콘택홀 내부에 형성되지 않는 제1 금속막(128)은 모두 제거되어야 한다. 때문에, 상기 제1 금속막(128)은 상기 제1 콘택홀들(122) 내부를 채우는 정도의 두께로 형성되는 것이 바람직하다.
상기 제1 금속막(128) 상에 제2 하드 마스크막(130)을 형성한다. 상기 제2 하드 마스크막(130)은 실리콘 질화물로 형성할 수 있다. 상기 제2 하드 마스크막(130)은 코어 페리 영역에 형성된 제1 금속막(128)을 보호하기 위한 보호막으로 사용된다.
도 15를 참조하면, 상기 제2 하드 마스크막(130) 상에 포토레지스트막을 코팅한다. 상기 포토레지스트막을 사진 공정을 통해 패터닝하여 제3 포토레지스트 패턴(131)을 형성한다. 상기 제3 포토레지스트 패턴(131)은 상기 기판(100)의 코어 페리 영역을 모두 덮고, 상기 셀 영역을 모두 노출하는 형상을 갖는다.
상기 제3 포토레지스트 패턴(131)을 식각 마스크로 사용하여 상기 제2 하드 마스크막(130)을 식각한다. 상기 식각 공정을 수행하면, 상기 셀 영역에 형성되어 있는 제2 하드 마스크막은 모두 제거된다. 따라서, 상기 셀 영역에는 상기 제1 금속막(128)의 상부 표면이 노출된다. 반면에, 코어 페리 영역에 형성되어 있는 제2 하드 마스크막(130)은 그대로 남아있게 된다. 이 후, 상기 제3 포토레지스트 패턴(131)을 에싱 및 스트립 공정을 통해 제거한다.
도 16 및 도 22를 참조하면, 상기 셀 영역의 제1 층간 절연막(120) 상에 형성되어 있는 상기 제1 금속막(128) 및 베리어 금속막(126)을 제거한다. 상기 제거 공정은 화학 기계적 연마 공정을 통해 수행할 수 있다.
상기 화학 기계적 연마 공정을 수행하면, 셀 영역에 위치하는 제1 콘택홀들(122)의 내부에 제1 금속막(128) 및 베리어 금속막(126)이 남아있게 된다. 따라서, 상기 제1 콘택홀들(122) 내부에는 제1 베리어 금속막 패턴(126a) 및 제1 금속막 패턴(128a)이 적층되는 콘택 플러그가 형성된다. 상기 콘택 플러그는 비트 라인 콘택(132)으로 제공된다. 또한, 상기 제1 층간 절연막(120)의 상부면이 노출된다.
한편, 상기 화학 기계적 연마 공정에 의해 상기 코어 페리 영역에 위치하는 제2 하드 마스크막(130)의 상부가 일부 두께만큼 제거될 수도 있다. 그러나, 상기 화학 기계적 연마 공정을 완료한 이 후에도 상기 코어 페리 영역의 제2 하드 마스크막(130)이 충분한 두께로 남아있어서 하부의 제1 금속막(128)을 보호한다. 그러므로, 상기 화학 기계적 연마 공정 이후에도 상기 코어 페리 영역에는 증착 시와 동일한 두께의 제1 금속막(128)이 남아있게 된다.
도 17을 참조하면, 상기 셀 영역의 비트 라인 콘택(132) 및 제1 층간 절연막(120)과 코어 페리 영역의 제2 하드 마스크막(130) 상에 포토레지스트막을 코팅한다. 상기 포토레지스트막을 사진 공정을 통해 패터닝하여 제4 포토레지스트 패턴(134)을 형성한다. 상기 제4 포토레지스트 패턴(134)은 상기 기판의 셀 영역을 모두 덮고, 상기 코어 페리 영역을 모두 노출하는 형상을 갖는다.
상기 제4 포토레지스트 패턴(134)을 식각 마스크로 사용하여 상기 제2 하드 마스크막(130)을 식각한다. 상기 식각 공정을 수행하면, 상기 코어 페리 영역의 제2 하드 마스크막(130)이 모두 제거된다. 따라서, 상기 코어 페리 영역에는 상기 제1 금속막(128)의 상부 표면이 노출된다.
도 18을 참조하면, 상기 셀 영역의 비트 라인 콘택(132) 및 제1 층간 절연막(120)과 코어 페리 영역의 제1 금속막(128) 상에 제2 금속막(136)을 형성한다. 상기 코어 페리 영역에는 제1 층간 절연막(120)이 형성되어 있지 않으므로, 상기 셀 영역에 형성된 구조물에 비해 코어 페리 영역의 구조물의 단차가 낮을 수 있다. 때문에, 코어 페리 영역에 형성된 상기 제2 금속막(136)은 상기 셀 영역에 형성된 제2 금속막(136)보다 낮은 상부면 높이를 가질 수 있다.
상기 제2 금속막(136)으로 사용될 수 있는 금속 물질의 예로는 텅스텐, 알루미늄, 구리 등을 들 수 있다. 이들은 단독으로 사용되는 것이 바람직하지만, 2 이상이 적층되는 구조를 가질 수도 있다. 일 예로, 상기 제2 금속막(136)은 텅스텐을 포함할 수 있다. 상기 제1 및 제2 금속막(128, 136)의 접착 특성이 양호하게 되도록 하기 위하여, 상기 제2 금속막(136)은 상기 제1 금속막(128)과 동일한 금속 물질로 형성되는 것이 바람직하다. 그러나, 다른 예로, 상기 제2 금속막(136)은 상기 제1 금속막(128)과 다른 금속 물질로 형성될 수도 있다.
도시된 것과 같이, 상기 셀 영역의 상기 제1 층간 절연막(120) 및 제1 금속막 패턴(128a)의 상부면에 상기 제2 금속막(136)이 직접 접촉되어 있다. 또한, 상기 코어 페리 영역의 제1 금속막(128) 상부면에 상기 제2 금속막(136)이 직접 접촉되어 있다. 이와같이, 상기 제1 층간 절연막(120)과 제2 금속막(136) 사이에는 베리어 금속막이 형성되어 있지 않다. 또한, 상기 제1 금속막 패턴(128a)과 제2 금속막(136) 사이에도 베리어 금속막이 형성되어 있지 않다.
즉, 상기 비트 라인 콘택(132) 상에 형성되는 제2 금속막(136)의 하부에는 추가적으로 베리어 금속막이 형성되지 않는다. 때문에, 상기 베리어 금속막이 형성되어야 하는 두께만큼 전체 배선 구조물의 높이가 감소하게 된다. 본 실시예의 경우, 상기 비트 라인 콘택(132) 상부면과 직접 접촉하는 부위의 배선으로 제2 금속막(136) 만을 포함하고 있으므로, 베리어 금속막 및 금속막이 적층되는 일반적인 배선 구조물과 비교할 때 상당히 낮은 높이의 배선 구조물이 형성된다.
반면에, 상기 코어 페리 영역에는 제1 및 제2 금속막(128, 136)이 차례로 적층되는 형상을 갖는다. 즉, 상기 코어 페리 영역에서 게이트 전극용 막은 하부 게이트 전극막(118), 베리어 금속막(126), 제1 및 제2 금속막(128, 136)이 차례로 적층된 형상을 갖는다.
계속하여, 상기 제2 금속막(136) 상에 제3 하드 마스크막(138)을 형성한다. 상기 제3 하드 마스크막(138)은 실리콘 질화물을 포함할 수 있다.
도 19 및 도 6을 참조하면, 상기 제3 하드 마스크막(138)을 패터닝하여 제3 하드 마스크 패턴(138a)을 형성한다.
상기 셀 영역의 상기 제3 하드 마스크 패턴(138a)은 비트 라인을 형성하기 위한 마스크로 사용된다. 그러므로, 상기 셀 영역의 상기 제3 하드 마스크 패턴(138a)은 상기 제3 방향으로 연장되는 라인 형상을 가질 수 있다.
상기 코어 페리 영역의 제3 하드 마스크 패턴(138a)은 코어 페리용 게이트 전극 구조물을 형성하기 위한 마스크로 사용된다. 그러므로, 제3 하드 마스크 패턴(138a)은 형성하고자 하는 게이트 전극 구조물의 형상과 동일하게 형성될 수 있다.
상기 제3 하드 마스크 패턴(138a)을 식각 마스크로 사용하여 상기 제2 금속막(136)을 식각한다. 상기 제2 금속막을 식각하면, 상기 셀 영역에는 제2 금속막 패턴이 형성된다. 상기 제2 금속막 패턴은 비트 라인(136a)으로 제공된다.
계속하여, 상기 코어 페리 영역에 형성되어 있는 제1 금속막(128), 베리어 금속막(126) 및 하부 게이트 전극막(118)을 식각한다. 따라서, 상기 코어 페리 영역에는 하부 게이트 패턴(118a), 제2 베리어 금속막 패턴(126b), 제3 금속막 패턴(128b) 및 제4 금속막 패턴(136b)이 적층되는 게이트 전극 구조물(140)이 형성된다.
본 실시예에서, 비트 라인 구조물은 비트 라인 콘택(132), 비트 라인(136a) 및 하드 마스크 패턴을 포함한다. 상기 비트 라인(136a)에는 베리어 금속막 패턴이 포함되지 않는다. 즉, 상기 비트 라인(136a)을 이루는 제2 금속막 패턴은 베리어 금속막 패턴 없이 제1 층간 절연막(120)과 직접 접촉된다. 따라서, 상기 제2 금속막 패턴과 제1 층간 절연막(120)의 접착 특성이 우수하지 않을 수 있다.
그러나, 상기 비트 라인 콘택(132)에는 제1 베리어 금속막 패턴(126a)이 구비되어 있기 때문에, 상기 비트 라인 콘택(132)과 비트 라인(136a)이 직접 접촉되는 부위에서는 금속간의 접착 특성이 매우 우수하다. 각각의 상기 비트 라인(136a)은 반복적으로 상기 비트 라인 콘택들(132)과 접촉되면서 연장되는 라인 형상을 가지므로, 상기 비트 라인 콘택들(132)과 접촉되는 부위에서 상기 비트 라인(136a)이 강하게 부착된다. 때문에, 상기 제1 층간 절연막(120) 상에 베리어 금속 없이 비트 라인(136a)이 형성되더라도 금속 리프팅과 같은 불량이 거의 발생되지 않게 된다.
상기 금속 리프팅 불량 감소를 위하여, 상기 하나의 비트 라인(136a) 저면에서 상기 비트 라인 콘택들(132)과 직접 접촉되는 영역의 면적은 상기 하나의 비트 라인(136a) 저면 전체 면적의 30% 이상인 것이 바람직하다. 일 예로, 상기 하나의 비트 라인(136a) 저면에서 상기 비트 라인 콘택들(132)과 직접 접촉되는 영역의 면적은 상기 하나의 비트 라인(136a) 저면 전체 면적의 30% 내지 70%일 수 있다. 특히, 최근의 고집적화된 반도체 소자의 경우, 하나의 비트 라인(136a)에서 상기 비트 라인 콘택(132)과 접촉하는 영역의 수평 면적이 상대적으로 증가되고 있으므로, 상기 비트 라인 콘택(132)과 접촉하는 부위에서의 접착력이 더욱 강하게 작용하게 된다. 때문에, 상기 비트 라인(136a)에 포함되는 금속이 리프팅 불량이 거의 발생되지 않을 수 있다.
또한, 도시된 것과 같이, 상기 비트 라인(136a)에 베리어 금속막 패턴이 포함되지 않기 때문에, 상기 비트 라인(136a)은 베리어 금속막 패턴이 형성되어야 하는 두께만큼 높이가 낮아질 수 있다. 즉, 본 실시예에 따른 비트 라인(136a)은 베리어 금속막 패턴 및 금속막 패턴이 적층되는 일반적인 구조의 비트 라인과 비교할 때 상당히 낮은 높이를 갖는다. 예를들어, 베리어 금속막 패턴을 포함하는 일반적인 구조의 비트 라인에서 상기 베리어 금속막 패턴이 전체 비트 라인의 약 30%의 높이를 차지한다면, 본 실시예의 경우는 상기한 일반적인 구조의 비트 라인보다 약 30%만큼 낮은 높이의 비트 라인(136a)이 형성될 수 있다.
고집적화된 소자의 경우, 상기 비트 라인들(136a) 사이의 갭이 매우 좁기 때문에 상기 비트 라인들(136a) 사이의 기생 커패시턴스가 발생하게 되며, 이로 인해 반도체 소자의 응답 속도가 감소된다. 그러나, 본 실시예의 경우, 비트 라인들(136a)의 높이가 감소되기 때문에, 상기 비트 라인들(136a) 사이에 발생되는 기생 커패시턴스도 크게 감소된다. 따라서, 빠른 응답 속도를 갖는 고성능을 갖는 반도체 소자를 제조할 수 있다.
또한, 상기 비트 라인(136a)과 비트 라인 콘택(132) 사이의 계면에 베리어 금속막 패턴이 개재되지 않고 금속들이 서로 접촉된 형상을 가지므로, 상기 비트 라인(136a)과 비트 라인 콘택(132)간의 접촉 저항이 감소될 수 있다.
한편, 상기 식각 공정을 수행하면, 상기 코어 페리 영역에는 트랜지스터의 게이트 전극 구조물(140)이 형성된다. 상기 게이트 전극 구조물(140)은 하부 게이트 패턴(118a), 제2 베리어 금속막 패턴(126b), 제3 금속막 패턴(128b), 제4 금속막 패턴(136b) 및 제3 하드 마스크 패턴(138a)이 적층되는 구조를 갖는다. 상기 하부 게이트 패턴(118a)은 폴리실리콘을 포함할 수 있다. 이와같이, 상기 폴리실리콘을 포함하는 하부 게이트 패턴(118a)과 상기 제3 금속막 패턴(128b) 사이에는 제2 베리어 금속막 패턴(126b)이 구비됨으로써, 상기 폴리실리콘과 제3 금속막 패턴(128b)이 오믹 콘택이 되도록 할 수 있다. 또한, 상기 제3 및 제4 금속막 패턴(128b, 136b)은 하부의 폴리실리콘과 강하게 접착될 수 있다.
상기 코어 페리 영역의 게이트 전극 구조물(140)은 셀 영역의 비트 라인 콘택(132) 및 비트 라인(136a)을 형성하는 공정에서 함께 형성될 수 있다. 또한, 상기 게이트 전극 구조물(140)은 상기 비트 라인 콘택(132) 및 비트 라인(136a)에 포함되는 금속 물질을 포함할 수 있다. 즉, 상기 제2 베리어 금속막 패턴(126b)은 상기 제1 베리어 금속막 패턴(126a)과 동일한 물질로 형성되고, 상기 제3 금속막 패턴(128b)은 상기 제1 금속막 패턴(128a)과 동일한 물질로 형성되고, 상기 제4 금속막 패턴(136b)은 상기 제2 금속막 패턴(136a)과 동일한 물질로 형성된다. 상기 제4 금속막 패턴(136b)은 상기 제2 금속막 패턴(136a)과 실질적으로 동일한 높이를 가질 수 있다.
상기 게이트 전극 구조물(140)은 제3 및 제4 금속막 패턴(128b, 136b)이 적층되는 구조를 갖는다. 그러므로, 상기 게이트 전극 구조물(140)에 포함되는 금속 물질은 상기 비트 라인(136a)에 포함되는 금속 물질에 비해 더 두껍다. 이와같이, 상기 코어 페리 영역의 게이트 전극 구조물(140)은 셀 영역의 비트 라인에 포함되는 금속 물질과 다른 두께를 가질 수 있다.
다시, 도 7을 참조하면, 상기 셀 영역의 상기 비트 라인(136a) 및 제3 하드 마스크 패턴(138a)의 양 측벽에 절연 스페이서(148)를 형성한다. 또한, 상기 코어 페리 영역의 게이트 전극 구조물(140) 및 제3 하드 마스크 패턴의 양 측벽에도 절연 스페이서(148)를 형성한다.
상기 비트 라인들 사이의 갭을 채우면서 상기 게이트 전극 구조물들을 덮는 제2 층간 절연막(150)을 형성한다. 상기 제2 층간 절연막(150)을 형성한 다음, 상기 제3 하드 마스크 패턴(138a)의 상부면이 노출되도록 상기 제3 층간 절연막(150)을 평탄화하는 공정이 더 수행할 수도 있다.
상기 제2 층간 절연막(150)의 일부를 식각하고, 계속하여 상기 제1 층간 절연막(120)을 식각함으로써, 상기 제2 및 제3 콘택 형성 영역의 기판 표면을 노출하는 스토리지 노드 콘택홀들을 형성한다. 도시하지는 않았지만, 상기 스토리지 노드 콘택홀의 양 측벽에 추가적으로 절연 스페이서를 더 형성할 수 있다. 상기 스토리지 노드 콘택홀들을 내부에 도전막을 형성하고, 상기 도전막을 연마하여 스토리지 노드 콘택들(152)을 형성한다. 상기 도전막은 폴리실리콘을 포함할 수 있다. 이와는 다른 예로, 상기 도전막은 금속 물질을 포함할 수도 있다.
이 후, 상기 스토리지 노드 콘택(152) 상부면에 커패시터(154)를 형성한다. 상기 커패시터(154)는 실린더형 커패시터로 형성할 수도 있고, 스택형 커패시터로 형성할 수도 있다. 상기 공정들을 수행함으로써, 디램 소자를 완성한다.
배선 구조물
도 23은 본 발명의 실시예 3에 따른 반도체 소자의 배선 구조물을 나타내는 사시도이다.
이하에서 설명하는 배선 구조물은 제2 금속막 패턴의 형상을 제외하고는 실시예 1의 배선 구조물과 동일하다.
도 23을 참조하면, 반도체 물질을 포함하는 기판(10)이 포함된다. 상기 기판(10)에는 트랜지스터와 같은 소자들이 형성되어 있을 수 있다.
상기 기판(10) 상에는 층간 절연막(12)이 구비된다. 상기 층간 절연막(12)에는 상기 기판(10) 표면 일부를 노출하는 콘택홀들(14)이 포함되어 있다. 상기 콘택홀들(14)의 내벽에는 절연 물질로 형성되는 이너 스페이서(16)가 구비될 수 있다. 그러나, 상기 이너 스페이서(16)는 구비되지 않을 수도 있다.
상기 이너 스페이서(16)를 포함하고 있는 각각의 콘택홀들(14)의 내부에는 콘택 플러그(23)가 구비된다. 상기 콘택 플러그(23)들은 베리어 금속막 패턴(20a) 및 제1 금속막 패턴(22a)을 포함한다. 상기 콘택 플러그(23)는 실시예 1에서 설명한 것과 동일한 구성을 가질 수 있다.
상기 제1 금속막 패턴(22a)의 상부면의 적어도 일부 및 상기 층간 절연막(12)과 접촉하는 고립된 섬 형상의 제2 금속막 패턴(50a)이 구비된다. 상기 제2 금속막 패턴(50a)은 상기 콘택 플러그(23)와 전기적으로 연결되는 패드 패턴으로 제공될 수 있다. 상기 제2 금속막 패턴(50a)으로 사용될 수 있는 금속 물질의 예로는 텅스텐, 알루미늄, 구리 등을 들 수 있다. 이들은 단독으로 사용되는 것이 바람직하지만, 2 이상이 적층되는 구조를 가질 수도 있다. 일 예로, 상기 제2 금속막 패턴(50a)은 텅스텐을 포함할 수 있다.
상기 제1 및 제2 금속막 패턴(22a, 50a)의 접착 특성이 양호하게 되도록 하기 위하여, 상기 제2 금속막 패턴(50a)은 상기 제1 금속막 패턴(22a)과 동일한 금속 물질로 형성되는 것이 바람직하다. 그러나, 다른 예로, 상기 제2 금속막 패턴(50a)은 상기 제1 금속막 패턴(22a)과 다른 금속 물질로 형성될 수도 있다.
상기 제2 금속막 패턴(50a)의 접착 특성이 양호해지기 위하여, 상기 하나의 고립된 섬 형태의 제2 금속막 패턴(50a)에서 상기 콘택 플러그들(23)과 직접 접촉되는 영역의 면적은 상기 하나의 독립된 형태의 제2 금속막 패턴(50a)저면 전체 면적의 30% 내지 70%인 것이 바람직하다.
이와 같이, 상기 제1 및 제2 금속막 패턴(22a, 50a) 사이와, 상기 제2 금속막 패턴(50a) 및 층간 절연막(12) 사이에는 베리어 금속막이 구비되지 않는다. 때문에, 상기 제2 금속막 패턴(50a)을 형성하는 공정에서 베리어 금속막을 식각하는 공정이 수행되지 않기 때문에, 배선 구조물을 용이하게 제조할 수 있다.
도 24는 도 23에 도시된 반도체 소자의 배선 구조물의 제조 방법을 나타내는 사시도이다.
먼저, 도 2 내지 도 4를 참조로 설명한 공정을 동일하게 수행한다.
도 24를 참조하면, 상기 콘택 플러그들(23) 및 층간 절연막(12) 상에 제2 금속막(50)을 형성한다. 상기 제2 금속막(50)은 상기 도 5를 참조로 설명한 것과 동일할 수 있다.
상기 제2 금속막(50) 상에 식각 마스크 패턴(52)을 형성한다. 상기 식각 마스크 패턴(52)은 고립된 섬 형상을 가질 수 있다. 상기 고립된 식각 마스크 패턴(52)은 상기 제1 금속막 패턴(22a)의 상부면의 적어도 일부 및 상기 층간 절연막(12)의 적어도 일부를 덮는 형상을 가질 수 있다.
다시, 도 23을 참조하면, 상기 식각 마스크 패턴(52)을 이용하여 상기 제2 금속막(50)을 식각한다. 상기 식각 공정에 의해 상기 콘택 플러그들(23)과 접촉하면서 상기 층간 절연막(12) 상부로 연장되는 고립된 섬 형상의 제2 금속막 패턴(50a)이 형성된다. 이 때, 상기 하나의 고립된 패턴 형상의 제2 금속막 패턴(50a) 저면에서 상기 콘택 플러그들(23)과 직접 접촉되는 영역의 면적은 상기 하나의 제2 금속막 패턴(50a) 저면 전체 면적의 30% 내지 70%인 것이 바람직하다.
이와 같이, 상기 식각 공정에서 금속 물질로 형성되는 제2 금속막(50)만을 식각한다. 그러므로, 베리어 금속막을 식각하지 않고도 상기 콘택 플러그와 접촉하는 패드 형상의 상기 제2 금속막 패턴(50a)을 형성할 수 있다. 따라서, 상기 제2 금속막 패턴을 형성하기 위한 식각 공정에서 금속의 리스퍼터링(resputtering)이 감소된다. 또한, 배선 구조물을 용이하게 제조할 수 있다.
이하에서는, 콘택 플러그 및 패드 패턴이 형성되는 부위를 포함하는 반도체 소자에 대해 설명한다.
반도체 소자
도 25는 본 발명의 실시예 4에 따른 반도체 소자의 단면도이다.
도 25는 디램 소자의 셀의 일부분만을 나타낸다.
도 25를 참조하면, 반도체 물질을 포함하는 기판(100)이 마련된다. 상기 기판(100)에 소자 분리용 트렌치(104)가 형성되어 있다. 또한, 상기 소자 분리용 트렌치(104) 내부에는 소자 분리막 패턴들(106)이 형성되다. 따라서, 상기 기판(100) 표면은 상기 소자 분리막 패턴들(106)에 의해 액티브 영역 및 필드 영역으로 각각 구분된다.
상기 기판에는 게이트용 트렌치들이 구비되고, 상기 게이트용 트렌치 내부에는 상기 제2 방향으로 연장되는 라인 형상을 갖는 매립 게이트 구조물들(도시안됨)이 구비된다.
상기 기판(100) 상에는 제1 층간 절연막(200)이 구비된다.
상기 제1 층간 절연막(200)을 관통하여 상기 기판(100)의 일부 액티브 영역들 상부면과 접촉하는 비트 라인 콘택(202)이 구비된다. 상기 비트 라인 콘택(202) 및 상기 제1 층간 절연막(200) 상에는 비트 라인(204) 및 하드 마스크 패턴(206)이 구비된다. 상기 비트 라인(204) 및 비트 라인 콘택(206)은 베리어 금속 및 금속을 포함할 수 있다. 상기 비트 라인(204) 및 비트 라인 콘택(206)에 포함되는 베리어 금속 및 금속의 적층 구조 및 배치 구조는 한정되지 않는다. 즉, 상기 비트 라인(204) 및 비트 라인 콘택(202)은 상기 실시예 2에서 설명한 것과 동일한 베리어 금속 및 금속 적층 구조 및 배치 구조를 가질 수 있다. 또는, 상기 비트 라인(204) 및 비트 라인 콘택(202)은 상기 실시예 2에서 설명한 것과 다른 베리어 금속 및 금속 적층 구조 및 배치 구조를 가질 수도 있다.
상기 비트 라인(204), 비트 라인 콘택(202) 및 하드 마스크 패턴(206)을 포함하는 비트 라인 구조물의 양 측벽에는 절연 스페이서(208)가 구비될 수 있다. 상기 비트 라인 구조물들 사이의 갭을 채우는 제2 층간 절연막(도시안됨)이 구비될 수 있다.
상기 제2 및 제1 층간 절연막(200)을 관통하는 스토리지 노드 콘택홀(212)이 구비된다. 상기 스토로지 노드 콘택홀(212)의 저면은 상기 기판(100)의 일부 액티브 영역들을 노출할 수 있다. 상기 스토리지 노드 콘택홀(212)은 상기 비트 라인 구조물들 사이 부위에 위치할 수 있다. 또한, 상기 스토리지 노드 콘택홀(212)의 내부 측벽에는 상기 절연 스페이서(208)가 노출될 수 있다.
상기 스토리지 노드 콘택홀(212)의 측벽 일부분 및 저면과 접촉하는 제1 베리어 금속막 패턴(214a)이 구비된다. 상기 제1 베리어 금속막 패턴(214a)은 상기 스토리지 노드 콘택홀들(212) 내부에만 위치한다. 상기 제1 베리어 금속막 패턴(214a)으로 사용될 수 있는 물질의 예로는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 들 수 있다. 이들은 단독 또는 2 이상을 적층된 형상을 가질 수 있다. 예를들어, 상기 제1 베리어 금속막 패턴(214a)은 티타늄막 및 티타늄 질화막을 적층된 형상을 가질 수 있다.
상기 제1 베리어 금속막 패턴(214a) 상에 제1 금속막 패턴(216a)이 구비된다. 상기 제1 금속막 패턴(216a)은 상기 스토리지 노드 콘택홀들(122) 내부에만 위치한다. 상기 제1 금속막 패턴(216a)으로 사용될 수 있는 금속 물질의 예로는 텅스텐, 알루미늄, 구리 등을 들 수 있다. 이들은 단독으로 사용되는 것이 바람직하지만, 2 이상이 적층되는 구조를 가질 수도 있다. 일 예로, 상기 제1 금속막 패턴(216a)은 텅스텐을 포함할 수 있다.
상기 제1 베리어 금속막 패턴(214a) 및 제1 금속막 패턴(216a)은 스토리지 노드 콘택(217)으로 제공된다.
도시된 것과 같이, 상기 스토리지 노드 콘택(217)은 상기 제2 방향으로 절단한 단면도에서 볼 때 좌우가 대칭되지 않을 수 있다. 즉, 상기 스토리지 노드 콘택(217)은 상기 스토리지 노드 콘택홀(212) 상부에 위치하는 베리어 금속막과 금속막의 일부가 식각되어 있는 형상을 가질 수 있다. 따라서, 상기 제1 베리어 금속막 패턴(214a)은 상기 스토리지 노드 콘택홀(212) 내벽의 위치에 따라 그 높이가 달라질 수 있다.
상기 제1 금속막 패턴(216a) 상부면과 접촉하면서, 상기 제2 층간 절연막(도시안됨) 및 하드 마스크 패턴(206) 상부면으로 연장되는 고립된 형상의 패드 패턴(218a)이 구비된다. 상기 패드 패턴(218a)은 상기 제1 금속막 패턴(216a)과 동일한 금속 물질을 포함할 수 있다. 상기 패드 패턴(218a)으로 사용될 수 있는 금속 물질의 예로는 텅스텐, 알루미늄, 구리 등을 들 수 있다. 이들은 단독으로 사용되는 것이 바람직하지만, 2이상이 적층되는 구조를 가질 수도 있다. 일 예로, 상기 패드 패턴(218a)은 텅스텐을 포함할 수 있다.
상기 패드 패턴(218a)은 상기 스토리지 노드 콘택(217)의 상부면과 접촉하는 패드로써 제공된다. 그러므로, 상기 패드 패턴(218a)은 각각의 스토리지 노드 콘택(217) 상부면에 각각 하나씩 접촉되는 고립된 패턴 형상을 가질 수 있다.
상기 패드 패턴(218a)에는 베리어 금속막이 포함되지 않는다. 또한, 상기 패드 패턴(218a)은 상기 제1 금속막 패턴(216a), 제2 층간 절연막(도시안됨) 및 하드 마스크 패턴(206)과 직접 접촉하는 형상을 갖는다.
일반적으로, 상기 패드 패턴(218a)의 저면에 베리어 금속막이 포함되는 경우에는 상기 베리어 금속막에 의해 이웃하는 패드 패턴들이 서로 접촉하는 브릿지 불량이 빈번하게 발생되었다. 그러나, 본 실시예에서는 상기 패드 패턴(218a)에 베리어 금속막이 포함되지 않음으로써, 상기 패드 패턴들(218a)이 서로 접촉하는 브릿지 불량이 감소될 수 있다.
상기 패드 패턴(218a) 상부면과 전기적으로 연결된는 커패시터(220)가 구비된다. 상기 커패시터(220)는 실린더형 커패시터로 형성할 수도 있고, 스택형 커패시터로 형성할 수도 있다.
도 26 내지 도 29는 도 25에 도시된 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
반도체 기판(100)에 소자 분리 공정을 수행하여, 소자 분리막 패턴(106)을 형성한다. 상기 반도체 기판에 매립 게이트 구조물들(도시안됨)을 형성한다. 상기 기판(100) 상에 제1 층간 절연막(200)을 형성한다. 상기 제1 층간 절연막(200)을 관통하여 상기 기판(100)의 일부 액티브 영역 상부면과 접초하는 비트 라인 콘택(202)을 형성한다. 또한, 상기 비트 라인 콘택(202)과 접촉하면서 상기 제3 방향으로 연장되는 비트 라인(204) 및 하드 마스크 패턴(206)을 형성한다.
상기 설명한 공정들은 실시예 2의 도 9 내지 도 19를 참조로 설명한 공정들과 동일할 수 있다. 그러나, 상기 설명한 공정들은 실시예 2에서 설명한 공정들에 한정되지 않으며, 매립 게이트 구조물을 포함하는 디램 소자의 다른 알려진 제조 공정들을 통해 형성할 수도 있다.
도 26을 참조하면, 상기 비트 라인 콘택(202), 비트 라인(204) 및 하드 마스크 패턴(206)을 포함하는 비트 라인 구조물의 양 측벽에 절연 스페이서(208)를 형성한다. 상기 비트 라인 구조물들 사이의 갭을 채우는 제2 층간 절연막(210)을 형성한다.
도 27을 참조하면, 상기 제2 및 제1 층간 절연막(210, 200)의 일부분을 식각하여, 상기 제2 및 제1 층간 절연막(210, 200)을 관통하는 스토리지 노드 콘택홀(212)을 형성한다. 상기 스토로지 노드 콘택홀(212)의 저면에는 상기 기판(100)의 일부 액티브 영역들이 노출될 수 있다. 상기 스토리지 노드 콘택홀(212)은 상기 비트 라인 구조물들 사이 부위에 위치할 수 있다. 상기 스토리지 노드 콘택홀(212)을 형성하기 위한 식각 공정은 상기 절연 스페이서(208)가 거의 식각되지 않는 조건으로 수행될 수 있다. 따라서, 상기 스토리지 노드 콘택홀(221)의 내부 측벽에는 상기 절연 스페이서가 노출될 수 있다.
이 후, 상기 스토리지 노드 콘택홀(212)의 표면 상에 베리어 금속막(도시안됨)을 형성한다. 상기 베리어 금속막 상에 상기 스토리지 노드 콘택홀(212)을 채우는 제1 금속막(도시안됨)을 형성한다.
상기 베리어 금속막으로 사용될 수 있는 물질의 예로는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 들 수 있다. 이들은 단독 또는 2 이상을 적층된 형상을 가질 수 있다. 예를들어, 상기 베리어 금속막은 티타늄막 및 티타늄 질화막을 적층된 형상을 가질 수 있다.
상기 베리어 금속막 상에 제1 금속막을 형성한다. 상기 제1 금속막으로 사용될 수 있는 금속 물질의 예로는 텅스텐, 알루미늄, 구리 등을 들 수 있다. 이들은 단독으로 사용되는 것이 바람직하지만, 2 이상이 적층되는 구조를 가질 수도 있다. 일 예로, 상기 제1 금속막은 텅스텐을 포함할 수 있다.
이 후, 상기 스토리지 노드 콘택홀(212) 내에만 상기 베리어 금속막 및 제1 금속막이 남아있도록 상기 제1 금속막 및 베리어 금속막을 평탄화한다. 상기 평탄화 공정은 화학 기계적 연마 공정을 통해 수행할 수 있다. 상기 평탄화 공정을 통해, 상기 스토리지 노드 콘택홀(212) 내에 예비 베리어 금속막 패턴(214) 및 예비 제1 금속막 패턴(216)이 형성된다.
도 28을 참조하면, 상기 예비 베리어 금속막 패턴(214) 및 예비 제1 금속막 패턴(216), 상기 제2 층간 절연막(도시안됨), 하드 마스크 패턴(206)의 상부면에, 제2 금속막(218)을 형성한다. 상기 제2 금속막(218)은 화학 기상 증착 공정 또는 물리 기상 증착 공정을 통해 형성할 수 있다.
상기 제2 금속막(218)으로 사용될 수 있는 금속 물질의 예로는 텅스텐, 알루미늄, 구리 등을 들 수 있다. 이들은 단독으로 사용되는 것이 바람직하지만, 2 이상이 적층되는 구조를 가질 수도 있다. 일 예로, 상기 제2 금속막(218)은 텅스텐을 포함할 수 있다. 상기 제1 및 제2 금속막의 접착 특성이 양호하게 되도록 하기 위하여, 상기 제2 금속막(218)은 상기 제1 금속막과 동일한 금속 물질로 형성되는 것이 바람직하다. 그러나, 다른 예로, 상기 제2 금속막(218)은 상기 제1 금속막과 다른 금속 물질로 형성될 수도 있다.
도 29를 참조하면, 상기 제2 금속막(218) 상에 식각 마스크 패턴(도시안됨)을 형성한다. 상기 식각 마스크 패턴은 상기 패드 패턴을 형성하기 위한 마스크 패턴으로 제공된다. 따라서, 상기 식각 마스크 패턴은 상기 예비 제1 금속막 패턴(216)의 상부면의 적어도 일부와 상기 제2 층간 절연막(도시안됨) 및 하드 마스크 패턴(206) 상부면의 적어도 일부를 덮는 고립된 섬 형상을 가질 수 있다.
상기 식각 마스크 패턴을 이용하여 상기 제2 금속막(218)을 식각한다. 상기 제2 금속막(218)을 식각하는 공정에서, 상기 스토리지 노드 콘택홀(212) 내에 위치하는 예비 제1 금속막 패턴(216) 및 예비 베리어 금속막(214)도 일부 제거될 수 있다. 또한, 상기 제2 금속막(218)을 식각하는 공정에서 상기 절연 스페이서(208) 및 하드 마스크 패턴(206)의 일부도 제거될 수 있다.
따라서, 상기 스토리지 노드 콘택홀(212) 내에는 베리어 금속막 패턴 (214a) 및 제1 금속막 패턴(216a)을 포함하는 스토리지 노드 콘택(217)이 형성된다. 또한, 상기 스토리지 노드 콘택(217) 상부면 및 상기 제2 층간 절연막(도시안됨) 및 하드 마스크 패턴의 상부면에는 고립된 섬 형상의 패드 패턴(218a)이 형성된다. 이와같이, 상기 패드 패턴(218a)은 상기 제2 금속막을 패터닝하여 형성하므로는 베리어 금속막이 포함되지 않는다. 따라서, 상기 패드 패턴(218a)들 사이에는 베리어 금속막이 잔류하지 않기 때문에 상기 베리어 금속막에 의해 생기게 되는 브릿지 불량을 감소시킬 수 있다. 또한, 상기 패드 패턴(218a)을 형성하기 위한 식각 공정이 보다 용이해진다.
이 후, 도 25에 도시된 것과 같이, 상기 패드 패턴들(218a) 사이의 갭 내부에 절연막(219)을 형성한다. 상기 패드 패턴(218a) 상부면에 커패시터(154)를 형성한다. 상기 커패시터(154)는 실린더형 커패시터로 형성할 수도 있고, 스택형 커패시터로 형성할 수도 있다. 상기 공정들을 수행함으로써, 디램 소자를 완성한다.
상술한 본 발명의 예시적인 실시예들에 따른 반도체 소자는 다양한 형태의 반도체 패키지에 실장될 수 있다. 또한 예시적인 실시예들에 따른 반도체 소자 또는 이를 포함하는 반도체 패키지는 컴퓨팅 시스템과 같은 다양한 형태의 시스템들에 적용될 수 있다.
도 30은 예시적인 실시예들에 따른 컴퓨팅 시스템의 개략적인 구성을 나타내는 블록도이다.
도 30을 참조하면, 컴퓨팅 시스템(300)은 시스템 버스에 전기적으로 연결된 마이크로프로세서(CPU)(420), 램(RAM)(430), 사용자 인터페이스(USER INTERFACE)(440), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(MODEM)(450) 및 메모리 시스템(410)을 포함할 수 있다. 메모리 시스템(410)은 메모리 소자(412)와 메모리 컨트롤러(411)를 포함할 수 있다. 메모리 소자(412)는 상술한 예시적인 실시예들에 따른 반도체 소자 또는 디램 소자를 포함할 수 있다. 메모리 컨트롤러(411)는 메모리 소자(412)를 제어할 수 있도록 구성된다. 메모리 소자(412)와 메모리 컨트롤러(411)의 결합에 의해 메모리 시스템(410)은 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있다. 컴퓨팅 시스템(400)이 모바일 장치인 경우, 컴퓨팅 시스템(400)의 동작 전압을 공급하기 위한 배터리가 추가적으로 제공될 수 있다. 도시되지 않았지만, 예시적인 실시예들에 따른 컴퓨팅 시스템(400)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수도 있다.
상기 설명한 것과 같이, 본 발명에 의하면 기생 커패시턴스가 감소되는 구조의 반도체 소자가 제공된다. 상기 반도체 소자는 다양한 메모리 소자에 사용될 수 있다.
100 : 기판 100a : 액티브 영역
106 : 소자 분리막 패턴 114 : 매립 게이트 구조물
118a : 하부 게이트 패턴 120 : 제1 층간 절연막
122 : 제1 콘택홀 124 : 이너 스페이서
126a : 제1 베리어 금속막 패턴 126b : 제2 베리어 금속막 패턴
128a : 제1 금속막 패턴 128b : 제3 금속막 패턴
132 : 비트 라인 콘택 136a : 비트 라인
136b : 제4 금속막 패턴 140 : 게이트 전극 구조물

Claims (10)

  1. 제1 영역의 기판 상에 구비되고, 상기 기판 표면 일부를 노출하는 콘택홀들을 포함하는 층간 절연막;
    상기 콘택홀들 내부에 구비되고, 제1 베리어 금속막 패턴 및 제1 금속막 패턴이 적층된 콘택 플러그들; 및
    상기 콘택 플러그들 및 층간 절연막 상부면과 직접 접촉하고, 금속 물질만으로 이루어지는 제2 금속막 패턴들을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    제2 영역의 기판 상에 구비되는 게이트 절연막; 및
    상기 게이트 절연막 상에 하부 게이트 패턴, 상기 제2 베리어 금속막 패턴, 상기 제3 금속막 패턴 및 상기 제4 금속막 패턴이 적층되는 구조의 게이트 전극 구조물을 더 포함하는 반도체 소자.
  3. 제2항에 있어서, 상기 제2 금속막 패턴은 상기 제3 및 제4 금속막 패턴이 적층된 구조에 비해 낮은 높이를 갖는 반도체 소자.
  4. 제1항에 있어서, 상기 제2 금속막 패턴은 라인 형상을 갖는 반도체 소자.
  5. 제1항에 있어서, 상기 제2 금속막 패턴은 각각의 상기 콘택 플러그들및 층간 절연막과 접촉되는 고립된 섬 형상을 갖는 반도체 소자.
  6. 셀 영역의 기판 상에 층간 절연막을 형성하는 단계;
    코어 페리 영역의 기판 상에 게이트 절연막 및 하부 게이트 전극막을 형성하는 단계;
    상기 층간 절연막을 식각하여 상기 셀 영역의 기판 표면의 일부를 노출하는 콘택홀들을 형성하는 단계;
    상기 층간 절연막 상부면, 상기 콘택홀들의 내부 및 상기 하부 게이트 전극막 상에 베리어 금속막 및 제1 금속막을 순차적으로 형성하는 단계;
    상기 코어 페리 영역의 제1 금속막은 그대로 남기면서, 상기 셀 영역의 베리어 금속막 및 제1 금속막을 평탄화하여, 상기 콘택홀들 내부에 베리어 금속막 패턴 및 제1 금속막 패턴을 포함하는 콘택 플러그들을 형성하는 단계;
    상기 층간 절연막, 콘택 플러그들 및 코어 페리 영역의 제1 금속막 상에 제2 금속막을 형성하는 단계;
    상기 제2 금속막을 패터닝하여, 셀 영역에 상기 콘택 플러그들 및 층간 절연막과 직접 접촉하는 라인 형상의 제2 금속막 패턴을 형성하고, 코어 페리 영역에 제4 금속막 패턴을 형성하는 단계; 및
    상기 코어 페리 영역의 제1 금속막, 베리어 금속막 및 하부 전극막을 순차적으로 패터닝하여 하부 게이트 패턴, 제2 베리어 금속막 패턴, 제3 금속막 패턴 및 상기 제4 금속막 패턴이 적층되는 구조의 게이트 전극 구조물을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서, 상기 콘택홀들을 형성한 다음, 상기 콘택홀들의 측벽에 절연 물질을 포함하는 이너 스페이서를 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  8. 제6항에 있어서, 상기 하부 게이트 전극막은 폴리실리콘을 포함하는 반도체 소자의 제조 방법.
  9. 제6항에 있어서, 상기 제2 금속막은 상기 제1 금속막과 동일한 금속 물질을 포함하는 반도체 소자의 제조 방법.
  10. 제6항에 있어서, 상기 제1 및 제2 금속막은 텅스텐, 알루미늄 및 구리를 포함하는 군에서 어느 선택된 적어도 하나를 포함하는 반도체 소자의 제조 방법.
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