KR20100084214A - 반도체 소자 및 이의 제조방법 - Google Patents

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Abstract

접촉저항을 개선한 반도체 장치 및 이의 제조방법이 개시된다. 다수의 하부 도전성 구조물이 배치된 기판 개구를 구비하는 절연막을 형성하고, 개구의 내측면을 따라 위치하고 제1 금속성 물질보다 제1 환원성 물질의 조성이 우세한 제1 금속 질화막 및 제2 환원성 물질보다 제2 금속성 물질의 조성이 우세한 제2 금속 질화막을 구비하는 장벽층을 형성한다. 장벽층으로 한정된 개구의 내부에 배치되는 접속체를 형성한 후, 접속체를 통하여 하부 도전성 구조물과 전기적으로 접촉하는 상부 도전성 구조물을 형성한다. 하부 도전성 구조물에 대한 열 손상을 최소화하고 전자천이를 줄일 수 있다.

Description

반도체 소자 및 이의 제조방법 {SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 이의 제조방법에 관한 것으로서, 보다 상세하게는 접속체에 의해 전기적으로 연결된 다층배선을 구비하는 반도체 소자 및 이의 제조방법에 관한 것이다.
최근 반도체 소자가 고집적화 되면서 트랜지스터의 소스/드레인 사이즈 및 게이트 전극의 선폭과 배선의 선폭이 급격히 축소되고 있으며, 이에 따라 다수의 배선들을 수직방향으로 적층하고 플러그와 같은 접속체(interconnections)에 의해 전기적으로 연결하는 다층배선이 반도체 소자의 배선 구조물로 널리 이용되고 있다.
일반적으로, 하부에 형성된 트랜지스터 등과 같은 도전성 구조물과 상기 도전성 구조물과 전기적 신호를 주고받는 도전성 라인인 배선은 층간 절연막에 의해 전기적으로 단절되고 상기 층간절연막을 부분적으로 관통하는 접속체를 통하여 전기적으로 연결된다. 이때, 상기 접속체나 배선은 최근 반도체 소자의 고집적화 경향에 따라 알루미늄, 구리 및 텅스텐 등과 같은 전기저항이 작은 금속물질을 사용 하여 형성되고 있다. 특히, 텅스텐은 다른 금속물질과 비교하여 스텝 커버리지 특성이 우수하고 건식 식각공정을 통해 쉽게 패터닝이 가능하기 때문에 최근의 반도체 소자의 고집적화 경향에 따라 그 사용빈도가 증가하고 있다.
일반적으로 금속물질들은 증착 공정을 통하여 배선구조물로 형성되며 증착공정은 높은 온도에서의 화학반응을 통하여 수행된다. 따라서, 배선 구조물을 형성하기 위한 증착공정이 수행되는 동안 층간절연막 및 상기 층간 절연막의 하부에 배치된 도전성 구조물이 손상되는 것을 방지하기 위하여 배선구조물과의 경계면에 다양한 장벽층을 형성한다.
특히, 콘택 플러그로 가장 널리 이용되고 있는 텅스텐은 산화막으로 구성된 절연막에 대하여 접착성이 떨어지고 증착공정의 텅스텐 소스가스에 의해 콘택 홀이나 비아 홀의 측벽이 쉽게 손상되는 단점이 있다. 이를 방지하기 위하여, 상기 절연막과의 접착성을 보장하기 위한 접착층(glue layer) 및 텅스텐 소스가스의 반응 부산물인 불소이온(F-)의 확산을 방지하기 위한 확산 방지막을 구비하는 장벽층을 형성한다. 상기 장벽층으로서는 Ti/TiN, W/WN 또는 Ta/TaN 등을 선택적으로 사용할 수 있으며, 최근에는 텅스텐 플러그를 형성하기 위한 공정과 공정의 연속성을 확보하고 접촉저항을 낮추기 위해 텅스텐/텅스텐 질화물(W/WN)이 널리 이용되고 있다.
이때, 충분한 스텝 커버리지를 갖고 콘택 홀 또는 비아 홀의 프로파일을 따라 텅스텐 질화막을 형성하기 위하여 소스물질의 화학반응을 이용하는 증착공정이 널리 이용되고 있는데, 증착공정을 수행하기 위한 급격한 온도변화에 의해 하부 구 조물의 접촉저항이 불안정하게 된다. 특히, 상기 하부 구조물이 구리로 형성된 다층배선의 하부배선인 경우에는 구리배선의 표면에 불규칙한 전자천이(random electron migration)를 야기하고 이에 의해 구리배선의 표면에 보이드(void)가 생성되어 구리배선과 콘택 플러그사이의 접촉저항을 증가시킨다.
따라서, 본 발명의 목적은 콘택 플러그와 하부 도전성 구조물 사이의 접촉저항이 개선된 배선 구조물을 구비하는 반도체 소자를 제공하는 것이다.
본 발명의 다른 목적은 상술한 바와 같은 반도체 소자의 제조방법을 제공하는 것이다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 반도체 소자는 다수의 하부 도전성 구조물이 배치된 기판 상에 위치하고 개구를 구비하는 절연막, 상기 개구의 내측면을 따라 위치하고 금속성 물질보다 환원성 물질의 조성이 우세한 제1 금속 질화막 및 환원성 물질보다 상기 금속성 물질의 조성이 우세한 제2 금속 질화막을 구비하는 장벽층, 상기 장벽층으로 한정된 상기 개구의 내부에 배치되는 접속체 및 상기 접속체를 통하여 상기 하부 도전성 구조물과 전기적으로 접촉하는 상부 도전성 구조물을 포함한다.
일실시예로서, 상기 금속성 물질은 텅스텐(W) 및 티타늄(Ti) 중의 어느 하나를 포함하며, 상기 환원성 물질은 디실란(Si2H6, disilane), 보레 인(B2H6,diborane), 인화수소(PH3, phosphine), 실란(SiH4, silane) 및 이들의 결합물로 이루어진 군으로부터 선택된 어느 하나를 포함한다. 상기 접속체는 알루미늄, 텅스텐 및 구리 중의 어느 하나를 포함한다.
일실시예로서, 상기 하부 도전성 구조물은 구리배선 및 실리콘 함유 물질막 중의 어느 하나를 포함하고, 상기 제1 금속 질화물은 보론 우세 텅스텐 질화막(boron-rich tungsten nitride layer)을 포함하며, 상기 제2 금속 질화물은 텅스턴 우세 텅스텐 질화막(tungsten-rich tungsten nitride layer)을 포함하고 상기 접속체는 텅스텐 막을 포함한다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예에 따라 상기 반도체 소자의 제조방법이 개시된다. 다수의 하부 도전성 구조물이 배치된 기판 개구를 구비하는 절연막을 형성한다. 이어서, 상기 개구의 내측면을 따라 위치하고 제1 금속성 물질보다 제1 환원성 물질의 조성이 우세한 제1 금속 질화막 및 제2 환원성 물질보다 제2 금속성 물질의 조성이 우세한 제2 금속 질화막을 구비하는 장벽층을 형성한다. 상기 장벽층으로 한정된 상기 개구의 내부에 배치되는 접속체를 형성하고, 상기 접속체를 통하여 상기 하부 도전성 구조물과 전기적으로 접촉하는 상부 도전성 구조물을 형성한다.
일실시예로서, 제1 온도에서 상기 개구의 내측면 및 상기 절연막의 상면에 상기 제1 금속 질화막을 형성하고, 상기 제1 온도보다 높은 제2 온도에서 상기 제1 금속 질화막의 표면을 따라 상기 제2 금속 질화막을 형성한다.
일실시예로서, 상기 제1 금속 질화막은 아래와 같은 공정을 통해 형성될 수 있다. 상기 제1 금속성 물질을 포함하는 제1 반응물질을 제1 유량으로 공급하여 상기 개구의 내측면 및 상기 절연막의 상면에 화학 흡착시키고, 퍼지가스를 공급하여 화학흡착되지 않은 상기 제1 반응물질을 제거한다. 이어서, 상기 제1 환원물질을 포함하는 제2 반응물질을 제1 유량보다 큰 제2 유량으로 공급하여 상기 개구의 내측면 및 상기 절연막의 상면에 상기 제1 금속성 물질을 증착하여 제1 금속막을 형성하고, 퍼지가스를 공급하여 반응부산물 및 상기 제2 반응물질의 잔류물을 제거한다. 상기 제1 금속막에 대하여 질화공정을 수행한다. 이때, 상기 제1 온도는 150℃ 내지 350℃ 의 범위를 가지며, 상기 제2 유량은 상기 제1 유량의 1.2배 내지 3배 의 범위를 갖는다.
이때, 상기 제2 금속 질화막은 다음과 같은 공정으로 형성될 수 있다. 상기 제2 금속성 물질을 포함하는 제3 반응물질을 제1 유량으로 공급하여 상기 제1 금속 질화막의 상면에 화학 흡착시키고, 퍼지가스를 공급하여 화학흡착되지 않은 상기 제3 반응물질을 제거한다. 이어서, 상기 제2 환원물질을 포함하는 제4 반응물질을 제2 유량보다 작은 제3 유량으로 공급하여 상기 제1 금속 질화막의 상면에 상기 제2 금속성 물질을 증착하여 제2 금속막을 형성하고, 퍼지가스를 공급하여 반응부산물 및 상기 제4 반응물질의 잔류물을 제거한다. 상기 제2 금속막에 대하여 질화공정을 수행한다. 상기 제2 온도는 200℃ 내지 400℃ 의 범위를 가지며, 상기 제3 유량은 상기 제1 유량의 1배 내지 1.2배 의 범위를 갖는다.
본 발명에 따른 반도체 소자 및 그 제조 방법에 대하여 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않은 범위 내에서 본 발명을 다양한 형태로 구현 할 수 있을 것이다.
상술한 것과 같이 본 발명에 의하면, 층간 절연막과 접속체 사이에 배치되는 장벽층을 저온 공정으로부터 고온공정으로 진행되도록 멀티스텝 공정으로 분할하여 수행함으로써 상기 장벽층을 환원성 물질과 금속의 상대적 조성이 상이한 다층막으로 형성할 수 있다. 이에 따라, 상기 장벽층을 형성하기 위한 공정이 진행되는 동안 증착온도에 의한 하부 도전성 구조물의 손상을 최소화할 수 있다. 특히, 상기 하부 구조물에서의 열 다발(thermal budget)을 최소화 할 수 있으며, 좁은 폭을 갖는 접속체도 상기 하부 도전성 구조물과의 사이에서 충분히 낮은 접촉저항을 유지할 수 있다. 상기 하부 도전성 구조물이 구리배선인 경우에는 상기 열 다발에 기인하는 전자천이(electron migration)를 최소화함으로써 이로 인한 구리배선 표면에서의 보이드 발생을 억제할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어 야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않 는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1은 본 발명의 일실시예에 의한 반도체 소자용 배선 구조물을 나타내는 단면도이다.
도 1을 참조하면, 단결정 실리콘 기판(100)이 구비된다. 상기 단결정 실리콘 기판(100)에는 하부 도전성 구조물이(미도시) 형성될 수 있다. 예를 들면, 상기 하부 도전성 구조물은 MOS 트랜지스터 또는 다층배선의 하부 배선을 형성하는 하부 도전성 라인을 포함한다.
상기 단결정 실리콘 기판(100) 상에는 개구(104)를 포함하는 층간 절연막(102)이 구비된다. 상기 층간 절연막(102)은 실리콘 산화물로 이루어질 수 있다. 상기 개구(104)의 저면에는 상기 단결정 실리콘 기판(100)의 상부면이 노출될 수 있다. 상기 기판(100)에 상기 하부 도전성 구조물이 형성되어 있는 경우에는, 상기 개구(104)의 저면은 상기 하부 도전성 구조물의 상부면을 노출할 수 있다.
상기 개구(104)의 측벽 및 저면에는 콘택 플러그를 형성하기 위한 소스 가스가 상기 층간 절연막(102)으로 확산되는 것을 방지하고 층간 절연막과의 접촉성을 강화하기 위한 장벽층(110)이 위치한다.
상기 장벽층(110)은 불순물의 함량이 단계적으로 변하는 다층 금속 질화막을 포함한다. 예를 들면, 상기 장벽층(110)은 텅스텐(W)에 대하여 상대적으로 보론(B) 또는 실리콘(Si)과 같은 불순물의 함량이 높은 제1 텅스텐 질화막(106) 및 상기 제1 금속 질화막(106) 상에 배치되며 텅스텐(W)에 대하여 상대적으로 불순물의 함량이 작은 제2 텅스텐 질화막(108)을 포함한다.
상기 제1 텅스텐 질화막(106)은 제1 온도에서 붕소 또는 실리콘을 함유하는 환원제를 반응에 필요한 유량을 초과하는 제1 유량으로 공급하여 형성된 박막으로서, 내부 조성에 있어서 텅스텐(W) 보다 상대적으로 보론(B) 또는 실리콘(Si)의 함량이 높다. 이와 대조적으로, 상기 제2 텅스텐 질화막(108)은 상기 제1 온도보다 높은 제2 온도에서 붕소 또는 실리콘을 함유하는 환원제를 제1 유량보다 작은 제2 유량으로 공급하여 형성된 박막으로서, 내부 조성에 있어서 텅스텐(W) 보다 상대적으로 보론(B) 또는 실리콘(Si)의 함량이 작다. 이때, 상기 제2 온도는 약 200℃ 내지 약 400℃ 의 범위를 갖는다. 상기 제1 온도는 상기 제2 온도보다 낮은 온도이며 예를 들면 약 150℃ 내지 약 350℃ 의 범위를 갖는다. 상기 제2 온도는 상기 장벽층 을 형성하기 위한 증착공정이 수행되는 최적 온도이며 상기 제1 온도는 증착이 수행되기 위한 최소온도이다. 따라서, 상기 제1 및 제2 온도는 증착조건과 설비환경 등 외부적 요인에 따라 다양하게 설정할 수 있음은 자명하다.
따라서, 상기 장벽층(110)은 상기 하부 구조물의 상부에 상대적으로 낮은 온도에서 형성되는 제1 텅스텐 질화막과 상기 제1 텅스텐 질화막 상에 일반적인 증착온도에서 형성되는 제2 텅스텐 질화막을 포함한다. 이에 따라, 상기 하부 도전성 구조물은 상기 장벽층(110)을 형성하기 위한 증착공정이 수행되는 동안 상대적으로 낮은 온도에 노출되어 상기 하부 구조물에 대한 열 다발(thermal budget)을 최소화 할 수 있다. 따라서, 상기 하부 구조물에 대한 장벽층을 형성하기 위한 상기 증착공정으로부터의 영향을 최소화하여 접촉저항을 낮게 유지할 수 있다. 특히, 상기 하부 도전성 구조물이 다층배선의 하부 도전라인을 구성하는 구리배선인 경우에는 급격한 온도변화에 의한 구리배선 표면의 전자천이를 억제함으로써 구리배선 표면에서의 보이드(void)를 최소화 할 수 있다.
본 실시예에서는 증착온도인 제2 온도의 매개온도로서 제1 온도만을 가정하고 제1 및 제2 온도에서 형성된 제1 및 제2 텅스텐 질화막(106,108)만을 개시하고 있지만, 공정환경 및 소자의 요구에 따라 더 다양한 매개온도를 설정할 수 있으며 이에 따라 상기 장벽층(110)은 상기 다수의 매개온도에 대응하는 다수의 텅스텐 질화막을 포함할 수 있음은 자명하다. 예를 들면, 상기 장벽층은 상기 제1 및 제2 텅스텐 질화막의 사이에 배치되며 상기 제1 및 제2 온도의 중간 온도인 약 170℃ 내지 약 370℃ 의 온도범위에서 증착된 제3 텅스텐 질화막을 더 포함할 수 있다.
이상적으로 상기 제1 온도 및 제2 온도 사이에서 무한대의 매개온도를 설정한다면 상기 장벽층은 상기 환원성 물질의 함유량이 연속적으로 변화하는 무한대의 다층막으로 형성될 수 있으며 증착공정 중의 상기 하부 도전성 구조물에 대한 손상은 가장 최소화 될 수 있을 것이다. 따라서, 상기 제1 온도와 제2 온도 사이에서 설정할 수 있는 매개온도의 수는 공정의 정밀도와 요구되는 공정조건 및 증착설비의 성능에 따라 최적하게 설정될 수 있다.
바람직하게는, 상기 장벽층(110)은 상기 제1 텅스텐 질화막(106)과 상기 하부 도전성 구조물 사이에 배치되어 후속 공정에서 형성되는 콘택 플러그와 하부 구조물 사이의 접촉저항을 낮추고 접착성을 향상하는 텅스텐 층(미도시)을 더 포함할 수 있다. 이에 따라, 상기 장벽층(110)은 텅스텐층(W layer) 및 불순물의 조성이 단계적으로 변화하는 텅스텐 질화막층(WN layer)으로 이루어진 이중막으로 형성될 수 있다.
상기 장벽층(110)이 형성된 상기 개구(104) 내부에는 상기 하부 도전성 구조물과 금속배선과 같은 도전성 구조물을 전기적으로 연결하기 위한 접속체인 콘택 플러그(112)가 구비된다. 일실시예로서, 상기 콘택 플러그(112)는 화학 기상 증착법이나 원자층 증착법과 같이 소스 가스의 화학 반응을 이용하는 증착공정에 의해 형성되는 금속막 패턴을 포함한다. 예를 들면, 상기 콘택 플러그(112)는 화학기상 증착 공정에 의해 형성된 텅스텐(W)막 패턴을 포함할 수 있다.
상기 층간 절연막(102) 상에는 상기 콘택 플러그(112)의 상부면과 접촉하는 상부 도전성 구조물(114)이 구비된다. 예를 들면, 상기 상부 도전성 구조물(114)은 상기 다층 배선의 상부 도전라인을 형성하는 상부배선 또는 상기 기판 상에 배치된 MOS 트랜지스터와 전기적으로 연결되는 비트라인을 포함한다. 특히, 다층배선의 상부 도전라인을 형성하는 경우에는 전기저항 특성 및 가공성이 우수한 알루미늄 배선을 포함한다.
본 발명의 일실시예에 의한 배선 구조물에 의하면, 상기 장벽층을 형성하는 공정이 진행되는 동안 하부 도전성 구조물에 대한 증착공정 온도의 영향을 최소화함으로써 상기 하부 구조물에서의 열 다발(thermal budget)을 최소화 할 수 있다. 이에 따라, 좁은 폭을 갖는 콘택 플러그도 상기 하부 도전성 구조물과의 사이에서 충분히 낮은 접촉저항을 유지할 수 있다. 특히, 상기 하부 도전성 구조물이 구리배선인 경우에는 상기 열 다발에 기인하는 전자천이(electron migration)를 최소화함으로써 이로 인한 구리배선 표면에서의 보이드(void) 발생을 억제할 수 있다.
도 2a 내지 도 2f는 도 1에 도시된 반도체 장치의 배선 형성 방법을 나타내는 단면도이다.
도 2a를 참조하면, 하부 도전성 구조물이 형성된 단결정 실리콘 기판(100) 상에 절연막을 증착시켜 층간 절연막(102)을 형성하고 상기 층간 절연막(102)을 부분적으로 식각함으로써 상기 하부 도전성 구조물의 표면을 부분적으로 노출하는 개구(104)를 형성한다.
일실시예로서, 상기 층간 절연막(102)은 산화막을 포함하며, BPSG(boron phosphorus silicate glass), PSG(phosphorus silicate glass), FSG(fluorinated silicate glass), PE-TEOS(plasam enhanced tetra ethyl ortho silicate) 또는 USG(undoped silicate glass)로 형성될 수 있다.
이어서, 상기 층간 절연막(102)의 상부면에 마스크 패턴(미도시)을 형성하고, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 하부 도전성 구조물에 대응하는 상기 층간 절연막을 부분적으로 식각함으로써 상기 하부 도전성 구조물을 노출하는 개구(104)를 형성한다. 상기 식각 공정은 플라즈마를 이용한 건식 식각 공정을 포함한다. 상기 개구(104)를 통하여 노출되는 하부 도전성 구조물은 디램 메모리 소자의 소스/드레인 영역, 플래시 메모리 소자의 소스 영역(스트링 선택 라인 영역 또는 드레인 영역(접지 선택 라인 영역) 및 하부 금속배선의 표면을 포함하고, 상기 개구(104)는 기판과 상부 배선을 전기적으로 연결하는 콘택 플러그를 형성하기 위한 콘택 홀 또는 상부 및 하부 금속배선을 전기적으로 연결하는 비아 플러그를 형성하기 위한 비아 홀을 포함한다.
도 2b를 참조하면, 상기 개구(104) 내부를 세정하여 자연 산화막이나 금속 산화막과 같은 불순물들을 제거한다. 상기 개구를 통하여 메모리 소자의 기판 영역이 노출되는 경우에는 수소 플라즈마를 이용하여 기판 표면에 형성된 자연 산화막이나 식각 불순물을 제거할 수 있다. 또한, 상기 개구를 통하여 다층배선의 하부배선이 노출되는 경우에는 수소를 이용한 반응성 세정공정 (reactive precleaning), RF 세정공정(RF precleaning) 또는 암모니아를 이용한 전처리 공정(pre-treatment process)에 의해 상기 금속 산화막을 제거할 수 있다. 선택적으로, 상기 세정공정 후 플라즈마 질화공정을 추가적으로 더 수행하여 세정공정에 의해 손상된 상기 층 간 절연막(102)의 막질을 강화할 수 있다.
도 2c를 참조하면, 상기 개구부(104)의 내부면 및 상기 층간 절연막(102) 상부면에 제1 금속 질화막(106a)을 형성한다.
일실시예로서, 상기 제1 금속 질화막(106a)은 제1 온도에서 제1 도전성 금속물질, 제1 환원물질 및 질화물질을 소스가스로 이용하는 금속 이온 플라즈마 공정이나 원자층 증착 공정에 의해 형성된다. 본 실시예의 경우에는 가능한 한 두께를 얇게 형성하기 위해 원자층 증착 공정에 의해 형성된다.
일실시예로서, 상기 개구(104)를 포함하는 층간 절연막(102)이 형성된 기판(100)을 원자층 증착 공정을 수행하기 위한 공정챔버(미도시) 내부로 삽입하고, 상기 챔버의 내부로 제1 도전성 금속물질을 포함하는 제1 반응물질을 공급한다. 공급된 상기 제1 반응물질은 상기 개구(104)의 내측벽 및 바닥면과 상기 층간 절연막(102)의 상부면에 화학 흡착되고 일부는 상기 챔버의 내부에 부유한다. 이어서, 비활성 가스로 구성된 퍼지가스를 공급하여 화학 흡착되지 않은 상기 제1 반응물질을 상기 공정챔버로부터 제거한다.
상기 제1 환원물질을 포함하는 제2 반응물질을 공급하여 상기 개구의 내측벽 및 바닥면과 상기 절연막의 상부면에 화학 흡착된 제1 반응물질로부터 상기 제1 도전성 물질만을 남겨두고 제거한다. 이때, 상기 제2 반응물질을 제1 반응물질과의 반응에 필요한 양 이상으로 과도하게 공급한다. 따라서, 상기 제1 도전성 금속물질과 상기 제1 환원물질의 혼합물이 상기 개구의 내측벽 및 바닥면과 상기 절연막의 상부면을 따라 증착되어 제1 금속막(미도시)을 형성한다. 제2 반응물질의 공급량이 제1 반응물질의 공급량보다 많기 때문에, 상기 제1 금속막은 환원물질이 도전성 금속물질보다 우세한 환원물질 우세 금속막(reducing material-rich metal layer)으로 형성된다.
상기 비활성 가스로 형성된 퍼지가스를 공급하여 상기 제1 반응물질과 반응하지 않은 제2 반응물질을 상기 챔버로부터 제거한다.
상술한 바와 같은 제1 반응물질의 제공, 퍼지, 제2 반응물질의 제공및 퍼지를 기본단계로 구비하는 원자층 증착공정의 단위 사이클에 의해 단위 두께를 갖는 제1 금속막(미도시)이 상기 개구(220)의 내측벽 및 바닥면과 상기 층간 절연막(102)의 상부면에 형성된다. 상기 단위 사이클의 반복회수를 조정함으로써 상기 제1 금속막의 두께를 결정할 수 있다.
상기 제1 도전성 금속물질은 텅스텐(W) 또는 티타늄(Ti)을 포함하며, 상기 텅스텐을 포함하는 상기 제1 반응물질은 WF6, WCl5, WBr6, W(CO)6, W(C2H2)6, W(PF3)6, W(allyl)4, (C2H5)WH2, [CH3(C5H4)2]2WH2, (C5H5)W(Co)3(CH3), W(butadiene)3, W(methylvinyl-ketone)3, (C5H5)HW(Co)3, (C7H8)W(Co)3 및 이들의 화합물로 구성되는 그룹으로부터 선택되는 어느 하나를 포함한다. 상기 제2 반응물질은 H2, Si2H6, B2H6, PH3, SiH4 및 이들의 화합물로 구성되는 그룹으로부터 선택되는 어느 하나를 포함한다. 또한, 상기 퍼지 가스용 비활성 가스는 He, Ne, Ar, Xe, N2로 구성되는 그룹으로부터 선택되는 어느 하나를 포함한다.
예를 들면, 상기 제1 금속막을 형성하기 위한 ALD 공정은 약 10Torr 내지 350Torr의 압력과 약 150℃ 내지 350℃ 의 범위를 갖는 제1 온도에서 수행되며 환원 물질을 포함하는 상기 제2 반응물질은 상기 제1 반응물질보다 약 1.2배 내지 3배 의 유량으로 상기 챔버 내부로 공급된다.
이때, 상기 제2 반응물질의 공급량이 상기 제1 반응물질의 공급량보다 3배를 초과하는 경우에는 하부 도전성 구조물과의 접착력이 저하되어 콘택 플러그의 접속불량을 야기하며 1.2배 미만인 경우 에는 상기 제1 온도범위에서 화학흡착된 제1 반응물질에 대한 환원공정의 반응속도가 현저히 저하되어 전체적인 제조공정의 효율을 저하시킨다. 따라서, 상기 제2 반응물질은 제1 반응물질의 약 1.2배 내지 3배 의 유량으로 상기 공정챔버로 공급한다.
이에 따라, 상기 제1 금속막은 상기 제1 도전성 금속물질보다 상기 제1 환원물질의 조성비가 더 높은 환원물질 우세 금속막(reducing material-rich metal layer)으로 형성된다. 본 실시예의 경우, 상기 제1 도전성 금속물질로서 텅스텐(W)을 이용하고 상기 제1 환원물질로서 디보레인(diborane, B2H6)을 이용하여 상기 제1 금속막은 그 조성에 있어서 텅스텐과 비교하여 보론(B)이 우세한 보론 우세 텅스텐 막(boron-rich tungsten layer)으로 형성된다. 상기 제1 환원물질로서 실리콘을 구비하는 실란(silane, Si2H6)을 이용하는 경우, 상기 제1 금속막은 실리콘 우세 텅스텐 막(silicon rich tungsten layer)으로 형성된다.
이어서, 상기 질화물질을 포함하는 제3 반응물질을 공급하여 상기 제1 금속막을 질화시킴으로써 상기 개구(220)의 내측면 및 층간 절연막(102)의 상면에 환원물질이 우세한 금속 질화막인 상기 제1 금속 질화막(106a)을 형성한다. 상기 제3 반응물질은 질소(N2) 또는 암모니아(NH3) 가스를 포함한다. 상기 제1 금속막을 질 화시키기 위한 ALD 공정은 약 10Torr 내지 350Torr의 압력과 약 200℃ 내지 550℃의 온도에서 수행된다. 상기 제1 금속막을 형성하기 위한 ALD 공정과 동일한 온도에서 수행할 수도 있지만, 상기 하부 도전성 구조물에 대한 손상을 야기하지 않는 조건하에 질화 공정온도를 상승시켜 반응속도를 증가시킬 수 있음은 자명하다.
비록 본 실시예는 동일한 공정챔버에서 제1 금속막 형성공정 및 제1 금속막에 대한 질화공정을 수행하는 것을 예시하고 있지만, 상기 제1 금속막을 형성하기 위한 ALD 공정을 완료 한 후, 별개의 챔버로 상기 기판을 이동하여 서로 다른 공정에 의해 상기 질화공정을 수행할 수도 있음은 자명하다. 예를 들면, 별개의 공정챔버에서 질소 플라즈마 공정 또는 질소분위기 하의 열처리 공정에 의해 상기 제1 금속막을 질화시킬 수 있다.
이에 따라, 상기 제1 금속막을 형성하기 위한 공정온도를 저하시켜 상기 하부 구조물에 대한 손상을 최소화시키면서 동시에 상기 제2 반응물질의 증가에 의해 공정온도 저하로 인한 반응속도 감소분을 상쇄하도록 한다. 이에 따라, 상기 제1 금속 질화막을 형성하는 동안 공정효율을 최소화하면서 상기 하부 도전성 구조물에 대한 열 다발(thermal budget)을 충분히 감소시킬 수 있다.
상기 제1 금속막은 가능한 한 두께를 작게 형성하기 위하여 상기 원자층 증착공정을 이용하여 형성된다. 따라서, 상기 원자층 증착공정 이외에도 두께를 낮게 형성할 수 있다면 상기 제1 금속막의 형성에 이용될 수 있음은 자명하다. 예를 들면, 펄스 막질 핵(pulsed layer nucleation, PNL) 증착공정이나 사이클릭 화학기상증착(cyclic CVD) 공정에 의해서도 상기 제1 금속막을 형성할 수 있다.
도 2d를 참조하면, 상기 개구부(104)를 구비하는 층간 절연막(102)의 프로파일을 따라 상기 제1 금속 질화막(106a)의 상면에 제2 금속 질화막(108a)을 형성한다.
일실시예로서, 상기 제2 금속 질화막(108a)은 제2 온도에서 제2 도전성 금속물질, 제2 환원물질 및 질화물질을 소스가스로 이용하는 금속 이온 플라즈마 공정이나 원자층 증착 공정에 의해 형성된다. 본 실시예의 경우에는 상기 제1 금속 질화막(106a)과 같이 가능한 한 두께를 얇게 형성하기 위해 원자층 증착 공정을 이용한다.
상기 제1 금속 질화막(106a)이 형성된 기판(100)을 원자층 증착 공정을 수행하기 위한 공정챔버(미도시) 내부로 삽입하고 상기 챔버의 내부로 제2 도전성 금속물질을 포함하는 제1 반응물질을 공급한다. 본 실시예의 경우에는 상기 제1 금속질화막(106a)이 형성된 공정챔버와 동일한 챔버에서 상기 제2 금속 질화막(108a)을 형성하여 챔버 이동에 의한 공정조건의 급격한 변화를 방지한다. 예를 들면, 상기 제1 금속 질화막(106a)은 상기 공정챔버의 제1 구역에서 형성되며 상기 제2 금속 질화막(108a)은 상기 제1 영역과 인접한 제2 구역에서 형성될 수 있다. 상기 공정챔버 내부의 제1 구역 및 제2 구역은 에어커튼과 같은 구분자(separator)에 의해 분리되어 서로 독립적인 공정이 수행될 수 있다.
이후, 상기 제1 금속막을 형성하는 공정과 동일한 공정에 의해 상기 제1 금속 질화막(106a)의 상면에 제2 금속막(미도시)을 형성한다. 다만, 상기 제1 온도보다 높은 제2 온도에서 수행되며 상기 제2 환원물질을 포함하는 제2 반응물질이 상 기 제1 반응물질의 약 1 내지 1.2배 의 유량으로 공급된다는 점만 상이하다. 즉, 상기 제2 금속막은 제1 금속막보다 높은 온도에서 상기 제1 반응물질과의 반응에 필요한 정도의 제2 반응물질만을 공급하는 ALD 공정에 의해 형성된다. 이에 따라, 상기 제1 금속 질화막(106a)의 상면에는 제2 도전성 금속물질이 환원물질보다 우세한 금속물질 우세 금속막(metal material-rich metal layer)이 형성된다. 바람직하게는, 제2 금속막은 상기 환원물질이 포함되지 않은 순수 금속막으로 형성될 수 있다.
상기 비활성 가스로 형성된 퍼지가스를 공급하여 상기 제1 반응물질과 반응하지 않은 제2 반응물질을 상기 챔버로부터 제거한다. 상기 제1 금속막과 마찬가지로, 제1 반응물질의 제공, 퍼지, 제2 반응물질의 제공, 퍼지를 기본단계로 구비하는 원자층 증착공정의 단위 사이클에 의해 단위 두께를 갖는 제2 금속막(미도시)이 상기 제1 금속 질화막(106a)의 상면에 형성된다. 상기 단위 사이클의 반복회수를 조정함으로써 상기 제2 금속막의 두께를 결정할 수 있다.
상기 제2 도전성 금속물질은 텅스텐(W) 또는 티타늄(Ti)을 포함하며, 상기 텅스텐을 포함하는 상기 제1 반응물질은 WF6, WCl5, WBr6, W(CO)6, W(C2H2)6, W(PF3)6, W(allyl)4, (C2H5)WH2, [CH3(C5H4)2]2WH2, (C5H5)W(Co)3(CH3), W(butadiene)3, W(methylvinyl-ketone)3, (C5H5)HW(Co)3, (C7H8)W(Co)3 및 이들의 화합물로 구성되는 그룹으로부터 선택되는 어느 하나를 포함한다. 제2 환원물질을 포함하는 상기 제2 반응물질은 H2, Si2H6, B2H6, PH3, SiH4 및 이들의 화합물로 구성되는 그룹으로부터 선택되는 어느 하나를 포함한다. 또한, 상기 퍼지 가스용 비 활성 가스는 He, Ne, Ar, Xe, N2로 구성되는 그룹으로부터 선택되는 어느 하나를 포함한다. 상기 제2 도전성 물질은 상기 제1 도전성 물질과 동일하며 상기 제2 환원물질은 상기 제1 환원물질과 동일할 수 있다.
예를 들면, 상기 제2 금속막을 형성하기 위한 ALD 공정은 약 10Torr 내지 350Torr의 압력과 약 200℃ 내지 400℃ 의 범위를 갖는 제2 온도에서 수행되며 제2 환원물질을 포함하는 상기 제2 반응물질은 상기 제1 반응물질보다 약 1배 내지 1.2배 의 유량으로 상기 공정챔버의 제2 구역으로 공급된다.
이에 따라, 상기 제2 금속막은 상기 제2 도전성 금속물질이 상기 제2 환원물질의 조성비보다 더 높은 금속물질 우세 금속막(metal material-rich metal layer)으로 형성된다.
본 실시예의 경우, 상기 제2 도전성 금속물질로서 텅스텐(W)을 이용하여 상기 제2 환원물질의 종류와 상관없이 텅스텐의 함량이 환원물질의 함량보다 우수한 텅스텐 우세 텅스텐 막(tungsten-rich tungsten layer)으로 형성된다.
이어서, 상기 질화물질을 포함하는 제3 반응물질을 공급하여 상기 제2 금속막을 질화시킴으로써 상기 제1 금속 질화막(106a)의 상면에 금속물질 우세 금속 질화막(metal material-rich metal nitride layer)인 상기 제2 금속 질화막(108a)을 형성한다.
상기 질화물질을 포함하는 제3 반응물질은 질소 또는 암모니아 가스를 포함하며, 제2 금속막을 질화시키기 위한 ALD 공정은 약 10Torr 내지 350Torr의 압력과 약 200℃ 내지 550℃의 온도에서 수행된다. 상기 제2 금속막을 형성하기 위한 ALD 공정과 동일한 온도에서 수행할 수도 있지만, 상기 제1 금속 질화막(106a)에 의해 상기 하부 도전성 구조물에 대한 손상은 방지될 수 있으므로 상기 제2 금속막에 대한 질화 공정온도는 반응속도를 고려하여 더 높게 설정할 수 있음은 자명하다.
상기 제2 금속막은 가능한 한 두께를 작게 형성하기 위하여 상기 원자층 증착공정을 이용하여 형성된다. 따라서, 상기 원자층 증착공정 이외에도 두께를 낮게 형성할 수 있다면 상기 제2 금속막의 형성에 이용될 수 있음은 자명하다. 예를 들면, 펄스 막질 핵(pulsed layer nucleation, PNL) 증착공정이나 사이클릭 화학기상증착(cyclic CVD) 공정에 의해서도 상기 제2 금속막을 형성할 수 있다.
이에 따라, 상기 개구부(104)의 내측면 및 바닥과 상기 층간 절연막(103)의 상면에 상대적으로 저온에서 형성된 환원물질 우세 금속 질화막인 제1 금속 질화막(106a) 및 상대적으로 고온에서 형성된 금속물질 우세 금속 질화막(108a)을 포함하는 예비 장벽층(110a)을 완성한다.
도 2e를 참조하면, 상기 예비 장벽층(110a)이 형성된 상기 개구(104)의 내부에 접속체(112)를 형성한다.
일실시예로서, 상기 예비 장벽층(110a)을 포함하는 결과물 상에 상기 개구(104)를 매립하는 도전막(미도시)을 형성한다. 예를 들면, 제3 도전성 금속물질을 화학기상증착(CVD) 공정을 이용하여 상기 개구(220)를 완전히 매립할 정도의 충분한 두께를 갖도록 상기 예비 장벽층(110a)의 상면에 증착한다. 상기 제3 도전성 금속물질은 전기저항이 작은 텅스텐(W), 알루미늄(Al) 및 구리(Cu)를 포함한다.
이어서, 상기 층간 절연막(102)의 상부면이 노출되도록 상기 도전막및 예비 장벽층(110a)을 부분적으로 제거하여 내측면이 상기 예비 장벽층(110a)에 의해 덮여진 상기 개구(220)의 내부에만 상기 도전막을 잔류시켜 장벽층(110) 및 도전성 플러그(112)를 형성한다. 예를 들면, 상기 도전막에 대하여 화학적 기계적 연마(CMP)공정과 같은 평탄화 공정을 수행하여 상기 층간 절연막(102)의 상부면이 노출되도록 상기 도전막을 제거한다. 따라서, 상기 도전막은 상기 개구(104)의 내부에만 잔류하며 상기 장벽층(110)에 의해 둘러싸여 상기 층간 절연막(102) 및 상기 기판(100)과 이격되어 형성된다.
도 2f를 참조하면, 상기 도전성 플러그(112)를 형성한 후에, 상기 층간 절연막(102), 상기 장벽층(110) 및 상기 도전성 플러그(112)의 상부에 상부 층간 절연막(152)을 형성하고, 상기 상부 층간 절연막(152)을 부분적으로 제거하여 상기 도전성 플러그(112)를 노출하는 상부 개구(154)를 형성한다. 이어서, 상기 상부 개구(204)의 내부를 채우며 상기 도전성 플러그(112)와 전기적으로 접촉하는 상부 도전성 구조물(162)을 형성함으로써 반도체 소자용 배선을 완성한다. 일실시예로서, 상기 상부 개구(154)는 다마신 공정에 의해 형성된 비아 홀을 포함하며, 상기 상부 도전성 구조물(162)은 금속배선으로서 텅스텐, 알루미늄 및 구리 중의 어느 하나를 포함할 수 있다.
본 실시예에서는 상기 장벽층(110)이 제1 온도 및 제2 온도에서 수행되는 제1 금속 질화막 및 제2 금속 질화막의 2층으로 구성된 이층막을 개시하고 있지만, 증착조건 및 공정효율을 고려하여 제1 온도 및 제2 온도 사이에 다수의 온도 구간을 더 설정하고 각 온도 구간에서 형성된 다수의 금속 질화막을 구비하는 다층막을 포함할 수 있다.
이때, 서로 상이한 공정온도를 갖는 금속 질화막 형성공정은 동일한 공정챔버의 상이한 두수의 작업구역에서 수행될 수 있으며, 각 작업구역은 언급한 바와 같이 에어커튼과 같은 구분자(separator)에 서로 분리되며 각 작업구역에서의 공정수행은 서로 독립적으로 이루어질 수 있다.
상술한 바와 같은 본원발명의 일실시예에 의한 반도체 소자의 배선형성방법에 의하면, 상기 장벽층(110)을 저온 공정 및 고온 공정의 2단계로 나누어 수행함으로써 환원물질 우세 금속 질화막을 구비하는 제1 장벽층 및 금속물질 우세 금속 질화막을 구비하는 제2 장벽층의 이중막으로 형성한다 .이에 따라, 상기 장벽층을 형성하는 공정이 진행되는 동안 하부 도전성 구조물에 대한 증착온도에 의한 하부 도전성 구조물의 손상을 최소화할 수 있다. 특히, 상기 하부 구조물에서의 열 다발(thermal budget)을 최소화 할 수 있다. 이에 따라, 좁은 폭을 갖는 콘택 플러그도 상기 하부 도전성 구조물과의 사이에서 충분히 낮은 접촉저항을 유지할 수 있다. 상기 하부 도전성 구조물이 구리배선인 경우에는 상기 열 다발에 기인하는 전자천이(electron migration)을 최소화함으로써 이로 인한 구리배선 표면에서의 보이드 발생을 억제할 수 있다.
실시예 2
도 3은 본 발명의 일실시예에 의한 디램(DRAM) 메모리 소자를 나타내는 사시도이다.
도 6을 참조하면, 본 발명의 일실시예에 의한 디램 메모리 소자(900)는 소자 분리막(202)에 의해 액티브 영역 및 소자 분리영역이 구분된 기판(200)을 포함한다. 상기 기판(200) 상에는 게이트 산화막(204), 워드 라인으로 제공되는 게이트 전극(206) 및 소오스/드레인 영역(210)을 포함하는 MOS 트랜지스터들이 배치된다. 상기 게이트 전극(206)의 상면에는 실리콘 질화물로 이루어진 제1 하드 마스크 패턴(208)이 배치되며, 상기 게이트 전극(206) 및 제1 하드 마스크 패턴(208)의 측벽에는 스페이서(212)가 배치된다.
상기 기판(200) 상에는 상기 MOS 트랜지스터들을 덮는 제1 층간 절연막(214)이 위치한다. 상기 제1 층간 절연막(214)은 평탄한 상부면을 갖는다.
상기 제1 층간 절연막(214)은 상기 소오스/드레인 영역(210)을 노출시키는 제1 개구부(216)를 포함한다. 상기 제1 개구부(216)는 상기 제1 하드 마스크 패턴(208) 및 스페이서(212)에 자기 정렬되면서 형성되므로, 상기 제1 개구부(216)의 측벽에는 제1 하드 마스크 패턴(208) 및 스페이서(212)의 일부가 노출된다.
상기 제1 개구부(216)의 내부에는 콘택 플러그(218)가 구비된다. 예를 들면, 상기 콘택 플러그(218)는 불순물이 도핑된 폴리실리콘으로 이루어진다. 상기 콘택 플러그(218)는 상기 소스/드레인 영역(210)과 접속하는 랜딩 패드의 역할을 한다. 즉, 비트 라인 콘택(226a) 및 스토리지 노드 콘택(도시안됨)이 기판의 소스/드레인 영역과 직접 접촉되는 경우 콘택의 깊이가 지나치게 깊어지므로, 상기 랜딩 패드의 역할을 하는 콘택 플러그(218)가 구비되어 비트 라인 콘택(226a) 및 스토리지 노드 콘택과 각각 접촉하도록 배치한다.
상기 콘택 플러그(218) 및 제1 층간 절연막(214) 상에는 제2 층간 절연막(220)이 위치한다. 상기 제2 층간 절연막(220)은 일부의 콘택 플러그를 노출시키는 제2 개구부(222)를 포함한다. 구체적으로, 상기 제2 개구부(222)의 저면에는 상기 소스 영역과 접속하는 상기 콘택 플러그(218)의 표면이 노출된다.
상기 제2 개구부(222)의 측벽 및 저면에는 금속 질화물을 포함하는 장벽층(224)이 위치한다. 상기 장벽층(224)은 상기 콘택 플러그(218)와 접촉하며 환원성 물질의 조성비가 금속물질의 조성비보다 크고 저온에서 형성된 환원성 물질 우세 금속 질화막 패턴(224a) 및 상기 환원성 물질 우세 금속 질화막 패턴(224a) 상에 배치되며 환원성 물질의 조성비가 상기 금속물질의 조성비보다 작고 상대적으로 고온에서 형성된 금속물질 우세 금속 질화막(224b) 패턴을 포함한다. 본 실시예에서는 상기 금속물질로서 텅스텐(W)을 이용하며 환원성 물질로서 디보레인(diborane, B2H6) 혹은 실란(Si2H6)을 이용할 수 있다. 따라서, 상기 장벽층(224)은 보론 우세 텅스텐 질화막 패턴 혹은 실리콘 우세 텅스텐 질화막 패턴(224a) 및 텅스텐 우세 텅스텐 질화막 패턴(224b)을 포함한다.
상기 환원성 물질 우세 금속 질화막(224a)이 상대적으로 저온에서 형성되므로 상기 장벽층을 형성하는 동안 상기 콘택 플러그(218)가 손상되는 것을 방지할 수 있다. 이에 따라, 상기 콘택 플러그와 후술하는 비트라인 콘택(226a) 사이의 접촉저항을 안정적으로 낮게 유지할 수 있다.
상기 제2 개구부(222) 내부에는 전기저항 낮고 스텝 커버리지가 우수한 텅스텐으로 이루어진 비트 라인 콘택(226a)이 배치되며, 상기 제2 층간 절연막(220) 상 에는 상기 비트 라인 콘택(226a)과 접촉하는 비트 라인(228)이 정렬한다. 예를 들면, 상기 비트라인(228)은 알루미늄, 텅스텐, 구리와 같은 전기저항이 낮은 금속물질을 포함한다. 도시하지는 않았지만, 디램 장치를 구현하기 위하여, 상기 비트 라인(236)을 덮는 제3 층간 절연막, 상기 제2 및 제3 층간 절연막을 관통하여 상기 드레인 영역과 연결되어 있는 콘택 플러그와 접속하는 스토리지 노드 콘택, 상기 스토리지 노드 콘택과 접속하는 실린더형의 커패시터가 더 구비될 수 있다.
도 4a 내지 4e는 도 3에 도시된 디램 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
도 4a를 참조하면, 단결정 실리콘 기판(200)에 셸로우 트렌치 소자분리(shallow trench isolation; STI)와 같은 통상의 소자분리 공정을 수행하여 소자 분리막을 형성함으로써 소자분리 영역 및 액티브 영역을 정의한다.
상기 기판(200) 상에 게이트 산화막(204), 게이트 전극용 도전막, 제1 하드 마스크 패턴(208)을 형성하고, 상기 제1 하드 마스크 패턴(208)을 식각 마스크로 사용하여 상기 게이트 전극용 도전막을 식각함으로써 게이트 전극(206)을 형성한다. 이 후, 상기 게이트 전극(206) 양측으로 노출되어 있는 기판(200) 표면 아래에 불순물을 주입함으로써 소오스/드레인 영역(210)을 형성한다. 상기 공정을 수행함으로써, 상기 기판 상에는 게이트 산화막(204), 게이트 전극(206) 및 소오스/드레인 영역(210)으로 이루어지는 MOS트랜지스터를 형성한다.
다음에, 상기 제1 하드 마스크 패턴(208) 및 게이트 전극(206) 양측벽에 실 리콘 질화물로 이루어진 게이트 스페이서(212)를 형성한다.
상기 기판(200) 상에 상기 MOS 트랜지스터를 덮는 절연막을 형성하고, 상기 절연막의 상부면을 화학 기계적 연마(chemical mechanical polishing : CMP) 공정 또는 에치백 공정에 의해 평탄화함으로써 제1 층간 절연막(214)을 형성한다.
이 후, 사진 식각 공정을 통해 상기 질화물에 대해 높은 식각 선택비를 갖는 식각 조건으로 상기 제1 층간 절연막(214)을 식각함으로써, 상기 소오스/드레인 영역(210)을 노출시키는 제1 개구부(216)들을 형성한다. 이 때, 상기 제1 층간 절연막(214)은 상기 제1 하드 마스크 패턴(208) 및 스페이서(212)에 의해 자기 정렬되면서 식각되기 때문에, 상기 제1 개구부(216)의 측벽에는 제1 하드 마스크 패턴(208) 및 스페이서(212)의 일부분이 노출되어 있다.
도 4b를 참조하면, 상기 제1 개구부(216)의 내부 및 상기 제1 층간 절연막(214) 상에 불순물이 도핑된 폴리실리콘막을 증착한다. 다음에, 화학기계적 연마공정 또는 에치백 공정을 수행하여 상기 폴리실리콘층을 노드 분리함으로써 상기 소스/드레인 영역(210)과 접촉하는 콘택 플러그(218)를 형성한다. 본 실시예에서, 상기 소스 영역과 접촉하는 콘택 플러그는 후속 공정을 통해 비트 라인과 전기적으로 연결되고, 상기 드레인 영역과 접촉하는 콘택 플러그는 후속 공정을 통해 커패시터와 전기적으로 연결된다.
도 4c를 참조하면, 상기 제1 층간 절연막(214) 및 콘택 플러그(218)의 상부에 제2 층간 절연막(220)을 형성한다. 이 후, 상기 제2 층간 절연막(220)의 일부분을 사진, 식각 공정을 통해 제거함으로써, 상기 소스 영역(210)과 접촉하는 콘택 플러그(218)의 상부면을 노출하는 제2 개구부(222)를 형성한다.
상기 제2 개구부(222)의 내부면 및 상기 제2 층간 절연막(220) 상부면에 예비 장벽층(223)을 형성한다. 일실시예로서, 상기 예비 장벽층(224)은 보론 우세 텅스텐 질화 막(boron-rich tungsten nitirde layer, 223a) 및 텅스텐 우세 텅스텐 질화 막(tungsten-rich tungsten nitride layer. 223b)을 포함하는 이중막으로 형성된다. 상기 보론 우세 텅스텐 질화 막(224a)은 상기 텅스테 우세 텅스텐 질화 막(224b)보다 상대적으로 저온에서 형성된다. 이에 따라, 하부에 위치하는 상기 콘택 플러그(218)에 대한 열적 손상을 최소화할 수 있으며, 상기 콘택 플러그와 상기 비트라인 콘택 사이의 접촉저항을 최소화 할 수 있다.
상기 보론 우세 텅스텐 질화막(boron-rich tungsten nitirde layer, 223a) 및 텅스텐 우세 텅스텐 질화막(tungsten-rich tungsten nitride layer. 223b)을 구비하는 예비 장벽층(223)은 실시예1에 개시된 환원물질 우세 금속 질화막 및 금속물질 금속 질화막과 동일한 공정에 의해 형성될 수 있다. 이에 따라, 상기 예비 장벽층을 형성하는 공정에 대한 자세한 설명은 생략한다.
도 4d를 참조하면, 장벽층(224)이 형성된 상기 제2 개구부(222)의 내부를 도전성 금속물질로 매립하여 비트라인 콘택(226)을 형성한다.
상기 예비 장벽층(223)의 상면에 상기 제2 개구(222)를 매립하기에 충분한 두께를 갖는 제1 도전막(미도시)을 형성하고, 상기 제2 층간 절연막(220)의 표면이 노출되도록 평탄화 공정에 의해 상기 예비 장벽층(223) 및 상기 제1 도전막을 부분적으로 제거한다. 따라서, 상기 예비 장벽층(223)은 상기 개구의 내측면에만 잔류 하여 장벽층(224)으로 형성되고 상기 제1 도전막은 상기 장벽층(224)으로 한정된 상기 제2 개구(222)의 내부에 잔류하여 콘택 플러그(226)를 형성한다. 본 실시예에서, 상기 제1 도전막은 전기저항이 낮고 스텝 커버리지가 우수한 텅스텐을 포함한다. 상기 제1 도전막은 다양한 증착공정에 의해 형성될 수 있지만 본 실시예에서는 화학기상증착 공정을 이용하여 전기저항을 작게 유지하고 증착속도를 높일 수 있다.
도 4e를 참조하면, 상기 제2 층간 절연막(220)의 상면에 상기 콘택 플러그와 전기적으로 접촉하는 비트라인(228)을 형성한다.
일실시예로서, 상기 제2 층간 절연막(220), 상기 장벽층(224) 및 상기 비트라인 콘택(226)의 상면에 제2 도전막(미도시)을 형성하고 상기 제2 도전막 상에 비트 라인을 형성하기 위한 하드 마스크 패턴을 형성한다. 상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 제2 금속막(228)을 식각함으로써 상기 비트 라인 콘택(226)과 접속하는 비트 라인(228)을 형성한다. 이 때, 상기 비트 라인(228)은 상기 워드 라인으로 제공되는 게이트 전극(206)의 연장 방향과 수직한 방향으로 연장된다. 상기 비트 라인(236)은 알루미늄, 텅스텐 구리 등과 같은 전기저항이 작은 금속물질을 포함한다.
상기 장벽층(224)과 콘택 플러그(226) 및 상기 콘택 플러그와 전기적으로 접촉하는 비트라인(228)은 제1 실시예에 개시된 반도체 소자의 배선 구조물 형성방법과 동일하므로 더 이상의 자세한 설명은 생략한다.
이 후, 상기 비트 라인(236) 및 하드 마스크 패턴의 측벽에 스페이서(미도 시)를 형성할 수 있다. 이어서, 도시하지는 않았지만, 상기 비트 라인(234)을 덮는 제3 층간 절연막을 형성하고, 상기 제3 층간 절연막 내에 상기 드레인 영역(210)과 연결되는 콘택 플러그(218)의 상부면과 접속하는 스토리지 노드 콘택을 형성할 수 있다. 이 후, 상기 스토리지 노드 콘택과 전기적으로 연결되는 실린더형의 커패시터를 형성할 수 있다. 상기 설명한 공정들을 수행함으로써 디램 메모리 소자(900)를 완성할 수 있다.
본 발명의 일실시예에 의한 디램 메모리 소자 및 이의 형성방법에 의하면, 상기 장벽층(224)을 저온 공정 및 고온 공정의 2단계로 나누어 수행함으로써 환원물질 우세 금속 질화막을 구비하는 제1 장벽층 및 금속물질 우세 금속 질화막을 구비하는 제2 장벽층의 이중막으로 형성한다 . 이에 따라, 상기 장벽층(224)을 형성하는 공정이 진행되는 동안 증착온도에 의한 콘택 플러그(218)의 손상을 최소화할 수 있으며, 좁은 폭을 갖는 비트라인 콘택도 상기 콘택 플러그와의 사이에서 충분히 낮은 접촉저항을 유지할 수 있다.
실시예 3
도 5는 본 발명의 일실시예에 의한 플래시 메모리 소자를 나타내는 사시도이다. 도 5는 예시적으로 NAND형 플래시 메모리 소자를 개시하고 있다.
도 5를 참조하면, 본 발명의 일실시예에 의한 플래시 메모리 소자(1000)는 소자 분리막(301)에 의해 액티브 영역 및 소자 분리영역이 구분된 단결정 실리콘 기판(300)을 포함한다. 상기 소자 분리막(301)은 제1 방향으로 연장되어 상기 액티 브 영역 및 소자 분리 영역이 서로 번갈아가며 나란하게 위치하게 된다.
상기 액티브 영역의 기판 상에는 터널 산화막(302)이 위치하고 상기 터널 산화막(302) 상에는 고립된 패턴 형상을 갖는 다수의 플로팅 게이트 전극(304)이 배치된다. 상기 플로팅 게이트 전극(304)들은 일정 간격을 가지면서 규칙적으로 배치된다.
상기 플로팅 게이트 전극(304) 상에는 유전막(306)이 구비된다. 상기 유전막(306)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물이 적층된 ONO막으로 이루어지거나 또는 실리콘 산화물에 비해 높은 유전율을 갖는 금속 산화물로 이루어질 수 있다.
상기 유전막(306) 상에는 상기 제1 방향과 수직하는 제2 방향으로 연장된 라인 형상을 갖는 콘트롤 게이트 전극(308)이 형성되어 있다. 상기 콘트롤 게이트 전극(308)은 상기 제2 방향으로 반복하여 배치되어 있는 플로팅 게이트 전극(304)들을 제어하는 역할을 한다.
이하에서는, 상기 터널 산화막(302), 플로팅 게이트 전극(304), 유전막(306) 및 콘트롤 게이트 전극(308)이 적층된 구조를 셀 게이트 구조물(310)이라 한다.
상기 셀 게이트 구조물(310)의 양측에 위치하는 액티브 영역의 기판(300) 아래에는 불순물 영역(318)이 구비된다.
NAND형 플래시 메모리 장치의 경우, 상기 제1 방향으로 32개의 콘트롤 게이트 전극(308)이 하나의 단위가 되어 데이터의 읽고 쓰는 동작이 이루어지게 된다. 상기 32개의 콘트롤 게이트 전극(308)의 양측에는 상기 제2 방향으로 연장되는 라 인 형상을 갖는 접지 선택 라인(314)과 스트링 선택 라인(316)이 구비된다. 상기 접지 선택 라인(314) 및 스트링 선택 라인(316)은 통상적인 MOS 트랜지스터와 동일한 구조를 갖는다. 즉, 상기 접지 선택 라인(314) 및 스트링 선택 라인(316)은 게이트 산화막 및 게이트 전극이 적층된 구조를 갖는다. 또한, 상기 접지 선택 라인(314) 및 스트링 선택 라인(316)의 양측에 위치한 액티브 영역의 기판 표면 아래에는 불순물 영역(318)이 구비된다.
상기 기판(300) 상에는 상기 셀 게이트 구조물(310), 접지 선택 라인(314) 및 스트링 선택 라인(316)을 덮는 제1 층간 절연막(320)이 제공된다.
상기 제1 층간 절연막(320)에는 상기 접지 선택 라인(314)의 일측에 위치하는 기판(300) 표면을 노출시키는 트렌치(322)가 형성되어 있다. 상기 트렌치(322)는 상기 제2 방향으로 연장되는 형상을 갖는다. 상기 트렌치(322) 내부에는 도전 물질이 매립된 형상의 공통 소스 라인(324, CSL)이 구비된다. 상기 공통 소스 라인(324)은 상기 제2 방향으로 연장되는 라인 형상을 갖는다.
상기 제1 층간 절연막(320) 상에는 제2 층간 절연막(326)이 구비된다.
상기 스트링 선택 라인(316)의 일측에는 상기 제2 층간 절연막(326) 및 제1 층간 절연막(320)을 관통하는 개구(328)가 배치된다. 상기 개구(328)의 저면에는 상기 불순물 영역(318)이 형성되어 있는 기판(300) 표면이 노출되어 있다.
상기 개구(328)의 측벽 및 저면에는 금속 질화물을 포함하는 장벽층(330)이 위치한다. 상기 장벽층(330)은 상기 불순물 영역(318)이 형성된 기판(300) 표면과 접촉하며 환원성 물질의 조성비가 금속물질의 조성비보다 크고 저온에서 형성된 환 원성 물질 우세 금속 질화막 패턴(330a) 및 상기 환원성 물질 우세 금속 질화막 패턴(330a) 상에 배치되며 환원성 물질의 조성비가 상기 금속물질의 조성비보다 작고 상대적으로 고온에서 형성된 금속물질 우세 금속 질화막 패턴(330b)을 포함한다. 본 실시예에서는 상기 금속물질로서 텅스텐(W)을 이용하며 환원성 물질로서 디보레인(diborane, B2H6) 혹은 실란(Si2H6)을 이용할 수 있다. 따라서, 상기 장벽층(330)은 보론 우세 텅스텐 막 혹은 실리콘 우세 텅스텐 막 패턴(330a) 및 텅스텐 우세 텅스텐 막 패턴(330b)을 포함한다.
상기 환원성 물질 우세 금속 질화막 패턴(330a)이 상대적으로 저온에서 형성되므로 상기 장벽층(330)을 형성하는 동안 상기 기판(300) 표면이 손상되는 것을 방지할 수 있다. 이에 따라, 상기 기판(300)과 후술하는 콘택 플러그(332) 사이의 접촉저항을 안정적으로 낮게 유지할 수 있다.
상기 장벽층(330)이 형성된 상기 개구(328) 내부에는 전기 저항이 낮고 스텝 커버리지가 우수한 금속물질로 이루어진 콘택 플러그(332)가 위치한다. 예를 들면, 상기 콘택 플러그(332)는 텅스텐(W)을 포함한다. 상기 제2 층간 절연막(326) 상에는 상기 콘택 플러그(332)와 접촉하는 비트 라인(334)이 구비된다. 상기 비트라인(334)은 알루미늄, 텅스텐 및 구리와 같이 전기저항이 낮고 가공성이 우수한 금속물질로 이루어진다.
도 6a 내지 6d는 도 5에 도시된 플래시 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 6a를 참조하면, 단결정 실리콘 기판(300)에 셸로우 트렌치 소자분리(shallow trench isolation; STI)공정을 수행하여 소자 분리막(도시안됨)을 형성함으로써 소자분리 영역 및 액티브 영역을 정의한다.
구체적으로, 상기 실리콘 기판(300)을 부분적으로 식각하여 제1 방향으로 연장되는 소자 분리용 트렌치를 형성하고, 상기 소자 분리용 트렌치 내부를 절연 물질로 채워넣어 소자 분리막을 형성한다. 상기 소자 분리막은 제1 방향으로 연장되는 형상을 갖고 있어, 상기 액티브 영역 및 소자 분리 영역이 서로 번갈아가며 나란하게 위치하게 된다.
상기 실리콘 기판(300) 상에 셀 게이트 구조물(310), 스트링 선택 라인(316) 및 접지 선택 라인(314)을 형성한다.
구체적으로, 상기 액티브 영역의 기판(300) 상에 산화막을 형성한다. 상기 산화막은 터널 산화막(302) 및 게이트 산화막으로 사용된다. 상기 산화막 상에 제1 도전막(도시안됨)을 형성한 후 통상의 사진식각 공정으로 제1 도전막을 선택적으로 식각하여 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상의 제1 도전막 패턴을 형성한다. 상기 제1 도전막 패턴 상에 유전막(306)을 형성한다. 상기 유전막(306)은 산화물 질화물 및 산화물을 순차적으로 적층시켜 형성할 수도 있고, 금속 산화물을 증착시켜 형성할 수도 있다.
상기 유전막(306) 상에 제2 도전막(도시안됨)을 형성한다.
이어서, 사진 공정으로 메모리 셀 영역을 노출시키는 포토레지스트 패턴을 형성한 후, 상기 제2 도전막, 유전막(306) 및 제1 도전막 패턴을 순차적으로 건식 식각하여 제2 방향으로 연장되는 셀 게이트 구조물(310)을 형성한다. 상기 셀 게이트 구조물은 터널 산화막(302), 고립된 형태의 플로팅 게이트 전극(304), 유전막(306) 및 콘트롤 게이트 전극(308)이 적층된 형상을 갖는다. 상기 셀 게이트 구조물(310)을 형성하기 위한 상기 패터닝 공정을 수행할 때, 상기 스트링 선택 라인(316) 및 접지 선택 라인(314)도 함께 형성된다.
다음에, 이온 주입 공정을 수행하여, 상기 셀 게이트 구조물(310), 스트링 선택 라인(316) 및 접지 선택 라인(314)의 양측의 기판 표면 아래에 불순물 영역(318)을 형성한다.
상기 기판 상에, 상기 셀 게이트 구조물(310), 스트링 선택 라인(316) 및 접지 선택 라인(314)들을 덮는 제1 층간 절연막(320)을 형성한다.
이어서, 사진식각 공정으로 상기 제1 층간 절연막(320)을 건식 식각하여 상기 접지 선택 라인(314)의 일측에 위치하는 실리콘 기판(300)을 노출시키는 트렌치(322)를 형성한다. 상기 트렌치(322)는 상기 제2 방향으로 연장되는 형상을 갖는다. 다음에, 상기 트렌치(322) 내부를 채우도록 도전 물질을 증착시키고, 상기 제1 층간 절연막(320) 상부면이 노출되도록 화학 기계적 연마 공정을 수행함으로써 공통 소스 라인(324, CSL)을 형성한다.
도 6b를 참조하면, 상기 공통 소스 라인(324)이 형성되어 있는 제1 층간 절연막(320) 상에 제2 층간 절연막(326)을 형성한다. 다음에, 상기 제2 층간 절연막(326) 및 제1 층간 절연막(320)의 일부를 순차적으로 식각하여 상기 스트링 선택 라인(316)의 일측에 위치하는 기판(300)을 노출시키는 개구(328)를 형성한다. 상기 개구(328)는 상기 스트링 선택 라인(316)의 일측에 위치하는 고립된 액티브 영역을 각각 노출하도록 규칙적으로 형성된다.
상기 개구(328)의 내부면 및 상기 제2 층간 절연막(326) 상부면에 예비 장벽층(329)을 형성한다. 일실시예로서, 상기 예비 장벽층(329)은 보론 우세 텅스텐 질화 막(boron-rich tungsten nitride layer, 329a) 및 텅스텐 우세 텅스텐 질화 막(tungsten-rich tungsten nitride layer. 329b)을 포함하는 이중막으로 형성된다. 상기 보론 우세 텅스텐 막(329a)은 상기 텅스테 우세 텅스텐 막(329b)보다 저온에서 형성된다. 이에 따라, 하부에 위치하는 상기 기판(300) 표면에 대한 열적 손상을 최소화할 수 있으며, 상기 기판(300)과 콘택 플러그(332) 사이의 접촉저항을 최소화 할 수 있다.
상기 보론 우세 텅스텐 질화막(boron-rich tungsten nitirde layer, 329a) 및 텅스텐 우세 텅스텐 질화막(tungsten-rich tungsten nitride layer. 329b)을 구비하는 예비 장벽층(329)은 실시예1에 개시된 환원물질 우세 금속 질화막 및 금속물질 금속 질화막과 동일한 공정에 의해 형성될 수 있다. 이에 따라, 상기 예비 장벽층(329)을 형성하는 공정에 대한 자세한 설명은 생략한다.
도 6c를 참조하면, 장벽층(330)이 형성된 상기 개구(328)의 내부를 도전성 금속물질로 매립하여 콘택 플러그(332)를 형성한다.
상기 예비 장벽층(329)의 상면에 상기 개구(328)를 매립하기에 충분한 두께를 갖는 제1 도전막(미도시)을 형성하고 평탄화 공정에 의해 상기 제2 층간 절연막(326)의 표면이 노출되도록 상기 예비 장벽층(329) 및 상기 제1 도전막을 부분적 으로 제거한다. 따라서, 상기 예비 장벽층(329)은 상기 개구(328)의 내측면에만 잔류하여 장벽층(330)으로 형성되고 상기 제1 도전막은 상기 장벽층(330)으로 한정된 상기 개구(328)의 내부에 잔류하여 콘택 플러그(332)를 형성한다. 본 실시예에서, 상기 제1 도전막은 전기저항이 낮고 스텝 커버리지가 우수한 텅스텐을 포함한다. 상기 제1 도전막은 다양한 증착공정에 의해 형성될 수 있지만 본 실시예에서는 화학기상증착 공정을 이용하여 전기저항을 작게 유지하고 증착속도를 높일 수 있다.
도 6d를 참조하면, 상기 제2 층간 절연막(326)의 상면에 상기 콘택 플러그(332)와 전기적으로 접촉하는 비트라인(324)을 형성한다.
일실시예로서, 상기 제2 층간 절연막(326), 상기 장벽층(330) 및 상기 콘택 플러그(332)의 상면에 제2 도전막(미도시)을 형성하고 상기 제2 도전막 상에 비트 라인을 형성하기 위한 하드 마스크 패턴을 형성한다. 상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 제2 도전막을 식각함으로써 상기 콘택 플러그(330)와 접속하는 비트 라인(334)을 형성한다. 이 때, 상기 비트 라인(334)은 상기 제1 방향으로 연장되며 알루미늄, 텅스텐 구리 등과 같은 전기저항이 작은 금속물질로 이루어진다.
상기 장벽층(330)과 콘택 플러그(332) 및 상기 콘택 플러그(3332)와 전기적으로 접촉하는 비트라인(334)은 제1 실시예에 개시된 반도체 소자의 배선 구조물 형성방법과 동일하므로 더 이상의 자세한 설명은 생략한다.
본 발명의 일실시예에 의한 플래시 메모리 소자 및 이의 형성방법에 의하면, 상기 장벽층(330)을 저온 공정 및 고온 공정의 2단계로 나누어 수행함으로써 환원 물질 우세 금속 질화막을 구비하는 제1 장벽층 및 금속물질 우세 금속 질화막을 구비하는 제2 장벽층의 이중막으로 형성한다 .이에 따라, 상기 장벽층(330)을 형성하는 공정이 진행되는 동안 증착온도에 의한 기판(300) 표면의 손상을 최소화할 수 있으며, 좁은 폭을 갖는 콘택 플러그(332)도 상기 기판(300)과의 사이에서 충분히 낮은 접촉저항을 유지할 수 있다.
본 발명의 일실시예에 의한 반도체 소자 및 이의 제조방법에 의하면, 층간 절연막과 접속체 사이에 배치되는 장벽층을 저온 공정으로부터 고온공정으로 진행되도록 멀티스텝 공정으로 분할하여 수행함으로써 상기 장벽층을 환원성 물질과 금속의 상대적 조성이 상이한 다층막으로 형성할 수 있다. 이에 따라, 상기 장벽층을 형성하기 위한 공정이 진행되는 동안 증착온도에 의한 하부 도전성 구조물의 손상을 최소화할 수 있다. 특히, 상기 하부 구조물에서의 열 다발(thermal budget)을 최소화 할 수 있으며, 좁은 폭을 갖는 접속체도 상기 하부 도전성 구조물과의 사이에서 충분히 낮은 접촉저항을 유지할 수 있다. 상기 하부 도전성 구조물이 구리배선인 경우에는 상기 열 다발에 기인하는 전자천이(electron migration)을 최소화함으로써 이로 인한 구리배선 표면에서의 보이드 발생을 억제할 수 있다. 따라서, 금속배선을 구비하는 집적회로 및 이의 응용제품에 다양하게 응용되어 소자의 성능을 향상할 수 있으며, 특히 구리배선과 연결되는 금속 플러그의 경우에는 전자천이(electron migration) 현상을 안정적으로 제어함으로써 구리배선과 금속 플러그 사이의 접촉저항을 안정적으로 유지할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명했지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경 시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 반도체 소자용 배선 구조물을 나타내는 단면도이다.
도 2a 내지 도 2f는 도 1에 도시된 반도체 장치의 배선 형성 방법을 나타내는 단면도이다.
도 3은 본 발명의 일실시예에 의한 디램(DRAM) 메모리 소자를 나타내는 사시도이다.
도 4a 내지 4e는 도 3에 도시된 디램 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
도 5는 본 발명의 일실시예에 의한 플래시 메모리 소자를 나타내는 사시도이다.
도 6a 내지 6d는 도 5에 도시된 플래시 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 기판 102: 층간절연막
104: 개구 106: 제1 텅스텐 질화막
108: 제2 텅스텐 질화막 110: 텅스텐 질화막
112: 콘택 플러그 114: 상부 도전성 구조물

Claims (10)

  1. 다수의 하부 도전성 구조물이 배치된 기판 상에 위치하고 개구를 구비하는 절연막;
    상기 개구의 내측면을 따라 위치하고 금속성 물질보다 환원성 물질의 조성이 우세한 제1 금속 질화막 및 환원성 물질보다 상기 금속성 물질의 조성이 우세한 제2 금속 질화막을 구비하는 장벽층;
    상기 장벽층으로 한정된 상기 개구의 내부에 배치되는 접속체; 및
    상기 접속체를 통하여 상기 하부 도전성 구조물과 전기적으로 접촉하는 상부 도전성 구조물을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 금속성 물질은 텅스텐(W) 및 티타늄(Ti) 중의 어느 하나를 포함하며, 상기 환원성 물질은 디실란(Si2H6, disilane), 보레인(B2H6,diborane), 인화수소(PH3, phosphine), 실란(SiH4, silane) 및 이들의 결합물로 이루어진 군으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제2항에 있어서, 상기 접속체는 알루미늄, 텅스텐 및 구리 중의 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제3항에 있어서, 상기 하부 도전성 구조물은 구리배선 및 실리콘 함유 물질막 중의 어느 하나를 포함하고, 상기 제1 금속 질화막은 보론 우세 텅스텐 질화막(boron-rich tungsten nitride layer)을 포함하며, 상기 제2 금속 질화막은 텅스턴 우세 텅스텐 질화막(tungsten-rich tungsten nitride layer)을 포함하고 상기 접속체는 텅스텐 막을 포함하는 것을 특징으로 하는 반도체 소자.
  5. 다수의 하부 도전성 구조물이 배치된 기판 개구를 구비하는 절연막을 형성하는 단계;
    상기 개구의 내측면을 따라 위치하고 제1 금속성 물질보다 제1 환원성 물질의 조성이 우세한 제1 금속 질화막 및 제2 환원성 물질보다 제2 금속성 물질의 조성이 우세한 제2 금속 질화막을 구비하는 장벽층을 형성하는 단계;
    상기 장벽층으로 한정된 상기 개구의 내부에 배치되는 접속체를 형성하는 단계; 및
    상기 접속체를 통하여 상기 하부 도전성 구조물과 전기적으로 접촉하는 상부 도전성 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제5항에 있어서, 상기 장벽층을 형성하는 단계는
    제1 온도에서 상기 개구의 내측면 및 상기 절연막의 상면에 상기 제1 금속 질화막을 형성하는 단계; 및
    상기 제1 온도보다 높은 제2 온도에서 상기 제1 금속 질화막의 표면을 따라 상기 제2 금속 질화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제6항에 있어서, 상기 제1 금속 질화막을 형성하는 단계는
    상기 제1 금속성 물질을 포함하는 제1 반응물질을 제1 유량으로 공급하여 상기 개구의 내측면 및 상기 절연막의 상면에 화학 흡착시키는 단계;
    퍼지가스를 공급하여 화학흡착되지 않은 상기 제1 반응물질을 제거하는 단계;
    상기 제1 환원물질을 포함하는 제2 반응물질을 제1 유량보다 큰 제2 유량으로 공급하여 상기 개구의 내측면 및 상기 절연막의 상면에 상기 제1 금속성 물질을 증착하여 상기 제1 금속성 물질보다 상기 제1 환원성 물질이 우세한 조성을 갖는 제1 금속막을 형성하는 단계;
    퍼지가스를 공급하여 반응부산물 및 상기 제2 반응물질의 잔류물을 제거하는 단계; 및
    상기 제1 금속막에 대하여 질화공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제7항에 있어서, 상기 제1 온도는 150℃ 내지 350℃ 의 범위를 가지며, 상기 제2 유량은 상기 제1 유량의 1.2배 내지 3배 인 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제7항에 있어서, 상기 제2 금속 질화막을 형성하는 단계는
    상기 제2 금속성 물질을 포함하는 제3 반응물질을 제1 유량으로 공급하여 상기 제1 금속 질화막의 상면에 화학 흡착시키는 단계;
    퍼지가스를 공급하여 화학흡착되지 않은 상기 제3 반응물질을 제거하는 단계;
    상기 제2 환원물질을 포함하는 제4 반응물질을 제2 유량보다 작은 제3 유량으로 공급하여 상기 제1 금속 질화막의 상면에 상기 제2 금속성 물질을 증착하여 상기 제2 환원물질보다 상기 제2 금속성 물질의 조성이 우세한 조성을 갖는 제2 금속막을 형성하는 단계;
    퍼지가스를 공급하여 반응부산물 및 상기 제4 반응물질의 잔류물을 제거하는 단계; 및
    상기 제2 금속막에 대하여 질화공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제9항에 있어서, 상기 제2 온도는 200℃ 내지 400℃ 의 범위를 가지며, 상기 제3 유량은 상기 제1 유량의 1배 내지 1.2배 인 것을 특징으로 하는 반도체 소자의 제조방법.
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